KR101761414B1

KR101761414B1 - Gate shift register and display device using the same

Info

Publication number: KR101761414B1
Application number: KR1020100117502A
Authority: KR
Inventors: 이청아; 손미영; 신홍재; 김용호; 김병훈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-11-24
Filing date: 2010-11-24
Publication date: 2017-07-26
Also published as: KR20120056005A

Abstract

본 발명은 더미 스테이지들의 트랜지스터들의 열화를 방지할 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다. 본 발명의 게이트 쉬프트 레지스터는 순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터에 있어서, 게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지; 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지; 제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 상기 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및 제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 포함하고, 상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 한다.The present invention provides a gate shift register capable of preventing deterioration of transistors of dummy stages and a display device using the gate shift register. The gate shift register of the present invention includes a first clock terminal receiving any one of m (m is a natural number) to (m + 5) gate shift clocks whose phases are sequentially delayed, A second clock terminal receiving a gate shift clock generated after a clock, first and second input terminals receiving start signals, and third and fourth input terminals receiving reset signals, (N is a natural number) stages for sequentially outputting a second scan pulse. The gate shift register receives a gate start pulse as a start signal, charges a Q node, A first dummy pulse for receiving the first scan pulse of the first stage as a reset signal among the n stages and discharging the Q node, stage; And a second dummy pulse synchronized with the (m + 1) th gate shift clock after charging the Q1 node by receiving the gate start pulse as the start signal and inputting the second scan pulse of the first stage as the reset signal A third dummy pulse synchronized with the (m + 2) -th gate shift clock after charging the Q2 node, receiving the gate start pulse as the start signal, and outputting a third dummy pulse synchronized with the (m + A second dummy stage for receiving the first scan pulse of the second stage as the reset signal and discharging the node Q2; The second scan pulse of the (n-1) th stage is input to the start signal to charge the Q1 node, and then the fourth dummy pulse synchronized with the (m + 3) th gate shift clock is output. And a fifth dummy pulse synchronized with the (m + 4) -th gate shift clock after charging the Q2 node by receiving the first scan pulse of the n-th stage as the start signal, A third dummy stage for receiving the initialization signal and discharging the node Q2; And a second scan pulse of the n < th > stage as the start signal, charges the Q node, and outputs a sixth dummy pulse synchronized with the m + 5 gate shift clock, And a fourth dummy stage for discharging the Q node, wherein the n stages output first to second scan pulses.

Description

게이트 쉬프트 레지스터와 이를 이용한 표시장치{GATE SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate shift register,

본 발명은 게이트 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
The present invention relates to a gate shift register and a display using the gate shift register.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.Various flat panel displays (FPDs) have been developed and marketed to reduce weight and volume, which are disadvantages of cathode ray tubes (Cathode Ray Tube). The scan driving circuit of the flat panel display generally supplies scan pulses to the scan lines sequentially using a gate shift register.

스캔 구동회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.The gate shift register of the scan driving circuit has stages including a plurality of thin film transistors (hereinafter referred to as "TFTs "). Stages are connected in a cascade to generate output sequentially.

이러한 종래 게이트 쉬프트 레지스터는 단방향, 즉 최 상측에 위치한 스테이지로부터 최 하측에 위치한 스테이지 방향으로만 스캔펄스를 발생한다. 이러한 게이트 쉬프트 레지스터에 의하는 경우, 다양한 모델의 표시장치 예컨대, 표시패널의 최 하측 스캔라인으로부터 최 상측 스캔라인 방향으로 화상을 순차 표시하는 표시장치에는 적용하기 불가능하여 세트 업체의 다양한 요구에 부응하기 어렵다. 이에, 최근 양방향 쉬프트 동작이 가능한 게이트 쉬프트 레지스터가 제안된 바 있다. 양방향 게이트 쉬프트 레지스터는 양방향 제어회로를 포함하여 순방향 쉬프트 모드 또는 역방향 쉬프트 모드로 동작한다.Such a conventional gate shift register generates a scan pulse only in the direction from the stage located at the most unidirectional side, that is, the stage located at the lowermost position. Such a gate shift register can not be applied to a display device of various models, for example, a display device that sequentially displays images in the direction of the uppermost scan line from the lowermost scan line of the display panel, it's difficult. Accordingly, a gate shift register capable of bi-directional shift operation has been recently proposed. The bi-directional gate shift register includes a bi-directional control circuit and operates in a forward shift mode or a reverse shift mode.

양방향 쉬프트 동작이 가능한 게이트 쉬프트 레지스터의 스테이지들 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transister)를 제어하기 위한 Q bar(QB) 노드를 포함한다. 또한, 스테이지들 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다. Each of the stages of the gate shift register capable of bi-directional shift operation includes a Q-node for controlling a pull-up transistor, and a Q-bar (QB) node for controlling a pull-down transistor. In addition, each of the stages includes switch circuits that charge and discharge the Q node and the QB node voltage in response to a carry signal input from a previous stage, a carry signal input from the next stage, and a clock signal.

순방향 모드에서 최 하측 스테이지보다 이후에 위치한 더미 스테이지들에는 Q 노드를 초기화시켜 주는 리셋신호가 입력되지 않는다. 또한, 순방향 모드에서 최 하측 스테이지보다 이후에 위치한 더미 스테이지들에는 다음 스테이지로부터 Q 노드 방전을 위한 캐리신호가 입력되지 않는다. 따라서, 순방향 모드에서 최 하측 스테이지보다 이후에 위치한 더미 스테이지들은 Q 노드 방전을 위한 캐리신호로 스타트 전압이 입력된다. 하지만, 스타트 전압은 1 프레임 간격으로 펄스가 발생하므로, 더미 스테이지들의 Q 노드는 더미 펄스를 출력한 이후에 바로 방전되는 것이 아니라, 스타트 전압의 펄스가 발생할 때까지 게이트 하이 전압으로 충전된 상태로 플로팅되는 문제가 있다. In the forward mode, the reset signal for initializing the Q node is not inputted to the dummy stages located after the lowermost stage. In the forward mode, the carry signals for the Q node discharges from the next stage are not inputted to the dummy stages located after the lowermost stage. Therefore, in the forward mode, the dummy stages positioned after the lowermost stage are input with the start voltage as a carry signal for Q node discharge. However, since the start voltage is generated at intervals of one frame, the Q node of the dummy stages is not discharged immediately after outputting the dummy pulse, but is discharged in a state of being charged with the gate high voltage until a pulse of the start voltage occurs There is a problem.

역방향 모드에서 최 상측 스테이지보다 이전에 위치한 더미 스테이지들에는 Q 노드를 초기화시켜 주는 리셋신호가 입력되지 않는다. 또한, 역방향 모드에서 최 상측 스테이지보다 이전에 위치한 더미 스테이지들에는 이전 스테이지로부터 Q 노드 방전을 위한 캐리신호가 입력되지 않는다. 따라서, 역방향 모드에서 최 상측 스테이지보다 이전에 위치한 더미 스테이지들은 Q 노드 방전을 위한 캐리신호로 스타트 전압이 입력된다. 하지만, 스타트 전압은 1 프레임 간격으로 펄스가 발생하므로, 역방향 모드에서 최 상측 스테이지보다 이전에 위치한 더미 스테이지들의 Q 노드는 더미 펄스를 출력한 이후에 바로 방전되는 것이 아니라, 스타트 전압의 펄스가 발생할 때까지 게이트 하이 전압으로 충전된 상태로 플로팅되는 문제가 있다. In the backward mode, the reset signal for initializing the Q node is not inputted to the dummy stages located before the uppermost stage. In the backward mode, the carry signals for Q node discharges from the previous stage are not inputted to the dummy stages located before the uppermost stage. Therefore, in the backward mode, the dummy stages positioned before the uppermost stage are input with the start voltage as a carry signal for Q node discharge. However, since the start voltage is generated at intervals of one frame, the Q node of the dummy stages located before the uppermost stage in the reverse mode is not discharged immediately after outputting the dummy pulse, but when the pulse of the start voltage is generated There is a problem that the floating state is filled with the gate high voltage.

종합해보면, 순방향 모드와 역방향 모드에서 더미 스테이지들의 Q 노드에 연결된 트랜지스터들은 Q 노드의 플로팅으로 인해 계속 턴-온 상태를 유지하므로, 트랜지스터들은 열화가 빠르게 진행된다. 또한, 트랜지스터들의 열화에 의해 게이트 쉬프트 레지스터의 출력이 불안정해진다.
Taken together, in the forward and reverse modes, the transistors connected to the Q node of the dummy stages remain in the turn-on state due to the floating of the Q node, so that the degradation of the transistors proceeds rapidly. In addition, the output of the gate shift register becomes unstable due to deterioration of the transistors.

본 발명은 더미 스테이지들의 트랜지스터들의 열화를 방지할 수 있는 게이트 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다.
The present invention provides a gate shift register capable of preventing deterioration of transistors of dummy stages and a display device using the gate shift register.

본 발명의 게이트 쉬프트 레지스터는 순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터에 있어서, 게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지; 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지; 제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 상기 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및 제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 포함하고, 상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 한다.The gate shift register of the present invention includes a first clock terminal receiving any one of m (m is a natural number) to (m + 5) gate shift clocks whose phases are sequentially delayed, A second clock terminal receiving a gate shift clock generated after a clock, first and second input terminals receiving start signals, and third and fourth input terminals receiving reset signals, (N is a natural number) stages for sequentially outputting a second scan pulse. The gate shift register receives a gate start pulse as a start signal, charges a Q node, A first dummy pulse for receiving the first scan pulse of the first stage as a reset signal among the n stages and discharging the Q node, stage; And a second dummy pulse synchronized with the (m + 1) th gate shift clock after charging the Q1 node by receiving the gate start pulse as the start signal and inputting the second scan pulse of the first stage as the reset signal A third dummy pulse synchronized with the (m + 2) -th gate shift clock after charging the Q2 node, receiving the gate start pulse as the start signal, and outputting a third dummy pulse synchronized with the (m + A second dummy stage for receiving the first scan pulse of the second stage as the reset signal and discharging the node Q2; The second scan pulse of the (n-1) th stage is input to the start signal to charge the Q1 node, and then the fourth dummy pulse synchronized with the (m + 3) th gate shift clock is output. And a fifth dummy pulse synchronized with the (m + 4) -th gate shift clock after charging the Q2 node by receiving the first scan pulse of the n-th stage as the start signal, A third dummy stage for receiving the initialization signal and discharging the node Q2; And a second scan pulse of the n < th > stage as the start signal, charges the Q node, and outputs a sixth dummy pulse synchronized with the m + 5 gate shift clock, And a fourth dummy stage for discharging the Q node, wherein the n stages output first to second scan pulses.

본 발명의 표시장치는 데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및 상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고, 상기 스캔 구동회로는, 순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터를 구비하고, 상기 게이트 쉬프트 레지스터는, 게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지; 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지; 제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 상기 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및 제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 더 포함하고, 상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 한다.
A display device of the present invention includes: a display panel including a plurality of pixels arranged in a matrix form in which data lines and scan lines intersect; A data driving circuit for supplying a data voltage to the data lines; And a scan driver circuit for sequentially supplying scan pulses to the scan lines, wherein the scan driver circuit includes a scan driver for sequentially supplying m (m is a natural number) to (m + 5) A first clock terminal receiving one input, a second clock terminal receiving a gate shift clock generated after a gate shift clock input to the first clock terminal, first and second input terminals receiving start signals, And a gate shift register including n stages (n is a natural number) stages for sequentially outputting first and second scan pulses, the gate shift register including third and fourth input terminals for receiving signals, Receives a gate start pulse as a start signal, charges a Q node, and outputs a first dummy pulse synchronized with the m-th gate shift clock, and the n A first dummy stage for receiving the first scan pulse of the first stage as a reset signal among the stages and discharging the Q node; And a second dummy pulse synchronized with the (m + 1) th gate shift clock after charging the Q1 node by receiving the gate start pulse as the start signal and inputting the second scan pulse of the first stage as the reset signal A third dummy pulse synchronized with the (m + 2) -th gate shift clock after charging the Q2 node, receiving the gate start pulse as the start signal, and outputting a third dummy pulse synchronized with the (m + A second dummy stage for receiving the first scan pulse of the second stage as the reset signal and discharging the node Q2; The second scan pulse of the (n-1) th stage is input to the start signal to charge the Q1 node, and then the fourth dummy pulse synchronized with the (m + 3) th gate shift clock is output. And a fifth dummy pulse synchronized with the (m + 4) -th gate shift clock after charging the Q2 node by receiving the first scan pulse of the n-th stage as the start signal, A third dummy stage for receiving the initialization signal and discharging the node Q2; And a second scan pulse of the n < th > stage as the start signal, charges the Q node, and outputs a sixth dummy pulse synchronized with the m + 5 gate shift clock, And a fourth dummy stage for discharging the Q node, wherein the n stages output first to second n scan pulses.

본 발명은 더미 스테이지들이 더미 펄스들을 출력한 후에 바로 Q 노드를 방전시킬 수 있는 리셋신호를 더미 스테이지들의 리셋단자에 입력한다. 그 결과, 본 발명은 더미 스테이지들의 Q 노드의 플로팅을 방지하여 Q 노드에 연결된 트랜지스터들의 열화를 방지할 수 있다. 또한, 본 발명은 게이트 쉬프트 레지스터의 출력을 안정화시킬 수 있다.
The present invention inputs a reset signal to the reset terminal of the dummy stages which can discharge the Q node immediately after the dummy stages output the dummy pulses. As a result, the present invention can prevent the floating of the Q node of the dummy stages, thereby preventing deterioration of the transistors connected to the Q node. Further, the present invention can stabilize the output of the gate shift register.

도 1a 및 도 1b는 본 발명의 실시예에 따른 게이트 쉬프트 레지스터 구성을 보여주는 블록도이다.
도 2는 제3 더미 스테이지의 회로 구성을 보여주는 회로도이다.
도 3은 순방향 쉬프트 동작시, 제3 더미 스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 4는 역방향 쉬프트 동작시, 제2 더미 스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 5는 제4 더미 스테이지의 회로 구성을 보여주는 회로도이다.
도 6은 순방향 쉬프트 동작시, 제4 더미 스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 7은 역방향 쉬프트 동작시, 제1 더미 스테이지의 입력 및 출력 신호를 보여주는 파형도이다.
도 8a 및 도 8b는 순방향 쉬프트 동작시, 제4 더미 스테이지의 시뮬레이션 결과를 보여주는 파형도이다.
도 9는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다.
도 10은 도 9에 도시된 레벨 쉬프트의 입력 및 출력 신호를 보여 주는 파형도이다.1A and 1B are block diagrams illustrating a gate shift register configuration according to an embodiment of the present invention.
2 is a circuit diagram showing the circuit configuration of the third dummy stage.
3 is a waveform diagram showing the input and output signals of the third dummy stage in the forward shift operation.
4 is a waveform diagram showing the input and output signals of the second dummy stage in the backward shift operation.
5 is a circuit diagram showing the circuit configuration of the fourth dummy stage.
6 is a waveform diagram showing the input and output signals of the fourth dummy stage in the forward shift operation.
7 is a waveform diagram showing the input and output signals of the first dummy stage in the backward shift operation.
8A and 8B are waveform diagrams showing simulation results of the fourth dummy stage in the forward shift operation.
9 is a block diagram showing a display device according to an embodiment of the present invention.
10 is a waveform diagram showing the input and output signals of the level shift shown in FIG.

이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
The names of components used in the following description are selected in consideration of ease of specification, and may be different from actual product names.

도 1a 및 도 1b는 본 발명의 실시예에 따른 게이트 쉬프트 레지스터 구성을 보여주는 블록도이다. 도 1a 및 도 1b를 참조하면, 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(ST(1)~ST(n), n은 2 이상의 자연수)과 적어도 4개의 더미 스테이지들(DST(1)~DST(4))을 구비한다. 본 발명의 실시예에 따른 게이트 쉬프트 레지스터는 4개의 더미 스테이지들(DST(1)~DST(4))을 구비하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다.1A and 1B are block diagrams illustrating a gate shift register configuration according to an embodiment of the present invention. Referring to FIGS. 1A and 1B, a gate shift register according to an embodiment of the present invention includes a plurality of stages (ST (1) to ST (n), n being a natural number of 2 or more) And stages (DST (1) to DST (4)). Although the gate shift register according to the embodiment of the present invention has four dummy stages DST (1) to DST (4), the present invention is not limited thereto.

각 스테이지들(ST(1)~ST(n))은 2개의 출력 채널을 구비하여 2개의 스캔펄스를 출력한다. 제2 및 제3 더미 스테이지들(DST(2), DST(3))은 2개의 출력 채널을 구비하여 2개의 더미펄스를 출력한다. 제1 및 제4 더미 스테이지들(DST(1), DST(4))은 1개의 출력 채널을 구비하여 1개의 더미펄스를 출력한다.Each of the stages ST (1) to ST (n) has two output channels and outputs two scan pulses. The second and third dummy stages DST (2) and DST (3) have two output channels and output two dummy pulses. The first and fourth dummy stages DST (1) and DST (4) have one output channel and output one dummy pulse.

스캔펄스는 표시장치의 스캔라인들에 인가됨과 동시에, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호 역할을 겸한다. 더미펄스는 표시장치의 스캔라인들에는 인가되지 않고, 전단 스테이지와 후단 스테이지로 전달되는 캐리신호 역할만 한다. The scan pulse is applied to the scan lines of the display device and also serves as a carry signal transmitted to the front stage and the rear stage. The dummy pulse is not applied to the scan lines of the display device but merely serves as a carry signal transmitted to the front stage and the rear stage.

이하의 설명에서 "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n, k, k는 2 이상의 자연수) 스테이지(ST(k))을 기준으로, 전단 스테이지는 제1 스테이지(ST(1)) 내지 제k-1 스테이지(ST(k-1)), 제1 및 제2 더미 스테이지(DST(1), DST(2)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k(1<k<n) 스테이지(ST(k))을 기준으로, 후단 스테이지는 제k+1 스테이지(ST(k+1)) 내지 제n 스테이지, 제3 및 제4 더미 스테이지(DST(3), DST(4)) 중 어느 하나를 지시한다.In the following description, the term "front stage" means that the stage is located at the upper portion of the reference stage. For example, with respect to the stage ST (k) as the kth stage (1 <k <n, k, k is a natural number of 2 or more), the front stage is divided into the first stage ST (1) (k-1), and the first and second dummy stages DST (1) and DST (2). Quot; rear stage "refers to a stage located at the bottom of the reference stage. For example, based on the kth (1 < k < n) stage ST (k), the rear stage is a k + 1 stage (ST (k + 1)) to an nth stage, (DST (3), DST (4)).

제1 및 제2 더미 스테이지들(DST(1), DST(2))은 제1 스테이지(ST(1))의 전단 스테이지이고, 제3 및 제4 더미 스테이지들(DST(3), DST(4))은 제n 스테이지(ST(n))의 후단 스테이지이다. 제1 더미 스테이지(DST(1))와 제2 더미 스테이지(DST(2))는 후단 스테이지에 입력될 캐리신호를 출력한다. 제3 더미 스테이지(DST(3))와 제4 더미 스테이지(DST(4))는 전단 스테이지에 입력될 캐리신호를 출력한다.The first and second dummy stages DST (1) and DST (2) are the front stage of the first stage ST (1) and the third and fourth dummy stages DST (3), DST 4) is the rear stage of the n-th stage ST (n). The first dummy stage DST (1) and the second dummy stage (DST (2)) output a carry signal to be input to the subsequent stage. The third dummy stage (DST (3)) and the fourth dummy stage (DST (4)) output a carry signal to be inputted to the front stage.

스테이지들(ST(1)~ST(n))은 순방향 쉬프트 모드에서 제1 스테이지(ST(1))로부터 제n 스테이지(ST(n)) 순으로 스캔펄스(Vout(1)~Vout(2n))를 출력한다. 순방향 쉬프트 모드에서, 각 스테이지들(ST(1)~ST(n))은 제1 및 제2 입력단자(VST1, VST2)에 스타트 신호로 인가되는 서로 다른 2개의 전단 스테이지들의 캐리신호들과, 제3 및 제4 입력단자(VNT1, VNT2)에 리셋신호로 인가되는 서로 다른 2개의 후단 스테이지들의 캐리신호들에 응답하여 동작한다. The stages ST (1) to ST (n) are arranged in the order of the scan pulses Vout (1) to Vout (2n) in the forward shift mode in the order of the first stage ST (1) ). In the forward shift mode, each of the stages ST (1) to ST (n) includes carry signals of two different front stage stages, which are applied as start signals to the first and second input terminals VST1 and VST2, And operates in response to carry signals of two different rear stage stages applied as reset signals to the third and fourth input terminals VNT1 and VNT2.

스테이지들(ST(1)~ST(n))은 역방향 쉬프트 모드에서 제n 스테이지(ST(n))로부터 제1 스테이지(ST(1)) 순으로 스캔펄스(Vout(2n)~Vout(1))를 출력한다. 역방향 쉬프트 모드에서, 각 스테이지들(ST(1)~ST(n))은 제1 및 제2 입력단자(VST1, VST2)에 리셋신호로 인가되는 서로 다른 2개의 전단 스테이지들의 캐리신호들과, 제3 및 제4 입력단자(VNT1, VNT2)에 스타트신호로 인가되는 서로 다른 2개의 후단 스테이지들의 캐리신호들에 응답하여 동작한다. The stages ST (1) to ST (n) are driven in the reverse shift mode in the order from the n-th stage ST (n) to the first stage ST (1) ). In the reverse shift mode, each of the stages ST (1) to ST (n) includes carry signals of two different front end stages applied as reset signals to the first and second input terminals VST1 and VST2, And operates in response to carry signals of two different rear stage stages applied as start signals to the third and fourth input terminals VNT1 and VNT2.

순방향 쉬프트 모드에서, 제1 더미 스테이지(DST(1))는 제1 입력단자(VST1)에 스타트 신호로 타이밍 콘트롤러에서 인가되는 순방향 게이트 스타트 펄스(VST)와, 제2 입력단자(VNT1)에 리셋신호로 인가되는 후단 스테이지의 캐리신호에 응답하여 동작한다. 제2 더미 스테이지(DST(2))는 제1 및 제2 입력단자(VST1, VST2)에 스타트 신호로 타이밍 콘트롤러에서 인가되는 순방향 게이트 스타트 펄스(VST)와, 제3 및 제4 입력단자(VNT1, VNT2)에 리셋신호로 인가되는 서로 다른 2개의 후단 스테이지들의 캐리신호들에 응답하여 동작한다. 제3 더미 스테이지(DST(3))는 제1 및 제2 입력단자(VST1, VST2)에 스타트 신호로 서로 다른 2개의 전단 스테이지들의 캐리신호들과, 제3 및 제4 입력단자(VNT1, VNT2)에 리셋신호로 타이밍 콘트롤러에서 인가되는 순방향 게이트 스타트 펄스(VST)에 응답하여 동작한다. 제4 더미 스테이지(DST(4))는 제1 입력단자(VST1)에 스타트 신호로 전단 스테이지의 캐리신호와, 제2 입력단자(VNT1)에 리셋신호로 타이밍 콘트롤러에서 인가되는 순방향 게이트 스타트 펄스(VST)에 응답하여 동작한다.In the forward shift mode, the first dummy stage (DST (1)) includes a forward gate start pulse (VST) applied from the timing controller to the first input terminal (VST1) as a start signal, And operates in response to a carry signal of a subsequent stage applied as a signal. The second dummy stage DST2 receives the forward gate start pulse VST applied from the timing controller as a start signal to the first and second input terminals VST1 and VST2 and the forward gate start pulse VST1 applied to the third and fourth input terminals VNT1 , VNT2 as the reset signal. The third dummy stage DST3 receives the carry signals of two different front stage stages as the start signal to the first and second input terminals VST1 and VST2 and the carry signals of the third and fourth input terminals VNT1 and VNT2 In response to a forward gate start pulse VST applied from the timing controller as a reset signal. The fourth dummy stage (DST (4)) receives the carry signal of the previous stage as a start signal at the first input terminal (VST1) and the forward gate start pulse ( VST).

역방향 쉬프트 모드에서, 제4 더미 스테이지(DST(4))는 제1 입력단자(VST1)에 리셋신호로 인가되는 전단 스테이지의 캐리신호와 제2 입력단자(VNT1)에 스타트 신호로 타이밍 콘트롤러에서 인가되는 역방향 게이트 스타트 펄스(VST)에 응답하여 동작한다. 제3 더미 스테이지(DST(3))는 제1 및 제2 입력단자(VST1, VST2)에 리셋신호로 인가되는 서로 다른 2개의 전단 스테이지들의 캐리신호들과, 제3 및 제4 입력단자(VNT1, VNT2)에 스타트 신호로 타이밍 콘트롤러에서 인가되는 역방향 게이트 스타트 펄스(VST)에 응답하여 동작한다. 제2 더미 스테이지(DST(2))는 제1 및 제2 입력단자(VST1, VST2)에 리셋신호로 타이밍 콘트롤러에서 인가되는 역방향 게이트 스타트 펄스(VST)와, 제3 및 제4 입력단자(VNT1, VNT2)에 스타트 신호로 서로 다른 2개의 후단 스테이지들의 캐리신호들에 응답하여 동작한다. 제1 더미 스테이지(DST(1))는 제1 입력단자(VST1)에 리셋신호로 타이밍 콘트롤러에서 인가되는 역방향 게이트 스타트 펄스(VST)와 제2 입력단자(VNT1)에 스타트 신호로 후단 스테이지의 캐리신호에 응답하여 동작한다.In the backward shift mode, the fourth dummy stage (DST (4)) receives the carry signal of the previous stage applied as the reset signal to the first input terminal (VST1) and the carry signal of the previous stage as the start signal to the second input terminal In response to a reverse gate start pulse VST. The third dummy stage DST3 includes carry signals of two different front stage stages applied as reset signals to the first and second input terminals VST1 and VST2 and third and fourth input terminals VNT1 , VNT2) in response to a reverse gate start pulse (VST) applied from the timing controller. The second dummy stage DST2 receives a reverse gate start pulse VST applied from the timing controller as a reset signal to the first and second input terminals VST1 and VST2 and a second gate terminal , VNT2) in response to carry signals of two different rear stage stages as a start signal. The first dummy stage DST1 is connected to the first input terminal VST1 as a reset signal by a reverse gate start pulse VST applied from the timing controller and to a second input terminal VNT1 by a start signal, Signal.

게이트 쉬프트 레지스터는 소정 시간만큼의 펄스를 가지는 스캔펄스(Vout(1)~Vout(2n))를 출력한다. 이를 위하여, 스테이지들(ST(1)~ST(n))과 제2 및 제3 더미 스테이지들(DST(2), DST(3)) 각각에는 소정 시간만큼의 펄스를 가지고, 순차적으로 지연되는 i(i는 양의 짝수) 상 게이트 쉬프트 클럭들 중에 2 개의 게이트 쉬프트 클럭들이 입력된다. 제1 및 제4 더미 스테이지들(DST(1), DST(4)) 각각에는 소정 시간만큼의 펄스를 가지고, 순차적으로 지연되는 i 상 게이트 쉬프트 클럭들 중에 1 개의 게이트 쉬프트 클럭이 입력된다. 게이트 쉬프트 클럭들은 240Hz 이상의 고속 구동시 충분한 충전시간 확보를 위해 6 상 이상으로 구현됨이 바람직하다. 이하에서 설명할 6상 게이트 쉬프트 클럭들(CLK1~CLK6)은 각각 1 수평기간의 펄스폭을 가지고, 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.The gate shift register outputs scan pulses Vout (1) to Vout (2n) having a pulse for a predetermined time. To this end, each of the stages ST (1) to ST (n) and the second and third dummy stages DST (2) and DST (3) Two gate shift clocks are input among i (i is a positive even number) gate shift clocks. One gate shift clock is input to each of the first and fourth dummy stages DST (1) and DST (4) with a predetermined time pulse and sequential delayed i-th gate shift clocks. It is preferable that the gate shift clocks are implemented in 6 phases or more in order to secure a sufficient charge time in high-speed operation of 240 Hz or more. The six-phase gate shift clocks CLK1 to CLK6 to be described below each have a pulse width of one horizontal period and swing between the gate high voltage VGH and the gate low voltage VGL.

더미 스테이지들(DST(1)~DST(4)) 각각의 초기화 단자에는 초기화 펄스(RST)가 초기화 신호로 입력된다. 초기화 펄스(RST)는 더미 스테이지들(DST(1)~DST(4))을 초기화시키기 위한 펄스이다. 초기화펄스(RST)는 도 3 및 도 4와 같이 스캔펄스와 더미펄스가 출력된 후에 발생한다. 스테이지들(ST(1)~ST(n)) 각각의 초기화 단자에는 게이트 스타트 펄스(VST)가 초기화 신호로 입력된다. 게이트 스타트 펄스(VST)는 프레임의 시작과 함께 발생한다.An initialization pulse RST is input to the initialization terminal of each of the dummy stages DST (1) to DST (4) as an initialization signal. The initialization pulse RST is a pulse for initializing the dummy stages DST (1) to DST (4). The initialization pulse RST is generated after the scan pulse and the dummy pulse are output as shown in FIGS. A gate start pulse VST is input as an initialization signal to the initialization terminal of each of the stages ST (1) to ST (n). The gate start pulse (VST) occurs with the start of the frame.

스테이지들(ST(1)~ST(n))과 더미 스테이지들(DST(1)~DST(4)) 각각에는 도 3 및 도 4와 같이 소정 기간을 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 180도의 위상차를 갖고 서로 반대로 스윙되는 교류 구동전압들(VDD_O, VDD_E)이 공급된다. 또한, 스테이지들(ST(1)~ST(n))과 더미 스테이지들(DST(1)~DST(4)) 각각에는 기저전압(GND), 또는 게이트 로우 전압(VGL) 레벨의 저전위 전압(VSS)이 공급된다.As shown in FIGS. 3 and 4, the gate high voltage VGH and the gate low voltage VGH are supplied to the stages ST (1) to ST (n) and the dummy stages DST (1) to DST (4) AC drive voltages VDD_O and VDD_E, which have a phase difference of 180 degrees and swing in opposite directions, are supplied between the voltage VGL. A low potential voltage (GND) or a gate low voltage (VGL) level is applied to each of the stages ST (1) to ST (n) and the dummy stages DST (VSS) is supplied.

순방향 쉬프트 모드에서, 스테이지들(ST1~STn)과 더미 스테이지들(DST(1)~DST(4)) 각각에는 도 3과 같이 게이트 하이 전압(VGH) 레벨의 순방향 구동전압(VDD_F)과 게이트 로우 전압(VGL) 레벨의 역방향 구동전압(VDD_R)이 공급된다. 역방향 쉬프트 모드에서, 스테이지들(ST1~STn)과 더미 스테이지들(DST(1)~DST(4)) 각각에는 도 4와 같이 게이트 하이 전압(VGH) 레벨의 역방향 구동전압(VDD_R)과 게이트 로우 전압(VGL) 레벨의 순방향 구동전압(VDD_F)이 공급된다. 게이트 하이 전압(VGH)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압 이상의 전압으로 설정되고, 게이트 로우 전압(VGL)은 표시장치의 TFT 어레이에 형성된 TFT들의 문턱전압보다 작은 전압으로 설정된다. 게이트 하이 전압(VGH)은 대략 20V~30V 정도로 설정될 수 있고, 게이트 로우 전압(VGL)은 대략 -5V 정도로 설정될 수 있다.
3, each of the stages ST1 to STn and the dummy stages DST (1) to DST (4) has a forward drive voltage VDD_F of a gate high voltage (VGH) The reverse driving voltage VDD_R of the voltage (VGL) level is supplied. In each of the stages ST1 to STn and the dummy stages DST (1) to DST (4) in the backward shift mode, the reverse drive voltage VDD_R of the gate high voltage (VGH) The forward driving voltage VDD_F of the voltage (VGL) level is supplied. The gate high voltage VGH is set to a voltage equal to or higher than the threshold voltage of the TFTs formed in the TFT array of the display device and the gate low voltage VGL is set to a voltage lower than the threshold voltage of the TFTs formed in the TFT array of the display device. The gate high voltage VGH may be set to about 20V to 30V, and the gate low voltage VGL may be set to about -5V.

도 2는 제3 더미 스테이지(DST(3))의 회로 구성을 보여주는 일 예이다. 제2 더미 스테이지(DST(2))와 제k 스테이지(ST(k))의 회로 구성은 도 2와 실질적으로 동일하다. 도 2를 참조하면, 제3 더미 스테이지(DST(3))의 클럭 단자에는 6상 클럭들 중 인접하여 발생되는 2개의 게이트 쉬프트 클럭(CLK A, CLK B)이 입력된다.2 is an example showing the circuit configuration of the third dummy stage (DST (3)). The circuit configuration of the second dummy stage (DST (2)) and the k-th stage (ST (k)) is substantially the same as that of Fig. Referring to FIG. 2, two gate shift clocks (CLK A and CLK B) generated adjacent to each other among six-phase clocks are input to the clock terminal of the third dummy stage (DST (3)).

제3 더미 스테이지(DST(3))는 초기화 단자(VRST)에 입력되는 초기화신호에 응답하여 Q1 노드 및 Q2 노드를 초기화시키는 초기화부(10), 제1 및 제2 입력단자(VST1, VST2)를 통해 입력되는 신호들과 제3 및 제4 입력단자(VNT1, VNT2)를 통해 입력되는 신호들에 응답하여 스캔 방향을 전환하기 위한 스캔방향 제어부(20), Q1 및 Q2 노드와 QB1 및 QB2 노드의 충방전을 제어하는 노드 제어부(30), 및 노드들(Q1, Q2 QB1, QB2)의 전압에 따라 2 개의 펄스를 출력하는 출력부(40)를 구비한다.The third dummy stage DST3 includes an initialization section 10 for initializing the Q1 node and the Q2 node in response to an initialization signal input to the initialization terminal VRST, first and second input terminals VST1 and VST2, A scan direction controller 20 for switching scan directions in response to signals input through the third and fourth input terminals VNT1 and VNT2, Q1 and Q2 nodes and QB1 and QB2 nodes And an output unit 40 for outputting two pulses according to the voltages of the nodes Q1 and Q2 QB1 and QB2.

초기화부(10)는 제1 초기화 TFT(Trt1) 및 제2 초기화 TFT(Trt2)를 포함한다. 제1 초기화 TFT(Trt1)는 초기화 단자(VRST)에 입력되는 초기화 신호에 응답하여 Q1 노드를 저전위 전압(VSS)으로 초기화시킨다. 제2 및 제3 더미 스테이지들(DST(2), DST(3))의 초기화 단자에는 초기화 펄스(RST)가 초기화 신호로 입력된다. 제k 스테이지(ST(k))의 초기화 단자에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 초기화 신호로 입력된다. 저전위 전압(VSS)은 기저전압(GND) 또는 게이트 로우 전압(VGL)으로 설정될 수 있다. 제1 초기화 TFT(Trt1)의 게이트전극은 초기화 단자(VRST)에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단자에 접속된다. The initialization section 10 includes a first initialization TFT Trt1 and a second initialization TFT Trt2. The first initializing TFT Trt1 initializes the node Q1 to the low potential voltage VSS in response to the initialization signal input to the initialization terminal VRST. An initialization pulse RST is input as an initialization signal to the initialization terminals of the second and third dummy stages DST (2) and DST (3). A gate start pulse VST applied from the timing controller is input to the initialization terminal of the k-th stage ST (k) as an initialization signal. The low potential voltage VSS may be set to the ground low voltage GND or the gate low voltage VGL. The gate electrode of the first initializing TFT Trt1 is connected to the initializing terminal VRST, the drain electrode thereof is connected to the node Q1, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS.

제2 초기화 TFT(Trt2)는 초기화 단자(VRST)에 입력되는 초기화 신호에 응답하여 Q2 노드를 저전위 전압(VSS)으로 초기화시킨다. 제2 초기화 TFT(Trt2)의 게이트전극은 초기화 단자(VRST)에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단자에 접속된다.The second initializing TFT Trt2 initializes the node Q2 to the low potential voltage VSS in response to the initialization signal input to the initialization terminal VRST. The gate electrode of the second initializing TFT Trt2 is connected to the initializing terminal VRST, the drain electrode thereof is connected to the node Q2, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS.

스캔방향 제어부(20)는 제1 내지 제3 순방향 TFT(TF1 내지 TF3)와 제1 내지 제3 역방향 TFT(TR1 내지 TR3)를 포함한다. 제1 순방향 TFT(TF1)는 제1 입력단자(VST1)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 Q1 노드에 인가한다. 제3 더미 스테이지(DST(3))에는 제2n-2 캐리신호(Vout(2n-2))가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제1 순방향 TFT(TF1)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제1 순방향 TFT(TF1)에는 제2k-4 캐리신호(Vout(2k-4))가 스타트 신호로 입력된다. 제1 순방향 TFT(TF1)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 Q1 노드에 접속된다.The scan direction controller 20 includes first through third forward TFTs TF1 through TF3 and first through third reverse TFTs TR1 through TR3. The first forward TFT TF1 applies a forward driving voltage VDD_F to the node Q1 in response to a start signal inputted through the first input terminal VST1. The second n-2 carry signal Vout (2n-2) is input to the third dummy stage DST (3) as a start signal. A gate start pulse VST applied from the timing controller is input to the first forward TFT TF1 of the second dummy stage DST (2) as a start signal. The second k-4 carry signal Vout (2k-4) is input as the start signal to the first forward TFT TF1 of the k-th stage ST (k). The gate electrode of the first forward TFT TF1 is connected to the first input terminal VST1, the drain electrode thereof is connected to the input terminal of the forward drive voltage VDD_F, and the source electrode thereof is connected to the node Q1.

제1 역방향 TFT(TR1)는 제3 입력단자(VNT1)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 Q1 노드에 인가한다. 제3 더미 스테이지(DST(3))의 제1 역방향 TFT(TR1)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제1 역방향 TFT(TR1)에는 제2 캐리신호(Vout(2))가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제1 역방향 TFT(TR1)에는 제2k+2 캐리신호(Vout(2k+2))가 스타트 신호로 입력된다. 제1 역방향 TFT(TR1)의 게이트전극은 제3 입력단자(VNT1)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 Q1 노드에 접속된다.The first reverse TFT (TR1) applies the reverse driving voltage (VDD_R) to the node Q1 in response to the start signal inputted through the third input terminal (VNT1). A gate start pulse (VST) applied from the timing controller is input to the first reverse TFT (TR1) of the third dummy stage (DST (3)) as a start signal. The second carry signal Vout (2) is input to the first reverse TFT (TR1) of the second dummy stage (DST (2)) as a start signal. The second k + 2 carry signal Vout (2k + 2) is input as the start signal to the first reverse TFT (TR1) of the k-th stage ST (k). The gate electrode of the first reverse TFT (TR1) is connected to the third input terminal (VNT1), the drain electrode thereof is connected to the input terminal of the reverse driving voltage (VDD_R), and the source electrode thereof is connected to the node Q1.

제2 순방향 TFT(TF2)는 제2 입력단자(VST2)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 Q2 노드에 인가한다. 제3 더미 스테이지(DST(3))의 제2 순방향 TFT(TF2)에는 제2n-1 캐리신호(Vout(2n-1)가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제2 순방향 TFT(TF2)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제2 순방향 TFT(TF2)에는 제2k-2 캐리신호(Vout(2k-2))가 스타트 신호로 입력된다. 제2 순방향 TFT(TF2)의 게이트전극은 제2 입력단자(VST2)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 Q2 노드에 접속된다.The second forward TFT TF2 applies the forward driving voltage VDD_F to the node Q2 in response to the start signal inputted through the second input terminal VST2. The second n-1 carry signal Vout (2n-1) is inputted as the start signal to the second forward TFT TF2 of the third dummy stage DST (3). A gate-start pulse VST applied from the timing controller is input to the second forward TFT TF2 as a start signal. The second forward TFT TF2 of the k-th stage ST (k) The gate electrode of the second forward TFT TF2 is connected to the second input terminal VST2 and the drain electrode is connected to the input terminal of the forward driving voltage VDD_F, The electrode is connected to node Q2.

제2 역방향 TFT(TR2)는 제4 입력단자(VNT2)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 Q2 노드에 인가한다. 제3 더미 스테이지(DST(3))의 제2 역방향 TFT(TR2)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제2 역방향 TFT(TR2)에는 제3 캐리신호(Vout(3))가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제2 역방향 TFT(TR2)에는 제2k+3 캐리신호(Vout(2k+3))가 스타트 신호로 입력된다. 제2 역방향 TFT(TR2)의 게이트전극은 제4 입력단자(VNT2)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 Q2 노드에 접속된다.The second reverse TFT (TR2) applies the reverse driving voltage (VDD_R) to the node Q2 in response to the start signal inputted through the fourth input terminal (VNT2). A gate start pulse (VST) applied from the timing controller is input to the second reverse TFT (TR2) of the third dummy stage (DST (3)) as a start signal. The third carry signal Vout (3) is input as the start signal to the second reverse TFT (TR2) of the second dummy stage (DST (2)). The second k + 3 carry signal Vout (2k + 3) is inputted as the start signal to the second reverse TFT (TR2) of the k-th stage ST (k). The gate electrode of the second reverse TFT (TR2) is connected to the fourth input terminal (VNT2), the drain electrode thereof is connected to the input terminal of the reverse driving voltage (VDD_R), and the source electrode thereof is connected to the node Q2.

제3 순방향 TFT(TF3)는 제1 입력단자(VST1)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 제2 노드(N2)에 인가한다. 제3 더미 스테이지(DST(3))의 제3 순방향 TFT(TF3)에는 제2n-2 캐리신호(Vout(2n-2))가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제3 순방향 TFT(TF3)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제3 순방향 TFT(TF3)에는 제2k-4 캐리신호(Vout(2k-4))가 스타트 신호로 입력된다. 제3 순방향 TFT(TF3)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.The third forward TFT TF3 applies a forward driving voltage VDD_F to the second node N2 in response to a start signal input through the first input terminal VST1. The second n-2 carry signal Vout (2n-2) is input as the start signal to the third forward TFT TF3 of the third dummy stage DST3. A gate start pulse (VST) applied from the timing controller is input to the third forward TFT (TF3) of the second dummy stage (DST (2)) as a start signal. The second k-4 carry signal Vout (2k-4) is inputted as the start signal to the third forward TFT TF3 of the k-th stage ST (k). The gate electrode of the third forward TFT TF3 is connected to the first input terminal VST1, the drain electrode thereof is connected to the input terminal of the forward drive voltage VDD_F and the source electrode thereof is connected to the second node N2.

제3 역방향 TFT(TR3)는 제4 입력단자(VNT2)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 제2 노드(N2)에 인가한다. 제3 더미 스테이지(DST(3))의 제3 역방향 TFT(TR3)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제3 역방향 TFT(TR3))에는 제2 캐리신호(Vout(2))가 스타트 신호로 입력된다. 제k 스테이지(ST(k))의 제3 역방향 TFT(TR3)에는 제2k+3 캐리신호(Vout(2k+3))가 스타트 신호로 입력된다. 제3 역방향 TFT(TR3)의 게이트전극은 제4 입력단자(VNT2)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.The third reverse TFT (TR3) applies the reverse driving voltage (VDD_R) to the second node (N2) in response to the start signal inputted through the fourth input terminal (VNT2). A gate start pulse (VST) applied from the timing controller is input to the third reverse TFT (TR3) of the third dummy stage (DST (3)) as a start signal. And the second carry signal Vout (2) is input as a start signal to the third reverse TFT (TR3) of the second dummy stage (DST (2)). The second k + 3 carry signal Vout (2k + 3) is inputted as the start signal to the third reverse TFT TR3 of the k-th stage ST (k). The gate electrode of the third reverse TFT (TR3) is connected to the fourth input terminal (VNT2), the drain electrode thereof is connected to the input terminal of the reverse driving voltage (VDD_R), and the source electrode thereof is connected to the second node (N2).

노드 제어부(30)는 Q1 노드를 제어하기 위한 제1 및 제2 TFT(T1, T2)와, Q2 노드를 제어하기 위한 제9 및 제10 TFT(T9, T10)와, QB1 노드를 제어하기 위한 제3 내지 제8 TFT(T3 내지 T8)와, QB2 노드를 제어하기 위한 제11 내지 제16 TFT(T11 내지 T16)를 포함한다. 제7 TFT(T7)와 제15 TFT(T15)는 각각 QB1 및 QB2 노드를 방전시키기 위한 방전 TFT로 기능한다. QB1 노드와 QB2 노드는 소정 기간(예컨대, 프레임 기간)을 주기로 교대로 활성화되기 때문에, 제7 TFT(T7)와 제15 TFT(T15)의 동작 열화는 절반 이하로 줄어든다.The node control unit 30 includes first and second TFTs T1 and T2 for controlling the Q1 node, a ninth and tenth TFTs T9 and T10 for controlling the Q2 node, Third to eighth TFTs T3 to T8, and eleventh to sixteenth TFTs T11 to T16 for controlling the QB2 node. The seventh TFT (T7) and the fifteenth TFT (T15) function as discharge TFTs for discharging the nodes QB1 and QB2, respectively. The operation deterioration of the seventh TFT T7 and the fifteenth TFT T15 is reduced to less than half because the QB1 node and the QB2 node are alternately activated in a period of a predetermined period (e.g., a frame period).

제1 TFT(T1)는 QB2 노드의 전압에 따라 Q1 노드를 저전위 전압(VSS)으로 방전시킨다. 제1 TFT(T1)의 게이트전극은 QB2 노드에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제2 TFT(T2)는 QB1 노드의 전압에 따라 Q1 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 TFT(T2)의 게이트전극은 QB1 노드에, 드레인전극은 Q1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. The first TFT (T1) discharges the node Q1 to the low potential voltage (VSS) according to the voltage of the node QB2. The gate electrode of the first TFT T1 is connected to the node QB2, the drain electrode thereof is connected to the node Q1, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS. The second TFT T2 discharges the node Q1 to the low potential voltage VSS according to the voltage of the node QB1. The gate electrode of the second TFT T2 is connected to the node QB1, the drain electrode thereof is connected to the node Q1, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS.

제9 TFT(T9)는 QB1 노드의 전압에 따라 Q2 노드를 저전위 전압(VSS)으로 방전시킨다. 제9 TFT(T9)의 게이트전극은 QB1 노드에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제10 TFT(T10)는 QB2 노드의 전압에 따라 Q2 노드를 저전위 전압(VSS)으로 방전시킨다. 제10 TFT(T10)의 게이트전극은 QB2 노드에, 드레인전극은 Q2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.The ninth TFT (T9) discharges the node Q2 to the low potential voltage (VSS) according to the voltage of the node QB1. The gate electrode of the ninth TFT T9 is connected to the QB1 node, the drain electrode thereof is connected to the node Q2, and the source electrode thereof is connected to the input terminal of the low potential voltage (VSS). The tenth TFT (T10) discharges the node Q2 to the low potential voltage (VSS) according to the voltage of the node QB2. The gate electrode of the tenth TFT (T10) is connected to the node QB2, the drain electrode to the node Q2, and the source electrode to the input terminal of the low potential voltage (VSS).

제3 TFT(T3)는 다이오드-연결되어 기수 프레임 교류 구동전압(VDD_O)을 제1 노드(N1)에 인가한다. 제3 TFT(T3)의 게이트전극과 드레인전극은 기수 프레임 교류 구동전압(VDD_O)의 입력단에, 소스전극은 제1 노드(N1)에 접속된다. 제4 TFT(T4)는 Q1 노드의 전압에 따라 제1 노드(N1)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제4 TFT(T4)의 게이트전극은 Q1 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제5 TFT(T5)는 Q1 노드의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제5 TFT(T5)의 게이트전극은 Q1 노드에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제6 TFT(T6)는 제1 노드(N1)의 전압에 따라 QB1 노드를 기수 프레임 교류 구동전압(VDD_O)으로 충전한다. 제6 TFT(T6)의 게이트전극은 제1 노드(N1)에, 드레인전극은 기수 프레임 교류 구동전압(VDD_O)의 입력단에, 소스전극은 QB1 노드에 접속된다. 제7 TFT(T7)는 제2 노드(N2)의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제7 TFT(T7)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제8 TFT(T8)는 Q2 노드의 전압에 따라 제1 노드(N1)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제8 TFT(T8)의 게이트전극은 Q2 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.The third TFT T3 is diode-connected to apply the odd frame AC drive voltage VDD_O to the first node N1. The gate electrode and the drain electrode of the third TFT T3 are connected to the input terminal of the odd frame AC drive voltage VDD_O and the source electrode thereof is connected to the first node N1. The fourth TFT T4 switches the current path between the input terminals of the first node N1 and the low potential voltage VSS according to the voltage of the node Q1. The gate electrode of the fourth TFT T4 is connected to the node Q1, the drain electrode thereof is connected to the first node N1, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS. The fifth TFT (T5) discharges the node QB1 to the low potential voltage (VSS) according to the voltage of the node Q1. The gate electrode of the fifth TFT (T5) is connected to the node Q1, the drain electrode is connected to the node QB1, and the source electrode is connected to the input terminal of the low potential voltage (VSS). The sixth TFT T6 charges the QB1 node to the odd frame AC drive voltage VDD_O according to the voltage of the first node N1. The gate electrode of the sixth TFT T6 is connected to the first node N1, the drain electrode thereof is connected to the input terminal of the odd frame AC drive voltage VDD_O and the source electrode thereof is connected to the node QB1. The seventh TFT T7 discharges the node QB1 to the low potential voltage VSS according to the voltage of the second node N2. The gate electrode of the seventh TFT T7 is connected to the second node N2, the drain electrode thereof is connected to the node QB1, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS. The eighth TFT T8 switches the current path between the input terminals of the first node N1 and the low potential voltage VSS according to the voltage of the node Q2. The gate electrode of the eighth TFT T8 is connected to the node Q2, the drain electrode thereof is connected to the first node N1, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS.

제11 TFT(T11)는 다이오드-연결되어 우수 프레임 교류 구동전압(VDD_E)을 제3 노드(N3)에 인가한다. 제11 TFT(T11)의 게이트전극과 드레인전극은 우수 프레임 교류 구동전압(VDD_E)의 입력단에, 소스전극은 제3 노드(N3)에 접속된다. 제12 TFT(T12)는 Q2 노드의 전압에 따라 제3 노드(N3)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제12 TFT(T12)의 게이트전극은 Q2 노드에, 드레인전극은 제3 노드(N3)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제13 TFT(T13)는 Q2 노드의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제13 TFT(T13)의 게이트전극은 Q2 노드에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제14 TFT(T14)는 제3 노드(N3)의 전압에 따라 QB2 노드를 우수 프레임 교류 구동전압(VDD_E)으로 충전한다. 제14 TFT(T14)의 게이트전극은 제3 노드(N3)에, 드레인전극은 우수 프레임 교류 구동전압(VDD_E)의 입력단에, 소스전극은 QB2 노드에 접속된다. 제15 TFT(T15)는 제2 노드(N2)의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제15 TFT(T15)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제16 TFT(T16)는 Q1 노드의 전압에 따라 제3 노드(N3)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제16 TFT(T16)의 게이트전극은 Q1 노드에, 드레인전극은 제3 노드(N3)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.The eleventh TFT T11 is diode-connected to apply a well frame AC drive voltage VDD_E to the third node N3. The gate electrode and the drain electrode of the eleventh TFT T11 are connected to the input terminal of the excellent frame AC drive voltage VDD_E and the source electrode thereof is connected to the third node N3. The twelfth TFT T12 switches the current path between the input terminal of the third node N3 and the low potential voltage VSS according to the voltage of the node Q2. The gate electrode of the twelfth TFT (T12) is connected to the node Q2, the drain electrode to the third node (N3), and the source electrode to the input terminal of the low potential voltage (VSS). The thirteenth TFT (T13) discharges the node QB2 to the low potential voltage (VSS) according to the voltage of the node Q2. The gate electrode of the thirteenth TFT (T13) is connected to the node Q2, the drain electrode is connected to the node QB2, and the source electrode is connected to the input terminal of the low potential voltage (VSS). The fourteenth TFT T14 charges the QB2 node to the excellent frame AC drive voltage VDD_E according to the voltage of the third node N3. The gate electrode of the fourteenth TFT T14 is connected to the third node N3, the drain electrode thereof is connected to the input terminal of the even frame AC drive voltage VDD_E and the source electrode thereof is connected to the node QB2. The fifteenth TFT T15 discharges the node QB2 to the low potential voltage VSS according to the voltage of the second node N2. The gate electrode of the fifteenth TFT T15 is connected to the second node N2, the drain electrode thereof is connected to the node QB2, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS. The sixteenth TFT T16 switches the current path between the input terminals of the third node N3 and the low potential voltage VSS according to the voltage of the node Q1. The gate electrode of the sixteenth TFT T16 is connected to the node Q1, the drain electrode thereof is connected to the third node N3, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS.

제3 더미 스테이지(DST(3))의 출력부(40)는 제4 더미펄스(Dout(4))를 발생하는 제1 출력부와, 제5 더미펄스(Dout(5))를 발생하는 제2 출력부를 포함한다. 제2 더미 스테이지(DST(2))의 출력부(40)는 제2 더미펄스(Dout(2))를 발생하는 제1 출력부와, 제3 더미펄스(Dout(3))를 발생하는 제2 출력부를 포함한다. 제k 스테이지(ST(k))의 출력부(40)는 제2k-1 스캔펄스(Vout(2k-1))를 발생하는 제1 출력부와, 제2k 스캔펄스(Vout(2k))를 발생하는 제2 출력부를 포함한다.The output section 40 of the third dummy stage DST 3 includes a first output section for generating the fourth dummy pulse Dout (4) and a second output section for generating the fifth dummy pulse Dout (5) 2 output unit. The output section 40 of the second dummy stage DST 2 includes a first output section for generating the second dummy pulse Dout (2) and a second output section for generating the third dummy pulse Dout (3) 2 output unit. The output section 40 of the k-th stage ST (k) includes a first output section for generating the second k-1 scan pulse Vout (2k-1) and a second output section for generating the second k-th scan pulse Vout (2k) Lt; / RTI >

제1 출력부는 Q1 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 게이트 쉬프트 클럭(CLK A)으로 충전시키는 제1 풀업 TFT(TU1), QB1 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 저전위 전압(VSS)으로 방전하는 제1-1 풀다운 TFT(TD11), 및 QB2 노드의 전압에 따라 턴-온 되어 제1 출력노드(NO1)를 저전위 전압(VSS)으로 방전하는 제1-2 풀다운 TFT(TD12)를 포함한다.The first output section is turned on according to the voltage of the first pull-up TFT (TU1), QB1, which is turned on according to the voltage of the node Q1 to charge the first output node NO1 to the gate shift clock (CLK A) The first pull-down TFT TD11 for discharging the first output node NO1 to the low potential voltage VSS and the first pull-down TFT TD11 for turning on the first output node NO1 according to the voltage of the QB2 node, And a second pull-down TFT (TD12) for discharging the first pull-down TFT (VSS).

제1 풀업 TFT(TU1)는 Q1 노드의 부트스트래핑으로 인해 턴-온 됨으로써, 게이트 쉬프트 클럭(CLK A)으로 제1 출력 노드(NO1)를 충전하여 제1 출력부의 출력을 발생시킨다. 제1 풀업 TFT(TU1)의 게이트전극은 Q1 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK A)의 입력단에, 소스전극은 제1 출력 노드(NO1)에 접속된다. 제1-1 및 제1-2 풀다운 TFT(TD11,TD12)는 더미펄스, 또는 제2k-1 스캔펄스(Vout(2k-1))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 제1 출력 노드(NO1)를 저전위 전압(VSS)으로 방전시킨다. 제1-1 풀다운 TFT(TD11)의 게이트전극은 QB1 노드에, 드레인전극은 제1 출력 노드(NO1)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제1-2 풀다운 TFT(TD12)의 게이트전극은 QB2 노드에, 드레인전극은 제1 출력 노드(NO1)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. The first pull-up TFT TU1 is turned on due to the bootstrapping of the node Q1, thereby charging the first output node NO1 with the gate shift clock CLK A to generate the output of the first output portion. The gate electrode of the first pull-up TFT TU1 is connected to the node Q1, the drain electrode thereof is connected to the input terminal of the gate shift clock CLK A, and the source electrode thereof is connected to the first output node NO1. The 1-1 and 1-2 pull-down TFTs TD11 and TD12 are driven according to the voltages of the QB1 node and the QB2 node so that the dummy pulse or the 2k-1 scan pulse Vout (2k-1) 1 discharge node NO1 to the low potential voltage VSS. The gate electrode of the 1-1 pull-down TFT (TD11) is connected to the QB1 node, the drain electrode to the first output node (NO1), and the source electrode to the input terminal of the low potential voltage (VSS). The gate electrode of the first-second pull-down TFT (TD12) is connected to the node QB2, the drain electrode to the first output node (NO1), and the source electrode to the input terminal of the low potential voltage (VSS).

제3 더미 스테이지(DST(3))의 제4 더미펄스(Dout(4))는 제n-1 스테이지(ST(n-1))의 제4 입력단자(VNT2)에 캐리신호로 공급된다. 제2 더미 스테이지(DST(2))의 제2 더미펄스(Dout(2))는 제1 스테이지(ST(1))의 제2 입력단자(VST2)에 캐리신호로 공급된다. 제k 스테이지(ST(k))의 제2k-1 스캔펄스(Vout(2k-1))는 제k-2 스테이지(ST(k-2))의 제4 입력단자(VNT2)와, 제k+1 스테이지(ST(k+1))의 제2 입력단자(VST2)에 캐리신호로 공급된다. 또한, 제k 스테이지(ST(k))로부터 발생한 제2k-1 스캔펄스(Vout(2k-1))는 제1 출력채널(CH1)을 통해 해당 스캔라인에 공급된다.The fourth dummy pulse Dout (4) of the third dummy stage DST (3) is supplied as a carry signal to the fourth input terminal VNT2 of the (n-1) th stage ST (n-1). The second dummy pulse Dout (2) of the second dummy stage DST (2) is supplied as a carry signal to the second input terminal VST2 of the first stage ST (1). The second k-1 scan pulse Vout (2k-1) of the k-th stage ST (k) is supplied to the fourth input terminal VNT2 of the (k-2) th stage ST Is supplied as a carry signal to the second input terminal VST2 of the +1 stage ST (k + 1). The second k-1 scan pulse Vout (2k-1) generated from the k-th stage ST (k) is supplied to the corresponding scan line through the first output channel CH1.

제2 출력부는 Q2 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 게이트 쉬프트 클럭(CLK B)으로 충전시키는 제2 풀업 TFT(TU2), QB1 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 저전위 전압(VSS)으로 방전하는 제2-1 풀다운 TFT(TD21), 및 QB2 노드의 전압에 따라 턴-온 되어 제2 출력노드(NO2)를 저전위 전압(VSS)으로 방전하는 제2-2 풀다운 TFT(TD22)를 포함한다. The second output section is turned on according to the voltage of the node QB1, the second pull-up TFT (TU2) which is turned on according to the voltage of the node Q2 to charge the second output node NO2 to the gate shift clock CLK B A second -1 pull-down TFT (TD21) for discharging the second output node (NO2) to the low potential voltage (VSS), and a second output node (NO2) Pull-down TFT < RTI ID = 0.0 > (TD22) < / RTI >

제2 풀업 TFT(TU2)는 Q2 노드의 부트스트래핑으로 인해 턴-온 됨으로써, 게이트 쉬프트 클럭(CLK B)으로 제2 출력 노드(NO2)를 충전하여 더미펄스 또는 제2k 스캔펄스(Vout(2k))를 라이징시킨다. 제2 풀업 TFT(TU2)의 게이트전극은 Q2 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK B)의 입력단에, 소스전극은 제2 출력 노드(NO2)에 각각 접속된다. 제2-1 및 제2-2 풀다운 TFT(TD21, TD22)는 더미펄스 또는 제2k 스캔펄스(Vout(2k))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 제2 출력 노드(NO2)를 방전시킨다. 제2-1 풀다운 TFT(TD21)의 게이트전극은 QB1 노드에, 드레인전극은 제2 출력 노드(NO2)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제2-2 풀다운 TFT(TD22)의 게이트전극은 QB2 노드에, 드레인전극은 제2 출력 노드(NO2)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. The second pull-up TFT TU2 is turned on due to the bootstrapping of the Q2 node, thereby charging the second output node NO2 with the gate shift clock CLK B to generate the dummy pulse or the second k-th scan pulse Vout (2k) ). The gate electrode of the second pull-up TFT (TU2) is connected to the node Q2, the drain electrode is connected to the input terminal of the gate shift clock (CLK B), and the source electrode is connected to the second output node (NO2). The 2-1 and 2-2 pull-down TFTs TD21 and TD22 are connected to the second output node NO2 (2k) according to the voltage of the QB1 node and the QB2 node, respectively, so that the dummy pulse or the second k- ). The gate electrode of the second -1 pull-down TFT (TD21) is connected to the node QB1, the drain electrode to the second output node (NO2), and the source electrode to the input terminal of the low potential voltage (VSS). The gate electrode of the second pull-down TFT (TD22) is connected to the node QB2, the drain electrode thereof is connected to the second output node (NO2), and the source electrode thereof is connected to the input terminal of the low potential voltage (VSS).

제3 더미 스테이지(DST(3))의 제5 더미펄스(Dout(5))는 제n-1 스테이지(ST(n-1))의 제3 입력단자(VNT1)에 캐리신호로 공급된다. 제2 더미 스테이지(DST(2))의 제3 더미펄스(Dout(3))는 캐리신호로서, 제2 스테이지(ST(2))의 제1 입력단자(VST1)에 캐리신호로 공급된다. 제k 스테이지(ST(k))의 제2k 스캔펄스(Vout(2k))는 제k-1 스테이지(ST(k-1))의 제3 입력단자(VNT1)와, 제k+2 스테이지(ST(k+2))의 제1 입력단자(VST1)에 캐리신호로 공급된다. 또한, 제k 스테이지(ST(k))로부터 발생한 제2k 스캔펄스(Vout(2k))는 제2 출력채널(CH2)을 통해 해당 스캔라인에 공급된다.
The fifth dummy pulse Dout (5) of the third dummy stage DST (3) is supplied as a carry signal to the third input terminal VNT1 of the (n-1) th stage ST (n-1). The third dummy pulse Dout (3) of the second dummy stage DST (2) is supplied as a carry signal to the first input terminal VST1 of the second stage ST (2). The second k-th scan pulse Vout (2k) of the k-th stage ST (k) is supplied to the third input terminal VNT1 of the (k-1) th stage ST ST (k + 2)) as a carry signal to the first input terminal VST1. The second k-th scan pulse Vout (2k) generated from the k-th stage ST (k) is supplied to the corresponding scan line through the second output channel (CH2).

도 3은 순방향 쉬프트 동작시, 제3 더미 스테이지(DST(3))의 입력 및 출력 신호를 보여 준다. 제3 더미 스테이지(DST(3))의 순방향 쉬프트 동작을 도 2 및 도 3을 결부하여 단계적으로 설명하면 다음과 같다.Fig. 3 shows the input and output signals of the third dummy stage (DST (3)) in the forward shift operation. The forward shift operation of the third dummy stage (DST (3)) will be described step by step with reference to FIGS. 2 and 3. FIG.

도 2 및 도 3을 참조하면, 순방향 쉬프트 모드에서 순방향 게이트 스타트 펄스(VST)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제1 게이트 쉬프트 클럭(CLK1)으로부터 제6 게이트 쉬프트 클럭(CLK6)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 순방향 쉬프트 모드에서, 순방향 구동전압(VDD_F)은 게이트 하이 전압(VGH) 레벨로 입력되고, 역방향 구동전압(VDD_R)은 게이트 로우 전압(VGL) 레벨로 입력된다. 순방향 쉬프트 모드에서, 제3 더미 스테이지(DST(3))에 입력되는 "CLK A"는 "CLK 1"으로, "CLK B"는 "CLK 2"로 가정한다.2 and 3, a forward gate start pulse (VST) is generated in forward shift mode, and six-phase gate shift clocks (CLK1 to CLK6) are generated from a first gate shift clock (CLK1) (CLK6). &Lt; / RTI > In the forward shift mode, the forward drive voltage VDD_F is input to the gate high voltage (VGH) level, and the reverse drive voltage (VDD_R) is input to the gate low voltage (VGL) level. In the forward shift mode, "CLK A" input to the third dummy stage (DST (3)) is assumed to be "CLK 1" and "CLK B" is assumed to be "CLK 2".

먼저, 순방향 쉬프트 모드에서 제3 더미 스테이지(DST(3))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수 번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, 기수 프레임에서, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, T10, TD12, TD22)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다. 도 3에서 "VQ1"은 Q1 노드의 전위를, "VQ2"는 Q2 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.First, it is explained that the third dummy stage (DST (3)) operates in odd frame in the forward shift mode. Here, the odd frame may include a single frame arranged at odd-numbered positions and a group of frames arranged at odd-numbered positions including a plurality of adjacent frames. In the odd frame, the odd frame AC drive voltage VDD_O is input to the gate high voltage (VGH) level and the even frame AC drive voltage VDD_E is input to the gate low voltage (VGL) level. Further, in the odd frame, the QB2 node continues to be maintained at the gate-low voltage (VGL) level. Therefore, the TFTs (T1, T10, TD12, and TD22) to which the gate electrode is connected to the QB2 node are kept in the turn-off state (that is, kept in the idle driving state). In Fig. 3, "VQ1" represents the potential of the Q1 node, "VQ2" represents the potential of the Q2 node, "VQB1" represents the potential of the QB1 node, and "VQB2" represents the potential of the QB2 node.

T1 시간에, 제1 입력단자(VST1)를 통해 제2n-2 캐리신호(Vout(2n-2)가 스타트 신호로서 입력된다. 제2n-2 캐리신호(Vout(2n-2)에 응답하여 제1 및 제3 순방향 TFT(TF1,TF3)가 턴-온 된다. 그 결과, Q1 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.2 carry signal Vout (2n-2) is input as a start signal through the first input terminal VST1 at time T1. In response to the second n-2 carry signal Vout (2n-2) 1 and the third forward TFT TF1, TF3 are turned on. As a result, the node Q1 is charged to the gate high voltage VGH and the node QB1 is discharged to the gate low voltage VGL.

T2 시간에, 제2 입력단자(VST2)를 통해 제2n-1 캐리신호(Vout(2n-1))가 스타트 신호로서 입력된다. 제2n-1 캐리신호(Vout(2n-1))에 응답하여 제2 순방향 TFT(TF2)가 턴-온 된다. 그 결과, Q2 노드는 게이트 하이 전압(VGH)으로 충전된다. Q1 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At time T2, the second n-1 carry signal Vout (2n-1) is input as a start signal via the second input terminal VST2. The second forward TFT TF2 is turned on in response to the (2n-1) -th carry signal Vout (2n-1). As a result, the node Q2 is charged with the gate high voltage VGH. The Q1 node maintains the gate high voltage (VGH), and the QB1 node maintains the gate low voltage (VGL).

T3 시간에, Q1 노드는 게이트 하이 전압(VGH)을 유지하고, Q2 노드는 게이트 하이 전압(VGH)을 유지한다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At time T3, the node Q1 maintains the gate high voltage VGH and the node Q2 maintains the gate high voltage VGH. The QB1 node maintains the gate-low voltage (VGL).

T4 시간에, 제1 풀업 TFT(TU1)의 드레인전극에는 제1 게이트 쉬프트 클럭(CLK1)이 인가된다. Q1 노드의 전압은 제1 풀업 TFT(TU1)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제1 풀업 TFT(TU1)를 턴-온 시킨다. 따라서, T4 시간에 제1 출력 노드(NO1)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제4 더미펄스(Dout(4))를 라이징시킨다. Q2 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At time T4, the first gate shift clock (CLK1) is applied to the drain electrode of the first pull-up TFT (TU1). The voltage of the node Q1 is raised to a voltage level VGH 'higher than the gate high voltage VGH by being bootstrapped by the parasitic capacitance between the gate-drain electrodes of the first pull-up TFT TU1, TU1). Therefore, at time T4, the voltage of the first output node NO1 rises to the gate high voltage VGH to rise the fourth dummy pulse Dout (4). The Q2 node maintains the gate high voltage (VGH), and the QB1 node maintains the gate low voltage (VGL).

T5 시간에, 제2 풀업 TFT(TU2)의 드레인전극에는 제2 게이트 쉬프트 클럭(CLK2)이 인가된다. Q2 노드의 전압은 제2 풀업 TFT(TU2)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제2 풀업 TFT(TU2)를 턴-온 시킨다. 따라서, T5 시간에 제2 출력 노드(NO2)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제5 더미펄스(Dout(5)를 라이징시킨다. Q1 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At time T5, the second gate shift clock signal CLK2 is applied to the drain electrode of the second pull-up TFT TU2. The voltage of the node Q2 is raised to the voltage level VGH 'higher than the gate high voltage VGH by being bootstrapped by the parasitic capacitance between the gate-drain electrodes of the second pull-up TFT TU2, TU2). Therefore, at time T5, the voltage of the second output node NO2 rises to the gate high voltage VGH to raise the fifth dummy pulse Dout 5. The Q1 node maintains the gate high voltage VGH, The QB1 node maintains the gate-low voltage (VGL).

T6 및 T7시간에, Q1 노드는 게이트 하이 전압(VGH)을 유지하고, Q2 노드는 게이트 하이 전압(VGH)을 유지한다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At times T6 and T7, the node Q1 maintains the gate high voltage VGH and the node Q2 maintains the gate high voltage VGH. The QB1 node maintains the gate-low voltage (VGL).

T8 시간에, 초기화 단자(VRST)를 통해 초기화 펄스(RST)가 초기화 신호로서 입력된다. 초기화 펄스(RST)에 응답하여 제1 초기화 TFT(Trt1)가 턴-온된다. 그 결과, Q1 노드는 게이트 로우 전압(VGL)으로 방전된다. Q1 노드의 방전으로 인해 제1 풀업 TFT(TU1)가 턴-오프 된다. 따라서, 제4 더미펄스(Dout(4))는 게이트 로우 전압(VGL)으로 폴링된다.At time T8, the initialization pulse RST is input as the initialization signal via the initialization terminal VRST. The first initializing TFT (Trt1) is turned on in response to the initialization pulse (RST). As a result, the node Q1 is discharged to the gate-low voltage VGL. The first pull-up TFT (TU1) is turned off due to the discharge of the node Q1. Therefore, the fourth dummy pulse Dout (4) is polled to the gate low voltage VGL.

또한, 초기화 펄스(RST)에 응답하여 제2 초기화 TFT(Trt2)가 턴-온된다. 그 결과, Q2 노드는 게이트 로우 전압(VGL)으로 방전된다. Q2 노드의 방전으로 인해 제2 풀업 TFT(TU2)가 턴-오프 된다. 따라서, 제5 더미펄스(Dout(5))는 게이트 로우 전압(VGL)으로 폴링된다.Further, the second initializing TFT (Trt2) is turned on in response to the initialization pulse (RST). As a result, the node Q2 is discharged to the gate-low voltage VGL. The second pull-up TFT (TU2) is turned off due to the discharge of the node Q2. Therefore, the fifth dummy pulse Dout (5) is polled to the gate-low voltage VGL.

Q1 및 Q2 노드의 방전으로 인해, 제4 TFT(T4), 제5 TFT(T5), 제8 TFT(T8), 제12 TFT(T12), 제13 TFT(T13), 및 제14 TFT(T14)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 기수 프레임 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1 및 제2 풀다운 TFT(TD11,TD21)가 턴-온 된다. 이에 따라, 제1 출력노드(NO1)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제4 더미펄스(Dout(4))를 게이트 로우 전압(VGL)으로 유지시킨다. 제2 출력노드(NO2)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제5 더미펄스(Dout(5))를 게이트 로우 전압(VGL)로 유지시킨다.The fourth TFT T4, the fifth TFT T5, the eighth TFT T8, the twelfth TFT T12, the thirteenth TFT T13 and the fourteenth TFT T14 due to the discharge of the node Q1 and the node Q2. Is turned off, the QB1 node is charged with the odd frame AC drive voltage VDD_O of the gate high voltage (VGH) level applied through the sixth TFT T6. The first and second pull-down TFTs (TD11 and TD21) are turned on due to the charging of the QB1 node. Thus, the voltage of the first output node NO1 falls to the gate low voltage VGL to keep the fourth dummy pulse Dout (4) at the gate low voltage VGL. The voltage of the second output node NO2 falls to the gate-low voltage VGL to keep the fifth dummy pulse Dout (5) at the gate-low voltage VGL.

다음으로, 순방향 쉬프트 모드에서 제3 더미 스테이지(DST(3))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수 번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 우수 프레임 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 홀수 프레임 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, T9, TD11, TD21)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.Next, it is explained that the third dummy stage (DST (3)) operates in the even frame in the forward shift mode. Here, an even frame may include a single frame arranged at the even-numbered frame and a frame group arranged at the even-numbered frame including a plurality of adjacent frames. In the excellent frame, the excellent frame alternating drive voltage VDD_E is input to the gate high voltage (VGH) level and the odd frame alternating drive voltage VDD_O is input to the gate low voltage (VGL) level. In addition, the QB1 node continues to be maintained at the gate-low voltage (VGL) level. Therefore, the TFTs T2, T9, TD11, and TD21 to which the gate electrode is connected to the QB1 node are kept in the turn-off state (i.e., kept in the idle driving state).

우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드들(NO1, NO2)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제4 더미펄스(Dout(4)) 및 제5 더미펄스(Dout(5))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.The operation in the even frame is different from the operation in the odd frame only in that the voltage of the output nodes NO1 and NO2 is controlled by the QB2 node. The operation of the fourth dummy pulse Dout (4) 5 The timing of generation of the dummy pulse Dout (5) is substantially the same as in the odd frame. Therefore, detailed description of the operation in the even frame will be omitted.

또한, 순방향 쉬프트 모드에서, 제2 더미 스테이지(DST(2))는 제1 및 제2 입력단자(VST1, VST2)에 스타트 신호로서 순방향 게이트 스타트 펄스(VST)가 입력된다는 것이 다를 뿐, 제2 및 제3 더미펄스(DST(2), DST(3))의 출력은 제3 더미 스테이지(DST(3))에서 설명한 바와 같다.In the forward shift mode, the second dummy stage DST (2) is different from the first embodiment in that the forward gate start pulse VST is input as the start signal to the first and second input terminals VST1 and VST2, And the outputs of the third dummy pulses DST (2) and DST (3) are as described in the third dummy stage DST (3).

나아가, 순방향 쉬프트 모드에서, 제k 스테이지(ST(k))는 제3 입력단자(VNT3)에 리셋신호로서 제2k+2 캐리신호(Vout(2k+2))가 입력되고, 제4 입력단자(VNT4)에 리셋신호로서 제2k+3 캐리신호(Vout(2k+3))가 입력되는 것이 제3 더미 스테이지(DST(3))와 다르다. 또한, 제k 스테이지(ST(k))는 초기화 단자(VRST)에 초기화 신호로서 게이트 스타트 펄스(VST)가 입력되는 것이 제3 더미 스테이지(DST(3))와 다르다. 제k 스테이지(ST(k))는 입력되는 신호의 차이로 인해 제3 더미 스테이지(DST(3))의 동작과 약간 차이가 있지만, 스캔펄스의 출력은 제3 더미 스테이지(DST(3))에서 설명한 바와 같다.
Further, in the forward shift mode, the k-th stage ST (k) receives the second k + 2 carry signal Vout (2k + 2) as a reset signal at the third input terminal VNT3, The third dummy stage DST3 differs from the third dummy stage DST3 in that the second k + 3 carry signal Vout (2k + 3) is input as a reset signal to the third dummy stage VNT4. The kth stage ST (k) differs from the third dummy stage DST (3) in that the gate start pulse VST is input as an initialization signal to the initialization terminal VRST. Although the operation of the k-th stage ST (k) differs slightly from the operation of the third dummy stage DST (3) due to the difference of the input signals, the output of the scan pulse is supplied to the third dummy stage DST (3) Respectively.

도 4는 역방향 쉬프트 동작시, 제2 더미 스테이지(DST(2))의 입력 및 출력 신호를 보여 준다. 제2 더미 스테이지(DST(2))의 역방향 쉬프트 동작을 도 2 및 도 4를 결부하여 단계적으로 설명하면 다음과 같다.FIG. 4 shows the input and output signals of the second dummy stage DST (2) during the backward shift operation. The backward shift operation of the second dummy stage (DST (2)) will be described step by step with reference to FIGS. 2 and 4. FIG.

도 2 및 도 4를 참조하면, 역방향 쉬프트 모드에서 역방향 게이트 스타트 펄스(VST)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제6 게이트 쉬프트 클럭(CLK6)으로부터 제1 게이트 쉬프트 클럭(CLK1)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 역방향 쉬프트 모드에서, 역방향 구동전압(VDD_R)은 게이트 하이 전압(VGH) 레벨로 입력되고, 순방향 구동전압(VDD_F)은 게이트 로우 전압(VGL) 레벨로 입력된다. 역방향 쉬프트 모드에서, 제2 더미 스테이지(DST(2))에 입력되는 "CLK A"는 "CLK 5"으로, "CLK B"는 "CLK 6"로 가정한다.2 and 4, a reverse gate start pulse VST is generated in the backward shift mode, and the six-phase gate shift clocks CLK1 to CLK6 are generated from the sixth gate shift clock CLK6 to the first gate shift clock (CLK1). &Lt; / RTI > In the reverse shift mode, the reverse drive voltage VDD_R is input to the gate high voltage VGH level, and the forward drive voltage VDD_F is input to the gate low voltage VGL level. In the backward shift mode, "CLK A" input to the second dummy stage DST (2) is assumed to be "CLK 5" and "CLK B" is assumed to be "CLK 6".

먼저, 역방향 쉬프트 모드에서 제2 더미 스테이지(DST(2))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수 번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, 기수 프레임에서, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, T10, TD12, TD22)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다. 도 3에서 "VQ1"은 Q1 노드의 전위를, "VQ2"는 Q2 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.First, the operation of the second dummy stage DST (2) in the odd frame in the backward shift mode will be described. Here, the odd frame may include a single frame arranged at odd-numbered positions and a group of frames arranged at odd-numbered positions including a plurality of adjacent frames. In the odd frame, the odd frame AC drive voltage VDD_O is input to the gate high voltage (VGH) level and the even frame AC drive voltage VDD_E is input to the gate low voltage (VGL) level. Further, in the odd frame, the QB2 node continues to be maintained at the gate-low voltage (VGL) level. Therefore, the TFTs (T1, T10, TD12, and TD22) to which the gate electrode is connected to the QB2 node are kept in the turn-off state (that is, kept in the idle driving state). In Fig. 3, "VQ1" represents the potential of the Q1 node, "VQ2" represents the potential of the Q2 node, "VQB1" represents the potential of the QB1 node, and "VQB2" represents the potential of the QB2 node.

T1 시간에, 제4 입력단자(VNT2)를 통해 제3 캐리신호(Vout(3))가 스타트 신호로서 입력된다. 제3 캐리신호(Vout(3))에 응답하여 제2 및 제3 역방향 TFT(TR2, TR3)가 턴-온 된다. 그 결과, Q2 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.At time T1, the third carry signal Vout (3) is input as a start signal via the fourth input terminal VNT2. The second and third reverse TFTs TR2 and TR3 are turned on in response to the third carry signal Vout (3). As a result, the node Q2 is charged to the gate high voltage VGH, and the node QB1 is discharged to the gate low voltage VGL.

T2 시간에, 제3 입력단자(VST3)를 통해 제2 캐리신호(Vout(2))가 스타트 신호로서 입력된다. 제2 캐리신호(Vout(2))에 응답하여 제1 역방향 TFT(TR1)가 턴-온 된다. 그 결과, Q1 노드는 게이트 하이 전압(VGH)으로 충전된다. Q1 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At time T2, the second carry signal Vout (2) is input as a start signal via the third input terminal VST3. The first reverse TFT (TR1) is turned on in response to the second carry signal (Vout (2)). As a result, the node Q1 is charged to the gate high voltage VGH. The Q1 node maintains the gate high voltage (VGH), and the QB1 node maintains the gate low voltage (VGL).

T4 시간에, 제2 풀업 TFT(TU2)의 드레인전극에는 제6 게이트 쉬프트 클럭(CLK6)이 인가된다. Q2 노드의 전압은 제2 풀업 TFT(TU2)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제2 풀업 TFT(TU2)를 턴-온 시킨다. 따라서, T4 시간에 제2 출력 노드(NO2)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제3 더미펄스(Dout(3))를 라이징시킨다. Q1 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At time T4, the sixth gate shift clock CLK6 is applied to the drain electrode of the second pull-up TFT TU2. The voltage of the node Q2 is raised to the voltage level VGH 'higher than the gate high voltage VGH by being bootstrapped by the parasitic capacitance between the gate-drain electrodes of the second pull-up TFT TU2, TU2). Thus, at time T4, the voltage of the second output node NO2 rises to the gate high voltage VGH to rise the third dummy pulse Dout (3). The Q1 node maintains the gate high voltage (VGH), and the QB1 node maintains the gate low voltage (VGL).

T5 시간에, 제1 풀업 TFT(TU1)의 드레인전극에는 제5 게이트 쉬프트 클럭(CLK5)이 인가된다. Q1 노드의 전압은 제1 풀업 TFT(TU1)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 제1 풀업 TFT(TU1)를 턴-온 시킨다. 따라서, T5 시간에 제1 출력 노드(NO1)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제2 더미펄스(Dout(2)를 라이징시킨다. Q2 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At time T5, the fifth gate shift clock (CLK5) is applied to the drain electrode of the first pull-up TFT (TU1). The voltage of the node Q1 is raised to a voltage level VGH 'higher than the gate high voltage VGH by being bootstrapped by the parasitic capacitance between the gate-drain electrodes of the first pull-up TFT TU1, TU1). Therefore, at time T5, the voltage of the first output node NO1 rises to the gate high voltage VGH to raise the second dummy pulse Dout (2). The node Q2 maintains the gate high voltage VGH, The QB1 node maintains the gate-low voltage (VGL).

T8 시간에, 초기화 단자(VRST)를 통해 초기화 펄스(RST)가 초기화 신호로서 입력된다. 초기화 펄스(RST)에 응답하여 제2 초기화 TFT(Trt2)가 턴-온된다. 그 결과, Q2 노드는 게이트 로우 전압(VGL)으로 방전된다. Q2 노드의 방전으로 인해 제2 풀업 TFT(TU2)가 턴-오프 된다. 따라서, 제3 더미펄스(Dout(3))는 게이트 로우 전압(VGL)으로 폴링된다.At time T8, the initialization pulse RST is input as the initialization signal via the initialization terminal VRST. The second initializing TFT (Trt2) is turned on in response to the initialization pulse (RST). As a result, the node Q2 is discharged to the gate-low voltage VGL. The second pull-up TFT (TU2) is turned off due to the discharge of the node Q2. Therefore, the third dummy pulse Dout (3) is polled to the gate-low voltage VGL.

또한, 초기화 펄스(RST)에 응답하여 제1 초기화 TFT(Trt1)가 턴-온된다. 그 결과, Q1 노드는 게이트 로우 전압(VGL)으로 방전된다. Q1 노드의 방전으로 인해 제1 풀업 TFT(TU1)가 턴-오프 된다. 따라서, 제2 더미펄스(Dout(2))는 게이트 로우 전압(VGL)으로 폴링된다.In addition, the first initializing TFT Trt1 is turned on in response to the initialization pulse RST. As a result, the node Q1 is discharged to the gate-low voltage VGL. The first pull-up TFT (TU1) is turned off due to the discharge of the node Q1. Therefore, the second dummy pulse Dout (2) is polled to the gate low voltage VGL.

Q1 및 Q2 노드의 방전으로 인해, 제4 TFT(T4), 제5 TFT(T5), 제8 TFT(T8), 제12 TFT(T12), 제13 TFT(T13), 및 제14 TFT(T14)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 기수 프레임 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1 및 제2 풀다운 TFT(TD11, TD21)가 턴-온 된다. 이에 따라, 제2 출력노드(NO2)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제3 더미펄스(Dout(3))를 게이트 로우 전압(VGL)으로 유지시킨다. 제1 출력노드(NO1)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제2 더미펄스(Dout(2))를 게이트 로우 전압(VGL)으로 유지시킨다. The fourth TFT T4, the fifth TFT T5, the eighth TFT T8, the twelfth TFT T12, the thirteenth TFT T13 and the fourteenth TFT T14 due to the discharge of the node Q1 and the node Q2. Is turned off, the QB1 node is charged with the odd frame AC drive voltage VDD_O of the gate high voltage (VGH) level applied through the sixth TFT T6. The first and second pull-down TFTs (TD11 and TD21) are turned on due to the charging of the QB1 node. Thus, the voltage of the second output node NO2 falls to the gate low voltage VGL to keep the third dummy pulse Dout (3) at the gate low voltage VGL. The voltage of the first output node NO1 falls to the gate low voltage VGL to maintain the second dummy pulse Dout (2) at the gate low voltage VGL.

다음으로, 역방향 쉬프트 모드에서 제2 더미 스테이지(DST(2))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수 번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 우수 프레임 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 홀수 프레임 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, T9, TD11, TD21)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.Next, it is explained that the second dummy stage DST (2) operates in the even frame in the backward shift mode. Here, an even frame may include a single frame arranged at the even-numbered frame and a frame group arranged at the even-numbered frame including a plurality of adjacent frames. In the excellent frame, the excellent frame alternating drive voltage VDD_E is input to the gate high voltage (VGH) level and the odd frame alternating drive voltage VDD_O is input to the gate low voltage (VGL) level. In addition, the QB1 node continues to be maintained at the gate-low voltage (VGL) level. Therefore, the TFTs T2, T9, TD11, and TD21 to which the gate electrode is connected to the QB1 node are kept in the turn-off state (i.e., kept in the idle driving state).

우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드들(NO1, NO2)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제2 더미펄스(Dout(2)) 및 제3 더미펄스(Dout(3))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.The operation in the even frame is different from the operation in the odd frame only in that the voltage of the output nodes NO1 and NO2 is controlled by the QB2 node and the second dummy pulse Dout (2) The timing of generation of the three dummy pulses (Dout (3)) is substantially the same as in the odd frame. Therefore, detailed description of the operation in the even frame will be omitted.

또한, 역방향 쉬프트 모드에서, 제3 더미 스테이지(DST(3))는 제3 및 제4 입력단자(VNT1, VNT2)에 스타트 신호로서 게이트 스타트 펄스(VST)가 입력된다는 것이 다를 뿐, 제4 및 제5 더미펄스(DST(4), DST(5)))의 출력은 제2 더미 스테이지(DST(2))에서 설명한 바와 같다.In the backward shift mode, the third dummy stage DST (3) differs from the third and fourth input terminals VNT1 and VNT2 in that the gate start pulse VST is input as the start signal. The output of the fifth dummy pulse DST (4), DST (5)) is as described in the second dummy stage DST (2).

나아가, 역방향 쉬프트 모드에서, 제k 스테이지(ST(k))는 제1 입력단자(VST1)에 리셋신호로서 제2k-4 캐리신호(Vout(2k-4))가 입력되고, 제2 입력단자(VST2)에 리셋신호로서 제2k-3 캐리신호(Vout(2k-3))가 입력되는 것이 제2 더미 스테이지(DST(2))와 다르다. 또한, 제k 스테이지(ST(k))는 초기화 단자(VRST)에 초기화 신호로서 게이트 스타트 펄스(VST)가 입력되는 것이 제2 더미 스테이지(DST(2))와 다르다. 제k 스테이지(ST(k))는 입력되는 신호의 차이로 인해 제2 더미 스테이지(DST(2))의 동작과 약간 차이가 있지만, 스캔펄스의 출력방법은 제2 더미 스테이지(DST(2))에서 설명한 바와 같다.
Further, in the backward shift mode, the k-th stage ST (k) receives the second k-4 carry signal Vout (2k-4) as a reset signal at the first input terminal VST1, (2) is different from the second dummy stage DST (2) in that the second k-3 carry signal Vout (2k-3) is input as a reset signal to the first dummy stage VST2. The kth stage ST (k) differs from the second dummy stage DST (2) in that the gate start pulse VST is input as an initialization signal to the initialization terminal VRST. Although the operation of the second dummy stage DST (2) is slightly different from that of the second dummy stage (DST (2)) due to the difference of the inputted signals, the kth stage ST (k) ).

도 5는 제4 더미 스테이지(DST(4))의 회로 구성을 보여주는 회로도이다. 제1 더미 스테이지(DST(1))의 회로 구성은 도 5와 실질적으로 동일하다. 도 5를 참조하면, 제4 더미 스테이지(DST(4))의 클럭 단자에는 6상 클럭들 중 1 개의 게이트 쉬프트 클럭(CLK A, CLK B)이 입력된다.5 is a circuit diagram showing a circuit configuration of the fourth dummy stage (DST (4)). The circuit configuration of the first dummy stage (DST (1)) is substantially the same as that of Fig. Referring to FIG. 5, one of the six-phase clocks CLK A and CLK B is input to the clock terminal of the fourth dummy stage DST (4).

제4 더미 스테이지(DST(4))는 초기화 단자(VRST)에 입력되는 초기화신호에 응답하여 Q 노드를 초기화시키는 초기화부(10), 제1 입력단자(VST1)를 통해 입력되는 신호와 제2 입력단자(VNT1)를 통해 입력되는 신호들에 응답하여 스캔 방향을 전환하기 위한 스캔방향 제어부(20), Q 노드와 QB1 및 QB2 노드의 충방전을 제어하는 노드 제어부(30), 및 노드들(Q, QB1, QB2)의 전압에 따라 더미펄스(Dout(6))를 출력하는 출력부(40)를 구비한다.The fourth dummy stage (DST (4)) includes an initialization section (10) for initializing a Q node in response to an initialization signal input to an initialization terminal (VRST), a signal input via a first input terminal A scan direction controller 20 for switching the scan direction in response to signals input through the input terminal VNT1, a node controller 30 for controlling charging and discharging of the Q node, QB1 and QB2 nodes, And an output unit 40 for outputting a dummy pulse Dout (6) in accordance with the voltages of the transistors Q, QB1 and QB2.

초기화부(10)는 초기화 TFT(Trt)를 포함한다. 초기화 TFT(Trt)는 초기화 단자(VRST)에 입력되는 초기화 신호에 응답하여 Q 노드를 저전위 전압(VSS)으로 초기화시킨다. 저전위 전압(VSS)은 기저전압(GND) 또는 게이트 로우 전압(VGL)으로 설정될 수 있다. 초기화 TFT(Trt)의 게이트전극은 초기화 단자(VRST)에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력단자에 접속된다.The initialization unit 10 includes an initialization TFT Trt. The initialization TFT Trt initializes the Q node to the low potential voltage VSS in response to the initialization signal input to the initialization terminal VRST. The low potential voltage VSS may be set to the ground low voltage GND or the gate low voltage VGL. The gate electrode of the initialization TFT Trt is connected to the initialization terminal VRST, the drain electrode is connected to the Q node, and the source electrode thereof is connected to the input terminal of the low potential voltage (VSS).

스캔방향 제어부(20)는 제1 및 제2 순방향 TFT(TF1, TF2)와 제1 및 제2 역방향 TFT(TR1, TR2)를 포함한다. 제1 순방향 TFT(TF1)는 제1 입력단자(VST1)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 Q 노드에 인가한다. 제4 더미 스테이지(DST(4))의 제1 순방향 TFT(TF1)에는 제2n 캐리신호(Vout(2n))가 스타트 신호로 입력된다. 제2 더미 스테이지(DST(2))의 제1 순방향 TFT(TF1)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제1 순방향 TFT(TF1)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 Q 노드에 접속된다.The scan direction controller 20 includes first and second forward TFTs TF1 and TF2 and first and second reverse TFTs TR1 and TR2. The first forward TFT TF1 applies a forward driving voltage VDD_F to the Q node in response to a start signal input through the first input terminal VST1. The second n-carry signal Vout (2n) is input to the first forward TFT TF1 of the fourth dummy stage DST (4) as a start signal. A gate start pulse VST applied from the timing controller is input to the first forward TFT TF1 of the second dummy stage DST (2) as a start signal. The gate electrode of the first forward TFT TF1 is connected to the first input terminal VST1, the drain electrode thereof is connected to the input terminal of the forward driving voltage VDD_F and the source electrode thereof is connected to the Q node.

제1 역방향 TFT(TR1)는 제2 입력단자(VNT1)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 Q 노드에 인가한다. 제4 더미 스테이지(DST(4))의 제1 역방향 TFT(TR1)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제1 더미 스테이지(DST(1))의 제1 역방향 TFT(TR1)에는 제1 캐리신호(Vout(1))가 스타트 신호로 입력된다. 제1 역방향 TFT(TR1)의 게이트전극은 제2 입력단자(VNT1)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 Q1 노드에 접속된다.The first reverse TFT (TR1) applies a reverse driving voltage (VDD_R) to the Q node in response to a start signal inputted through the second input terminal (VNT1). A gate start pulse (VST) applied from the timing controller is input to the first reverse TFT (TR1) of the fourth dummy stage (DST (4)) as a start signal. The first carry signal Vout (1) is input as the start signal to the first reverse TFT (TR1) of the first dummy stage (DST (1)). The gate electrode of the first reverse TFT (TR1) is connected to the second input terminal (VNT1), the drain electrode thereof is connected to the input terminal of the reverse driving voltage (VDD_R), and the source electrode thereof is connected to the node Q1.

제2 순방향 TFT(TF2)는 제1 입력단자(VST1)를 통해 입력되는 스타트 신호에 응답하여 순방향 구동전압(VDD_F)을 제2 노드(N2)에 인가한다. 제4 더미 스테이지(DST(4))의 제2 순방향 TFT(TF2)에는 제2n 캐리신호(Vout(2n))가 스타트 신호로 입력된다. 제1 더미 스테이지(DST(1))의 제2 순방향 TFT(TF2)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제2 순방향 TFT(TF2)의 게이트전극은 제1 입력단자(VST1)에, 드레인전극은 순방향 구동전압(VDD_F)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.The second forward TFT TF2 applies a forward driving voltage VDD_F to the second node N2 in response to a start signal input through the first input terminal VST1. The second n-carry signal Vout (2n) is input to the second forward TFT TF2 of the fourth dummy stage DST (4) as a start signal. A gate start pulse (VST) applied from the timing controller is input to the second forward TFT (TF2) of the first dummy stage (DST (1)) as a start signal. The gate electrode of the second forward TFT TF2 is connected to the first input terminal VST1, the drain electrode thereof is connected to the input terminal of the forward drive voltage VDD_F and the source electrode thereof is connected to the second node N2.

제2 역방향 TFT(TR2)는 제2 입력단자(VNT1)를 통해 입력되는 스타트 신호에 응답하여 역방향 구동전압(VDD_R)을 제2 노드(N2)에 인가한다. 제4 더미 스테이지(DST(4))의 제2 역방향 TFT(TR2)에는 타이밍 콘트롤러로부터 인가되는 게이트 스타트 펄스(VST)가 스타트 신호로 입력된다. 제1 더미 스테이지(DST(1))의 제2 역방향 TFT(TR2)에는 제1 캐리신호(Vout(1))가 스타트 신호로 입력된다. 제2 역방향 TFT(TR2)의 게이트전극은 제2 입력단자(VNT1)에, 드레인전극은 역방향 구동전압(VDD_R)의 입력단자에, 소스전극은 제2 노드(N2)에 접속된다.The second reverse TFT (TR2) applies a reverse driving voltage (VDD_R) to the second node (N2) in response to a start signal inputted through the second input terminal (VNT1). A gate start pulse (VST) applied from the timing controller is input to the second reverse TFT (TR2) of the fourth dummy stage (DST (4)) as a start signal. The first carry signal Vout (1) is input to the second reverse TFT (TR2) of the first dummy stage (DST (1)) as a start signal. The gate electrode of the second reverse TFT (TR2) is connected to the second input terminal (VNT1), the drain electrode thereof is connected to the input terminal of the reverse driving voltage (VDD_R), and the source electrode thereof is connected to the second node (N2).

노드 제어부(30)는 Q 노드를 제어하기 위한 제1 및 제2 TFT(T1, T2)와, QB1 노드를 제어하기 위한 제3 내지 제7 TFT(T3 내지 T7)와, QB2 노드를 제어하기 위한 제8 내지 제12 TFT(T8 내지 T12)를 포함한다. 제7 TFT(T7)와 제12 TFT(T12)는 각각 QB1 및 QB2 노드를 방전시키기 위한 방전 TFT로 기능한다. QB1 노드와 QB2 노드는 소정 기간(예컨대, 프레임 기간)을 주기로 교대로 활성화되기 때문에, 제7 TFT(T7)와 제12 TFT(T12)의 동작 열화는 절반 이하로 줄어든다.The node control unit 30 includes first and second TFTs T1 and T2 for controlling the Q node, third to seventh TFTs T3 to T7 for controlling the QB1 node, And the eighth to twelfth TFTs T8 to T12. The seventh TFT (T7) and the twelfth TFT (T12) function as discharge TFTs for discharging the nodes QB1 and QB2, respectively. The operation deterioration of the seventh TFT T7 and the twelfth TFT T12 is reduced to less than half because the QB1 node and the QB2 node are alternately activated in a period of a predetermined period (e.g., a frame period).

제1 TFT(T1)는 QB2 노드의 전압에 따라 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제1 TFT(T1)의 게이트전극은 QB2 노드에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제2 TFT(T2)는 QB1 노드의 전압에 따라 Q 노드를 저전위 전압(VSS)으로 방전시킨다. 제2 TFT(T2)의 게이트전극은 QB1 노드에, 드레인전극은 Q 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. The first TFT (T1) discharges the Q node to the low potential voltage (VSS) according to the voltage of the QB2 node. The gate electrode of the first TFT (T1) is connected to the QB2 node, the drain electrode is connected to the Q node, and the source electrode is connected to the input terminal of the low potential voltage (VSS). The second TFT T2 discharges the Q node to the low potential voltage VSS according to the voltage of the QB1 node. The gate electrode of the second TFT T2 is connected to the QB1 node, the drain electrode thereof is connected to the Q node, and the source electrode thereof is connected to the input terminal of the low potential voltage (VSS).

제3 TFT(T3)는 다이오드-연결되어 기수 프레임 교류 구동전압(VDD_O)을 제1 노드(N1)에 인가한다. 제3 TFT(T3)의 게이트전극과 드레인전극은 기수 프레임 교류 구동전압(VDD_O)의 입력단에, 소스전극은 제1 노드(N1)에 접속된다. 제4 TFT(T4)는 Q 노드의 전압에 따라 제1 노드(N1)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제4 TFT(T4)의 게이트전극은 Q 노드에, 드레인전극은 제1 노드(N1)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제5 TFT(T5)는 Q 노드의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제5 TFT(T5)의 게이트전극은 Q 노드에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제6 TFT(T6)는 제1 노드(N1)의 전압에 따라 QB1 노드를 기수 프레임 교류 구동전압(VDD_O)으로 충전한다. 제6 TFT(T6)의 게이트전극은 제1 노드(N1)에, 드레인전극은 기수 프레임 교류 구동전압(VDD_O)의 입력단에, 소스전극은 QB1 노드에 접속된다. 제7 TFT(T7)는 제2 노드(N2)의 전압에 따라 QB1 노드를 저전위 전압(VSS)으로 방전한다. 제7 TFT(T7)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB1 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.The third TFT T3 is diode-connected to apply the odd frame AC drive voltage VDD_O to the first node N1. The gate electrode and the drain electrode of the third TFT T3 are connected to the input terminal of the odd frame AC drive voltage VDD_O and the source electrode thereof is connected to the first node N1. The fourth TFT T4 switches the current path between the input terminal of the first node N1 and the low potential voltage VSS according to the voltage of the Q node. The gate electrode of the fourth TFT T4 is connected to the Q node, the drain electrode to the first node N1, and the source electrode to the input terminal of the low potential voltage VSS. The fifth TFT (T5) discharges the QB1 node to the low potential voltage (VSS) according to the voltage of the Q node. The gate electrode of the fifth TFT (T5) is connected to the Q node, the drain electrode to the QB1 node, and the source electrode to the input terminal of the low potential voltage (VSS). The sixth TFT T6 charges the QB1 node to the odd frame AC drive voltage VDD_O according to the voltage of the first node N1. The gate electrode of the sixth TFT T6 is connected to the first node N1, the drain electrode thereof is connected to the input terminal of the odd frame AC drive voltage VDD_O and the source electrode thereof is connected to the node QB1. The seventh TFT T7 discharges the node QB1 to the low potential voltage VSS according to the voltage of the second node N2. The gate electrode of the seventh TFT T7 is connected to the second node N2, the drain electrode thereof is connected to the node QB1, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS.

제8 TFT(T8)의 게이트전극과 드레인전극은 우수 프레임 교류 구동전압(VDD_E)의 입력단에, 소스전극은 제3 노드(N3)에 접속된다. 제9 TFT(T9)는 Q 노드의 전압에 따라 제3 노드(N3)와 저전위 전압(VSS)의 입력단 간 전류 패스를 스위칭한다. 제9 TFT(T9)의 게이트전극은 Q 노드에, 드레인전극은 제3 노드(N3)에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제10 TFT(T10)는 Q 노드의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제10 TFT(T10)의 게이트전극은 Q 노드에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다. 제11 TFT(T11)는 제3 노드(N3)의 전압에 따라 QB2 노드를 우수 프레임 교류 구동전압(VDD_E)으로 충전한다. 제11 TFT(T11)의 게이트전극은 제3 노드(N3)에, 드레인전극은 우수 프레임 교류 구동전압(VDD_E)의 입력단에, 소스전극은 QB2 노드에 접속된다. 제12 TFT(T12)는 제2 노드(N2)의 전압에 따라 QB2 노드를 저전위 전압(VSS)으로 방전한다. 제12 TFT(T12)의 게이트전극은 제2 노드(N2)에, 드레인전극은 QB2 노드에, 소스전극은 저전위 전압(VSS)의 입력단에 접속된다.The gate electrode and the drain electrode of the eighth TFT T8 are connected to the input terminal of the excellent frame alternating drive voltage VDD_E and the source electrode thereof is connected to the third node N3. The ninth TFT T9 switches the current path between the input terminal of the third node N3 and the low potential voltage VSS according to the voltage of the Q node. The gate electrode of the ninth TFT T9 is connected to the Q node, the drain electrode to the third node N3, and the source electrode to the input terminal of the low potential voltage VSS. The tenth TFT (T10) discharges the QB2 node to the low potential voltage (VSS) according to the voltage of the Q node. The gate electrode of the tenth TFT (T10) is connected to the Q node, the drain electrode to the QB2 node, and the source electrode to the input terminal of the low potential voltage (VSS). The eleventh TFT T11 charges the QB2 node to the even frame AC driving voltage VDD_E according to the voltage of the third node N3. The gate electrode of the eleventh TFT (T11) is connected to the third node (N3), the drain electrode is connected to the input terminal of the even frame AC drive voltage (VDD_E), and the source electrode is connected to the node QB2. The twelfth TFT T12 discharges the node QB2 to the low potential voltage VSS according to the voltage of the second node N2. The gate electrode of the twelfth TFT T12 is connected to the second node N2, the drain electrode thereof is connected to the node QB2, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS.

제4 더미 스테이지(DST(4))의 출력부(40)는 제6 더미펄스(Dout(6))를 발생하는 출력부를 포함한다. 제1 더미 스테이지(DST(1))의 출력부(40)는 제1 더미펄스(Dout(1))를 발생하는 출력부를 포함한다.The output section 40 of the fourth dummy stage DST (4) includes an output section for generating the sixth dummy pulse Dout (6). The output section 40 of the first dummy stage DST (1) includes an output section for generating the first dummy pulse Dout (1).

출력부는 Q 노드의 전압에 따라 턴-온 되어 출력노드(NO)를 게이트 쉬프트 클럭(CLK A)로 충전시키는 풀업 TFT(TU), QB1 노드의 전압에 따라 턴-온 되어 출력노드(NO)를 저전위 전압(VSS)으로 방전하는 제1 풀다운 TFT(TD1), 및 QB2 노드의 전압에 따라 턴-온 되어 출력노드(NO)를 저전위 전압(VSS)으로 방전하는 제2 풀다운 TFT(TD2)를 포함한다.The output section is a pull-up TFT (TU) which is turned on according to the voltage of the Q node to charge the output node NO to the gate shift clock (CLK A), a turn-on transistor A first pull-down TFT (TD1) for discharging to a low potential voltage (VSS) and a second pull-down TFT (TD2) for turning on the output node NO according to the voltage of the node QB2 to discharge the output node (NO) .

풀업 TFT(TU)는 Q 노드의 부트스트래핑으로 인해 턴-온 됨으로써, 게이트 쉬프트 클럭(CLK A)으로 출력 노드(NO)를 충전하여 출력부의 출력을 발생시킨다. 풀업 TFT(TU)의 게이트전극은 Q 노드에, 드레인전극은 게이트 쉬프트 클럭(CLK A)의 입력단에, 소스전극은 출력 노드(NO)에 접속된다. 제1 및 제2 풀다운 TFT(TD1, TD2)는 제6 더미펄스(DST(6))가 폴링 유지되도록 각각 QB1 노드 및 QB2 노드의 전압에 따라 출력 노드(NO)를 저전위 전압(VSS)으로 방전시킨다. 제1 풀다운 TFT(TD1)의 게이트전극은 QB1 노드에, 드레인전극은 출력 노드(NO)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. 제2 풀다운 TFT(TD2)의 게이트전극은 QB2 노드에, 드레인전극은 출력 노드(NO)에, 소스전극은 저전위 전압(VSS)의 입력단에 각각 접속된다. The pull-up TFT (TU) is turned on due to the bootstrapping of the Q node, thereby charging the output node (NO) with the gate shift clock (CLK A) to generate the output of the output section. The gate electrode of the pull-up TFT (TU) is connected to the Q node, the drain electrode thereof is connected to the input terminal of the gate shift clock (CLK A), and the source electrode thereof is connected to the output node (NO). The first and second pull-down TFTs TD1 and TD2 turn the output node NO to the low potential voltage VSS according to the voltages of the QB1 node and the QB2 node so that the sixth dummy pulse DST (6) Discharge. The gate electrode of the first pull-down TFT TD1 is connected to the node QB1, the drain electrode thereof is connected to the output node NO, and the source electrode thereof is connected to the input terminal of the low potential voltage VSS. The gate electrode of the second pull-down TFT (TD2) is connected to the node QB2, the drain electrode thereof is connected to the output node (NO), and the source electrode thereof is connected to the input terminal of the low potential voltage (VSS).

제4 더미 스테이지(DST(4))의 제6 더미펄스(Dout(6))는 제n 스테이지(ST(n))의 제4 입력단자(VNT2)에 캐리신호로 공급된다. 제1 더미 스테이지(DST(1))의 제1 더미펄스(Dout(1))는 제1 스테이지(ST(1))의 제1 입력단자(VST1)에 캐리신호로 공급된다.
The sixth dummy pulse Dout 6 of the fourth dummy stage DST 4 is supplied as a carry signal to the fourth input terminal VNT2 of the nth stage ST (n). The first dummy pulse Dout (1) of the first dummy stage DST (1) is supplied as a carry signal to the first input terminal VST1 of the first stage ST (1).

도 6은 순방향 쉬프트 동작시, 제4 더미 스테이지(DST(4))의 입력 및 출력 신호를 보여주는 파형도이다. 제4 더미 스테이지(DST(4))의 순방향 쉬프트 동작을 도 5 및 도 6을 결부하여 단계적으로 설명하면 다음과 같다.6 is a waveform diagram showing the input and output signals of the fourth dummy stage (DST (4)) during the forward shift operation. The forward shift operation of the fourth dummy stage (DST (4)) will be described step by step with reference to FIGS. 5 and 6. FIG.

도 5 및 도 6을 참조하면, 순방향 쉬프트 모드에서 순방향 게이트 스타트 펄스(VST)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제1 게이트 쉬프트 클럭(CLK1)으로부터 제6 게이트 쉬프트 클럭(CLK6)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 순방향 쉬프트 모드에서, 순방향 구동전압(VDD_F)은 게이트 하이 전압(VGH) 레벨로 입력되고, 역방향 구동전압(VDD_R)은 게이트 로우 전압(VGL) 레벨로 입력된다. 순방향 쉬프트 모드에서, 제4 더미 스테이지(DST(4))에 입력되는 "CLK A"는 "CLK 3"으로 가정한다.5 and 6, a forward gate start pulse VST is generated in the forward shift mode, and the six-phase gate shift clocks CLK1 to CLK6 are generated from the first gate shift clock CLK1 to the sixth gate shift clock CLK1, (CLK6). &Lt; / RTI > In the forward shift mode, the forward drive voltage VDD_F is input to the gate high voltage (VGH) level, and the reverse drive voltage (VDD_R) is input to the gate low voltage (VGL) level. In the forward shift mode, "CLK A" input to the fourth dummy stage (DST (4)) is assumed to be "CLK 3".

먼저, 순방향 쉬프트 모드에서 제4 더미 스테이지(DST(4))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수 번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, 기수 프레임에서, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, TD2)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다. 도 3에서 "VQ1"은 Q1 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.First, it is explained that the fourth dummy stage (DST (4)) operates in odd frame in the forward shift mode. Here, the odd frame may include a single frame arranged at odd-numbered positions and a group of frames arranged at odd-numbered positions including a plurality of adjacent frames. In the odd frame, the odd frame AC drive voltage VDD_O is input to the gate high voltage (VGH) level and the even frame AC drive voltage VDD_E is input to the gate low voltage (VGL) level. Further, in the odd frame, the QB2 node continues to be maintained at the gate-low voltage (VGL) level. Therefore, the TFTs T1 and TD2 to which the gate electrode is connected to the QB2 node are kept in the turn-off state (that is, kept in the idle driving state). In Fig. 3, "VQ1" represents the potential of the Q1 node, "VQB1" represents the potential of the QB1 node, and "VQB2" represents the potential of the QB2 node.

T1 시간에, 제1 입력단자(VST1)를 통해 제2n 캐리신호(Vout(2n)가 스타트 신호로서 입력된다. 제2n 캐리신호(Vout(2n)에 응답하여 제1 및 제3 순방향 TFT(TF1,TF3)가 턴-온 된다. 그 결과, Q 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.In the T1 time, the 2n carry signal Vout (2n) is inputted as the start signal through the first input terminal VST1. In response to the 2n carry signal Vout (2n), the first and third forward TFTs TF1 , TF3 are turned on. As a result, the Q node is charged to the gate high voltage VGH, and the QB1 node is discharged to the gate low voltage VGL.

T2 및 T3 시간에, Q 노드는 게이트 하이 전압(VGH)을 유지하고, QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At times T2 and T3, the Q node holds the gate high voltage (VGH) and the QB1 node holds the gate low voltage (VGL).

T4 시간에, 풀업 TFT(TU)의 드레인전극에는 제3 게이트 쉬프트 클럭(CLK3)이 인가된다. Q 노드의 전압은 풀업 TFT(TU)의 게이트-드레인전극들 사이의 기생용량에 의해 부트스트래핑 됨으로써 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승되어, 풀업 TFT(TU)를 턴-온 시킨다. 따라서, T4 시간에 출력 노드(NO)의 전압은 게이트 하이 전압(VGH)까지 상승하여 제6 더미펄스(Dout(6))를 라이징시킨다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다.At time T4, the third gate shift clock (CLK3) is applied to the drain electrode of the pull-up TFT (TU). The voltage of the Q node is boosted to a voltage level VGH 'higher than the gate high voltage VGH by bootstrapping by the parasitic capacitance between the gate-drain electrodes of the pull-up TFT TU, - Turn it on. Thus, at time T4, the voltage of the output node NO rises to the gate high voltage VGH and rises the sixth dummy pulse Dout (6). The QB1 node maintains the gate-low voltage (VGL).

T5 시간에, 풀업 TFT(TU)의 드레인전극에 제3 게이트 쉬프트 클럭(CLK3)이 더이상 인가되지 않으므로, Q 노드의 전압은 게이트 하이 전압을 유지하고, 풀업 TFT(TU)는 턴-오프 된다. 따라서, 제6 더미펄스(Dout(6))는 게이트 로우 전압(VGL)으로 폴링된다. QB1 노드는 게이트 로우 전압(VGL)을 유지한다. At time T5, since the third gate shift clock signal CLK3 is no longer applied to the drain electrode of the pull-up TFT TU, the voltage of the Q node maintains the gate high voltage and the pull-up TFT TU is turned off. Thus, the sixth dummy pulse Dout (6) is polled to the gate-low voltage VGL. The QB1 node maintains the gate-low voltage (VGL).

T6 시간에, 초기화 단자(VRST)를 통해 초기화 펄스(RST)가 초기화 신호로서 입력된다. 초기화 펄스(RST)에 응답하여 초기화 TFT(Trt)가 턴-온된다. 그 결과, Q 노드는 게이트 로우 전압(VGL)으로 방전된다.At time T6, an initialization pulse RST is input as an initialization signal via the initialization terminal VRST. The initializing TFT Trt is turned on in response to the initialization pulse RST. As a result, the Q node is discharged to the gate low voltage VGL.

Q 노드의 방전으로 인해, 제4 TFT(T4), 제5 TFT(T5), 제9 TFT(T9), 및 제10 TFT(T10)가 턴-오프 되기 때문에, QB1 노드는 제6 TFT(T6)를 통해 인가되는 게이트 하이 전압(VGH) 레벨의 기수 프레임 교류 구동전압(VDD_O)으로 충전된다. QB1 노드의 충전으로 인해 제1 풀다운 TFT(TD1)가 턴-온 된다. 이에 따라, 출력노드(NO)의 전압은 게이트 로우 전압(VGL)으로 하강하여 제6 더미펄스(Dout(6))를 게이트 로우 전압(VGL)으로 유지시킨다.Since the fourth TFT T4, the fifth TFT T5, the ninth TFT T9 and the tenth TFT T10 are turned off due to the discharge of the Q node, the node QB1 is connected to the sixth TFT T6 (VDD_O) of the gate high voltage (VGH) level applied through the gate driver circuit (not shown). The first pull-down TFT (TD1) is turned on due to the charging of the QB1 node. Thus, the voltage of the output node NO falls to the gate-low voltage VGL to maintain the sixth dummy pulse Dout (6) at the gate-low voltage VGL.

다음으로, 순방향 쉬프트 모드에서 제4 더미 스테이지(DST(4))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수 번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 우수 프레임 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 홀수 프레임 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, TD2)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.Next, it is explained that the fourth dummy stage (DST (4)) operates in the even frame in the forward shift mode. Here, an even frame may include a single frame arranged at the even-numbered frame and a frame group arranged at the even-numbered frame including a plurality of adjacent frames. In the excellent frame, the excellent frame alternating drive voltage VDD_E is input to the gate high voltage (VGH) level and the odd frame alternating drive voltage VDD_O is input to the gate low voltage (VGL) level. In addition, the QB1 node continues to be maintained at the gate-low voltage (VGL) level. Therefore, the TFTs T2 and TD2 to which the gate electrode is connected to the QB1 node are kept in the turn-off state (i.e., kept in the idle driving state).

우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드들(NO)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제6 더미펄스(Dout(6))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.The operation in the even frame is different from the operation in the odd frame only in that the voltage of the output nodes NO is controlled by the QB2 node and the timing of generation of the sixth dummy pulse Dout (6) Substantially the same as in the radix frame. Therefore, detailed description of the operation in the even frame will be omitted.

또한, 순방향 쉬프트 모드에서, 제1 더미 스테이지(DST(1))는 제1 입력단자(VST1)에 스타트 신호로서 게이트 스타트 펄스(VST)가 입력된다는 것이 다를 뿐, 제1 더미펄스(DST(1))의 출력은 제4 더미 스테이지(DST(4))에서 설명한 바와 같다.
In the forward shift mode, the first dummy stage DST (1) differs from the first dummy stage DST (1) only in that a gate start pulse VST is inputted as a start signal to the first input terminal VST1, ) Is the same as that described in the fourth dummy stage DST (4).

도 7은 역방향 쉬프트 동작시, 제1 더미 스테이지(DST(1))의 입력 및 출력 신호를 보여주는 파형도이다. 제1 더미 스테이지(DST(1))의 역방향 쉬프트 동작을 도 5 및 도 7을 결부하여 단계적으로 설명하면 다음과 같다.7 is a waveform diagram showing the input and output signals of the first dummy stage DST (1) in the backward shift operation. The backward shift operation of the first dummy stage (DST (1)) will be described step by step with reference to FIGS. 5 and 7. FIG.

도 5 및 도 7을 참조하면, 역방향 쉬프트 모드에서 역방향 게이트 스타트 펄스(VST)가 발생되고, 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)은 제6 게이트 쉬프트 클럭(CLK6)으로부터 제1 게이트 쉬프트 클럭(CLK1)까지 순차적으로 지연되는 순환 클럭으로 발생된다. 역방향 쉬프트 모드에서, 역방향 구동전압(VDD_R)은 게이트 하이 전압(VGH) 레벨로 입력되고, 순방향 구동전압(VDD_F)은 게이트 로우 전압(VGL) 레벨로 입력된다. 역방향 쉬프트 모드에서, 제1 더미 스테이지(DST(1))에 입력되는 "CLK A"는 "CLK 3"으로 가정한다.5 and 7, a reverse gate start pulse VST is generated in the reverse shift mode, and the six-phase gate shift clocks CLK1 to CLK6 are generated from the sixth gate shift clock CLK6 to the first gate shift clock CLK6, (CLK1). &Lt; / RTI > In the reverse shift mode, the reverse drive voltage VDD_R is input to the gate high voltage VGH level, and the forward drive voltage VDD_F is input to the gate low voltage VGL level. In the reverse shift mode, "CLK A" input to the first dummy stage (DST (1)) is assumed to be "CLK 3".

먼저, 역방향 쉬프트 모드에서 제1 더미 스테이지(DST(1))가 기수 프레임(Odd Frame)에서 동작하는 것을 설명한다. 여기서, 기수 프레임(Odd Frame)은 기수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 기수 번째에 배치된 프레임군을 포함할 수 있다. 기수 프레임에서, 기수 프레임 교류 구동전압(VDD_O)은 게이트 하이 전압(VGH) 레벨로 입력되고, 우수 프레임 교류 구동전압(VDD_E)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, 기수 프레임에서, QB2 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB2 노드에 게이트전극이 연결된 TFT들(T1, TD1)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다. 도 3에서 "VQ"는 Q 노드의 전위를, "VQB1"은 QB1 노드의 전위를, "VQB2"은 QB2 노드의 전위를 각각 나타낸다.First, it is explained that the first dummy stage (DST (1)) operates in an odd frame in the backward shift mode. Here, the odd frame may include a single frame arranged at odd-numbered positions and a group of frames arranged at odd-numbered positions including a plurality of adjacent frames. In the odd frame, the odd frame AC drive voltage VDD_O is input to the gate high voltage (VGH) level and the even frame AC drive voltage VDD_E is input to the gate low voltage (VGL) level. Further, in the odd frame, the QB2 node continues to be maintained at the gate-low voltage (VGL) level. Therefore, the TFTs T1 and TD1 to which the gate electrode is connected to the QB2 node are kept in the turn-off state (that is, kept in the idle driving state). In Fig. 3, "VQ" represents the potential of the Q node, "VQB1" represents the potential of the QB1 node, and "VQB2" represents the potential of the QB2 node.

T1 시간에, 제2 입력단자(VNT1)를 통해 제1 캐리신호(Vout(1))가 스타트 신호로서 입력된다. 제1 캐리신호(Vout(1)에 응답하여 제2 및 제3 역방향 TFT(TR2, TR3)가 턴-온 된다. 그 결과, Q 노드는 게이트 하이 전압(VGH)으로 충전되고, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다.At time T1, the first carry signal Vout (1) is input as a start signal via the second input terminal VNT1. The second and third reverse TFTs TR2 and TR3 are turned on in response to the first carry signal Vout 1. As a result, the Q node is charged to the gate high voltage VGH, And is discharged to the low voltage VGL.

T6 시간에, 초기화 단자(VRST)를 통해 초기화 펄스(RST)가 초기화 신호로서 입력된다. 초기화 펄스(RST)에 응답하여 초기화 TFT(Trt)가 턴-온된다. 그 결과, Q 노드는 게이트 로우 전압(VGL)으로 방전된다. At time T6, an initialization pulse RST is input as an initialization signal via the initialization terminal VRST. The initializing TFT Trt is turned on in response to the initialization pulse RST. As a result, the Q node is discharged to the gate low voltage VGL.

다음으로, 역방향 쉬프트 모드에서 제1 더미 스테이지(DST(1))가 우수 프레임(Even Frame)에서 동작하는 것을 설명한다. 여기서, 우수 프레임(Even Frame)은 우수 번째에 배치된 단일한 프레임, 및 다수의 인접한 프레임들을 포함하여 우수 번째에 배치된 프레임군을 포함할 수 있다. 우수 프레임에서, 우수 프레임 교류 구동전압(VDD_E)은 게이트 하이 전압(VGH) 레벨로 입력되고, 홀수 프레임 교류 구동전압(VDD_O)은 게이트 로우 전압(VGL) 레벨로 입력된다. 또한, QB1 노드는 계속해서 게이트 로우 전압(VGL) 레벨로 유지된다. 따라서, QB1 노드에 게이트전극이 연결된 TFT들(T2, TD2)은 계속해서 턴-오프 상태로 유지(즉, 휴지 구동 상태로 유지)된다.Next, it is explained that the first dummy stage DST (1) operates in the even frame in the backward shift mode. Here, an even frame may include a single frame arranged at the even-numbered frame and a frame group arranged at the even-numbered frame including a plurality of adjacent frames. In the excellent frame, the excellent frame alternating drive voltage VDD_E is input to the gate high voltage (VGH) level and the odd frame alternating drive voltage VDD_O is input to the gate low voltage (VGL) level. In addition, the QB1 node continues to be maintained at the gate-low voltage (VGL) level. Therefore, the TFTs T2 and TD2 to which the gate electrode is connected to the QB1 node are kept in the turn-off state (i.e., kept in the idle driving state).

우수 프레임(Even Frame)에서의 동작은, QB2 노드에 의해 출력 노드(NO)의 전압이 제어된다는 것이 기수 프레임에서의 동작과 다를 뿐, 제1 더미펄스(Dout(1))의 발생 타이밍은 실질적으로 기수 프레임에서와 동일하다. 따라서, 우수 프레임(Even Frame)에서의 자세한 동작 설명은 생략하기로 한다.The operation in the even frame is different from the operation in the odd frame only in that the voltage of the output node NO is controlled by the QB2 node and the generation timing of the first dummy pulse Dout (1) As in the radix frame. Therefore, detailed description of the operation in the even frame will be omitted.

또한, 역방향 쉬프트 모드에서, 제4 더미 스테이지(DST(4))는 제2 입력단자(VNT1)에 스타트 신호로서 게이트 스타트 펄스(VST)가 입력된다는 것이 다를 뿐, 제6 더미펄스(DST(6)))의 출력은 제1 더미 스테이지(DST(1))에서 설명한 바와 같다.
The fourth dummy stage DST4 is different from the sixth embodiment in that the gate start pulse VST is input as the start signal to the second input terminal VNT1 in the backward shift mode and the sixth dummy pulse DST )) Is the same as that described in the first dummy stage DST (1).

도 8a 및 도 8b는 순방향 쉬프트 동작시, 제4 더미 스테이지(DST(4))의 시뮬레이션 결과를 보여주는 파형도이다. 도 8a에서는 종래 기술과 같이 더미 스테이지들(DST(1)~DST(4)))에 초기화 신호가 입력되지 않지만, 도 8b에서는 본 발명과 같이 더미 스테이지들(DST(1)~DST(4)))에 초기화 신호가 입력된다.8A and 8B are waveform diagrams showing simulation results of the fourth dummy stage (DST (4)) in the forward shift operation. 8A, the dummy stages DST (1) to DST (4) are not input to the dummy stages DST (1) to DST (4) ) &Lt; / RTI >

도 8a를 참조하면, Q 노드의 전압이 게이트 하이 전압(VGH)에서 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승하면서, 제6 더미출력(Dout(6))이 발생한다. 하지만, 초기화 펄스(RST)는 발생하지 않으므로, 제6 더미출력(Dout(6))이 발생된 후에도 Q 노드의 전압은 게이트 하이 전압(VGH)을 계속 유지하고, 게이트 로우 전압(VGL) 레벨로 하강하지 않는다. 결국, 제4 더미 스테이지(DST(4))는 Q 노드의 플로팅으로 인해 Q 노드에 연결된 트랜지스터들이 계속 턴-온 상태를 유지하게 되는 문제가 발생한다. 따라서, Q 노드에 연결된 트랜지스터들은 열화가 빠르게 진행되고, 이러한 트랜지스터들의 열화에 의해 게이트 쉬프트 레지스터의 출력이 불안정해진다.Referring to FIG. 8A, a sixth dummy output Dout (6) is generated while the voltage of the Q node rises from the gate high voltage VGH to the voltage level VGH 'higher than the gate high voltage VGH. However, since the reset pulse RST does not occur, the voltage of the Q node continues to be maintained at the gate high voltage VGH even after the sixth dummy output Dout (6) is generated, and is maintained at the gate low voltage (VGL) level Do not descend. As a result, the fourth dummy stage (DST (4)) has a problem that the transistors connected to the Q node are kept in the turn-on state due to the floating of the Q node. Therefore, the transistors connected to the Q node are rapidly deteriorated, and the output of the gate shift register becomes unstable due to deterioration of these transistors.

도 8b를 참조하면, Q 노드의 전압이 게이트 하이 전압(VGH)에서 게이트 하이 전압(VGH)보다 높은 전압 레벨(VGH')로 상승하면서, 제6 더미출력(Dout(6))이 발생한다. 하지만, 초기화 펄스(RST)가 제6 더미출력(Dout(6))의 출력 이후에 발생하므로, 제6 더미출력(Dout(6))이 발생된 후에 게이트 로우 전압(VGL) 레벨로 하강한다. 따라서, Q 노드에 연결된 트랜지스터들은 턴-오프되고, 이로 인해 트랜지스터들의 열화는 감소하게 되고, 게이트 쉬프트 레지스터의 출력은 안정화된다.Referring to FIG. 8B, a sixth dummy output Dout (6) is generated while the voltage of the Q node rises from the gate high voltage VGH to the voltage level VGH 'higher than the gate high voltage VGH. However, since the reset pulse RST occurs after the output of the sixth dummy output Dout 6, the sixth dummy output Dout 6 is generated and then falls to the gate low voltage VGL level. Thus, the transistors connected to the Q node are turned off, thereby deteriorating the deterioration of the transistors, and the output of the gate shift register is stabilized.

도 8a 및 도 8b에서 순방향 쉬프트 동작시, 제4 더미 스테이지(DST(4))에 대한 시뮬레이션 결과를 설명하였지만, 제1 내지 제3 더미 스테이지(DST(1)~DST(3))의 경우에도 비슷한 결과가 도출된다. 또한, 역방향 쉬프트 동작시, 더미 스테이지들(DST(1)~DST(4))의 시뮬레이션 결과는 도 8a 및 도 8b를 결부하여 설명한 바와 같다.
8A and 8B, the simulation result for the fourth dummy stage DST (4) has been described in the forward shift operation. However, in the case of the first to third dummy stages DST (1) to DST (3) Similar results are obtained. Simulation results of the dummy stages DST (1) to DST (4) at the time of the backward shift operation are as described with reference to FIGS. 8A and 8B.

도 9는 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 10은 도 9에 도시된 레벨 쉬프트의 입력 및 출력 신호를 보여 주는 파형도이다. 도 9를 참조하면, 본 발명의 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(110) 등을 구비한다.9 is a block diagram showing a display device according to an embodiment of the present invention. 10 is a waveform diagram showing the input and output signals of the level shift shown in FIG. Referring to FIG. 9, the display device of the present invention includes a display panel 100, a data driving circuit, a scan driving circuit, and a timing controller 110.

표시패널(100)은 서로 교차되는 데이터라인들 및 스캔라인들과, 매트릭스 형태로 배치된 픽셀들을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.The display panel 100 includes data lines and scan lines which intersect with each other, and pixels arranged in a matrix form. The display panel 100 may be implemented as a display panel of any one of a liquid crystal display (LCD), an organic light emitting diode display (OLED), and an electrophoretic display (EPD).

데이터 구동회로는 다수의 소스 드라이브 IC들(120)을 포함한다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(120)은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(100)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터라인들에 접속될 수 있다.The data driving circuit includes a plurality of source drive ICs 120. [ The source drive ICs 120 receive the digital video data RGB from the timing controller 110. The source driver ICs 120 convert the digital video data RGB to a gamma compensation voltage in response to a source timing control signal from the timing controller 110 to generate a data voltage, To the data lines of the display panel 100 as shown in FIG. The source drive ICs may be connected to the data lines of the display panel 100 by a COG (Chip On Glass) process or a TAB (Tape Automated Bonding) process.

스캔 구동회로는 타이밍 콘트롤러(110)와 표시패널(100)의 스캔라인들 사이에 접속된 레벨 쉬프터(level shiftet)(150), 및 게이트 쉬프트 레지스터(130)를 구비한다.The scan driver circuit includes a timing controller 110 and a level shifter 150 connected between the scan lines of the display panel 100 and a gate shift register 130.

레벨 쉬프터(150)는 도 10과 같이 타이밍 콘트롤러(110)로부터 입력되는 6 상 게이트 쉬프트 클럭들(CLK1~CLK6)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.The level shifter 150 shifts the TTL (Logic-Transistor-Logic) logic level voltage of the six-phase gate shift clocks CLK1 to CLK6 input from the timing controller 110 to the gate high voltage VGH and the gate- And level-shifted to a low voltage (VGL).

게이트 쉬프트 레지스터(130)는 전술한 바와 같이 게이트 스타트 펄스(VST)를 게이트 쉬프트 클럭(CLK1~CLK6)에 맞추어 쉬프트시켜 순차적으로 캐리신호(Cout)와 스캔펄스(Gout)를 출력하는 스테이지들로 구성된다.The gate shift register 130 is composed of stages for shifting the gate start pulse VST to the gate shift clocks CLK1 to CLK6 and sequentially outputting the carry signal Cout and the scan pulse Gout as described above do.

스캔 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(100)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(100)의 게이트라인들과 타이밍 콘트롤러(110) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(150)는 PCB(140) 상에 실장되고, 게이트 쉬프트 레지스터(130)는 표시패널(100)의 하부기판 상에 형성될 수 있다. The scan driver circuit may be formed directly on the lower substrate of the display panel 100 using a GIP (Gate In Panel) method or may be connected between the gate lines of the display panel 100 and the timing controller 110 in a TAB manner. In the GIP scheme, the level shifter 150 is mounted on the PCB 140, and the gate shift register 130 may be formed on the lower substrate of the display panel 100.

타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(120)로 전송한다. The timing controller 110 receives digital video data RGB from an external host computer through an interface such as a Low Voltage Differential Signaling (LVDS) interface or a Transition Minimized Differential Signaling (TMDS) interface. The timing controller 110 transmits digital video data (RGB) input from the host computer to the source drive ICs 120.

타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC들(120)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.The timing controller 110 receives timing signals such as a vertical synchronizing signal Vsync, a horizontal synchronizing signal Hsync, a data enable signal DE and a main clock MCLK from the host computer through an LVDS or TMDS interface receiving circuit And receives a signal. The timing controller 110 generates timing control signals for controlling the operation timing of the data driving circuit and the scan driving circuit based on the timing signal from the host computer. The timing control signals include a scan timing control signal for controlling the operation timing of the scan drive circuit, a data timing control signal for controlling the operation timing of the source drive ICs 120 and the polarity of the data voltage.

스캔 타이밍 제어신호는 게이트 스타트 펄스(VST), 게이트 쉬프트 클럭(CLK1~CLK6), 도시하지 않은 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(VST)는 순방향 게이트 스타트 펄스(VST)와 역방향 게이트 스타트 펄스(VST)를 포함한다. 게이트 스타트 펄스(VST)는 게이트 쉬프트 레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK1~CLK6)은 레벨 쉬프터(150)를 통해 레벨 쉬프팅된 후에 게이트 쉬프트 레지스터(130)에 입력되며, 게이트 스타트 펄스(VST)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블신호(GOE)는 게이트 쉬프트 레지스터(130)의 출력 타이밍을 제어한다. The scan timing control signal includes a gate start pulse VST, gate shift clocks CLK1 through CLK6, a gate output enable signal GOE (not shown), and the like. The gate start pulse VST includes a forward gate start pulse VST and a reverse gate start pulse VST. The gate start pulse VST is input to the gate shift register 130 to control the shift start timing. The gate shift clocks CLK1 to CLK6 are level shifted through the level shifter 150 and then input to the gate shift register 130 and used as a clock signal for shifting the gate start pulse VST. The gate output enable signal GOE controls the output timing of the gate shift register 130.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(120) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(110)과 소스 드라이브 IC들(120) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE) . The source start pulse SSP controls the shift start timing of the source drive ICs 120. The source sampling clock SSC is a clock signal that controls the sampling timing of data in the source drive ICs 120 based on the rising or falling edge. The polarity control signal POL controls the polarity of the data voltage output from the source drive ICs. If the data transfer interface between the timing controller 110 and the source drive ICs 120 is a mini LVDS interface, the source start pulse SSP and the source sampling clock SSC may be omitted.

상술한 바와 같이, 본 발명에 따른 게이트 쉬프트 레지스터와 이를 이용한 표시장치는 게이트 쉬프트 레지스터의 더미 스테이지들이 더미 펄스들을 출력한 후에 바로 Q 노드를 방전시킬 수 있는 리셋신호를 더미 스테이지들의 리셋단자에 입력함으로써, 더미 스테이지들의 Q 노드의 플로팅을 방지하여 Q 노드에 연결된 트랜지스터들의 열화를 방지하고, 나아가 게이트 쉬프트 레지스터의 출력을 안정화시킬 수 있다.As described above, the gate shift register and the display device using the gate shift register according to the present invention are configured such that a reset signal capable of discharging the Q node immediately after the dummy stages of the gate shift register outputs the dummy pulses is inputted to the reset terminal of the dummy stages , It is possible to prevent the floating of the Q node of the dummy stages, thereby preventing deterioration of the transistors connected to the Q node, and further stabilizing the output of the gate shift register.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100 : 표시패널 110 : 타이밍 콘트롤러
120 : 소스 드라이브 IC 130 : 게이트 쉬프트 레지스터
140 : PCB 150 : 레벨 쉬프터100: display panel 110: timing controller
120: Source drive IC 130: Gate shift register
140: PCB 150: Level shifter

Claims

순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터에 있어서,
게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지;
상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지;
제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및
제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 포함하고,
상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 하는 게이트 쉬프트 레지스터.A first clock terminal receiving any one of m (m is a natural number) to m + 5 gate shift clocks whose phases are sequentially delayed, a gate shift clock generated after a gate shift clock input to the first clock terminal A second clock terminal receiving a clock, first and second input terminals receiving start signals, and third and fourth input terminals receiving reset signals, wherein the first and second scan pulses are sequentially A gate shift register comprising n (n is a natural number) stages for output,
A first dummy pulse synchronized with the mth gate shift clock after the gate start pulse is received as a start signal and the Q node is charged and a first scan pulse of the first stage is input as a reset signal among the n stages A first dummy stage for discharging the Q node;
And a second dummy pulse synchronized with the (m + 1) th gate shift clock after charging the Q1 node by receiving the gate start pulse as the start signal and inputting the second scan pulse of the first stage as the reset signal A third dummy pulse synchronized with the (m + 2) -th gate shift clock after charging the Q2 node, receiving the gate start pulse as the start signal, and outputting a third dummy pulse synchronized with the (m + A second dummy stage for receiving the first scan pulse of the second stage as the reset signal and discharging the node Q2;
A second scan pulse of the (n-1) -th stage is input to the start signal to charge a node Q1, and a fourth dummy pulse synchronized with the (m + 3) th gate shift clock is output. The first scan pulse of the nth stage is input to the start signal to charge the Q2 node, and then the fifth dummy pulse synchronized with the (m + 4) th gate shift clock is output. A third dummy stage for receiving the initialization signal and discharging the node Q2; And
And a sixth dummy pulse synchronized with the (m + 5) th gate shift clock after charging the Q node and receiving the initialization pulse as the initialization signal And a fourth dummy stage for discharging the Q node,
And the n stages output first to second scan pulses.

제 1 항에 있어서,
상기 n 개의 스테이지들 중 제k(k는 n보다 작은 자연수) 스테이지는,
제k-2 스테이지의 제2 스캔펄스를 제1 입력단자에 입력받아 Q1 노드를 충전한 후 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭과 동기되는 제1 스캔펄스를 출력하고, 제k-1 스테이지의 제1 스캔펄스를 제2 입력단자에 입력받아 Q2 노드를 충전한 후 상기 제2 클럭 단자에 입력된 게이트 쉬프트 클럭과 동기되는 제2 스캔펄스를 출력하며, 제k+1 스테이지의 제2 스캔펄스를 제3 입력단자에 입력받아 상기 Q1 노드를 방전하고, 제k+2 스테이지의 제1 스캔펄스를 제4 입력단자에 입력받아 상기 Q2 노드를 방전하는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
K < / RTI > of the n stages (k is a natural number less than n)
A second scan pulse of the (k-2) th stage is input to the first input terminal to charge the Q1 node, and a first scan pulse synchronized with the gate shift clock input to the first clock terminal is output. Stage scan pulse is input to a second input terminal to charge a node Q2 and then a second scan pulse synchronized with a gate shift clock input to the second clock terminal is output. A scan pulse is input to a third input terminal to discharge the Q1 node, a first scan pulse of a (k + 2) th stage is input to a fourth input terminal, and the Q2 node is discharged.

제 1 항에 있어서,
상기 제1 더미펄스는 상기 제1 스테이지의 제1 입력단자에 입력되고,
상기 제2 더미펄스는 상기 제1 스테이지의 제2 입력단자에 입력되며,
상기 제3 더미펄스는 상기 제2 스테이지의 제1 입력단자에 입력되고,
상기 제4 더미펄스는 상기 제n-1 스테이지의 제4 입력단자에 입력되며,
상기 제5 더미펄스는 상기 제n 스테이지의 제3 입력단자에 입력되고,
상기 제6 더미펄스는 상기 제n 스테이지의 제4 입력단자에 입력되는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
Wherein the first dummy pulse is input to a first input terminal of the first stage,
The second dummy pulse is input to a second input terminal of the first stage,
The third dummy pulse is input to a first input terminal of the second stage,
The fourth dummy pulse is input to a fourth input terminal of the (n-1) th stage,
The fifth dummy pulse is input to the third input terminal of the n-th stage,
And the sixth dummy pulse is input to a fourth input terminal of the n-th stage.

제 1 항에 있어서,
상기 제m 내지 제m+5 게이트 쉬프트 클럭들은 1 수평기간의 펄스폭을 가지고 1 수평기간씩 위상이 쉬프트되는 6상 순환 클럭으로 발생되는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
Wherein the mth to (m + 5) th gate shift clocks are generated by a 6-phase clock having a pulse width of one horizontal period and a phase shifted by one horizontal period.

제 4 항에 있어서,
순방향 쉬프트 동작시, 상기 제m 게이트 쉬프트 클럭부터 상기 제m+5 게이트 쉬프트 클럭 순으로 위상이 쉬프트되는 것을 특징으로 하는 게이트 쉬프트 레지스터.5. The method of claim 4,
And shifted in phase from the m-th gate shift clock to the (m + 5) -th gate shift clock in a forward shift operation.

제 4 항에 있어서,
역방향 쉬프트 동작시, 상기 제m+5 게이트 쉬프트 클럭부터 상기 제m 게이트 쉬프트 클럭 순으로 위상이 쉬프트되는 것을 특징으로 하는 게이트 쉬프트 레지스터.5. The method of claim 4,
And the phase shifts from the m + 5th gate shift clock to the mth gate shift clock in the reverse shift operation.

제 1 항에 있어서,
상기 제1 더미 스테이지는,
순방향 쉬프트 모드에서 상기 게이트 스타트 펄스에 응답하여 상기 Q 노드를 충전시키고, 역방향 쉬프트 모드에서 상기 제1 스테이지의 제1 스캔펄스에 응답하여 상기 Q 노드를 충전시키는 스캔방향 제어부;
쉬프트 방향 전환신호에 따라 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하고, 상기 Q 노드, QB1 노드 및 QB2 노드를 충방전 제어하는 노드 제어부; 및
상기 Q 노드, QB1 노드 및 QB2 노드의 전압에 따라 출력노드를 통해 제1 더미펄스를 출력하는 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
The first dummy stage includes:
A scan direction controller for charging the Q node in response to the gate start pulse in a forward shift mode and charging the Q node in response to a first scan pulse of the first stage in a reverse shift mode;
And a discharge TFT discharging the QB1 node or the QB2 node to a low potential voltage in accordance with the shift direction switching signal, the node controller controlling charge / discharge of the Q node, the QB1 node, and the QB2 node; And
And an output unit for outputting a first dummy pulse through an output node according to a voltage of the Q node, the QB1 node, and the QB2 node.

제 7 항에 있어서,
상기 QB1 노드는 기수 프레임에서 상기 Q 노드와 반대로 충방전되고, 우수 프레임에서 방전 상태를 유지하며;
상기 QB2 노드는 상기 우수 프레임에서 상기 Q 노드와 반대로 충방전되고, 상기 기수 프레임에서 방전 상태를 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.8. The method of claim 7,
The QB1 node is charged and discharged in the odd frame as opposed to the Q node, and maintains the discharging state in the odd frame;
Wherein the QB2 node is charged and discharged in a manner opposite to the Q node in the even frame, and maintains the discharging state in the odd frame.

제 7 항에 있어서,
상기 스캔방향 제어부는,
상기 게이트 스타트 펄스에 응답하여 순방향 구동전압을 상기 Q 노드에 인가하는 제1 순방향 TFT;
상기 게이트 스타트 펄스에 응답하여 상기 순방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제2 순방향 TFT;
상기 제1 스테이지의 제1 스캔펄스에 응답하여 역방향 구동전압을 상기 Q 노드에 인가하는 제1 역방향 TFT;
상기 제1 스테이지의 제1 스캔펄스에 응답하여 상기 역방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제2 역방향 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.8. The method of claim 7,
The scan direction control unit,
A first forward TFT for applying a forward driving voltage to the Q node in response to the gate start pulse;
A second forward TFT for applying the forward driving voltage to the gate electrode of the discharge TFT as the shift direction switching signal in response to the gate start pulse;
A first reverse TFT for applying a reverse driving voltage to the Q node in response to a first scan pulse of the first stage;
And a second reverse TFT for applying the reverse driving voltage to the gate electrode of the discharge TFT as the shift direction switching signal in response to the first scan pulse of the first stage.

제 1 항에 있어서,
상기 제2 더미 스테이지는,
순방향 쉬프트 모드에서 상기 게이트 스타트 펄스에 응답하여 상기 Q1 및 Q2 노드를 충전시키고, 역방향 쉬프트 모드에서 상기 제1 스테이지의 제2 스캔펄스에 응답하여 상기 Q1 노드를 충전시키고, 상기 제2 스테이지의 제1 스캔펄스에 응답하여 상기 Q2 노드를 충전시키는 스캔방향 제어부;
쉬프트 방향 전환신호에 따라 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하고, 상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드를 충방전 제어하는 노드 제어부; 및
상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1 출력노드를 통해 제2 더미펄스를 출력하고, 제2 출력노드를 통해 제3 더미펄스를 출력하는 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
Wherein the second dummy stage comprises:
Charge the Q1 and Q2 nodes in a forward shift mode in response to the gate start pulse and charge the Q1 node in response to a second scan pulse of the first stage in a reverse shift mode, A scan direction controller for charging the node Q2 in response to a scan pulse;
And a discharge TFT for discharging a QB1 node or a QB2 node to a low potential voltage according to a shift direction switching signal, and for controlling charging and discharging of the Q1 node, the Q2 node, the QB1 node and the QB2 node; And
And an output unit for outputting a second dummy pulse through a first output node and outputting a third dummy pulse through a second output node according to voltages of the Q1 node, the Q2 node, the QB1 node, and the QB2 node, Gate shift register.

제 10 항에 있어서,
기수 프레임에서 상기 Q1 및 Q2 노드 중 어느 하나가 충전되어 있는 경우 상기 QB1 노드는 방전되고, 상기 Q1 및 Q2 노드 모두가 방전되어 있는 경우 상기 QB1 노드는 충전되며, 우수 프레임에서 방전 상태를 유지하고,
상기 우수 프레임에서 상기 Q1 및 Q2 노드 중 어느 하나가 충전되어 있는 경우 상기 QB2 노드는 방전되고, 상기 Q1 및 Q2 노드 모두가 방전되어 있는 경우 상기 QB2 노드는 충전되며, 상기 기수 프레임에서 방전 상태를 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.11. The method of claim 10,
The QB1 node is discharged when any one of the Q1 and Q2 nodes is charged in the odd frame, the QB1 node is charged when both the Q1 and Q2 nodes are discharged, the discharge state is maintained in the good frame,
The QB2 node is discharged when any one of the Q1 and Q2 nodes is charged in the odd frame, the QB2 node is charged when both the Q1 and Q2 nodes are discharged, and the discharge state is maintained in the odd frame And a gate shift register.

제 10 항에 있어서,
상기 스캔방향 제어부는,
상기 게이트 스타트 펄스에 응답하여 순방향 구동전압을 상기 Q1 노드에 인가하는 제1 순방향 TFT;
상기 게이트 스타트 펄스에 응답하여 상기 순방향 구동전압을 상기 Q2 노드에 인가하는 제2 순방향 TFT;
상기 게이트 스타트 펄스에 응답하여 상기 순방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제3 순방향 TFT;
상기 제1 스테이지의 제2 스캔펄스에 응답하여 역방향 구동전압을 상기 Q1 노드에 인가하는 제1 역방향 TFT;
상기 제2 스테이지의 제1 스캔펄스에 응답하여 상기 역방향 구동전압을 상기 Q2 노드에 인가하는 제2 역방향 TFT; 및
상기 제2 스테이지의 제1 스캔펄스에 응답하여 상기 역방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제3 역방향 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.11. The method of claim 10,
The scan direction control unit,
A first forward TFT for applying a forward driving voltage to the node Q1 in response to the gate start pulse;
A second forward TFT for applying the forward driving voltage to the node Q2 in response to the gate start pulse;
A third forward TFT for applying the forward driving voltage to the gate electrode of the discharge TFT as the shift direction switching signal in response to the gate start pulse;
A first reverse TFT for applying a reverse driving voltage to the node Q1 in response to a second scan pulse of the first stage;
A second reverse TFT for applying the reverse driving voltage to the node Q2 in response to a first scan pulse of the second stage; And
And a third reverse TFT for applying the reverse driving voltage to the gate electrode of the discharge TFT as the shift direction switching signal in response to the first scan pulse of the second stage.

제 1 항에 있어서,
상기 제3 더미 스테이지는,
순방향 쉬프트 모드에서 상기 제n-1 스테이지의 제2 스캔펄스에 응답하여 상기 Q1 노드를 충전시키고, 상기 제n 스테이지의 제1 스캔펄스에 응답하여 상기 Q2 노드를 충전시키며, 역방향 쉬프트 모드에서 상기 게이트 스타트 펄스에 응답하여 상기 Q1 및 Q2 노드를 충전시키는 스캔방향 제어부;
쉬프트 방향 전환신호에 따라 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하고, 상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드를 충방전 제어하는 노드 제어부; 및
상기 Q1 노드, Q2 노드, QB1 노드 및 QB2 노드의 전압에 따라 제1 출력노드를 통해 제4 더미펄스를 출력하고, 제2 출력노드를 통해 제5 더미펄스를 출력하는 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
The third dummy stage includes:
N stage and charges the Q2 node in response to a first scan pulse of the n-th stage in a forward shift mode, and charges the Q2 node in a backward shift mode in response to a second scan pulse of the n- A scan direction controller for charging the nodes Q1 and Q2 in response to a start pulse;
And a discharge TFT for discharging a QB1 node or a QB2 node to a low potential voltage according to a shift direction switching signal, and for controlling charging and discharging of the Q1 node, the Q2 node, the QB1 node and the QB2 node; And
And an output unit for outputting a fourth dummy pulse through the first output node and outputting a fifth dummy pulse through the second output node in accordance with the voltages of the Q1 node, the Q2 node, the QB1 node, and the QB2 node, Gate shift register.

제 13 항에 있어서,
기수 프레임에서 상기 Q1 및 Q2 노드 중 어느 하나가 충전되어 있는 경우 상기 QB1 노드는 방전되고, 상기 Q1 및 Q2 노드 모두가 방전되어 있는 경우 상기 QB1 노드는 충전되며, 우수 프레임에서 방전 상태를 유지하고,
상기 우수 프레임에서 상기 Q1 및 Q2 노드 중 어느 하나가 충전되어 있는 경우 상기 QB2 노드는 방전되고, 상기 Q1 및 Q2 노드 모두가 방전되어 있는 경우 상기 QB2 노드는 충전되며, 상기 기수 프레임에서 방전 상태를 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.14. The method of claim 13,
The QB1 node is discharged when any one of the Q1 and Q2 nodes is charged in the odd frame, the QB1 node is charged when both the Q1 and Q2 nodes are discharged, the discharge state is maintained in the good frame,
The QB2 node is discharged when any one of the Q1 and Q2 nodes is charged in the odd frame, the QB2 node is charged when both the Q1 and Q2 nodes are discharged, and the discharge state is maintained in the odd frame And a gate shift register.

제 13 항에 있어서,
상기 스캔방향 제어부는,
상기 제n-1 스테이지의 제2 스캔펄스에 응답하여 순방향 구동전압을 상기 Q1 노드에 인가하는 제1 순방향 TFT;
상기 제n 스테이지의 제1 스캔펄스에 응답하여 상기 순방향 구동전압을 상기 Q2 노드에 인가하는 제2 순방향 TFT;
상기 제n-1 스테이지의 제2 스캔펄스에 응답하여 상기 순방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제3 순방향 TFT;
상기 게이트 스타트 펄스에 응답하여 역방향 구동전압을 상기 Q1 노드에 인가하는 제1 역방향 TFT;
상기 게이트 스타트 펄스에 응답하여 상기 역방향 구동전압을 상기 Q2 노드에 인가하는 제2 역방향 TFT; 및
상기 게이트 스타트 펄스에 응답하여 상기 역방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제3 역방향 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.14. The method of claim 13,
The scan direction control unit,
A first forward TFT for applying a forward driving voltage to the node Q1 in response to a second scan pulse of the (n-1) th stage;
A second forward TFT for applying the forward drive voltage to the node Q2 in response to a first scan pulse of the n-th stage;
A third forward TFT for applying the forward driving voltage to the gate electrode of the discharge TFT as the shift direction switching signal in response to the second scan pulse of the (n-1) th stage;
A first reverse TFT for applying a reverse driving voltage to the node Q1 in response to the gate start pulse;
A second reverse TFT for applying the reverse driving voltage to the node Q2 in response to the gate start pulse; And
And a third reverse TFT for applying the reverse driving voltage to the gate electrode of the discharge TFT as the shift direction switching signal in response to the gate start pulse.

제 1 항에 있어서,
상기 제4 더미 스테이지는,
순방향 쉬프트 모드에서 상기 제n 스테이지의 제2 스캔펄스에 응답하여 상기 Q 노드를 충전시키고, 역방향 쉬프트 모드에서 상기 게이트 스타트 펄스에 응답하여 상기 Q 노드를 충전시키는 스캔방향 제어부;
쉬프트 방향 전환신호에 따라 QB1 노드 또는 QB2 노드를 저전위 전압으로 방전시키는 방전 TFT를 포함하고, 상기 Q 노드, QB1 노드 및 QB2 노드를 충방전 제어하는 노드 제어부; 및
상기 Q 노드, QB1 노드 및 QB2 노드의 전압에 따라 출력노드를 통해 제6 더미펄스를 출력하는 출력부를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
The fourth dummy stage includes:
A scan direction controller for charging the Q node in response to the second scan pulse of the nth stage in the forward shift mode and charging the Q node in response to the gate start pulse in the reverse shift mode;
And a discharge TFT discharging the QB1 node or the QB2 node to a low potential voltage in accordance with the shift direction switching signal, the node controller controlling charge / discharge of the Q node, the QB1 node, and the QB2 node; And
And an output unit for outputting a sixth dummy pulse through the output node according to the voltages of the Q node, the QB1 node, and the QB2 node.

제 16 항에 있어서,
상기 QB1 노드는 기수 프레임에서 상기 Q 노드와 반대로 충방전되고, 우수 프레임에서 방전 상태를 유지하며;
상기 QB2 노드는 상기 우수 프레임에서 상기 Q 노드와 반대로 충방전되고, 상기 기수 프레임에서 방전 상태를 유지하는 것을 특징으로 하는 게이트 쉬프트 레지스터.17. The method of claim 16,
The QB1 node is charged and discharged in the odd frame as opposed to the Q node, and maintains the discharging state in the odd frame;
Wherein the QB2 node is charged and discharged in a manner opposite to the Q node in the even frame, and maintains the discharging state in the odd frame.

제 16 항에 있어서,
상기 스캔방향 제어부는,
상기 n 스테이지의 제2 스캔펄스에 응답하여 순방향 구동전압을 상기 Q 노드에 인가하는 제1 순방향 TFT;
상기 제n 스테이지의 제2 스캔펄스에 응답하여 상기 순방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제2 순방향 TFT;
상기 게이트 스타트 펄스에 응답하여 역방향 구동전압을 상기 Q 노드에 인가하는 제1 역방향 TFT;
상기 게이트 스타트 펄스에 응답하여 상기 역방향 구동전압을 상기 쉬프트 방향 전환신호로서 상기 방전 TFT의 게이트전극에 인가하는 제2 역방향 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.17. The method of claim 16,
The scan direction control unit,
A first forward TFT for applying a forward driving voltage to the Q node in response to a second scan pulse of the n stage;
A second forward TFT for applying the forward driving voltage to the gate electrode of the discharge TFT as the shift direction switching signal in response to the second scan pulse of the nth stage;
A first reverse TFT for applying a reverse driving voltage to the Q node in response to the gate start pulse;
And a second reverse TFT for applying the reverse driving voltage to the gate electrode of the discharge TFT as the shift direction switching signal in response to the gate start pulse.

데이터라인들과 스캔라인들이 교차되고 매트릭스 형태로 배치된 다수의 픽셀들을 포함하는 표시패널;
상기 데이터라인들에 데이터전압을 공급하는 데이터 구동회로; 및
상기 스캔라인들에 스캔펄스를 순차적으로 공급하는 스캔 구동회로를 구비하고,
상기 스캔 구동회로는,
순차적으로 위상이 지연되는 제m(m은 자연수) 내지 제m+5 게이트 쉬프트 클럭들 중 어느 하나를 입력받는 제1 클럭 단자, 상기 제1 클럭 단자에 입력된 게이트 쉬프트 클럭 다음에 발생되는 게이트 쉬프트 클럭을 입력받는 제2 클럭 단자, 스타트 신호들을 입력받는 제1 및 제2 입력단자, 및 리셋신호들을 입력받는 제3 및 제4 입력단자를 포함하고, 각각 제1 및 제2 스캔펄스를 순차적으로 출력하는 n(n은 자연수)개의 스테이지들을 포함하는 게이트 쉬프트 레지스터를 구비하고,
상기 게이트 쉬프트 레지스터는,
게이트 스타트 펄스를 스타트 신호로 입력받아 Q 노드를 충전한 후 제m 게이트 쉬프트 클럭에 동기되는 제1 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제1 스테이지의 제1 스캔펄스를 리셋신호로 입력받아 상기 Q 노드를 방전하는 제1 더미 스테이지;
상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+1 게이트 쉬프트 클럭에 동기되는 제2 더미펄스를 출력하고, 상기 제1 스테이지의 제2 스캔펄스를 상기 리셋신호로 입력받아 상기 Q1 노드를 방전하며, 상기 게이트 스타트 펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+2 게이트 쉬프트 클럭에 동기되는 제3 더미펄스를 출력하고, 상기 n개의 스테이지들 중에서 제2 스테이지의 제1 스캔펄스를 상기 리셋신호로 입력받아 상기 Q2 노드를 방전하는 제2 더미 스테이지;
제n-1 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 Q1 노드를 충전한 후 제m+3 게이트 쉬프트 클럭에 동기되는 제4 더미펄스를 출력하고, 초기화 펄스를 초기화 신호로 입력받아 상기 Q1 노드를 방전하며, 상기 제n 스테이지의 제1 스캔펄스를 상기 스타트 신호로 입력받아 Q2 노드를 충전한 후 제m+4 게이트 쉬프트 클럭에 동기되는 제5 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q2 노드를 방전하는 제3 더미 스테이지; 및
제n 스테이지의 제2 스캔펄스를 상기 스타트 신호로 입력받아 상기 Q 노드를 충전한 후 제m+5 게이트 쉬프트 클럭에 동기되는 제6 더미펄스를 출력하고, 상기 초기화 펄스를 상기 초기화 신호로 입력받아 상기 Q 노드를 방전하는 제4 더미 스테이지를 더 포함하고,
상기 n개의 스테이지들은 제1 내지 제2n 스캔펄스를 출력하는 것을 특징으로 하는 표시장치.A display panel including a plurality of pixels intersecting the data lines and the scan lines and arranged in a matrix form;
A data driving circuit for supplying a data voltage to the data lines; And
And a scan driving circuit for sequentially supplying scan pulses to the scan lines,
The scan driving circuit includes:
A first clock terminal receiving any one of m (m is a natural number) to m + 5 gate shift clocks whose phases are sequentially delayed, a gate shift clock generated after a gate shift clock input to the first clock terminal A second clock terminal receiving a clock, first and second input terminals receiving start signals, and third and fourth input terminals receiving reset signals, wherein the first and second scan pulses are sequentially And a gate shift register including n (n is a natural number) stages for output,
The gate shift register includes:
A first dummy pulse synchronized with the mth gate shift clock after the gate start pulse is received as a start signal and the Q node is charged and a first scan pulse of the first stage is input as a reset signal among the n stages A first dummy stage for discharging the Q node;
And a second dummy pulse synchronized with the (m + 1) th gate shift clock after charging the Q1 node by receiving the gate start pulse as the start signal and inputting the second scan pulse of the first stage as the reset signal A third dummy pulse synchronized with the (m + 2) -th gate shift clock after charging the Q2 node, receiving the gate start pulse as the start signal, and outputting a third dummy pulse synchronized with the (m + A second dummy stage for receiving the first scan pulse of the second stage as the reset signal and discharging the node Q2;
A second scan pulse of the (n-1) -th stage is input to the start signal to charge a node Q1, and a fourth dummy pulse synchronized with the (m + 3) th gate shift clock is output. The first scan pulse of the nth stage is input to the start signal to charge the Q2 node, and then the fifth dummy pulse synchronized with the (m + 4) th gate shift clock is output. A third dummy stage for receiving the initialization signal and discharging the node Q2; And
And a sixth dummy pulse synchronized with the (m + 5) th gate shift clock after charging the Q node and receiving the initialization pulse as the initialization signal Further comprising a fourth dummy stage for discharging the Q node,
And the n stages output first to second scan pulses.