KR20190136816A - Display device comprising scan driver - Google Patents

Display device comprising scan driver Download PDF

Info

Publication number
KR20190136816A
KR20190136816A KR1020180062988A KR20180062988A KR20190136816A KR 20190136816 A KR20190136816 A KR 20190136816A KR 1020180062988 A KR1020180062988 A KR 1020180062988A KR 20180062988 A KR20180062988 A KR 20180062988A KR 20190136816 A KR20190136816 A KR 20190136816A
Authority
KR
South Korea
Prior art keywords
node
transistor
signal
stage
scan
Prior art date
Application number
KR1020180062988A
Other languages
Korean (ko)
Other versions
KR102619099B1 (en
Inventor
문태형
허진희
김선영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180062988A priority Critical patent/KR102619099B1/en
Publication of KR20190136816A publication Critical patent/KR20190136816A/en
Application granted granted Critical
Publication of KR102619099B1 publication Critical patent/KR102619099B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

According to an embodiment of the present invention, a display device including a scan driver is provided. The display device including the scan driver comprises: a display panel displaying an image; and the scan driver positioned at one side of the display panel to output a scan signal, wherein the scan driver includes a plurality of stages, each of the stages includes a first stage and a second stage, the first stage outputs a first scan signal in response to a signal applied to Q node and Qb node, and the second stage includes: a first circuit unit connected to the Q node of the first stage and controlling Q2 node in response to a first clock signal; a second circuit unit connected to the Qb node of the first stage and controlling Qb2 node in response to the first clock signal; and a first output unit receiving a first voltage signal and a second clock signal and outputting a second scan signal in response to a signal of the Q2 node and the Qb2 node. The present invention can reduce the area occupied by the scan driver.

Description

스캔 구동부를 포함하는 표시장치{Display device comprising scan driver}Display device comprising scan driver

본 발명은 GIP(Gate In Panel) 구동 장치에 관한 것으로, 보다 상세하게는, 스캔 구동부의 배선 구조 변경을 통해 네로우 베젤(narrow bezel)을 구현하는 스캔 구동부를 포함하는 표시장치에 관한 것이다.The present invention relates to a gate in panel (GIP) driving device, and more particularly, to a display device including a scan driver for implementing a narrow bezel by changing a wiring structure of the scan driver.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.With the development of information technology, the market for a display device, which is a connection medium between a user and information, is growing. Accordingly, the use of display devices such as organic light emitting display (OLED), liquid crystal display (LCD), plasma display panel (PDP), and the like is increasing.

표시장치는 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 스캔신호(또는 게이트신호)를 공급하는 스캔 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.The display device includes a display panel including a plurality of subpixels and a driving unit for driving the display panel. The driver includes a scan driver for supplying a scan signal (or gate signal) to the display panel and a data driver for supplying a data signal to the display panel.

스캔신호를 출력하는 스캔 구동부는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 표시패널 내장형으로 이루어지기도 한다.The scan driver outputting the scan signal may include a display panel embedded type formed in the display panel in the form of a gate in panel (GIP) as well as an integrated circuit.

게이트인패널 형태의 스캔 구동부는 외부 장치로부터 클록신호 등을 공급받고 이를 기반으로 순차적인 스캔신호를 생성하는 시프트 레지스터 회로와 시프트 레지스터 회로의 출력신호와 클록신호 등을 공급받고 이를 기반으로 발광신호를 생성하는 인버터 회로로 구성된다.The gate-in-panel type scan driver receives a clock signal from an external device and receives output signals and a clock signal of the shift register circuit and the shift register circuit which generate sequential scan signals, and emits light signals based thereon. It consists of the inverter circuit to generate.

다만, 종래에 제안된 게이트인패널 형태의 스캔 구동부는 시프트 레지스터 회로와 인버터 회로의 복잡도 및 레이아웃의 한계로 네로우 베젤(Narrow Bezel) 구현 시 어려움이 있었다. 또한, 네로부 베젤 구현 시, 스캔 구동부에서 출력되는 신호에 노이즈가 발생하는 문제점이 있었다.However, there is a difficulty in implementing a narrow bezel due to limitations of the complexity and layout of the shift register circuit and the inverter circuit. In addition, when implementing the Nero bezel, there is a problem that noise occurs in the signal output from the scan driver.

본 발명의 기술적 과제는 축소된 스캔 구동부의 회로 구조를 통해 네로우 배절을 구현하고, 출력되는 스캔 신호의 하이 레벨의 전압을 안정적으로 유지시킬 수 스캔 구동부를 포함하는 표시장치를 제공하는 것이다.The present invention provides a display device including a scan driver that can implement narrow cutting through a reduced circuit structure of the scan driver and can stably maintain a high level voltage of an output scan signal.

본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시장치를 제공한다. 스캔 구동부를 포함하는 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고, 상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고, 상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고, 상기 제2 스테이지는 상기 제1 스테이지의 Q 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Q2 노드를 제어하는 제1 회로부 및 상기 제1 스테이지의 Qb 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Qb2 노드를 제어하는 제2 회로부, 상기 제1 전압 신호 및 상기 제2 클럭 신호가 인가되고 상기 Q2 노드 및 상기 Qb2 노드의 신호에 응답하여 제2 스캔 신호를 출력하는 제1 출력부를 포함한다.Provided is a display device including a scan driver according to an exemplary embodiment of the present invention. A display device including a scan driver includes a display panel for displaying an image and a scan driver positioned on one side of the display panel to output a scan signal, wherein the scan driver includes a plurality of stages, each of the stages And a first stage and a second stage, wherein the first stage outputs a first scan signal in response to signals applied to the Q node and the Qb node, and the second stage is connected to the Q node of the first stage. And a first circuit portion controlling a Q2 node in response to the first clock signal and a second circuit portion connected to a Qb node in the first stage and controlling a Qb2 node in response to the first clock signal, the first voltage signal. And a first output unit to which the second clock signal is applied and output a second scan signal in response to the signals of the Q2 node and the Qb2 node.

일 예에 의하여, 상기 제1 스테이지는 개시 신호 및 제1 전압 신호가 인가되고 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 응답하여 Q1 노드를 제어하는 제3 회로부, 상기 Q1 노드에 인가되는 신호, 상기 제2 클럭 신호 및 상기 제2 전압 신호에 응답하여 상기 Qb 노드 및 상기 Q 노드를 제어하는 제4 회로부 및 상기 제1 클럭 신호 또는 상기 제1 전압 신호가 인가되고 상기 Q 노드 및 상기 Qb 노드에 인가되는 신호들에 응답하여 상기 제1 스캔 신호를 출력하는 제2 출력부를 포함한다.In example embodiments, the first stage may include a third circuit unit configured to receive a start signal and a first voltage signal and control a node Q1 in response to the first clock signal and the second clock signal, and a signal applied to the node Q1. And a fourth circuit part controlling the Qb node and the Q node in response to the second clock signal and the second voltage signal, the first clock signal or the first voltage signal applied thereto, and the Q node and the Qb node. And a second output unit configured to output the first scan signal in response to signals applied to the first scan signal.

일 예에 의하여, 상기 제3 회로부는 상기 개시 신호가 인가되고 상기 제2 클럭 신호에 응답하여 상기 Q1 노드를 제어하는 제1 트랜지스터, 상기 제1 트랜지스터의 출력단인 상기 Q1 노드와 연결되고 상기 제1 클럭 신호에 응답하는 제2 트랜지스터 및 상기 제2 트랜지스터의 출력단과 연결되고 상기 Qb 노드에 인가되는 신호에 의해 응답하는 제3 트랜지스터를 포함한다.In example embodiments, the third circuit part may include a first transistor configured to receive the start signal and control the Q1 node in response to the second clock signal, and connected to the Q1 node, which is an output terminal of the first transistor, in response to the first transistor. A second transistor in response to a clock signal and a third transistor connected to an output terminal of the second transistor and responding to a signal applied to the Qb node.

일 예에 의하여, 상기 제4 회로부는 상기 제2 전압 신호가 인가되고 상기 제2 클럭 신호에 응답하여 상기 Qb 노드를 제어하는 제4 트랜지스터, 상기 제2 클럭 신호가 인가되고 상기 Q1 노드에 인가되는 신호에 응답하여 상기 Qb 노드를 제어하는 제5 트랜지스터 및 상기 Q1 노드와 연결되고 상기 제2 전압 신호에 응답하여 상기 Q 노드를 제어하는 제6 트랜지스터를 포함한다.In example embodiments, the fourth circuit unit may include a fourth transistor configured to apply the second voltage signal and control the Qb node in response to the second clock signal, and apply the second clock signal to the Q1 node. And a fifth transistor for controlling the Qb node in response to a signal and a sixth transistor connected to the Q1 node and controlling the Q node in response to the second voltage signal.

일 예에 의하여, 상기 제2 출력부는 상기 제1 클럭 신호가 인가되고 상기 Q 노드에 인가되는 신호에 응답하여 상기 제1 클럭 신호를 제1 출력 단자로 출력하는 제7 트랜지스터 및 상기 제1 출력 단자 및 상기 제1 전압 신호와 연결되고 상기 Qb 노드에 응답하여 상기 제1 전압 신호를 상기 제1 출력 단자로 출력하는 제8 트랜지스터를 포함한다.In example embodiments, the second output unit may include a seventh transistor and a first output terminal configured to output the first clock signal to a first output terminal in response to a signal applied to the first clock signal and applied to the Q node. And an eighth transistor connected to the first voltage signal and outputting the first voltage signal to the first output terminal in response to the Qb node.

일 예에 의하여, 상기 제2 출력부는 상기 제1 출력 단자를 통해 상기 제1 스캔 신호를 출력하고, 상기 제1 스캔 신호는 상기 제1 클럭 신호 또는 상기 제1 전압 신호 중 어느 하나이다.In example embodiments, the second output unit outputs the first scan signal through the first output terminal, and the first scan signal is either the first clock signal or the first voltage signal.

일 예에 의하여, 상기 제1 전압 신호가 인가되는 제1 전압 신호단과 상기 Qb 노드를 연결하는 제1 커패시터를 더 포함한다.In an embodiment, the apparatus may further include a first capacitor connecting the first voltage signal terminal to which the first voltage signal is applied and the Qb node.

일 예에 의하여, 상기 Q2 노드와 상기 제1 출력부의 게이트 단자 사이에 제1 보조 트랜지스터를 더 포함하고, 상기 제1 보조 트랜지스터는 상기 제2 전압 신호에 응답하여 상기 제1 출력부의 게이트 단자를 제어하고 상기 제1 회로부를 구성하는 제9 트랜지스터의 드레인-소스 간의 전압차를 감소시킨다.In example embodiments, the semiconductor device may further include a first auxiliary transistor between the Q2 node and the gate terminal of the first output unit, wherein the first auxiliary transistor controls the gate terminal of the first output unit in response to the second voltage signal. And a voltage difference between the drain and the source of the ninth transistor constituting the first circuit portion.

일 예에 의하여, 상기 제2 회로부는 상기 Qb 노드에 인가되는 신호를 상기 제2 스테이지의 개시 신호로 사용하는 제10 트랜지스터를 포함한다.In example embodiments, the second circuit unit includes a tenth transistor that uses a signal applied to the Qb node as a start signal of the second stage.

일 예에 의하여, 상기 제1 출력부는 상기 제1 전압 신호가 인가되고 상기 Qb2 노드에 인가되는 신호에 응답하여 상기 Q2 노드를 제어하는 제11 트랜지스터 및 상기 제2 클럭 신호가 인가되고 상기 Q2 노드에 인가되는 신호에 응답하는 제12 트랜지스터를 포함한다.In example embodiments, the first output unit may include an eleventh transistor for controlling the Q2 node and the second clock signal applied to the Q2 node in response to a signal applied with the first voltage signal and applied to the Qb2 node. And a twelfth transistor responsive to an applied signal.

일 예에 의하여, 상기 제11 트랜지스터의 출력단은 제2 출력 단자이고, 상기 제2 출력 단자와 상기 제11 트랜지스터 사이에 배치되는 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터 및 상기 제2 출력 단자 사이에 배치되는 제2 커패시터를 더 포함하고, 상기 제2 보조 트랜지스터는 온 상태를 유지하며, 상기 제1 출력부는 상기 제2 출력 단자를 통해 상기 제1 전압 신호 또는 상기 제2 클럭 신호 중 하나를 출력한다.In an example, an output terminal of the eleventh transistor is a second output terminal, and a second auxiliary transistor disposed between the second output terminal and the eleventh transistor and between the second auxiliary transistor and the second output terminal. A second capacitor disposed, the second auxiliary transistor maintains an on state, and the first output unit outputs one of the first voltage signal or the second clock signal through the second output terminal; .

일 예에 의하여, 상기 제1 출력부는 상기 제1 전압 신호가 인가되고 상기 Qb2 노드에 인가되는 신호에 응답하여 제2 출력 단자와 연결되는 제11 트랜지스터 및 상기 제2 클럭 신호가 인가되고 상기 Q2 노드에 인가되는 신호에 응답하여 상기 제2 출력 단자와 연결되는 제12 트랜지스터를 포함하고, 상기 제11 트랜지스터의 출력단과 상기 제12 트랜지스터의 출력단이 제2 출력 단자이다.In example embodiments, the first output unit may include an eleventh transistor and a second clock signal connected to a second output terminal in response to the signal applied to the first voltage signal and the Qb2 node, and the Q2 node. And a twelfth transistor connected to the second output terminal in response to a signal applied to the second output terminal, wherein an output terminal of the eleventh transistor and an output terminal of the twelfth transistor are second output terminals.

일 예에 의하여, 상기 제1 출력부는 상기 제2 출력 단자를 통해 상기 제1 전압 신호 또는 상기 제2 클럭 신호 중 하나를 출력한다.In an example, the first output unit outputs one of the first voltage signal or the second clock signal through the second output terminal.

일 예에 의하여, 상기 제2 출력 단자와 상기 Q2 노드 사이에 배치되는 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터 및 상기 제2 출력 단자 사이에 배치되는 제2 커패시터를 더 포함한다.In example embodiments, the semiconductor device may further include a second auxiliary transistor disposed between the second output terminal and the Q2 node, and a second capacitor disposed between the second auxiliary transistor and the second output terminal.

본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시장치를 제공한다. 스캔 구동부를 포함하는 표시장치는 영상을 표시하는 표시패널 및 상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고, 상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고, 상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고, 상기 제2 스테이지는 상기 Q 노드 및 상기 Qb 노드와 연결되어 상기 Q 노드 및 상기 Qb 노드에 인가되는 신호를 개시 신호로 사용하고, 상기 제2 스테이지의 Q2 노드 및 Qb2 노드에 인가되는 신호에 응답하여 제2 스캔 신호를 출력하고, 상기 제2 스캔 신호는 다음 스테이지의 개시 신호로 사용된다.Provided is a display device including a scan driver according to an exemplary embodiment of the present invention. A display device including a scan driver includes a display panel for displaying an image and a scan driver positioned on one side of the display panel to output a scan signal, wherein the scan driver includes a plurality of stages, each of the stages A first stage and a second stage, wherein the first stage outputs a first scan signal in response to signals applied to the Q node and the Qb node, and the second stage is connected to the Q node and the Qb node. And a signal applied to the Q node and the Qb node as a start signal, and outputs a second scan signal in response to the signals applied to the Q2 node and the Qb2 node of the second stage, and the second scan signal is Used as the start signal for the next stage.

일 예에 의하여, 상기 제2 스테이지는 상기 Q 노드와 연결되어 상기 Q2 노드를 제어하는 제1 회로부, 상기 Qb 노드와 연결되어 상기 Qb2 노드를 제어하는 제2 회로부 및 상기 Qb2 노드 및 상기 Q2 노드에 인가되는 신호에 응답하여 상기 제2 스캔 신호를 출력하는 제1 출력부를 포함하고, 상기 제1 회로부 및 상기 제2 회로부는 제1 클럭 신호에 응답한다.By way of example, the second stage is connected to the Q node to control the first Q2 node, the second circuit part connected to the Qb node to control the Qb2 node and the Qb2 node and the Q2 node. And a first output unit configured to output the second scan signal in response to an applied signal, wherein the first circuit unit and the second circuit unit respond to a first clock signal.

일 예에 의하여, 상기 제1 출력부는 상기 Qb2 노드에 인가되는 신호에 응답하고 제1 전압 신호를 인가받는 제1 트랜지스터 및 상기 Q2 노드에 인가되는 신호에 응답하고 상기 제1 클럭 신호를 인가받는 제2 트랜지스터를 포함하고, 상기 제1 출력부는 상기 제1 전압 신호 또는 상기 제1 클럭 신호 중 하나를 상기 제1 스캔 신호로 출력한다.In example embodiments, the first output unit may include a first transistor configured to respond to a signal applied to the Qb2 node and receive a first voltage signal and a signal applied to the Q2 node and receive the first clock signal. And two transistors, wherein the first output unit outputs one of the first voltage signal and the first clock signal as the first scan signal.

일 예에 의하여, 상기 Qb2 노드에 인가되는 전압을 안정화시키는 제1 커패시터를 더 포함하고, 상기 제1 커패시터는 상기 Qb2 노드와 상기 제1 트랜지스터의 입력단을 연결하고, 상기 제1 트랜지스터의 입력단은 상기 제1 전압 신호가 상기 제1 트랜지스터에 인가되는 지점을 의미한다.In example embodiments, the electronic device may further include a first capacitor that stabilizes a voltage applied to the Qb2 node, wherein the first capacitor connects the Qb2 node and an input terminal of the first transistor, and the input terminal of the first transistor is A point at which a first voltage signal is applied to the first transistor.

일 예에 의하여, 상기 제1 트랜지스터는 상기 Q2 노드를 제어하고, 상기 제2 트랜지스터의 출력단과 상기 Q2 노드 사이에는 상기 Q2 노드의 부트 스트랩을 유도하는 제2 커패시터가 배치된다.In an example, the first transistor controls the Q2 node, and a second capacitor is disposed between the output terminal of the second transistor and the Q2 node to induce a bootstrap of the Q2 node.

일 예에 의하여, 상기 제1 트랜지스터의 출력단은 상기 제2 트랜지스터의 출력단과 연결되고, 상기 제1 트랜지스터의 출력단과 상기 제2 트랜지스터의 출력단은 상기 제2 스캔 신호를 출력하는 출력 단자이다.In an example, the output terminal of the first transistor is connected to the output terminal of the second transistor, and the output terminal of the first transistor and the output terminal of the second transistor are output terminals for outputting the second scan signal.

본 발명의 실시예에 따르면, 제1 스테이지에 비해 간소화된 회로 구조를 가지는 제2 스테이지를 제공할 수 있다. 제2 스테이지는 제1 스테이지의 제1 스캔 신호 및 Qb 노드에 인가되는 신호를 개시 신호로 사용하므로 게이트인패널 형태의 스캔 구동부가 차지하는 면적을 줄일 수 있다. According to an embodiment of the present invention, it is possible to provide a second stage having a simplified circuit structure compared to the first stage. Since the second stage uses the first scan signal of the first stage and the signal applied to the Qb node as a start signal, the area occupied by the gate-in-panel scan driver can be reduced.

또한, 본 발명의 실시예에 따르면, 제2 스테이지의 Q2 노드의 전압을 제어하는 트랜지스터들을 통해 Q2 노드에 인가되는 하이 레벨의 전압을 안정적으로 유지시킬 수 있다. 이를 통해, 제2 스테이지에서 출력되는 스캔 신호의 하이 레벨의 전압 구간에 발생될 수 있는 노이즈를 줄일 수 있다. In addition, according to the embodiment of the present invention, the high level voltage applied to the Q2 node can be stably maintained through the transistors for controlling the voltage of the Q2 node of the second stage. As a result, noise that may be generated in a high level voltage section of the scan signal output from the second stage may be reduced.

도 1은 본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 스캔 구동부를 나타내는 블럭도이다.
도 3은 본 발명의 일 실시예에 따른 스캔 구동부의 일 스테이지를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 타이밍도이다.
도 5a 내지 도 6e는 본 발명의 일 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 회로도들이다.
도 6은 본 발명의 다른 실시예에 따른 스캔 구동부의 일 스테이지를 나타내는 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 타이밍도이다.
도 8a 내지 도 8e는 본 발명의 다른 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 회로도들이다.1 is a block diagram illustrating a display device including a scan driver according to an exemplary embodiment of the present invention.
2 is a block diagram illustrating a scan driver according to an exemplary embodiment of the present invention.
3 is a circuit diagram illustrating one stage of a scan driver according to an exemplary embodiment of the present invention.
4 is a timing diagram for describing an operation of a scan driver according to an exemplary embodiment of the present invention.
5A through 6E are circuit diagrams for describing an operation of a scan driver according to an exemplary embodiment of the present invention.
6 is a circuit diagram illustrating one stage of a scan driver according to another exemplary embodiment of the present invention.
7 is a timing diagram for describing an operation of a scan driver according to another exemplary embodiment of the present invention.
8A through 8E are circuit diagrams for describing an operation of a scan driver according to another exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to provide general knowledge in the technical field to which the present invention pertains. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함되는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal exemplary views of the present invention. In the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical content. Accordingly, shapes of the exemplary views may be modified by manufacturing techniques and / or tolerances. Therefore, the exemplary embodiments of the present invention are not limited to the specific forms shown, but include changes in forms generated according to manufacturing processes. For example, the etched regions shown at right angles may be rounded or have a predetermined curvature. Accordingly, the regions illustrated in the figures have schematic attributes, and the shape of the regions illustrated in the figures is intended to illustrate a particular form of region of the device and not to limit the scope of the invention.

도 1은 본 발명의 실시예에 따른 스캔 구동부를 포함하는 표시 장치를 나타내는 블록도이다.1 is a block diagram illustrating a display device including a scan driver according to an exemplary embodiment of the present invention.

도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(200), 발광 제어 구동부(300), 데이터 구동부(400), 및 제어부(500)를 포함할 수 있다.Referring to FIG. 1, the display device 10 may include a display panel 100, a scan driver 200, a light emission control driver 300, a data driver 400, and a controller 500.

표시 패널(100)은 영상을 표시할 수 있다. 표시 패널(100)은 복수의 스캔 라인들(SL1 내지 SLn), 복수의 데이터 라인들(DL1 내지 DLm), 복수의 발광 제어 라인들(EM1 내지 EMn), 및 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 스캔 라인들(SL1 내지 SLn) 및 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m 개의 화소(PX)들을 포함할 수 있다.The display panel 100 may display an image. The display panel 100 may include a plurality of scan lines SL1 through SLn, a plurality of data lines DL1 through DLm, a plurality of emission control lines EM1 through EMn, and a plurality of pixels PX. Can be. For example, the display panel 100 may include n * m pixels PX positioned at each intersection of the scan lines SL1 to SLn and the data lines DL1 to DLm.

스캔 구동부(200)는 스캔 라인들(SL1 내지 SLn)을 통해 스캔 신호들을 화소(PX)들에 제공할 수 있다. 스캔 구동부(200)는 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 스캔 구동부(200)는 GIP(Gate-driver In Panel) 방식에 따라 표시 패널(100) 상에 직접 형성될 수 있다.The scan driver 200 may provide scan signals to the pixels PX through the scan lines SL1 to SLn. The scan driver 200 may include a plurality of stages that output light emission control signals, respectively. The scan driver 200 may be directly formed on the display panel 100 according to a gate-driver in panel (GIP) method.

발광 제어 구동부(300)는 발광 제어 라인들(EM1 내지 EMn)을 통해 발광 제어 신호들을 화소(PX)들에 제공할 수 있다. 발광 제어 구동부(300)는 발광 제어 신호들을 각각 출력하는 복수의 스테이지들을 포함할 수 있다. 발광 제어 구동부(300)는 GIP(Gate-driver In Panel) 방식에 따라 표시 패널(100) 상에 직접 형성될 수 있다.The emission control driver 300 may provide emission control signals to the pixels PX through emission control lines EM1 to EMn. The emission control driver 300 may include a plurality of stages that output emission control signals, respectively. The emission control driver 300 may be directly formed on the display panel 100 according to a gate-driver in panel (GIP) method.

데이터 구동부(400)는 제어부(500)로부터 제3 제어 신호(CNT3) 및 출력 영상 데이터(R', G', B')를 수신할 수 있다. 데이터 구동부(400)는 제3 제어 신호(CNT3)에 기초하여 출력 영상 데이터(R', G', B')을 아날로그 형태의 데이터 신호로 변환하고, 데이터 신호를 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 제공할 수 있다.The data driver 400 may receive the third control signal CNT3 and the output image data R ′, G ′, and B ′ from the controller 500. The data driver 400 converts the output image data R ', G', and B 'into an analog data signal based on the third control signal CNT3, and converts the data signal into data lines DL1 through DLm. The pixel PX may be provided to the pixels PX.

제어부(500)는 스캔 구동부(200), 발광 제어 구동부(300), 및 데이터 구동부(400)를 제어할 수 있다. 제어부(500)는 외부(예를 들어, 시스템 보드)로부터 입력 영상 데이터(R, G, B) 및 제어 신호(CNT)를 수신할 수 있다. 제어부(500)는 스캔 구동부(200), 발광 제어 구동부(300), 및 데이터 구동부(400)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CNT1 내지 CNT3)을 생성할 수 있다. 예를 들어, 스캔 구동부(200)를 제어하기 위한 제1 제어 신호(CNT1) 및 제2 제어 신호(CNT2) 각각은 수직 개시 신호, 스캔 클럭 신호, 등을 포함할 수 있다. 데이터 구동부(400)를 제어하기 위한 제3 제어 신호(CNT3)는 수평 개시 신호, 로드 신호, 등을 포함할 수 있다. 제어부(500)는 입력 영상 신호(R, G, B)에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 형태의 출력 데이터 신호(R', G', B')를 생성하여 데이터 구동부(400)에 제공할 수 있다.The controller 500 may control the scan driver 200, the emission control driver 300, and the data driver 400. The controller 500 may receive input image data R, G, and B and a control signal CNT from an external device (eg, a system board). The controller 500 may generate first to third control signals CNT1 to CNT3 to control the scan driver 200, the emission control driver 300, and the data driver 400, respectively. For example, each of the first control signal CNT1 and the second control signal CNT2 for controlling the scan driver 200 may include a vertical start signal, a scan clock signal, and the like. The third control signal CNT3 for controlling the data driver 400 may include a horizontal start signal, a load signal, and the like. The controller 500 generates the digital output data signals R ′, G ′, and B ′ corresponding to the operating conditions of the display panel 100 based on the input image signals R, G, and B, and generates a data driver ( 400).

도 2는 본 발명의 일 실시예에 따른 스캔 구동부를 나타내는 블럭도이다.2 is a block diagram illustrating a scan driver according to an exemplary embodiment of the present invention.

도 1 및 도 2를 참조하면, 스캔 구동부(200)는 복수의 스테이지들(N stage, N+1 stage, N은 자연수)을 포함할 수 있다. 각각의 스테이지들(N stage, N+1 stage)은 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)를 포함할 수 있다. 즉, 스캔 구동부(200)는 제1 스테이지(1 stage)와 제2 스테이지(2 stage)가 반복되는 구조를 가질 수 있다. 제1 스테이지(1 stage)와 제2 스테이지(2 stage)는 서로 상이한 회로 구조를 가질 수 있고, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)에 비해 간략한 회로 구조를 가질 수 있다. 제1 스테이지(1 stage) 및 제2 스테이지(2 stage) 각각의 회로 구조에 대해서는 후술하도록 한다. 1 and 2, the scan driver 200 may include a plurality of stages (N stage, N + 1 stage, N is a natural number). Each of the stages N stage and N + 1 stage may include a first stage and a second stage. That is, the scan driver 200 may have a structure in which a first stage and a second stage are repeated. The first stage and the second stage may have different circuit structures from each other, and the second stage may have a simpler circuit structure than the first stage. The circuit structure of each of the first stage and the second stage will be described later.

각각의 스테이지들(N stage, N+1 stage)에는 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)가 인가될 수 있고, 제1 전압 신호(VGH) 및 제2 전압 신호(VGL)가 인가될 수 있다. 각각의 스테이지들(N stage, N+1 stage)은 표시 패널(100)로 제1 스캔 신호(SRO1)를 출력하고, 다음 스테이지로 제2 스캔 신호(SRO2)를 출력할 수 있다. 다음 스테이지로 전달된 제2 스캔 신호(SRO2)는 다음 스테이지의 개시 신호(GVST)로 사용될 수 있다. The first clock signal GCLK1 and the second clock signal GCLK2 may be applied to each of the stages N stage and N + 1 stage, and the first voltage signal VGH and the second voltage signal VGL may be applied. Can be applied. Each of the stages N stage and N + 1 stage may output the first scan signal SRO1 to the display panel 100 and output the second scan signal SRO2 to the next stage. The second scan signal SRO2 transferred to the next stage may be used as the start signal GVST of the next stage.

제1 스테이지(1 stage)에서 출력된 제1 스캔 신호(SRO1)은 표시 패널(100) 및 제2 스테이지(2 stage)로 인가될 수 있다. 제2 스테이지(2 stage)는 제1 스캔 신호(SRO1)를 개시 신호로 사용할 수 있다.The first scan signal SRO1 output from the first stage may be applied to the display panel 100 and the second stage. The second stage may use the first scan signal SRO1 as a start signal.

도 3은 본 발명의 일 실시예에 따른 스캔 구동부의 일 스테이지를 나타내는 회로도이다.3 is a circuit diagram illustrating one stage of a scan driver according to an exemplary embodiment of the present invention.

도 3을 참조하면, 일 스테이지는 제1 스테이지(1 stage) 및 제2 스테이지(2 stage)를 포함할 수 있다. 제2 스테이지(2 stage)는 제 1 스테이지(1 stage)보다 구조가 단순하고, 제2 스테이지(2 stage)를 구성하는 소자의 개수는 제1 스테이지(1 stage)를 구성하는 소자의 개수보다 작을 수 있다. 제1 클럭 신호(GCLK1)는 제1 클럭 신호단을 통해 인가될 수 있고, 제2 클럭 신호(GCLK2)는 제2 클럭 신호단을 통해 인가될 수 있다. 제1 전압 신호(VGH)는 제1 전압 신호단을 통해 인가될 수 있고, 제2 전압 신호(VGL)는 제2 전압 신호단을 통해 인가될 수 있다.Referring to FIG. 3, one stage may include a first stage and a second stage. The second stage has a simpler structure than the first stage, and the number of elements constituting the second stage is smaller than the number of elements constituting the first stage. Can be. The first clock signal GCLK1 may be applied through the first clock signal terminal, and the second clock signal GCLK2 may be applied through the second clock signal terminal. The first voltage signal VGH may be applied through the first voltage signal terminal, and the second voltage signal VGL may be applied through the second voltage signal terminal.

제1 스테이지(1 stage)는 제1 회로부(210), 제2 회로부(220) 및 제1 출력부(230)를 포함할 수 있다. 제1 회로부(210), 제2 회로부(220) 및 제1 출력부(230)를 구성하는 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다.The first stage may include a first circuit unit 210, a second circuit unit 220, and a first output unit 230. Transistors constituting the first circuit unit 210, the second circuit unit 220, and the first output unit 230 may be PMOS transistors, but may not be limited thereto.

제1 회로부(210)는 개시 신호(GVST) 및 제1 전압 신호(VGH)가 인가되고 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)에 응답하여 Q1 노드를 제어할 수 있다. 제1 회로부(210)는 개시 신호(GVST)가 인가되고 제2 클럭 신호(GCLK2)에 응답하여 Q1 노드를 제어하는 제1 트랜지스터(T1), 제1 트랜지스터(T1)의 출력단인 Q1 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하는 제2 트랜지스터(T2) 및 제2 트랜지스터(T2)의 출력단과 연결되고 Qb 노드에 인가되는 신호에 의해 응답하는 제3 트랜지스터(T3)를 포함할 수 있다. 개시 신호(GVST)는 이전 스테이지의 스캔 신호일 수 있다. The first circuit unit 210 may control the Q1 node in response to the start signal GVST and the first voltage signal VGH, and respond to the first clock signal GCLK1 and the second clock signal GCLK2. The first circuit unit 210 is connected to the first transistor T1 for controlling the Q1 node in response to the start signal GVST and controlling the Q1 node in response to the second clock signal GCLK2, and the Q1 node which is an output terminal of the first transistor T1. And a third transistor T3 in response to the first clock signal GCLK1 and a third transistor T3 connected to an output terminal of the second transistor T2 and responding to a signal applied to a Qb node. . The start signal GVST may be a scan signal of a previous stage.

제2 회로부(220)는 Q1 노드에 인가되는 신호, 제2 클럭 신호(GCLK2) 및 제2 전압 신호(VGL)에 응답하여 Qb 노드 및 Q 노드를 제어할 수 있다. 제2 회로부(220)는 제2 전압 신호(VGL)가 인가되고 제2 클럭 신호(GCLK2)에 응답하여 Qb 노드를 제어하는 제4 트랜지스터(T4), 제2 클럭 신호(GCLK2)가 인가되고 Q1 노드에 인가되는 신호에 응답하여 Qb 노드를 제어하는 제5 트랜지스터(T5) 및 Q1 노드와 연결되고 제2 전압 신호(VGL)에 응답하여 Q 노드를 제어하는 제6 트랜지스터(T6)를 포함할 수 있다. 제4 트랜지스터(T4)는 제1 트랜지스터(T1)와 동일하게 제2 클럭 신호(GCLK2)에 의해 제어될 수 있다. 제4 트랜지스터(T4)와 제5 트랜지스터(T5)의 출력단 Qb 노드일 수 있다. 제6 트랜지스터(T6)는 제2 전압 신호(VGL)에 의해 제어되므로 항상 턴-온 상태를 유지할 수 있다. 제6 트랜지스터(T6)는 항상 턴-온 상태를 유지하기 때문에 등가회로적으로 쇼트 상태인 것으로 간주될 수 있다. 제6 트랜지스터(T6)의 출력단은 Q 노드일 수 있다. The second circuit unit 220 may control the Qb node and the Q node in response to the signal applied to the Q1 node, the second clock signal GCLK2, and the second voltage signal VGL. The second circuit unit 220 is applied with the second voltage signal VGL, the fourth transistor T4 for controlling the Qb node in response to the second clock signal GCLK2, and the second clock signal GCLK2 is applied. And a fifth transistor T5 for controlling the Qb node in response to a signal applied to the node, and a sixth transistor T6 connected to the Q1 node and controlling the Q node in response to the second voltage signal VGL. have. The fourth transistor T4 may be controlled by the second clock signal GCLK2 in the same manner as the first transistor T1. It may be an output terminal Qb node of the fourth transistor T4 and the fifth transistor T5. Since the sixth transistor T6 is controlled by the second voltage signal VGL, the sixth transistor T6 may always be turned on. The sixth transistor T6 may be regarded as a short circuit in an equivalent circuit because the sixth transistor T6 is always turned on. The output terminal of the sixth transistor T6 may be a Q node.

제1 출력부(230)는 제1 클럭 신호(GCLK1) 또는 제1 전압 신호(VGL)가 인가되고 Q 노드 및 Qb 노드에 인가되는 신호들에 응답하여 제1 스캔 신호(SRO1)를 출력할 수 있다. 제1 출력부(230)는 제1 클럭 신호(GCLK1)가 인가되고 Q 노드에 인가되는 신호에 응답하여 제1 클럭 신호(GCLK1)를 제1 출력 단자로 출력하는 제7 트랜지스터(T7) 및 제1 출력 단자 및 제1 전압 신호(VGH)와 연결되고 Qb 노드에 응답하여 제1 전압 신호(VGH)를 제1 출력 단자로 출력하는 제8 트랜지스터(T8)를 포함할 수 있다. 제7 트랜지스터(T7)의 출력단과 제8 트랜지스터(T8)의 출력단이 만나는 지짐은 제1 출력 단자일 수 있고, 제1 출력부(230)는 제1 출력 단자를 통해 제1 클럭 신호(GCLK1) 또는 제1 전압 신호(VGH) 중 하나의 신호인 제1 스캔 신호(SRO1)를 출력할 수 있다.The first output unit 230 may output the first scan signal SRO1 in response to the signals applied to the first clock signal GCLK1 or the first voltage signal VGL and applied to the Q node and the Qb node. have. The first output unit 230 is a seventh transistor T7 and a seventh transistor T7 which outputs the first clock signal GCLK1 to the first output terminal in response to a signal applied to the first clock signal GCLK1 and applied to the Q node. The eighth transistor T8 may be connected to the first output terminal and the first voltage signal VGH and output the first voltage signal VGH to the first output terminal in response to the Qb node. The bearing between the output terminal of the seventh transistor T7 and the output terminal of the eighth transistor T8 may be a first output terminal, and the first output unit 230 may include the first clock signal GCLK1 through the first output terminal. Alternatively, the first scan signal SRO1, which is one of the first voltage signals VGH, may be output.

Q1 노드는 제2 전압 신호(VGL)에 의해 제어되는 제1 보조 트랜지스터(Tbv1)과 연결될 수 있고, 제1 보조 트랜지스터(Tbv1)는 제1 초기화 트랜지스터(Tref1)의 게이트와 연결될 수 있다. 제1 보조 트랜지스터(Tbv1)은 제2 전압 신호(VGL)에 의해 항상 턴-온 상태를 유지할 수 있다. 제1 보조 트랜지스터(Tbv1)은 등가회로적으로 쇼트 상태로 간주될 수 있으므로, 제1 초기화 트랜지스터(Tref1)는 Q1 노드에 인가되는 신호에 의해 제어될 수 있다. 제1 초기화 트랜지스터(Tref1)는 표시 패널에 제공되는 전원전압(VDD)을 보상하기 위한 회로일 수 있다. 즉, 제1 초기화 트랜지스터(Tref1)는 스캔 구동부의 일 구성이 아닌 표시 패널에 제공되는 구성일 수 있다.The Q1 node may be connected to the first auxiliary transistor Tbv1 controlled by the second voltage signal VGL, and the first auxiliary transistor Tbv1 may be connected to the gate of the first initialization transistor Tref1. The first auxiliary transistor Tbv1 can always be turned on by the second voltage signal VGL. Since the first auxiliary transistor Tbv1 may be regarded as a short state in an equivalent circuit, the first initialization transistor Tref1 may be controlled by a signal applied to the Q1 node. The first initialization transistor Tref1 may be a circuit for compensating the power supply voltage VDD provided to the display panel. That is, the first initialization transistor Tref1 may be a configuration provided in the display panel instead of one configuration of the scan driver.

Q 노드는 제7 트랜지스터(T7)를 제어할 수 있다. Q 노드와 Q1 노드 사이에 배치되는 제6 트랜지스터(T7)는 등가회로적으로 쇼트로 간주되므로, Q 노드는 Q1 노드와 동일한 성질의 전압 신호가 인가될 수 있다. 즉, Q 노드에 high 전압의 신호가 인가되는 경우, Q1 노드에도 high 전압의 신호가 인가될 수 있다. Q 노드와 제1 출력 단자 사이에는 제1 커패시터(C1)가 배치될 수 있다. 제1 커패시터(C1)는 Q 노드와 연결되어 Q 노드의 부트 스트랩(Boot strap)을 유도할 수 있다. 부트 스트랩은 제7 트랜지스터(T7)의 게이트-드레인간 기생 용량을 통한 커플링(coupling)으로 인하여 Q 노드의 전압이 제7 트랜지스터(T7)를 턴-온시킬 수 있는 전압까지 충분히 상승하는 현상이다. 즉, 제1 커패시터(C1)는 Q 노드의 전압을 부스팅(boosting)시킬 수 있다. 제1 출력 단자와 제1 보조 트랜지스터(Tbv1)와 제1 초기화 트랜지스터(Tref1)의 게이트 사이를 연결하는 배선 상에는 제 3 커패시터(C3)가 배치될 수 있다. The Q node may control the seventh transistor T7. Since the sixth transistor T7 disposed between the Q node and the Q1 node is regarded as an equivalent circuit short, the Q node may be applied with a voltage signal having the same property as that of the Q1 node. That is, when a high voltage signal is applied to the Q node, a high voltage signal may be applied to the Q1 node. The first capacitor C1 may be disposed between the Q node and the first output terminal. The first capacitor C1 may be connected to the Q node to induce a boot strap of the Q node. The bootstrap is a phenomenon in which the voltage of the Q node is sufficiently raised to a voltage capable of turning on the seventh transistor T7 due to coupling through the gate-drain parasitic capacitance of the seventh transistor T7. . That is, the first capacitor C1 may boost the voltage of the Q node. The third capacitor C3 may be disposed on a wire connecting the first output terminal, the first auxiliary transistor Tbv1, and the gate of the first initialization transistor Tref1.

Qb 노드는 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)를 제어할 수 있다. Qb 노드와 제1 전압 신호(VGH)는 제2 커패시터(C2)를 통해 연결될 수 있다. The Qb node may control the third transistor T3 and the eighth transistor T8. The Qb node and the first voltage signal VGH may be connected through the second capacitor C2.

제2 스테이지(2 stage)는 제3 회로부(240), 제4 회로부(250) 및 제2 출력부(260)를 포함할 수 있다. 제3 회로부(240), 제4 회로부(250) 및 제2 출력부(260)를 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다.The second stage may include a third circuit unit 240, a fourth circuit unit 250, and a second output unit 260. The transistors of the third circuit unit 240, the fourth circuit unit 250, and the second output unit 260 may be PMOS transistors, but may not be limited thereto.

제3 회로부(240)는 제1 스테이지(1 stage)의 Q 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하여 제2 스테이지(2 stage)의 Q2 노드를 제어하는 제9 트랜지스터(T9)를 포함할 수 있다. 제1 스테이지(1 stage)의 Q 노드는 제9 트랜지스터(T9)로 제1 스캔 신호(SRO1)를 인가할 수 있다. 즉, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)의 제1 스캔 신호(SRO1)을 개시 신호로 사용할 수 있다.The third circuit unit 240 is connected to the Q node of the first stage (1 stage) and the ninth transistor T9 for controlling the Q2 node of the second stage (2 stage) in response to the first clock signal GCLK1. It may include. The Q node of the first stage may apply the first scan signal SRO1 to the ninth transistor T9. That is, the second stage may use the first scan signal SRO1 of the first stage as a start signal.

제9 트랜지스터(T9)의 출력단에는 제2 보조 트랜지스터(Tbv2)가 배치될 수 있다. 제2 보조 트랜지스터(Tbv2)는 제2 전압 신호(VGL)에 의해 제어되고, 제9 트랜지스터(T9)의 드레인-소스 간의 전압차를 감소시킬 수 있다. 즉, 제2 보조 트랜지스터(Tbv2)는 제9 트랜지스터(T9)를 보호하는 역할을 할 수 있다. 제2 보조 트랜지스터(Tbv2)은 제2 전압 신호(VGL)에 의해 항상 턴-온 상태를 유지할 수 있다.The second auxiliary transistor Tbv2 may be disposed at an output terminal of the ninth transistor T9. The second auxiliary transistor Tbv2 is controlled by the second voltage signal VGL and can reduce the voltage difference between the drain and the source of the ninth transistor T9. That is, the second auxiliary transistor Tbv2 may serve to protect the ninth transistor T9. The second auxiliary transistor Tbv2 can always be turned on by the second voltage signal VGL.

제4 회로부(250)는 제1 스테이지(1 stage)의 Qb 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하여 Qb2 노드를 제어하는 제10 트랜지스터(T10)를 포함할 수 있다. 제10 트랜지스터(T10)의 출력단은 Qb2 노드이다. 제10 트랜지스터(T10)는 제1 스테이지(1 stage)의 Qb 노드에 인가되는 신호를 개시 신호로 사용할 수 있다.The fourth circuit unit 250 may include a tenth transistor T10 connected to the Qb node of the first stage and controlling the Qb2 node in response to the first clock signal GCLK1. The output terminal of the tenth transistor T10 is a Qb2 node. The tenth transistor T10 may use a signal applied to the Qb node of the first stage as a start signal.

Qb2 노드와 제1 전압 신호(VGH)가 인가되는 제1 전압 신호단 사이에는 제4 커패시터(C4)가 배치될 수 있다. 제4 커패시터(C4)는 후술하는 제11 트랜지스터(T11)의 게이트단의 전압을 LOW로 충분히 유지시키는 역할을 할 수 있다. 즉, 제4 커패시터(C4)는 Qb2 노드와 연결되어 Qb2 노드의 부트 스트랩(Boot strap)을 유도할 수 있다.The fourth capacitor C4 may be disposed between the Qb2 node and the first voltage signal terminal to which the first voltage signal VGH is applied. The fourth capacitor C4 may serve to sufficiently maintain the voltage at the gate terminal of the eleventh transistor T11 described later to LOW. That is, the fourth capacitor C4 may be connected to the Qb2 node to induce a boot strap of the Qb2 node.

제2 출력부(260)는 제1 전압 신호(VGH) 및 제2 클럭 신호(GCLK2)가 인가되고 Q2 노드 및 Qb2 노드의 신호에 응답하여 제2 스캔 신호(SRO2)를 출력할 수 있다. 제2 출력부(260)는 제1 전압 신호(VGH)가 인가되고 Qb2 노드에 인가되는 신호에 응답하여 Q2 노드를 제어하는 제11 트랜지스터(T11) 및 제2 클럭 신호(GCLK2)가 인가되고 Q2 노드에 인가되는 신호에 응답하는 제12 트랜지스터(T12)를 포함할 수 있다. 제1 전압 신호(VGH)는 제11 트랜지스터(T11)의 입력단으로 인가될 수 있고, 제4 커패시터(C4)는 제11 트랜지스터(T11)의 입력단과 Qb2 노드 사이에 배치될 수 있다. 제12 트랜지스터(T12)의 출력단은 제2 출력 단자이다. 제1 출력부(260)는 Q2 노드 및 Qb2 노드의 신호에 응답하여 제11 트랜지스터(T11)을 통해 전달된 제1 전압 신호(VGH) 또는 제2 클럭 신호(GCLK2) 중 하나인 제2 스캔 신호(SRO2)를 출력할 수 있다. The second output unit 260 may receive the first voltage signal VGH and the second clock signal GCLK2 and output the second scan signal SRO2 in response to the signals of the Q2 node and the Qb2 node. The second output unit 260 receives the first voltage signal VGH and the Q11 node T11 and the second clock signal GCLK2 for controlling the Q2 node in response to the signal applied to the Qb2 node. The twelfth transistor T12 may respond to a signal applied to the node. The first voltage signal VGH may be applied to the input terminal of the eleventh transistor T11, and the fourth capacitor C4 may be disposed between the input terminal of the eleventh transistor T11 and the Qb2 node. The output terminal of the twelfth transistor T12 is the second output terminal. The first output unit 260 is a second scan signal which is one of the first voltage signal VGH or the second clock signal GCLK2 transmitted through the eleventh transistor T11 in response to the signals of the Q2 node and the Qb2 node. (SRO2) can be output.

제2 출력 단자와 Q2 노드 사이에는 제3 보조 트랜지스터(Tbv3) 및 제5 커패시터(C5)가 배치될 수 있다. 제3 보조 트랜지스터(Tbv3)는 제2 전압 신호(VGL)에 의해 제어되므로 항상 턴-온 상태를 유지할 수 있다. 제3 보조 트랜지스터(Tbv3)는 항상 턴-온 상태를 유지하기 때문에 등가회로적으로 쇼트 상태인 것으로 간주될 수 있다. 제5 커패시터(C5)는 제12 트랜지스터(T12)의 게이트단의 전압을 LOW로 충분히 유지시키는 역할을 할 수 있다. 즉, 제5 커패시터(C5)는 Q2 노드와 연결되어 Q2 노드의 부트 스트랩(Boot strap)을 유도할 수 있다. 제3 보조 트랜지스터(Tbv3)는 제2 초기화 트랜지스터(Tref2)의 게이트단과 연결될 수 있다. 제2 초기화 트랜지스터(Tref2)는 표시 패널에 제공되는 전원전압(VDD)을 보상하기 위한 회로일 수 있다. 즉, 제2 초기화 트랜지스터(Tref2)는 스캔 구동부의 일 구성이 아닌 표시 패널에 제공되는 구성일 수 있다.The third auxiliary transistor Tbv3 and the fifth capacitor C5 may be disposed between the second output terminal and the Q2 node. Since the third auxiliary transistor Tbv3 is controlled by the second voltage signal VGL, the third auxiliary transistor Tbv3 may always be turned on. Since the third auxiliary transistor Tbv3 is always turned on, the third auxiliary transistor Tbv3 may be regarded as a short circuit in an equivalent circuit. The fifth capacitor C5 may serve to sufficiently maintain the voltage at the gate terminal of the twelfth transistor T12 at LOW. That is, the fifth capacitor C5 may be connected to the Q2 node to induce a boot strap of the Q2 node. The third auxiliary transistor Tbv3 may be connected to the gate terminal of the second initialization transistor Tref2. The second initialization transistor Tref2 may be a circuit for compensating the power supply voltage VDD provided to the display panel. That is, the second initialization transistor Tref2 may be a configuration provided in the display panel instead of one configuration of the scan driver.

본 발명의 실시예에 따르면, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)에 비해 간소화된 회로 구조를 가질 수 있다. 또한, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)의 제1 스캔 신호(SRO1) 및 Qb 노드에 인가되는 신호를 개시 신호로 사용할 수 있고, 제1 스테이지(1 stage)의 제1 전압 신호(VGH)를 공유하는 구조를 가질 수 있다. 따라서, 게이트인패널 형태의 스캔 구동부가 차지하는 면적을 줄일 수 있다. According to an embodiment of the present invention, the second stage may have a simplified circuit structure compared to the first stage. In addition, the second stage may use a signal applied to the first scan signal SRO1 and the Qb node of the first stage as a start signal, and the first stage of the first stage. It may have a structure sharing the voltage signal (VGH). Accordingly, the area occupied by the scan driver of the gate-in panel type can be reduced.

또한, 본 발명의 실시예에 따르면, 제2 스테이지(2 stage)의 Q2 노드의 전압을 제어하는 제10 트랜지스터(T10)와 제11 트랜지스터(T11)를 통해 Q2 노드에 인가되는 high 전압을 안정적으로 유지시킬 수 있다. 또한, Q2 노드를 제어하기 위한 제11 트랜지스터(T11)의 게이트단에 걸리는 전압의 안정화를 위해 제4 커패시터를 제공하여 Q2 노드에 인가되는 전압의 안정화를 도모할 수 있다. 이를 통해, 제2 스캔 신호(SRO2)의 high 전압 구간에 발생될 수 있는 노이즈를 줄일 수 있다. In addition, according to the embodiment of the present invention, the high voltage applied to the Q2 node through the tenth transistor T10 and the eleventh transistor T11 for controlling the voltage of the Q2 node of the second stage stably is stable. You can keep it. In addition, a fourth capacitor may be provided to stabilize the voltage applied to the gate terminal of the eleventh transistor T11 for controlling the Q2 node to stabilize the voltage applied to the Q2 node. As a result, noise that may be generated in the high voltage section of the second scan signal SRO2 may be reduced.

도 4는 본 발명의 일 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 타이밍도이고, 도 5a 내지 도 6d는 본 발명의 일 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 회로도들이다. 도 4의 제1 구간(P1)에서 회로의 동작은 도 5a로 설명하고, 도 4의 제2 구간(P2)에서의 회로의 동작은 도 5b로 설명하고, 도 4의 제3 구간(P3)에서의 회로의 동작은 도 5c로 설명하고, 도 4의 제4 구간(P4)에서의 회로의 동작은 도 5d로 설명하고, 도 4의 제5 구간(P5)에서의 회로의 동작은 도 5e로 설명한다.4 is a timing diagram illustrating an operation of a scan driver according to an embodiment of the present invention, and FIGS. 5A to 6D are circuit diagrams illustrating an operation of a scan driver according to an embodiment of the present invention. The operation of the circuit in the first section P1 of FIG. 4 is described with reference to FIG. 5A, the operation of the circuit in the second section P2 of FIG. 4 is described with reference to FIG. 5B, and the third section P3 of FIG. 4. The operation of the circuit in FIG. 5C is described, the operation of the circuit in the fourth section P4 of FIG. 4 is described with FIG. 5D, and the operation of the circuit in the fifth section P5 of FIG. 4 is FIG. 5E. Explain.

도 4 및 도 5a를 참조하면, 제1 스테이지(1 stage) 및 제2 스테이지(2 stage) 각각에는 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)가 인가될 수 있고, 제1 스테이지(1 stage)에는 개시 신호(GVST)가 인가될 수 있다. 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2)는 서로 반전 신호일 수 있다.4 and 5A, a first clock signal GCLK1 and a second clock signal GCLK2 may be applied to each of the first and second stages, and the first stage may be applied to each of the first and second stages. The start signal GVST may be applied to (1 stage). The first clock signal GCLK1 and the second clock signal GCLK2 may be inverted signals.

제1 구간(P1)에서는 이전 스테이지의 스캔 신호인 개시 신호(GVST)는 로우 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다. In the first period P1, the start signal GVST, which is the scan signal of the previous stage, may have a low level voltage, the first clock signal GCLK1 may have a high level voltage, and the second clock signal ( GCLK2 may have a low level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned on and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned off.

제1 트랜지스터(T1)로 인가되는 로우 레벨의 전압에 의해 Q1 노드의 전압은 로우 레벨을 가질 수 있다. 이에 따라, 제7 트랜지스터(T7)가 턴-온되고, 제7 트랜지스터(T7)에 인가되는 제1 클럭 신호(GCLK1)가 제1 스캔 신호(SRO1)로 출력될 수 있다. 이 때, 제1 스캔 신호(SRO1)는 하이 레벨의 전압을 가질 수 있다. 제4 트랜지스터(T4)에 인가되는 제2 전압 신호(VGL)에 의해 Qb 노드는 로우 레벨의 전압을 가질 수 있다. The voltage at the Q1 node may have a low level due to the low level voltage applied to the first transistor T1. Accordingly, the seventh transistor T7 may be turned on and the first clock signal GCLK1 applied to the seventh transistor T7 may be output as the first scan signal SRO1. In this case, the first scan signal SRO1 may have a high level voltage. The Qb node may have a low level voltage by the second voltage signal VGL applied to the fourth transistor T4.

제11 트랜지스터(T11)는 제10 트랜지스터(T10)에 의해 제어되므로, 제10 트랜지스터(T10)가 턴-오프 상태이고 제4 커패시터(C4)에 저장된 전압이 없으므로 제11 트랜지스터(T11)은 턴-오프될 수 있다. 또한, 제12 트랜지스터(T12)는 제9 트랜지스터(T9)에 의해 제어되므로, 제9 트랜지스터(T9)가 턴-오프 상태이므로 제12 트랜지스터(T12)도 턴-오프될 수 있다. 따라서, 제2 스캔 신호(SRO2)는 출력되지 않을 수 있다.Since the eleventh transistor T11 is controlled by the tenth transistor T10, the eleventh transistor T11 is turned off because the tenth transistor T10 is turned off and there is no voltage stored in the fourth capacitor C4. Can be turned off. In addition, since the twelfth transistor T12 is controlled by the ninth transistor T9, the twelfth transistor T12 may also be turned off because the ninth transistor T9 is turned off. Therefore, the second scan signal SRO2 may not be output.

다만, 이전 프레임에서 제2 스테이지(2 stage)가 구동된 상태인 경우, 제4 커패시터(C4)에는 로우 레벨의 전압이 저장되어 있을 수 있다. 이러한 경우에는, 제11 트랜지스터(T11)는 제4 커패시터(C4)에 저장된 전압에 의해 턴-온될 수 있다. 제11 트랜지스터(T11)에 인가되는 제1 전압 신호(VGH)는 제2 출력 단자를 통해 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다. However, when the second stage is driven in the previous frame, a low level voltage may be stored in the fourth capacitor C4. In this case, the eleventh transistor T11 may be turned on by the voltage stored in the fourth capacitor C4. The first voltage signal VGH applied to the eleventh transistor T11 may be output through the second output terminal. That is, the second scan signal SRO2 may be the first voltage signal VGH and may have a high level voltage.

도 4 및 도 5b를 참조하면, 제2 구간(P2)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 로우 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 하이 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-오프되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-온될 수 있다.4 and 5B, in the second period P2, the start signal GVST may have a high level voltage, and the first clock signal GCLK1 may have a low level voltage. The clock signal GCLK2 may have a high level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned off and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned on.

Q 노드 및 Q1 노드는 제1 커패시터(C1)의 부트 스트랩에 의해 로우 레벨을 전압으로 유지될 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-온되고, 제7 트랜지스터(T7)에 인가되는 제1 클럭 신호(GCLK1)가 제1 스캔 신호(SRO1)로 출력될 수 있다. 이 때, 제1 스캔 신호(SRO1)는 로우 레벨의 전압을 가질 수 있다. The Q node and the Q1 node may be maintained at a low level by the bootstrap of the first capacitor C1. Accordingly, the fifth transistor T5 and the seventh transistor T7 are turned on, and the first clock signal GCLK1 applied to the seventh transistor T7 may be output as the first scan signal SRO1. have. In this case, the first scan signal SRO1 may have a low level voltage.

Qb 노드는 제2 커패시터(C2)에 저장된 전압에 의해 하이 레벨의 전압을 가질 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프 상태이므로, Qb 노드는 제2 커패시터(C2)의 영향을 받을 수 있다. The Qb node may have a high level voltage by the voltage stored in the second capacitor C2. Since the first transistor T1 and the fourth transistor T4 are turned off, the Qb node may be affected by the second capacitor C2.

제9 트랜지스터(T9)에 인가되는 Q 노드의 로우 레벨의 전압 신호는 Q2 노드로 전달될 수 있고, 제10 트랜지스터(T10)에 인가되는 Qb 노드의 하이 레벨의 전압 신호는 Qb2 노드로 전달될 수 있다. 제11 트랜지스터(T11)는 Qb2 노드에 인가된 하이 레벨의 전압 신호에 의해 턴-오프되고, 제12 트랜지스터(T12)는 Q2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-온될 수 있다. 따라서, 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.The low level voltage signal of the Q node applied to the ninth transistor T9 may be transferred to the Q2 node, and the high level voltage signal of the Qb node applied to the tenth transistor T10 may be transferred to the Qb2 node. have. The eleventh transistor T11 may be turned off by a high level voltage signal applied to the Qb2 node, and the twelfth transistor T12 may be turned on by a low level voltage signal applied to the Q2 node. Therefore, the second clock signal GCLK2 may be output through the second output terminal. That is, the second scan signal SRO2 may be the first voltage signal VGH and may have a high level voltage.

도 4 및 도 5c를 참조하면, 제3 구간(P3)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.4 and 5C, in the third period P3, the start signal GVST may have a high level voltage, the first clock signal GCLK1 may have a high level voltage, and a second The clock signal GCLK2 may have a low level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned on and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned off.

Q 노드 및 Q1 노드에는 제1 트랜지스터(T1)가 턴-온됨에 따라 하이 레벨의 전압을 가진 개시 신호(GVST)가 인가될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온됨에 따라, Qb 노드는 제1 전압 신호(VGL)의 영향으로 로우 레벨의 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)이 턴-온되고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다, 즉, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.As the first transistor T1 is turned on, a start signal GVST having a high level voltage may be applied to the Q node and the Q1 node. In addition, as the fourth transistor T4 is turned on, the Qb node may have a low level voltage under the influence of the first voltage signal VGL. Accordingly, the seventh transistor T7 may be turned on and the first voltage signal VGH may be output through the first output terminal. That is, the first scan signal SRO1 may be the first voltage signal VGH. May have a high level of voltage.

제9 트랜지스터(T9) 및 제10 트랜지스터(T10)가 턴-오프되고 Qb2 노드가 제4 트랜지스터(C4)에 의해 하이 레벨의 전압을 가지므로 제11 트랜지스터(T11)가 턴-오프될 수 있다. 이 때, Q2 노드는 제5 트랜지스터(C5)의 부트 스트랩에 의해 로우 레벨을 전압으로 유지될 수 있다. 따라서, 제12 트랜지스터(T12)는 턴-온될 수 있고, 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제2 클럭 신호(GCLK2)일 수 있고, 로우 레벨의 전압을 가질 수 있다.Since the ninth transistor T9 and the tenth transistor T10 are turned off and the Qb2 node has a high level voltage by the fourth transistor C4, the eleventh transistor T11 may be turned off. In this case, the Q2 node may maintain a low level as a voltage by the bootstrap of the fifth transistor C5. Therefore, the twelfth transistor T12 may be turned on and the second clock signal GCLK2 may be output through the second output terminal. That is, the second scan signal SRO2 may be the second clock signal GCLK2 and may have a low level voltage.

도 4 및 도 5d를 참조하면, 제4 구간(P4)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 로우 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 하이 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-오프되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-온될 수 있다.4 and 5D, in the fourth period P4, the start signal GVST may have a high level voltage, the first clock signal GCLK1 may have a low level voltage, and a second The clock signal GCLK2 may have a high level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned off and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned on.

Q 노드 및 Q1 노드는 제1 커패시터(C1)의 부트 스트랩에 의해 하이 레벨을 전압으로 유지될 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-오프될 수 있다. Qb 노드는 제2 커패시터(C2)에 저장된 전압에 의해 로우 레벨의 전압을 가질 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프 상태이므로, Qb 노드는 제2 커패시터(C2)의 영향을 받을 수 있다. Qb 노드에 의해 제어를 받는 제7 트랜지스터(T7)는 턴-온될 수 있고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 따라서, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.The Q node and the Q1 node may be maintained at a high level at a voltage by the bootstrap of the first capacitor C1. Accordingly, the fifth transistor T5 and the seventh transistor T7 may be turned off. The Qb node may have a low level voltage by the voltage stored in the second capacitor C2. Since the first transistor T1 and the fourth transistor T4 are turned off, the Qb node may be affected by the second capacitor C2. The seventh transistor T7 controlled by the Qb node may be turned on, and the first voltage signal VGH may be output through the first output terminal. Therefore, the first scan signal SRO1 may be the first voltage signal VGH and maintain a high level voltage.

제9 트랜지스터(T9)에 인가되는 Q 노드의 하이 레벨의 전압 신호는 Q2 노드로 전달될 수 있고, 제10 트랜지스터(T10)에 인가되는 Qb 노드의 로우 레벨의 전압 신호는 Qb2 노드로 전달될 수 있다. 제11 트랜지스터(T11)는 Qb2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-온되고, 제12 트랜지스터(T12)는 Q2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-오프될 수 있다. 따라서, 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.The high level voltage signal of the Q node applied to the ninth transistor T9 may be transferred to the Q2 node, and the low level voltage signal of the Qb node applied to the tenth transistor T10 may be transferred to the Qb2 node. have. The eleventh transistor T11 may be turned on by a low level voltage signal applied to the Qb2 node, and the twelfth transistor T12 may be turned off by a low level voltage signal applied to the Q2 node. Therefore, the first voltage signal VGH may be output through the second output terminal. That is, the second scan signal SRO2 may be the first voltage signal VGH and may have a high level voltage.

도 4 및 도 5e를 참조하면, 제5 구간(P5)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.4 and 5E, in a fifth period P5, the start signal GVST may have a high level voltage, the first clock signal GCLK1 may have a high level voltage, and a second The clock signal GCLK2 may have a low level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned on and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned off.

Q 노드 및 Q1 노드에는 제1 트랜지스터(T1)가 턴-온됨에 따라 하이 레벨의 전압을 가진 개시 신호(GVST)가 인가될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온됨에 따라, Qb 노드는 제1 전압 신호(VGL)의 영향으로 로우 레벨의 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)이 턴-온되고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다, 즉, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.As the first transistor T1 is turned on, a start signal GVST having a high level voltage may be applied to the Q node and the Q1 node. In addition, as the fourth transistor T4 is turned on, the Qb node may have a low level voltage under the influence of the first voltage signal VGL. Accordingly, the seventh transistor T7 may be turned on and the first voltage signal VGH may be output through the first output terminal. That is, the first scan signal SRO1 may be the first voltage signal VGH. May maintain a high level of voltage.

제9 트랜지스터(T9) 및 제10 트랜지스터(T10)가 턴-오프되고 Qb2 노드가 제4 트랜지스터(C4)에 의해 로우 레벨의 전압을 가지므로 제11 트랜지스터(T11)가 턴-온될 수 있다. 따라서, 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.Since the ninth transistor T9 and the tenth transistor T10 are turned off and the Qb2 node has a low level voltage by the fourth transistor C4, the eleventh transistor T11 may be turned on. Therefore, the first voltage signal VGH may be output through the second output terminal. That is, the second scan signal SRO2 may be the first voltage signal VGH and maintain a high level voltage.

본 발명의 실시예에 따르면, 제10 트랜지스터(T10)가 턴-오프된 상태에서도 제4 커패시터(C4)에 의해 Qb2 노드를 로우 레벨로 유지시킬 수 있고, 제11 트랜지스터(T11)가 제1 전압 신호(VGH)를 제2 출력 단자로 전달할 수 있다. 따라서, 제2 스캔 신호(SRO2)는 안정적인 하이 레벨의 전압 신호를 가질 수 있다.According to the exemplary embodiment of the present invention, even when the tenth transistor T10 is turned off, the fourth capacitor C4 may maintain the Qb2 node at a low level, and the eleventh transistor T11 may have a first voltage. The signal VGH may be transmitted to the second output terminal. Therefore, the second scan signal SRO2 may have a stable high level voltage signal.

도 6은 본 발명의 다른 실시예에 따른 스캔 구동부의 일 스테이지를 나타내는 회로도이다. 설명의 간략을 위해 도 3과 중복되는 내용의 기재는 생략한다. 구체적으로, 도 6의 제1 스테이지는 도 3의 제1 스테이지와 동일하므로, 도 6에서는 제2 스테이지에 대해서만 설명하도록 한다.6 is a circuit diagram illustrating one stage of a scan driver according to another exemplary embodiment of the present invention. For simplicity of description, descriptions overlapping with those of FIG. 3 will be omitted. Specifically, since the first stage of FIG. 6 is the same as the first stage of FIG. 3, only the second stage of FIG. 6 will be described.

도 6을 참조하면, 제2 스테이지(2 stage)는 제3 회로부(240), 제4 회로부(250) 및 제2 출력부(260)를 포함할 수 있다. 제3 회로부(240), 제4 회로부(250) 및 제2 출력부(260)를 트랜지스터는 PMOS 트랜지스터일 수 있으나, 이에 제한되지 않을 수 있다.Referring to FIG. 6, the second stage may include a third circuit unit 240, a fourth circuit unit 250, and a second output unit 260. The transistors of the third circuit unit 240, the fourth circuit unit 250, and the second output unit 260 may be PMOS transistors, but may not be limited thereto.

제3 회로부(240)는 제1 스테이지(1 stage)의 Q 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하여 제2 스테이지(2 stage)의 Q2 노드를 제어하는 제9 트랜지스터(T9)를 포함할 수 있다. 제1 스테이지(1 stage)의 Q 노드는 제9 트랜지스터(T9)로 제1 스캔 신호(SRO1)를 인가할 수 있다. 즉, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)의 제1 스캔 신호(SRO1)을 개시 신호로 사용할 수 있다.The third circuit unit 240 is connected to the Q node of the first stage (1 stage) and the ninth transistor T9 for controlling the Q2 node of the second stage (2 stage) in response to the first clock signal GCLK1. It may include. The Q node of the first stage may apply the first scan signal SRO1 to the ninth transistor T9. That is, the second stage may use the first scan signal SRO1 of the first stage as a start signal.

제9 트랜지스터(T9)의 출력단에는 제2 보조 트랜지스터(Tbv2)가 배치될 수 있다. 제2 보조 트랜지스터(Tbv2)는 제2 전압 신호(VGL)에 의해 제어되고, 제9 트랜지스터(T9)의 드레인-소스 간의 전압차를 감소시킬 수 있다. 즉, 제2 보조 트랜지스터(Tbv2)는 제9 트랜지스터(T9)를 보호하는 역할을 할 수 있다. 제2 보조 트랜지스터(Tbv2)은 제2 전압 신호(VGL)에 의해 항상 턴-온 상태를 유지할 수 있다.The second auxiliary transistor Tbv2 may be disposed at an output terminal of the ninth transistor T9. The second auxiliary transistor Tbv2 is controlled by the second voltage signal VGL and can reduce the voltage difference between the drain and the source of the ninth transistor T9. That is, the second auxiliary transistor Tbv2 may serve to protect the ninth transistor T9. The second auxiliary transistor Tbv2 can always be turned on by the second voltage signal VGL.

제4 회로부(250)는 제1 스테이지(1 stage)의 Qb 노드와 연결되고 제1 클럭 신호(GCLK1)에 응답하여 Qb2 노드를 제어하는 제10 트랜지스터(T10)를 포함할 수 있다. 제10 트랜지스터(T10)의 출력단은 Qb2 노드이다. 제10 트랜지스터(T10)는 제1 스테이지(1 stage)의 Qb 노드에 인가되는 신호를 개시 신호로 사용할 수 있다.The fourth circuit unit 250 may include a tenth transistor T10 connected to the Qb node of the first stage and controlling the Qb2 node in response to the first clock signal GCLK1. The output terminal of the tenth transistor T10 is a Qb2 node. The tenth transistor T10 may use a signal applied to the Qb node of the first stage as a start signal.

Qb2 노드와 제1 전압 신호(VGH)가 인가되는 제1 전압 신호단 사이에는 제4 커패시터(C4)가 배치될 수 있다. 제4 커패시터(C4)는 후술하는 제11 트랜지스터(T11)의 게이트단의 전압을 LOW로 충분히 유지시키는 역할을 할 수 있다. 즉, 제4 커패시터(C4)는 Qb2 노드와 연결되어 Qb2 노드의 부트 스트랩(Boot strap)을 유도할 수 있다.The fourth capacitor C4 may be disposed between the Qb2 node and the first voltage signal terminal to which the first voltage signal VGH is applied. The fourth capacitor C4 may serve to sufficiently maintain the voltage at the gate terminal of the eleventh transistor T11 described later to LOW. That is, the fourth capacitor C4 may be connected to the Qb2 node to induce a boot strap of the Qb2 node.

제2 출력부(260)는 제1 전압 신호(VGH) 및 제2 클럭 신호(GCLK2)가 인가되고 Q2 노드 및 Qb2 노드의 신호에 응답하여 제2 스캔 신호(SRO2)를 출력할 수 있다. 제2 출력부(260)는 제1 전압 신호(VGH)가 인가되고 Qb2 노드에 인가되는 신호에 응답하는 제11 트랜지스터(T11) 및 제2 클럭 신호(GCLK2)가 인가되고 Q2 노드에 인가되는 신호에 응답하는 제12 트랜지스터(T12)를 포함할 수 있다. 제11 트랜지스터(T11)의 출력단 및 제12 트랜지스터(T12)의 출력단은 제2 출력 단자이다. 제1 출력부(260)는 Q2 노드 및 Qb2 노드의 신호에 응답하여 제11 트랜지스터(T11)를 통해 전달된 제1 전압 신호(VGH) 또는 제12 트랜지스터(T12)를 통해 전달된 제2 클럭 신호(GCLK2) 중 하나인 제2 스캔 신호(SRO2)를 출력할 수 있다. 제11 트랜지스터(T11)가 턴-온 상태이고 제12 트랜지스터(T12)가 턴-오프 상태인 경우 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력되고, 제11 트랜지스터(T11)가 턴-오프 상태이고 제12 트랜지스터(T12)가 턴-온 상태인 경우 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다.The second output unit 260 may receive the first voltage signal VGH and the second clock signal GCLK2 and output the second scan signal SRO2 in response to the signals of the Q2 node and the Qb2 node. The second output unit 260 is a signal to which the first voltage signal VGH is applied and the second clock signal GCLK2 is applied to the Q2 node in response to the signal applied to the Qb2 node. It may include a twelfth transistor (T12) in response to. The output terminal of the eleventh transistor T11 and the output terminal of the twelfth transistor T12 are second output terminals. The first output unit 260 transmits the first voltage signal VGH transmitted through the eleventh transistor T11 or the second clock signal transmitted through the twelfth transistor T12 in response to the signals of the Q2 node and the Qb2 node. The second scan signal SRO2 which is one of the GCLK2 may be output. When the eleventh transistor T11 is turned on and the twelfth transistor T12 is turned off, the first voltage signal VGH is output through the second output terminal, and the eleventh transistor T11 is turned on. When the -off state and the twelfth transistor T12 are turned on, the second clock signal GCLK2 may be output through the second output terminal.

제2 출력 단자와 Q2 노드 사이에는 제3 보조 트랜지스터(Tbv3) 및 제5 커패시터(C5)가 배치될 수 있다. 제3 보조 트랜지스터(Tbv3)는 제2 전압 신호(VGL)에 의해 제어되므로 항상 턴-온 상태를 유지할 수 있다. 제3 보조 트랜지스터(Tbv3)는 항상 턴-온 상태를 유지하기 때문에 등가회로적으로 쇼트 상태인 것으로 간주될 수 있다. 제5 커패시터(C5)는 제12 트랜지스터(T12)의 게이트단의 전압을 LOW로 충분히 유지시키는 역할을 할 수 있다. 즉, 제5 커패시터(C5)는 Q2 노드와 연결되어 Q2 노드의 부트 스트랩(Boot strap)을 유도할 수 있다. 제3 보조 트랜지스터(Tbv3)는 제2 초기화 트랜지스터(Tref2)의 게이트단과 연결될 수 있다. 제2 초기화 트랜지스터(Tref2)는 표시 패널에 제공되는 전원전압(VDD)을 보상하기 위한 회로일 수 있다. 즉, 제2 초기화 트랜지스터(Tref2)는 스캔 구동부의 일 구성이 아닌 표시 패널에 제공되는 구성일 수 있다.The third auxiliary transistor Tbv3 and the fifth capacitor C5 may be disposed between the second output terminal and the Q2 node. Since the third auxiliary transistor Tbv3 is controlled by the second voltage signal VGL, the third auxiliary transistor Tbv3 may always be turned on. Since the third auxiliary transistor Tbv3 is always turned on, the third auxiliary transistor Tbv3 may be regarded as a short circuit in an equivalent circuit. The fifth capacitor C5 may serve to sufficiently maintain the voltage at the gate terminal of the twelfth transistor T12 at LOW. That is, the fifth capacitor C5 may be connected to the Q2 node to induce a boot strap of the Q2 node. The third auxiliary transistor Tbv3 may be connected to the gate terminal of the second initialization transistor Tref2. The second initialization transistor Tref2 may be a circuit for compensating the power supply voltage VDD provided to the display panel. That is, the second initialization transistor Tref2 may be a configuration provided in the display panel instead of one configuration of the scan driver.

본 발명의 실시예에 따르면, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)에 비해 간소화된 회로 구조를 가질 수 있다. 또한, 제2 스테이지(2 stage)는 제1 스테이지(1 stage)의 제1 스캔 신호(SRO1) 및 Qb 노드에 인가되는 신호를 개시 신호로 사용할 수 있고, 제1 스테이지(1 stage)의 제1 전압 신호(VGH)를 공유하는 구조를 가질 수 있다. 따라서, 게이트인패널 형태의 스캔 구동부가 차지하는 면적을 줄일 수 있다. According to an embodiment of the present invention, the second stage may have a simplified circuit structure compared to the first stage. In addition, the second stage may use a signal applied to the first scan signal SRO1 and the Qb node of the first stage as a start signal, and the first stage of the first stage. It may have a structure sharing the voltage signal (VGH). Accordingly, the area occupied by the scan driver of the gate-in panel type can be reduced.

또한, 본 발명의 실시예에 따르면, 제11 트랜지스터(T11)의 출력단이 제2 출력 단자와 직접 연결되는 구조를 가질 수 있다. 따라서, 제2 스테이지(2 stage)의 제2 스캔 신호(SRO2)는 제2 클럭 신호(GCLK2)와 제1 전압 신호(VGH)에 의해 직접 영향을 받을 수 있고, 노이즈없는 하이 레벨의 전압 신호가 제2 출력 단자로 전달될 수 있다.Further, according to the exemplary embodiment of the present invention, the output terminal of the eleventh transistor T11 may have a structure in which the output terminal is directly connected to the second output terminal. Accordingly, the second scan signal SRO2 of the second stage may be directly affected by the second clock signal GCLK2 and the first voltage signal VGH, and a high level voltage signal without noise may be affected. It may be delivered to the second output terminal.

도 7은 본 발명의 다른 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 타이밍도이고, 도 8a 내지 도 8e는 본 발명의 다른 실시예에 따른 스캔 구동부의 동작을 설명하기 위한 회로도들이다.7 is a timing diagram for describing an operation of a scan driver according to another exemplary embodiment of the present invention, and FIGS. 8A to 8E are circuit diagrams for describing an operation of a scan driver according to another exemplary embodiment of the present invention.

도 7 및 도 8a를 참조하면, 제1 스테이지(1 stage) 및 제2 스테이지(2 stage) 각각에는 제1 클럭 신호(GCLK1) 및 제2 클럭 신호(GCLK2)가 인가될 수 있고, 제1 스테이지(1 stage)에는 개시 신호(GVST)가 인가될 수 있다. 제1 클럭 신호(GCLK1)와 제2 클럭 신호(GCLK2)는 서로 반전 신호일 수 있다.Referring to FIGS. 7 and 8A, a first clock signal GCLK1 and a second clock signal GCLK2 may be applied to each of the first stage and the second stage, respectively. The start signal GVST may be applied to (1 stage). The first clock signal GCLK1 and the second clock signal GCLK2 may be inverted signals.

제1 구간(P1)에서는 이전 스테이지의 스캔 신호인 개시 신호(GVST)는 로우 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다. In the first period P1, the start signal GVST, which is the scan signal of the previous stage, may have a low level voltage, the first clock signal GCLK1 may have a high level voltage, and the second clock signal ( GCLK2 may have a low level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned on and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned off.

제1 트랜지스터(T1)로 인가되는 로우 레벨의 전압에 의해 Q1 노드의 전압은 로우 레벨을 가질 수 있다. 이에 따라, 제7 트랜지스터(T7)가 턴-온되고, 제7 트랜지스터(T7)에 인가되는 제1 클럭 신호(GCLK1)가 제1 스캔 신호(SRO1)로 출력될 수 있다. 이 때, 제1 스캔 신호(SRO1)는 하이 레벨의 전압을 가질 수 있다. 제4 트랜지스터(T4)에 인가되는 제2 전압 신호(VGL)에 의해 Qb 노드는 로우 레벨의 전압을 가질 수 있다. The voltage at the Q1 node may have a low level due to the low level voltage applied to the first transistor T1. Accordingly, the seventh transistor T7 may be turned on and the first clock signal GCLK1 applied to the seventh transistor T7 may be output as the first scan signal SRO1. In this case, the first scan signal SRO1 may have a high level voltage. The Qb node may have a low level voltage by the second voltage signal VGL applied to the fourth transistor T4.

이 때, 제11 트랜지스터(T11)는 제10 트랜지스터(T10)에 의해 제어되므로 제10 트랜지스터(T10)의 턴-오프에 의해 제11 트랜지스터(T11)도 턴-오프될 수 있다. 또한, 제12 트랜지스터(T12)는 제9 트랜지스터(T9)에 의해 제어되므로 제9 트랜지스터(T9)의 턴-오프에 의해 제12 트랜지스터(T12)는 턴-오프될 수 있다. In this case, since the eleventh transistor T11 is controlled by the tenth transistor T10, the eleventh transistor T11 may also be turned off by turning off the tenth transistor T10. In addition, since the twelfth transistor T12 is controlled by the ninth transistor T9, the twelfth transistor T12 may be turned off by turning off the ninth transistor T9.

도 7 및 도 8b를 참조하면, 제2 구간(P2)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 로우 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 하이 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-오프되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-온될 수 있다.7 and 8B, in the second period P2, the start signal GVST may have a high level voltage, and the first clock signal GCLK1 may have a low level voltage. The clock signal GCLK2 may have a high level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned off and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned on.

Q 노드 및 Q1 노드는 제1 커패시터(C1)의 부트 스트랩에 의해 로우 레벨을 전압으로 유지될 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-온되고, 제7 트랜지스터(T7)에 인가되는 제1 클럭 신호(GCLK1)가 제1 스캔 신호(SRO1)로 출력될 수 있다. 이 때, 제1 스캔 신호(SRO1)는 로우 레벨의 전압을 가질 수 있다. The Q node and the Q1 node may be maintained at a low level by the bootstrap of the first capacitor C1. Accordingly, the fifth transistor T5 and the seventh transistor T7 are turned on, and the first clock signal GCLK1 applied to the seventh transistor T7 may be output as the first scan signal SRO1. have. In this case, the first scan signal SRO1 may have a low level voltage.

Qb 노드는 제2 커패시터(C2)에 저장된 전압에 의해 하이 레벨의 전압을 가질 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프 상태이므로, Qb 노드는 제2 커패시터(C2)의 영향을 받을 수 있다. The Qb node may have a high level voltage by the voltage stored in the second capacitor C2. Since the first transistor T1 and the fourth transistor T4 are turned off, the Qb node may be affected by the second capacitor C2.

제9 트랜지스터(T9)에 인가되는 Q 노드의 로우 레벨의 전압 신호는 Q2 노드로 전달될 수 있고, 제10 트랜지스터(T10)에 인가되는 Qb 노드의 하이 레벨의 전압 신호는 Qb2 노드로 전달될 수 있다. 제11 트랜지스터(T11)는 Qb2 노드에 인가된 하이 레벨의 전압 신호에 의해 턴-오프되고, 제12 트랜지스터(T12)는 Q2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-온될 수 있다. 따라서, 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.The low level voltage signal of the Q node applied to the ninth transistor T9 may be transferred to the Q2 node, and the high level voltage signal of the Qb node applied to the tenth transistor T10 may be transferred to the Qb2 node. have. The eleventh transistor T11 may be turned off by a high level voltage signal applied to the Qb2 node, and the twelfth transistor T12 may be turned on by a low level voltage signal applied to the Q2 node. Therefore, the second clock signal GCLK2 may be output through the second output terminal. That is, the second scan signal SRO2 may be the first voltage signal VGH and may have a high level voltage.

도 7 및 도 8c를 참조하면, 제3 구간(P3)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.7 and 8C, in the third period P3, the start signal GVST may have a high level voltage, the first clock signal GCLK1 may have a high level voltage, and a second The clock signal GCLK2 may have a low level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned on and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned off.

Q 노드 및 Q1 노드에는 제1 트랜지스터(T1)가 턴-온됨에 따라 하이 레벨의 전압을 가진 개시 신호(GVST)가 인가될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온됨에 따라, Qb 노드는 제1 전압 신호(VGL)의 영향으로 로우 레벨의 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)이 턴-온되고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다, 즉, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.As the first transistor T1 is turned on, a start signal GVST having a high level voltage may be applied to the Q node and the Q1 node. In addition, as the fourth transistor T4 is turned on, the Qb node may have a low level voltage under the influence of the first voltage signal VGL. Accordingly, the seventh transistor T7 may be turned on and the first voltage signal VGH may be output through the first output terminal. That is, the first scan signal SRO1 may be the first voltage signal VGH. May have a high level of voltage.

제9 트랜지스터(T9) 및 제10 트랜지스터(T10)가 턴-오프되고, 제10 트랜지스터(T10)의 턴-오프에 의해 제11 트랜지스터(T11)은 턴-오프될 수 있다. 이 때, Q2 노드는 제5 트랜지스터(C5)의 부트 스트랩에 의해 로우 레벨을 전압으로 유지될 수 있다. 따라서, 제12 트랜지스터(T12)는 턴-온될 수 있고, 제2 출력 단자를 통해 제2 클럭 신호(GCLK2)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제2 클럭 신호(GCLK2)일 수 있고, 로우 레벨의 전압을 가질 수 있다.The ninth transistor T9 and the tenth transistor T10 may be turned off, and the eleventh transistor T11 may be turned off by turning off the tenth transistor T10. In this case, the Q2 node may maintain a low level as a voltage by the bootstrap of the fifth transistor C5. Therefore, the twelfth transistor T12 may be turned on and the second clock signal GCLK2 may be output through the second output terminal. That is, the second scan signal SRO2 may be the second clock signal GCLK2 and may have a low level voltage.

도 7 및 도 8d를 참조하면, 제4 구간(P4)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 로우 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 하이 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-오프되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-온될 수 있다.7 and 8D, in the fourth period P4, the start signal GVST may have a high level voltage, the first clock signal GCLK1 may have a low level voltage, and a second The clock signal GCLK2 may have a high level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned off and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned on.

Q 노드 및 Q1 노드는 제1 커패시터(C1)의 부트 스트랩에 의해 하이 레벨을 전압으로 유지될 수 있다. 이에 따라, 제5 트랜지스터(T5) 및 제7 트랜지스터(T7)는 턴-오프될 수 있다. Qb 노드는 제2 커패시터(C2)에 저장된 전압에 의해 로우 레벨의 전압을 가질 수 있다. 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)가 턴-오프 상태이므로, Qb 노드는 제2 커패시터(C2)의 영향을 받을 수 있다. Qb 노드에 의해 제어를 받는 제7 트랜지스터(T7)는 턴-온될 수 있고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 따라서, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.The Q node and the Q1 node may be maintained at a high level at a voltage by the bootstrap of the first capacitor C1. Accordingly, the fifth transistor T5 and the seventh transistor T7 may be turned off. The Qb node may have a low level voltage by the voltage stored in the second capacitor C2. Since the first transistor T1 and the fourth transistor T4 are turned off, the Qb node may be affected by the second capacitor C2. The seventh transistor T7 controlled by the Qb node may be turned on, and the first voltage signal VGH may be output through the first output terminal. Therefore, the first scan signal SRO1 may be the first voltage signal VGH and maintain a high level voltage.

제9 트랜지스터(T9)에 인가되는 Q 노드의 하이 레벨의 전압 신호는 Q2 노드로 전달될 수 있고, 제10 트랜지스터(T10)에 인가되는 Qb 노드의 로우 레벨의 전압 신호는 Qb2 노드로 전달될 수 있다. 제11 트랜지스터(T11)는 Qb2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-온되고, 제12 트랜지스터(T12)는 Q2 노드에 인가된 로우 레벨의 전압 신호에 의해 턴-오프될 수 있다. 따라서, 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 가질 수 있다.The high level voltage signal of the Q node applied to the ninth transistor T9 may be transferred to the Q2 node, and the low level voltage signal of the Qb node applied to the tenth transistor T10 may be transferred to the Qb2 node. have. The eleventh transistor T11 may be turned on by a low level voltage signal applied to the Qb2 node, and the twelfth transistor T12 may be turned off by a low level voltage signal applied to the Q2 node. Therefore, the first voltage signal VGH may be output through the second output terminal. That is, the second scan signal SRO2 may be the first voltage signal VGH and may have a high level voltage.

도 7 및 도 8e를 참조하면, 제5 구간(P5)에서는 개시 신호(GVST)는 하이 레벨의 전압을 가질 수 있고, 제1 클럭 신호(GCLK1)는 하이 레벨의 전압을 가질 수 있고, 제2 클럭 신호(GCLK2)는 로우 레벨을 전압을 가질 수 있다. 제2 클럭 신호(GCLK2)에 의해 제어되는 제1 트랜지스터(T1) 및 제4 트랜지스터(T4)은 턴-온되고, 제1 클럭 신호(GCLK1)에 의해 제어되는 제2 트랜지스터(T2), 제9 트랜지스터(T9) 및 제10 트랜지스터(T10)는 턴-오프될 수 있다.7 and 8E, in the fifth period P5, the start signal GVST may have a high level voltage, the first clock signal GCLK1 may have a high level voltage, and a second The clock signal GCLK2 may have a low level voltage. The first transistor T1 and the fourth transistor T4 controlled by the second clock signal GCLK2 are turned on and the second transistor T2 and ninth controlled by the first clock signal GCLK1. The transistor T9 and the tenth transistor T10 may be turned off.

Q 노드 및 Q1 노드에는 제1 트랜지스터(T1)가 턴-온됨에 따라 하이 레벨의 전압을 가진 개시 신호(GVST)가 인가될 수 있다. 또한, 제4 트랜지스터(T4)가 턴-온됨에 따라, Qb 노드는 제1 전압 신호(VGL)의 영향으로 로우 레벨의 전압을 가질 수 있다. 따라서, 제7 트랜지스터(T7)이 턴-온되고, 제1 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다, 즉, 제1 스캔 신호(SRO1)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.As the first transistor T1 is turned on, a start signal GVST having a high level voltage may be applied to the Q node and the Q1 node. In addition, as the fourth transistor T4 is turned on, the Qb node may have a low level voltage under the influence of the first voltage signal VGL. Accordingly, the seventh transistor T7 may be turned on and the first voltage signal VGH may be output through the first output terminal. That is, the first scan signal SRO1 may be the first voltage signal VGH. May maintain a high level of voltage.

제9 트랜지스터(T9) 및 제10 트랜지스터(T10)가 턴-오프되고 Qb2 노드가 제4 커패시터(C4)에 의해 로우 레벨의 전압으로 유지되므로 제11 트랜지스터(T11)가 턴-온될 수 있다. 따라서, 제2 출력 단자를 통해 제1 전압 신호(VGH)가 출력될 수 있다. 즉, 제2 스캔 신호(SRO2)는 제1 전압 신호(VGH)일 수 있고, 하이 레벨의 전압을 유지할 수 있다.Since the ninth transistor T9 and the tenth transistor T10 are turned off and the Qb2 node is maintained at a low level voltage by the fourth capacitor C4, the eleventh transistor T11 may be turned on. Therefore, the first voltage signal VGH may be output through the second output terminal. That is, the second scan signal SRO2 may be the first voltage signal VGH and maintain a high level voltage.

본 발명의 실시예에 따르면, 제10 트랜지스터(T10)가 턴-오프된 상태에서도 제4 커패시터(C4)에 의해 Qb2 노드를 로우 레벨로 유지시킬 수 있고, 제11 트랜지스터(T11)가 제1 전압 신호(VGH)를 제2 출력 단자로 전달할 수 있다. 따라서, 제2 스캔 신호(SRO2)는 안정적인 하이 레벨의 전압 신호를 가질 수 있다.According to the exemplary embodiment of the present invention, even when the tenth transistor T10 is turned off, the fourth capacitor C4 may maintain the Qb2 node at a low level, and the eleventh transistor T11 may have a first voltage. The signal VGH may be transmitted to the second output terminal. Therefore, the second scan signal SRO2 may have a stable high level voltage signal.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although the embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. You will understand that. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

Claims (20)

영상을 표시하는 표시패널; 및
상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고,
상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고,
상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고,
상기 제2 스테이지는:
상기 제1 스테이지의 Q 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Q2 노드를 제어하는 제1 회로부; 및
상기 제1 스테이지의 Qb 노드와 연결되고 상기 제1 클럭 신호에 응답하여 Qb2 노드를 제어하는 제2 회로부;
상기 제1 전압 신호 및 상기 제2 클럭 신호가 인가되고 상기 Q2 노드 및 상기 Qb2 노드의 신호에 응답하여 제2 스캔 신호를 출력하는 제1 출력부를 포함하는,
스캔 구동부를 포함하는 표시장치.A display panel displaying an image; And
A scan driver positioned on one side of the display panel to output a scan signal;
The scan driver includes a plurality of stages, each of the stages including a first stage and a second stage,
The first stage outputs a first scan signal in response to a signal applied to a Q node and a Qb node,
The second stage is:
A first circuit unit connected to a Q node of the first stage and controlling a Q2 node in response to the first clock signal; And
A second circuit unit connected to a Qb node of the first stage and controlling a Qb2 node in response to the first clock signal;
And a first output unit to which the first voltage signal and the second clock signal are applied and output a second scan signal in response to the signals of the Q2 node and the Qb2 node.
A display device including a scan driver. 제1 항에 있어서,
상기 제1 스테이지는:
개시 신호 및 제1 전압 신호가 인가되고 상기 제1 클럭 신호 및 상기 제2 클럭 신호에 응답하여 Q1 노드를 제어하는 제3 회로부;
상기 Q1 노드에 인가되는 신호, 상기 제2 클럭 신호 및 상기 제2 전압 신호에 응답하여 상기 Qb 노드 및 상기 Q 노드를 제어하는 제4 회로부; 및
상기 제1 클럭 신호 또는 상기 제1 전압 신호가 인가되고 상기 Q 노드 및 상기 Qb 노드에 인가되는 신호들에 응답하여 상기 제1 스캔 신호를 출력하는 제2 출력부를 포함하는,
스캔 구동부를 포함하는 표시장치.According to claim 1,
The first stage is:
A third circuit unit to which a start signal and a first voltage signal are applied and control a Q1 node in response to the first clock signal and the second clock signal;
A fourth circuit part controlling the Qb node and the Q node in response to a signal applied to the Q1 node, the second clock signal, and the second voltage signal; And
And a second output unit to which the first clock signal or the first voltage signal is applied and output the first scan signal in response to signals applied to the Q node and the Qb node.
A display device including a scan driver. 제2 항에 있어서,
상기 제3 회로부는:
상기 개시 신호가 인가되고 상기 제2 클럭 신호에 응답하여 상기 Q1 노드를 제어하는 제1 트랜지스터;
상기 제1 트랜지스터의 출력단인 상기 Q1 노드와 연결되고 상기 제1 클럭 신호에 응답하는 제2 트랜지스터; 및
상기 제2 트랜지스터의 출력단과 연결되고 상기 Qb 노드에 인가되는 신호에 의해 응답하는 제3 트랜지스터를 포함하는,
스캔 구동부를 포함하는 표시장치.The method of claim 2,
The third circuit portion:
A first transistor to which the start signal is applied and controls the Q1 node in response to the second clock signal;
A second transistor connected to the Q1 node which is an output terminal of the first transistor and responsive to the first clock signal; And
And a third transistor connected to an output terminal of the second transistor and responding to a signal applied to the Qb node.
A display device including a scan driver. 제2 항에 있어서,
상기 제4 회로부는:
상기 제2 전압 신호가 인가되고 상기 제2 클럭 신호에 응답하여 상기 Qb 노드를 제어하는 제4 트랜지스터;
상기 제2 클럭 신호가 인가되고 상기 Q1 노드에 인가되는 신호에 응답하여 상기 Qb 노드를 제어하는 제5 트랜지스터; 및
상기 Q1 노드와 연결되고 상기 제2 전압 신호에 응답하여 상기 Q 노드를 제어하는 제6 트랜지스터를 포함하는,
스캔 구동부를 포함하는 표시장치.The method of claim 2,
The fourth circuit portion:
A fourth transistor to which the second voltage signal is applied and controls the Qb node in response to the second clock signal;
A fifth transistor configured to control the Qb node in response to the signal applied to the second clock signal and applied to the Q1 node; And
A sixth transistor coupled to the Q1 node and controlling the Q node in response to the second voltage signal;
A display device including a scan driver. 제2 항에 있어서,
상기 제2 출력부는:
상기 제1 클럭 신호가 인가되고 상기 Q 노드에 인가되는 신호에 응답하여 상기 제1 클럭 신호를 제1 출력 단자로 출력하는 제7 트랜지스터; 및
상기 제1 출력 단자 및 상기 제1 전압 신호와 연결되고 상기 Qb 노드에 응답하여 상기 제1 전압 신호를 상기 제1 출력 단자로 출력하는 제8 트랜지스터를 포함하는,
스캔 구동부를 포함하는 표시장치.The method of claim 2,
The second output unit:
A seventh transistor to which the first clock signal is applied and outputs the first clock signal to a first output terminal in response to a signal applied to the Q node; And
An eighth transistor connected to the first output terminal and the first voltage signal and outputting the first voltage signal to the first output terminal in response to the Qb node;
A display device including a scan driver. 제5 항에 있어서,
상기 제2 출력부는 상기 제1 출력 단자를 통해 상기 제1 스캔 신호를 출력하고,
상기 제1 스캔 신호는 상기 제1 클럭 신호 또는 상기 제1 전압 신호 중 어느 하나인,
스캔 구동부를 포함하는 표시장치.The method of claim 5,
The second output unit outputs the first scan signal through the first output terminal,
The first scan signal is any one of the first clock signal or the first voltage signal,
A display device including a scan driver. 제1 항에 있어서,
상기 제1 전압 신호가 인가되는 제1 전압 신호단과 상기 Qb 노드를 연결하는 제1 커패시터를 더 포함하는,
스캔 구동부를 포함하는 표시장치.According to claim 1,
Further comprising a first capacitor connecting the first voltage signal terminal to which the first voltage signal is applied and the Qb node,
A display device including a scan driver. 제1 항에 있어서,
상기 Q2 노드와 상기 제1 출력부의 게이트 단자 사이에 제1 보조 트랜지스터를 더 포함하고,
상기 제1 보조 트랜지스터는 상기 제2 전압 신호에 응답하여 상기 제1 출력부의 게이트 단자를 제어하고 상기 제1 회로부를 구성하는 제9 트랜지스터의 드레인-소스 간의 전압차를 감소시키는,
스캔 구동부를 포함하는 표시장치.According to claim 1,
And a first auxiliary transistor between the Q2 node and the gate terminal of the first output unit.
The first auxiliary transistor controls a gate terminal of the first output part in response to the second voltage signal and reduces a voltage difference between a drain and a source of a ninth transistor constituting the first circuit part;
A display device including a scan driver. 제1 항에 있어서,
상기 제2 회로부는 상기 Qb 노드에 인가되는 신호를 상기 제2 스테이지의 개시 신호로 사용하는 제10 트랜지스터를 포함하는,
스캔 구동부를 포함하는 표시장치.According to claim 1,
The second circuit unit includes a tenth transistor using a signal applied to the Qb node as a start signal of the second stage,
A display device including a scan driver. 제1 항에 있어서,
상기 제1 출력부는:
상기 제1 전압 신호가 인가되고 상기 Qb2 노드에 인가되는 신호에 응답하여 상기 Q2 노드를 제어하는 제11 트랜지스터; 및
상기 제2 클럭 신호가 인가되고 상기 Q2 노드에 인가되는 신호에 응답하는 제12 트랜지스터를 포함하는,
스캔 구동부를 포함하는 표시장치.According to claim 1,
The first output unit:
An eleventh transistor configured to control the Q2 node in response to the first voltage signal applied to the Qb2 node; And
A twelfth transistor, to which the second clock signal is applied and responsive to a signal applied to the Q2 node;
A display device including a scan driver. 제10 항에 있어서,
상기 제11 트랜지스터의 출력단은 제2 출력 단자이고,
상기 제2 출력 단자와 상기 제11 트랜지스터 사이에 배치되는 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터 및 상기 제2 출력 단자 사이에 배치되는 제2 커패시터를 더 포함하고,
상기 제2 보조 트랜지스터는 온 상태를 유지하며,
상기 제1 출력부는 상기 제2 출력 단자를 통해 상기 제1 전압 신호 또는 상기 제2 클럭 신호 중 하나를 출력하는,
스캔 구동부를 포함하는 표시장치.The method of claim 10,
The output terminal of the eleventh transistor is a second output terminal,
A second auxiliary transistor disposed between the second output terminal and the eleventh transistor, and a second capacitor disposed between the second auxiliary transistor and the second output terminal;
The second auxiliary transistor is kept on,
The first output unit outputs one of the first voltage signal or the second clock signal through the second output terminal,
A display device including a scan driver. 제1 항에 있어서,
상기 제1 출력부는:
상기 제1 전압 신호가 인가되고 상기 Qb2 노드에 인가되는 신호에 응답하여 제2 출력 단자와 연결되는 제11 트랜지스터; 및
상기 제2 클럭 신호가 인가되고 상기 Q2 노드에 인가되는 신호에 응답하여 상기 제2 출력 단자와 연결되는 제12 트랜지스터를 포함하고,
상기 제11 트랜지스터의 출력단과 상기 제12 트랜지스터의 출력단이 제2 출력 단자인,
스캔 구동부를 포함하는 표시장치.According to claim 1,
The first output unit:
An eleventh transistor to which the first voltage signal is applied and connected to a second output terminal in response to a signal applied to the Qb2 node; And
A twelfth transistor to which the second clock signal is applied and connected to the second output terminal in response to a signal applied to the Q2 node;
The output terminal of the eleventh transistor and the output terminal of the twelfth transistor are second output terminals;
A display device including a scan driver. 제11 항에 있어서,
상기 제1 출력부는 상기 제2 출력 단자를 통해 상기 제1 전압 신호 또는 상기 제2 클럭 신호 중 하나를 출력하는,
스캔 구동부를 포함하는 표시장치.The method of claim 11, wherein
The first output unit outputs one of the first voltage signal or the second clock signal through the second output terminal,
A display device including a scan driver. 제13 항에 있어서,
상기 제2 출력 단자와 상기 Q2 노드 사이에 배치되는 제2 보조 트랜지스터 및 상기 제2 보조 트랜지스터 및 상기 제2 출력 단자 사이에 배치되는 제2 커패시터를 더 포함하는,
스캔 구동부를 포함하는 표시장치.The method of claim 13,
Further comprising a second auxiliary transistor disposed between the second output terminal and the Q2 node and a second capacitor disposed between the second auxiliary transistor and the second output terminal;
A display device including a scan driver. 영상을 표시하는 표시패널; 및
상기 표시패널의 일측에 위치하여 스캔 신호를 출력하는 스캔 구동부를 포함하고,
상기 스캔 구동부는 복수의 스테이지들을 포함하고, 상기 스테이지들 각각은 제1 스테이지 및 제2 스테이지를 포함하고,
상기 제1 스테이지는 Q 노드 및 Qb 노드에 인가되는 신호에 응답하여 제1 스캔 신호를 출력하고,
상기 제2 스테이지는 상기 Q 노드 및 상기 Qb 노드와 연결되어 상기 Q 노드 및 상기 Qb 노드에 인가되는 신호를 개시 신호로 사용하고, 상기 제2 스테이지의 Q2 노드 및 Qb2 노드에 인가되는 신호에 응답하여 제2 스캔 신호를 출력하고,
상기 제2 스캔 신호는 다음 스테이지의 개시 신호로 사용되는,
스캔 구동부를 포함하는 표시장치.A display panel displaying an image; And
A scan driver positioned on one side of the display panel to output a scan signal;
The scan driver includes a plurality of stages, each of the stages including a first stage and a second stage,
The first stage outputs a first scan signal in response to a signal applied to a Q node and a Qb node,
The second stage is connected to the Q node and the Qb node to use a signal applied to the Q node and the Qb node as a start signal, and in response to a signal applied to the Q2 node and the Qb2 node of the second stage. Output a second scan signal,
The second scan signal is used as the start signal of the next stage,
A display device including a scan driver. 제15 항에 있어서,
상기 제2 스테이지는:
상기 Q 노드와 연결되어 상기 Q2 노드를 제어하는 제1 회로부;
상기 Qb 노드와 연결되어 상기 Qb2 노드를 제어하는 제2 회로부; 및
상기 Qb2 노드 및 상기 Q2 노드에 인가되는 신호에 응답하여 상기 제2 스캔 신호를 출력하는 제1 출력부를 포함하고,
상기 제1 회로부 및 상기 제2 회로부는 제1 클럭 신호에 응답하는,
스캔 구동부를 포함하는 표시장치.The method of claim 15,
The second stage is:
A first circuit unit connected to the Q node to control the Q2 node;
A second circuit unit connected to the Qb node to control the Qb2 node; And
A first output unit configured to output the second scan signal in response to the signal applied to the Qb2 node and the Q2 node,
Wherein the first circuit portion and the second circuit portion are responsive to a first clock signal,
A display device including a scan driver. 제16 항에 있어서,
상기 제1 출력부는:
상기 Qb2 노드에 인가되는 신호에 응답하고 제1 전압 신호를 인가받는 제1 트랜지스터; 및
상기 Q2 노드에 인가되는 신호에 응답하고 상기 제1 클럭 신호를 인가받는 제2 트랜지스터를 포함하고,
상기 제1 출력부는 상기 제1 전압 신호 또는 상기 제1 클럭 신호 중 하나를 상기 제1 스캔 신호로 출력하는,
스캔 구동부를 포함하는 표시장치.The method of claim 16,
The first output unit:
A first transistor in response to a signal applied to the Qb2 node and receiving a first voltage signal; And
A second transistor in response to a signal applied to the Q2 node and receiving the first clock signal;
The first output unit outputs one of the first voltage signal or the first clock signal as the first scan signal.
A display device including a scan driver. 제17 항에 있어서,
상기 Qb2 노드에 인가되는 전압을 안정화시키는 제1 커패시터를 더 포함하고,
상기 제1 커패시터는 상기 Qb2 노드와 상기 제1 트랜지스터의 입력단을 연결하고,
상기 제1 트랜지스터의 입력단은 상기 제1 전압 신호가 상기 제1 트랜지스터에 인가되는 지점을 의미하는,
스캔 구동부를 포함하는 표시장치.The method of claim 17,
Further comprising a first capacitor for stabilizing the voltage applied to the Qb2 node,
The first capacitor connects the Qb2 node and an input terminal of the first transistor,
An input terminal of the first transistor means a point where the first voltage signal is applied to the first transistor,
A display device including a scan driver. 제17 항에 있어서,
상기 제1 트랜지스터는 상기 Q2 노드를 제어하고,
상기 제2 트랜지스터의 출력단과 상기 Q2 노드 사이에는 상기 Q2 노드의 부트 스트랩을 유도하는 제2 커패시터가 배치되는,
스캔 구동부를 포함하는 표시장치.The method of claim 17,
The first transistor controls the Q2 node,
A second capacitor is disposed between the output terminal of the second transistor and the Q2 node to induce a bootstrap of the Q2 node.
A display device including a scan driver. 제17 항에 있어서,
상기 제1 트랜지스터의 출력단은 상기 제2 트랜지스터의 출력단과 연결되고,
상기 제1 트랜지스터의 출력단과 상기 제2 트랜지스터의 출력단은 상기 제2 스캔 신호를 출력하는 출력 단자인,
스캔 구동부를 포함하는 표시장치.


The method of claim 17,
An output terminal of the first transistor is connected to an output terminal of the second transistor,
The output terminal of the first transistor and the output terminal of the second transistor are output terminals for outputting the second scan signal,
A display device including a scan driver.


KR1020180062988A 2018-05-31 2018-05-31 Display device comprising scan driver KR102619099B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180062988A KR102619099B1 (en) 2018-05-31 2018-05-31 Display device comprising scan driver

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180062988A KR102619099B1 (en) 2018-05-31 2018-05-31 Display device comprising scan driver

Publications (2)

Publication Number Publication Date
KR20190136816A true KR20190136816A (en) 2019-12-10
KR102619099B1 KR102619099B1 (en) 2023-12-27

Family

ID=69002972

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180062988A KR102619099B1 (en) 2018-05-31 2018-05-31 Display device comprising scan driver

Country Status (1)

Country Link
KR (1) KR102619099B1 (en)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070083361A (en) * 2006-02-21 2007-08-24 삼성전자주식회사 Display device and driving method of the same
KR20140025149A (en) * 2012-08-21 2014-03-04 삼성디스플레이 주식회사 Emission driver and organic light emitting display deivce including the same
KR20150059604A (en) * 2013-11-21 2015-06-01 엘지디스플레이 주식회사 Organic Light Emitting Diode Display
KR20160017290A (en) * 2014-08-04 2016-02-16 삼성디스플레이 주식회사 Light emission control driver and display device having the same
KR20170047631A (en) * 2015-10-23 2017-05-08 엘지디스플레이 주식회사 Scan Driver, Display Device and Driving Method of Display Device
KR101761414B1 (en) * 2010-11-24 2017-07-26 엘지디스플레이 주식회사 Gate shift register and display device using the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070083361A (en) * 2006-02-21 2007-08-24 삼성전자주식회사 Display device and driving method of the same
KR101761414B1 (en) * 2010-11-24 2017-07-26 엘지디스플레이 주식회사 Gate shift register and display device using the same
KR20140025149A (en) * 2012-08-21 2014-03-04 삼성디스플레이 주식회사 Emission driver and organic light emitting display deivce including the same
KR20150059604A (en) * 2013-11-21 2015-06-01 엘지디스플레이 주식회사 Organic Light Emitting Diode Display
KR20160017290A (en) * 2014-08-04 2016-02-16 삼성디스플레이 주식회사 Light emission control driver and display device having the same
KR20170047631A (en) * 2015-10-23 2017-05-08 엘지디스플레이 주식회사 Scan Driver, Display Device and Driving Method of Display Device

Also Published As

Publication number Publication date
KR102619099B1 (en) 2023-12-27

Similar Documents

Publication Publication Date Title
US11361728B2 (en) Gate driving circuit and display apparatus having the same
KR102505897B1 (en) OLED Display Panel
US10692437B2 (en) GOA circuitry unit, GOA circuit and display panel
KR102315888B1 (en) Gate circuit and display device using the same
EP3499495A1 (en) Goa circuit
US11132953B2 (en) Display device
US10657877B2 (en) Driving circuit, driving method and display device
US9792845B2 (en) Scan driving circuit
WO2016155206A1 (en) Pixel circuit and drive method therefor, array substrate and display device
US20150084842A1 (en) Pixel circuit, driving method for the same, and display device
JP2004295126A (en) Shift register and display device having the same
KR20060053199A (en) Driver circuit of display device
KR102612946B1 (en) Gate driver and display panel having the same
US20060103619A1 (en) Driving unit and display apparatus having the same
US9536467B2 (en) Display device
KR20010094921A (en) Flat panel display device having scan line driving circuit, and driving method thereof
US20190147820A1 (en) Scanning line drive circuit and display device including the same
CN112527149A (en) GIP circuit for improving display stability and driving method
US11119377B2 (en) LCD panel and EOA module thereof
KR20180138473A (en) Gate driving circuit and display dedvice using the same
KR20180095774A (en) Gate driving circuit and display dedvice using the same
KR102619099B1 (en) Display device comprising scan driver
KR102656478B1 (en) Gate driver, display device and driving method using the same
US10304406B2 (en) Display apparatus with reduced flash noise, and a method of driving the display apparatus
KR102467881B1 (en) OLED display Panel

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant