KR20080088736A - The shift resistor and the image display device using the same - Google Patents

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Abstract

A shift resistor and an image display using the same are provided to prevent a gate output signal from being simultaneously inputted together with a data signal of the next pixel by reducing poling time of the gate output signal, thereby improving image quality of the image display. Plural stages(ST1~STn+1) are connected to a power line to which different first and second power voltages are supplied, and connected to at least one clock signal input line where first to third logic state phases are sequentially shifted. The plural stages output sequential shift signals and is reset by an output signal of the next stage. A phase of the third logic state includes a voltage lower than the first logic state in a masking time section between block signals.

Description

쉬프트 레지스터 및 이를 이용한 화상 표시장치{THE SHIFT RESISTOR AND THE IMAGE DISPLAY DEVICE USING THE SAME}SHIFT RESISTOR AND THE IMAGE DISPLAY DEVICE USING THE SAME}

도 1은 본 발명의 제 1 실시 예에 따른 게이트 구동회로를 나타낸 도면.1 is a view showing a gate driving circuit according to a first embodiment of the present invention.

도 2는 본 발명의 제 1 실시 예에 따른 쉬프트 레지스터에 제 i 스테이지(STi)를 나타낸 회로도.FIG. 2 is a circuit diagram illustrating an i th stage STi in a shift register according to a first embodiment of the present invention; FIG.

도 3은 본 발명의 제 1 실시 예에 따른 쉬프트 레지스터에 공급되는 구동 파형도이다.3 is a driving waveform diagram supplied to a shift register according to a first embodiment of the present invention.

도 4는 본 발명의 실시 예에 따른 출력파형을 나타낸 도면. 4 is a view showing an output waveform according to an embodiment of the present invention.

도 5는 본 발명의 제 2 실시 예에 따른 게이트 구동회로를 나타낸 도면.5 is a view illustrating a gate driving circuit according to a second embodiment of the present invention.

도 6은 본 발명의 쉬프트 레지스터를 이용한 화상 표시장치를 나타낸 도면.Fig. 6 is a diagram showing an image display device using the shift register of the present invention.

< 도면의 주요 부분에 대한 부호설명 ><Explanation of Signs of Major Parts of Drawings>

100 : 표시패널 102 : 데이터 구동회로100: display panel 102: data driving circuit

104 : 게이트 구동회로 106 : 타이밍 컨트롤러104: gate driving circuit 106: timing controller

본 발명은 화상 표시장치에 관한 것으로, 특히 쉬프트 레지스터로부터 출력 되는 출력신호의 폴링 타임의 특성을 개선하여 화질을 향상시킬 수 있는 쉬프트 레지스터 및 이를 이용한 화상 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display device, and more particularly, to a shift register and an image display device using the same, which improve image quality by improving the characteristics of the polling time of an output signal output from the shift register.

최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 대두되고 있다. 이러한 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 발광 표시장치(Light Emitting Device)등이 있다.Recently, various flat panel display devices that can reduce weight and volume, which are disadvantages of cathode ray tubes, have emerged. Such flat panel displays include liquid crystal displays, field emission displays, plasma display panels, and light emitting devices.

이중 액정 표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 화상 표시장치는 액정셀을 가지는 표시패널과, 표시패널에 광을 조사하는 백 라이트 유닛 및 액정셀을 구동하기 위한 구동회로를 포함하여 구성된다.The dual liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal using an electric field. To this end, the image display device includes a display panel having a liquid crystal cell, a backlight unit for irradiating light to the display panel, and a driving circuit for driving the liquid crystal cell.

여기서, 구동회로는 표시패널의 각 데이터 라인에 데이터 신호를 입력하는 데이터 구동회로와 표시패널의 각 게이트 라인의 게이트 온 전압를 인가하는 게이트 구동회로를 포함한다.The driving circuit includes a data driving circuit for inputting a data signal to each data line of the display panel and a gate driving circuit for applying a gate-on voltage of each gate line of the display panel.

데이터 구동회로는 쉬프트 레지스터와 래치를 포함하며, 데이터 쉬프트 클럭에 응답하여 데이터 비트를 쉬프트 시키며 데이터 출력 인에이블 신호에 응답하여 1라인분의 데이터를 데이터 라인들에 동시에 공급한다.The data driving circuit includes a shift register and a latch, shifts data bits in response to the data shift clock, and simultaneously supplies one line of data to the data lines in response to the data output enable signal.

게이트 구동회로는 각 게이트 라인들을 구동하기 위한 다수의 스테이지를 포함한 쉬프트 레지스터로 구성되어 게이트 스타트 펄스에 응답하여 게이트 라인들을 순차 구동한다.The gate driving circuit includes a shift register including a plurality of stages for driving each gate line to sequentially drive the gate lines in response to the gate start pulse.

이때, 쉬프트 레지스터는 게이트 구동신호를 출력하는 다수의 스테이지와, 순차 출력발생을 위한 다수의 클럭신호 및 구동신호로 구성된다. In this case, the shift register includes a plurality of stages for outputting a gate driving signal, and a plurality of clock signals and driving signals for sequentially generating output.

그러나, 표시패널이 대형화될수록 게이트 라인의 구동신호를 출력하는 쉬프트 레지스터는 게이트 라인의 길이가 증가함에 따라 게이트 구동회로와 가까운 지점과 게이트 구동회로와 먼 지점에서 출력하는 신호의 계조 레벨이 달라지는 현상이 발생하게 된다. However, as the size of the display panel increases, the shift register for outputting the driving signal of the gate line increases as the length of the gate line increases the gradation level of the signal output from the point close to the gate driving circuit and far from the gate driving circuit. Will occur.

여기서, 신호의 계조 레벨이 달라지는 현상은 출력 파형의 상승 시간이 증가함으로써 픽셀 데이터의 충전시간을 감소시키고, 출력 파형의 하간 시간의 증가는 다음 픽셀의 데이터에 영향을 미침으로써 정상적인 화상을 표현할 수 없는 문제점이 발생한다.Here, the phenomenon in which the gradation level of the signal is changed decreases the charging time of the pixel data by increasing the rise time of the output waveform, and the increase in the lower time of the output waveform affects the data of the next pixel, thereby making it impossible to express a normal image. A problem occurs.

따라서 상기와 같은 문제점을 해결하기 위하여, 본 발명은 쉬프트 레지스터로부터 출력되는 출력신호의 폴링 타임의 특성을 개선하여 화질을 향상시킬 수 있는 쉬프트 레지스터 및 이를 이용한 화상 표시장치를 제공하는데 있다.Accordingly, in order to solve the above problems, the present invention is to provide a shift register and an image display apparatus using the same to improve the image quality by improving the characteristics of the polling time of the output signal output from the shift register.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따른 쉬프트 레지스터는 서로 다른 제 1 및 제 2 전원전압이 공급되는 전원라인에 접속되며, 스타트 신호와 제 1 , 제 2 및 제 3 논리 상태의 위상이 순차적으로 쉬프트되는 적어도 하나의 클럭신호 입력라인에 접속되어 순차적인 쉬프트 신호를 출력하고, 다음 스테이지의 출력신호에 의해 리셋되는 복수의 스테이지를 구비하며, 상기 제 3 논 리 상태의 위상은 클럭신호 사이의 마스킹 타임 구간에서 상기 제 1 논리 상태보다 낮은 전압을 포함하여 구성된다.The shift register according to the embodiment of the present invention for achieving the above technical problem is connected to the power supply line is supplied with different first and second power supply voltage, the start signal and the first, second and third logic state A plurality of stages connected to at least one clock signal input line in which the phases of the phases are sequentially shifted to output sequential shift signals, and reset by an output signal of the next stage, wherein the phase of the third logical state is And a voltage lower than the first logic state in a masking time period between clock signals.

이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings and embodiments.

도 1은 본 발명의 제 1 실시 예에 따른 게이트 구동회로를 나타낸 도면이다.1 is a diagram illustrating a gate driving circuit according to a first embodiment of the present invention.

도 1 을 참조하면, 본 발명의 실시 예에 따른 쉬프트 레지스터는 서로 다른 제 1 및 제 2 전원전압(Vdd, Vss)이 공급되는 전원라인에 접속되며, 스타트 신호(GSP)와 제 1 , 제 2 및 제 3 논리 상태(V1, V2, V3)의 위상이 순차적으로 쉬프트되는 적어도 하나의 클럭신호 입력라인에 접속되어 순차적인 쉬프트 신호를 출력하고, 다음 스테이지의 출력신호에 의해 리셋되는 복수의 스테이지(ST1 내지 STn)를 구비하며, 제 3 논리 상태(V3)의 위상은 클럭신호 사이의 마스킹 타임(Masking Time)구간(t)에서 제 1 논리 상태(V1)보다 낮은 전압을 포함하여 구성된다.Referring to FIG. 1, a shift register according to an exemplary embodiment of the present invention is connected to a power line to which different first and second power supply voltages Vdd and Vss are supplied, and start signals GSP and first and second power supplies. And a plurality of stages connected to at least one clock signal input line in which the phases of the third logic states V1, V2, and V3 are sequentially shifted to output sequential shift signals, and reset by the output signals of the next stage. ST1 to STn, and the phase of the third logic state V3 includes a voltage lower than the first logic state V1 in a masking time period t between clock signals.

쉬프트 레지스터는 도 1에 도시된 바와 같이 4개의 클럭신호(C1 내지 C4) 중 1 개의 클럭신호에 따라 복수의 스테이지(ST1 내지 STn) 및 더미 스테이지(STn+1)를 포함하여 구성된다. As shown in FIG. 1, the shift register includes a plurality of stages ST1 to STn and a dummy stage STn + 1 according to one of the four clock signals C1 to C4.

제 1 내지 제 4 클럭신호(C1 내지 C4)는 타이밍 컨트롤러에서 제 1 내지 wp 3 논리상태(V1 내지 V3)를 갖도록 형성된다. 이때, 제 1 내지 제 4 클럭신호(C1 내지 C4)는 각각의 입력라인을 통하여 제 1 내지 제 4 클럭신호(C1 내지 C4)의 순서로 한 클럭씩 위상이 지연되어 각 스테이지에 공급된다.The first to fourth clock signals C1 to C4 are formed to have the first to wp 3 logic states V1 to V3 in the timing controller. At this time, the first to fourth clock signals C1 to C4 are delayed in phase by one clock in the order of the first to fourth clock signals C1 to C4 through respective input lines, and are supplied to each stage.

제 1 스테이지(ST1)는 게이트 스타트 펄스(GSP)와 4개의 클럭신호(C1 내지 C4) 중 제 1 클럭신호(C1)를 이용하여 제 1 출력신호(Vout1)를 출력한다. 그리고, 제 2 내지 제 n 스테이지(ST2 내지 STn)는 전단의 스테이지로부터의 출력신호와 4개의 클럭신호(C1 내지C4) 중 1개의 클럭신호를 이용하여 제 2 내지 제 n 출력신호(Vout2 내지 Voutn)를 출력한다. 그리고, 제 1 내지 제 n-1 스테이지(ST1 내지 STn-1)는 리셋신호로서 다음 단 스테이지의 출력신호가 입력되고, 제 n 스테이지에(STn)는 제 n+1 스테이지(STn+1)인 더미 스테이지의 출력신호가 리셋신호로서 입력된다.The first stage ST1 outputs the first output signal Vout1 using the gate start pulse GSP and the first clock signal C1 among the four clock signals C1 to C4. The second to nth stages ST2 to STn use the second to nth output signals Vout2 to Voutn by using the output signal from the previous stage and one clock signal among the four clock signals C1 to C4. ) The first to n-th stages ST1 to STn-1 receive the output signal of the next stage as a reset signal, and STn is the n + 1th stage STn + 1 to the nth stage. The output signal of the dummy stage is input as a reset signal.

이러한 제 1 내지 제 n 출력신호(Vout1 내지 Voutn)는 표시패널의 복수의 게이트라인(GL1 내지 GLn)을 순차적으로 구동하기 위한 게이트 온 전압으로 공급된다. 한편, 이러한 쉬프트 레지스터는 데이터 구동회로 내에서 비디오 신호를 순차적으로 샘플링하기 위한 샘플링 신호를 생성할 수 있다.The first to n th output signals Vout1 to Voutn are supplied with a gate on voltage for sequentially driving the plurality of gate lines GL1 to GLn of the display panel. Meanwhile, the shift register may generate a sampling signal for sequentially sampling the video signal in the data driving circuit.

도 2는 본 발명의 제 1 실시 예에 따른 쉬프트 레지스터에 제 i 스테이지(STi)를 나타낸 회로도이고, 도 3은 본 발명의 제 1 실시 예에 따른 쉬프트 레지스터에 공급되는 구동 파형도이다.2 is a circuit diagram illustrating an i th stage STi in a shift register according to a first embodiment of the present invention, and FIG. 3 is a driving waveform diagram supplied to the shift register according to the first embodiment of the present invention.

도 2에 도시된 제 i 스테이지(STi)는 게이트 스타트 펄스(GSP)와 전단 및 다음단 출력신호(Vi-1, Vi+1)에 따라 제 1 및 제 2 전원전압(Vdd, Vss)을 이용하여 제 1 및 제 2 제어노드(Q, QB)를 제어하는 제어부(A)와, 제 1 및 제 2 제어노드(Q, QB)의 전압에 따라 클럭신호(Ck)( 단, k는 1 내지 4 중 어느 하나)를 출력라인에 선택적으로 출력하는 출력 버퍼부(B)를 포함하여 구성된다.The i-th stage STi shown in FIG. 2 uses the first and second power supply voltages Vdd and Vss according to the gate start pulse GSP and the front and next stage output signals Vi-1 and Vi + 1. The control unit A for controlling the first and second control nodes Q and QB and the clock signal Ck according to the voltages of the first and second control nodes Q and QB (where k is 1 to 1). And an output buffer section B for selectively outputting any one of the four output lines to the output line.

제어부(A)는 게이트 스타트 펄스(GSP)와 이전 스테이지의 출력신호(Vi-1)에 응답하여 제 1 전원전압(Vdd)을 제 1 제어노드(Q)에 공급하는 제 1 스위칭소자(T1)와, 제 1 전원전압(Vdd)을 제 2 제어노드(QB)에 공급하는 제 2 스위칭소자(T2)와, 제 2 제어노드(QB)의 전압에 응답하여 제 1 제어노드(Q)의 전압을 제어하는 제 3 스위칭소자(T3)와, 다음 스테이지의 출력신호에 응답하여 제 1 제어노드(Q)를 방전시키는 제 6 스위칭소자(T6)와, 제 1 제어노드(Q)의 전압에 응답하여 제 2 제어노드(QB)를 방전시키는 제 5 스위칭소자(T5)와, 게이트 스타트 펄스(GSP)와 이전 스테이지의 출력신호중 어는 하나에 응답하여 제 2 제어노드(QB)를 방전시키는 제 4 스위칭소자(T4)를 포함하여 구성된다.The controller A supplies a first switching device T1 to supply a first power supply voltage Vdd to the first control node Q in response to the gate start pulse GSP and the output signal Vi-1 of the previous stage. And a voltage of the first control node Q in response to the voltage of the second switching element T2 and the second control node QB which supplies the first power supply voltage Vdd to the second control node QB. The third switching element T3 for controlling the voltage, the sixth switching element T6 for discharging the first control node Q in response to the output signal of the next stage, and the voltage of the first control node Q. A fourth switching element T5 for discharging the second control node QB, and a fourth switching discharging the second control node QB in response to one of the gate start pulse GSP and the output signal of the previous stage. It is comprised including the element T4.

출력 버퍼부(B)는 제 1 제어노드(Q)의 전압에 응답하여 클럭신호의 전압으로 출력 제어노드를 충전/방전시키는 제 8 스위칭소자(T8)와, 제 2 제어노드(QB)의 전압에 응답하여 출력 제어노드를 방전시키는 제 7 스위칭소자(T7)를 포함하여 구성된다.The output buffer unit B includes an eighth switching element T8 for charging / discharging the output control node with the voltage of the clock signal in response to the voltage of the first control node Q, and the voltage of the second control node QB. And a seventh switching element T7 for discharging the output control node in response.

여기서, 도 3에 도시된 바와 같이 제 1 내지 제 4 클럭신호(C1 내지 C4)중 제 1 클럭신호(C1)가 공급되는 제 1 스테이지(ST1)의 구체적인 동작을 살펴보면 다음과 같다.3, a detailed operation of the first stage ST1 to which the first clock signal C1 is supplied among the first to fourth clock signals C1 to C4 will be described below.

t1 기간에서는 제 1 클럭신호(C1)의 전압을 제 1 논리 상태(V1)로 유지하는 t1 기간 동안 게이트 스타트 펄스(GSP) 또는 이전 스테이지의 출력신호가 제 2 논리상태(V2)로 제 1 및 제 4 스위칭소자(T1, T5)의 게이트 전극에 공급되어 제 1 및 제 4 스위칭소자(T1, T5)를 턴-온(Turn-on) 시킨다. 이때, 제 1 제어노드(Q) 상의 전압이 제 1 하이 상태(H1)로 상승하면서 풀-업 스위칭소자인 제 8 스위칭소자(T8) 를 턴-온시키지만 출력 제어노드의 전압은 제 1 클럭신호(C1)가 제 1 논리상태(V1)로 유지되고 있으므로 제 1 논리상태(V1)를 유지한다. 또한, 이때 제 1 제어노드(Q) 상의 전압에 의해 제 5 스위칭소자(T5)가 턴- 온 된다.In the t1 period, the gate start pulse GSP or the output signal of the previous stage is output to the second logic state V2 during the t1 period in which the voltage of the first clock signal C1 is maintained in the first logic state V1. The first and fourth switching devices T1 and T5 are turned on to be supplied to the gate electrodes of the fourth switching devices T1 and T5. At this time, while the voltage on the first control node Q rises to the first high state H1, the eighth switching device T8, which is a pull-up switching device, is turned on, but the voltage of the output control node is the first clock signal. Since C1 is maintained in the first logic state V1, the first logic state V1 is maintained. In addition, the fifth switching device T5 is turned on by the voltage on the first control node Q.

이때, 전원전압(Vdd)은 제 2 스위칭소자(T2)를 경유하여 제 2 제어노드(QB)에 공급되지만, 제 2 스위칭소자(T2)보다 넓은 채널폭을 가지도록 형성된 제 5 및 제 6 스위칭소자(T5, T6)에 의해 방전경로가 형성되어 제 2 제어노드(QB) 상의 전압은 제 2 논리상태(V2)를 유지한다. 이러한 제 2 제어노드(QB) 상의 제 1 논리상태(V1)는 제 3 스위칭소자(T3)와 풀- 다운 스위칭소자인 제 7 스위칭소자(T7)를 턴-오프시켜 제 1 제어노드(Q)의 방전 경로를 차단한다.At this time, the power supply voltage Vdd is supplied to the second control node QB via the second switching element T2, but fifth and sixth switching are formed to have a wider channel width than the second switching element T2. A discharge path is formed by the elements T5 and T6 so that the voltage on the second control node QB maintains the second logic state V2. The first logic state V1 on the second control node QB turns off the third switching element T3 and the seventh switching element T7 which is a pull-down switching element to turn off the first control node Q. To block the discharge path.

t2 기간에서는 제 1 클럭신호(C1)가 제 2 논리상태(V2)로 반전되는 반면에 게이트 스타트펄스(GSP) 또는 이전 스테이지의 출력신호가 제 2 논리상태(V2)로 반전된다. 이때, 제 1 스위칭소자(T1)와 제 4 스위칭소자(T4)는 턴-오프되며, 제 1 제어노드(Q) 상의 전압은 제 1 클럭신호(C1)의 제 1 논리상태(V1)의 전압이 공급되는 제 8 스위칭소자(T8)의 드레인 전극과 게이트 전극 사이의 기생 캐패시턴스에 충전되는 전압이 더해지면서 제 8 스위칭소자(T8)의 문턱전압 이상으로 상승한다. 즉, 제 1 제어노드(Q)상의 전압은 부트스트래핑(Bootstraping)에 의해 t1 기간보다 더 높은 제 2 하이 상태(H2)로 상승한다. 따라서, t2 기간 동안 턴-온된 제 8 스위칭소자(T8)의 제 2 논리상태(V2)에 클럭신호(C1)는 턴온된 제 8 스위칭소자(T8)를 통해 빠르게 출력된다.In the t2 period, the first clock signal C1 is inverted to the second logic state V2 while the gate start pulse GSP or the output signal of the previous stage is inverted to the second logic state V2. At this time, the first switching device T1 and the fourth switching device T4 are turned off, and the voltage on the first control node Q is the voltage of the first logic state V1 of the first clock signal C1. As the voltage charged to the parasitic capacitance between the drain electrode and the gate electrode of the supplied eighth switching element T8 is added, the voltage rises above the threshold voltage of the eighth switching element T8. That is, the voltage on the first control node Q rises to the second high state H2 higher than the t1 period by bootstrapping. Therefore, the clock signal C1 is quickly outputted through the turned-on eighth switching element T8 in the second logic state V2 of the eighth switching element T8 turned on during the t2 period.

이때, 제 2 논리상태(V2)의 제 1 클럭신호(C1)가 공급된 후 제 2 클럭신 호(C2) 사이에 시간지연으로 발생하는 마스킹 타임 구간(t)에 제 1 클럭신호(C1)를 제 3 논리상태(V3)로 낮춤으로써 출력신호의 전압레벨은 제 3 논리상태(V3)으로 빠르게 하강한다.At this time, after the first clock signal C1 of the second logic state V2 is supplied, the first clock signal C1 is applied to the masking time interval t generated as a time delay between the second clock signals C2. By lowering the to the third logic state (V3), the voltage level of the output signal is quickly lowered to the third logic state (V3).

t3 기간에서는 제 1 클럭신호(C1)는 제 1 논리상태(V1)로 반전되고, 제 2 클럭신호(C2)는 제 2 논리상태로 반전된다. 이때, 다음 스테이지의 출력신호에 의해 제 6 스위칭소자(T6)가 턴-온되어 제 1 제어노드(Q)가 방전된다. 제 1 제어노드(Q)의 방전은 제 5 스위칭소자(T5)를 턴-오프시켜 제 2 제어노드(QB)의 방전경로를 차단한다. 이때 제 2 스위칭소자(T2)를 경유하여 제 2 제어노드(QB)에 공급되는 제 1 전원전압(Vdd)은 제 2 제어노드(QB) 상의 전압을 상승시킨다. 이렇게 상승하는 제 2 제어노드(QB) 상의 전압은 제 7 스위칭소자(T7)를 턴-온시켜 출력 제어노드상의 전압을 제 2 전원전압(Vss)까지 방전시킨다.In the t3 period, the first clock signal C1 is inverted to the first logic state V1 and the second clock signal C2 is inverted to the second logic state. At this time, the sixth switching device T6 is turned on by the output signal of the next stage, and the first control node Q is discharged. The discharge of the first control node Q turns off the fifth switching element T5 to block the discharge path of the second control node QB. At this time, the first power supply voltage Vdd supplied to the second control node QB via the second switching element T2 increases the voltage on the second control node QB. The rising voltage on the second control node QB turns on the seventh switching element T7 to discharge the voltage on the output control node to the second power supply voltage Vss.

한편, 제 2 스테이지(ST2)는 제 1 스테이지(ST1)와 동일한 구성을 가지며, 제 1 스테이지(ST1)로부터의 출력신호(Vout1)와 제 3 스테이지(ST3)로부터의 출력신호(Vout3) 및 제 2 클럭신호(C2)를 공급받아 상술한 제 1 스테이지(ST1)와 동일한 방식으로 각 스위칭소자(T1 내지 T8)를 구동하여 출력신호(Vout2)를 출력하게 된다.On the other hand, the second stage ST2 has the same configuration as that of the first stage ST1, and the output signal Vout1 from the first stage ST1 and the output signal Vout3 and the third signal from the third stage ST3 are the same. The second clock signal C2 is supplied to drive the switching elements T1 to T8 in the same manner as the first stage ST1 to output the output signal Vout2.

이와 같은, n개의 스테이지 (ST1 내지 STn) 각각은 제 1 내지 제 4 클럭신호(C1, C2, C3, C4)중 어느 하나의 클럭신호와, 다음 단 스테이지의 출력신호와, 제 1 논리 상태(V1)의 제 1 전원전압(Vdd) 및 제 2 논리 상태(V2)의 제 2 전원전압(Vss)을 이용하여 출력신호(Vout)를 출력하게 된다.Each of the n stages ST1 to STn is a clock signal of any one of the first to fourth clock signals C1, C2, C3, and C4, an output signal of the next stage, and a first logic state ( The output signal Vout is output using the first power supply voltage Vdd of V1 and the second power supply voltage Vss of the second logic state V2.

따라서, 본 발명은 쉬프트 레지스터 각각의 스테이지에 입력되는 신호를 도 4에 도시된 바와 같이 출력신호가 겹치지 않도록 클럭신호와 클럭신호 사이의 지연 구간인 마크킹 타임 구간에 전압을 제 3 논리 상태(V3)까지 낮춤으로써 출력신호가 중첩되는 것을 최소화할 수 있다.Accordingly, in the present invention, a voltage is applied to a third logic state (V3) in a marking time period, which is a delay period between a clock signal and a clock signal, so that an output signal does not overlap the signal input to each stage of the shift register. It is possible to minimize the overlap of the output signal by lowering to).

도 5는 본 발명의 제 2 실시 예에 따른 게이트 구동회로를 나타낸 도면이다.5 is a diagram illustrating a gate driving circuit according to a second embodiment of the present invention.

본 발명의 제 2 실시 예에 따른 쉬프트 레지스터는 도 6에 도시된 바와 같이 4개의 클럭신호(C1 내지 C4)중 1 개의 클럭신호를 공급받아 종속적으로 접속된 복수의 스테이지(ST1 내지 STn) 및 더미 스테이지(STn+1)를 포함하여 구성된다. As shown in FIG. 6, the shift register according to the second embodiment of the present invention receives a clock signal of one of four clock signals C1 to C4 and is connected to a plurality of stages ST1 to STn and a dummy connected to each other. It is comprised including the stage STn + 1.

이때, 복수의 스테이지(ST1 내지 STn)로 구성된 쉬프트 레지스터는 게이트 스타트 펄스(GSP)에 의해 구동되고 C1, C3 클럭신호와 동기되어 출력신호를 순차적으로 게이트 라인에 인가하는 홀수 스테이지부(ST1, ST3, ST5...)와 게이트 스타트 펄스(GSP)에 의해 구동되고 C2, C4 클럭신호와 동기되어 출력신호를 순차적으로 게이트 라인에 인가하는 짝수 스테이지부(ST2, ST4, ST6...)로 구분된다.At this time, the shift register including the plurality of stages ST1 to STn is driven by the gate start pulse GSP, and the odd stage units ST1 and ST3 sequentially apply the output signal to the gate line in synchronization with the C1 and C3 clock signals. , ST5 ...) and gate start pulses (GSP), which are divided into even stage parts (ST2, ST4, ST6 ...) that sequentially apply output signals to the gate lines in synchronization with C2 and C4 clock signals. do.

이때, 짝수 및 홀수 스테이지부(ST1 내지 STn)는 서로의 출력신호에 의해 영향받지 않고 별개로 구동된다. 단지, 홀수 스테이지부(ST1, ST3, ST5...)와 짝수 스테이지부(ST2, ST4, ST6...)는 수평주기 단위로 교번하여 출력신호를 출력하기 때문에 쉬프트 레지스터 전체적으로는 순차적으로 출력이 나오게 되는 것이다.At this time, the even and odd stage units ST1 to STn are driven separately without being influenced by each other's output signals. However, since the odd stage units ST1, ST3, ST5 ... and the even stage units ST2, ST4, ST6 ... alternately output the output signals in units of horizontal periods, the shift register is sequentially output. Will come out.

홀수 스테이지부(ST1, ST3, ST5...)중 제 K 스테이지(STk)(이때; K는 홀수인 자연수)는 전단의 제 K+2 스테이지(STk+2)로부터의 출력신호와 4 개의 클럭신호(C1 내지 C4) 중 1개의 클럭신호를 이용하여 제 K 스테이지의 출력신호(Voutk)를 출력 한다. 그리고, 홀수 스테이지(ST1, ST3, ST5...)는 리셋신호로서 제 K+2 스테이지(STk+2)의 출력신호가 입력되고, 제 n-1 스테이지(STn-1)에는 제 n+1 스테이지(STn+1)인 더미 스테이지의 출력신호가 리셋신호로서 입력된다.Among the odd stage portions ST1, ST3, ST5 ..., the Kth stage STk (where K is an odd natural number) is an output signal and four clocks from the preceding K + 2th stage STk + 2. The output signal Voutk of the K-th stage is output using one clock signal among the signals C1 to C4. The odd stages ST1, ST3, ST5 ... are inputted with the output signal of the K + 2th stage STk + 2 as a reset signal, and the n + 1th stage is input to the n-1th stage STn-1. The output signal of the dummy stage which is the stage STn + 1 is input as a reset signal.

이러한 홀수 스테이지부(ST1, ST3, ST5..)는 짝수 스테이지(ST2, ST4, ST6..)와 동일한 구성을 가지며 이때, 짝수 스테이지(ST2, ST4, ST6..)중 하나인 제 4 스테이지(ST4)는 제 2 스테이지(ST2)로부터의 출력신호(Vout2) 및 제 4 클럭신호(C4)를 공급받아 상술한 홀수 스테이지부(ST1, ST3, ST5..)와 동일한 방식으로 구동하여 출력신호 출력하게 된다.The odd stage units ST1, ST3, ST5 .. have the same configuration as the even stages ST2, ST4, ST6 .. and at this time, the fourth stage (1) which is one of the even stages ST2, ST4, ST6 .. The ST4 is supplied with the output signal Vout2 and the fourth clock signal C4 from the second stage ST2 and driven in the same manner as the odd stage units ST1, ST3, ST5 .. described above to output the output signal. Done.

또한, 제 2 실시 예의 쉬프트 레지스터를 구성하는 각 스테이지의 회로 구성은 제 1 실시 예의 쉬프트 레지스터의 회로 구성과 동일하도록 형성되어 구동된다.In addition, the circuit configuration of each stage constituting the shift register of the second embodiment is formed and driven so as to be the same as the circuit configuration of the shift register of the first embodiment.

도 6은 본 발명의 쉬프트 레지스터를 이용한 화상 표시장치를 나타낸 도면이다.Fig. 6 is a diagram showing an image display device using the shift register of the present invention.

도 6을 참조하면 본 발명의 쉬프트 레지스터를 이용한 화상 표시장치는 m개의 데이터 라인(DL1 내지 DLm)과 n개의 게이트 라인(GL1 내지 GLn)에 의해 표시부를 형성하는 표시패널(100)과, m개의 데이터 라인들에 데이터를 공급하기 위한 데이터 구동회로(102)와, 스타트 신호와 제 1 , 제 2 및 제 3 논리 상태(V1 내지 V3)의 위상이 순차적으로 쉬프트되는 적어도 하나의 클럭신호 입력라인에 접속되어 순차적인 쉬프트 신호를 출력하고, 다음 스테이지의 출력신호에 의해 리셋되는 복수의 스테이지(ST1 내지 STn)를 포함하는 게이트 구동회로(104)와, 제 1, 제 2 및 제 3 논리 상태(V1 내지 V3)의 위상 갖는 클럭신호를 생성시키는 타이밍 컨트롤 러(106) 및 타이밍 컨트롤러(106)로부터 발생되는 제어신호를 게이트 구동회로(104)에 공급하는 레벨 쉬프터(108)를 포함하여 구성된다.Referring to FIG. 6, an image display apparatus using a shift register according to an embodiment of the present invention includes a display panel 100 that forms a display unit by m data lines DL1 to DLm and n gate lines GL1 to GLn, and m number of display units. A data driving circuit 102 for supplying data to the data lines and at least one clock signal input line in which the start signal and the phases of the first, second and third logic states V1 to V3 are sequentially shifted. A gate driving circuit 104 connected to output a sequential shift signal and reset by an output signal of a next stage, and a first, second, and third logic state V1; And a level shifter 108 for supplying a control signal generated from the timing controller 106 to the gate driving circuit 104 for generating a clock signal having a phase of V3 to V3.

표시패널(100)은 n개의 게이트 라인(GL1 내지 GLn)과 m개의 데이터 라인(DL1 내지 DLm)에 의해 정의되는 영역에 형성된 도시되지 않은 박막 트랜지스터와, 박막 트랜지스터에 접속되는 화소셀들(P)을 포함하여 구성된다.The display panel 100 includes a thin film transistor (not shown) formed in a region defined by n gate lines GL1 through GLn and m data lines DL1 through DLm, and pixel cells P connected to the thin film transistor. It is configured to include.

박막 트랜지스터 각각은 게이트 라인(GL)에 공급되는 스캔 신호에 따라 데이터 라인(DL)으로부터 공급되는 데이터 신호를 화소셀들(P)로 공급한다. 여기서, 화소셀들(P)은 등가적으로 액정 커패시터로 표시될 수 있는 액정셀이거나 등가적으로 발광 다이오드로 표시될 수 있는 발광셀이 될 수 있다. 이러한 화소셀들(P) 각각은 박막 트랜지스터를 통해 공급된 데이터 신호를 다음 데이터 신호가 공급될 때까지 유지시키기 위한 스토리지 커패시터를 포함하여 구성된다.Each of the thin film transistors supplies a data signal supplied from the data line DL to the pixel cells P according to a scan signal supplied to the gate line GL. Here, the pixel cells P may be liquid crystal cells that can be equivalently represented by liquid crystal capacitors or light emitting cells that can be equivalently represented by light emitting diodes. Each of the pixel cells P includes a storage capacitor for maintaining the data signal supplied through the thin film transistor until the next data signal is supplied.

타이밍 컨트롤러(106)는 외부로부터 공급되는 소스 데이터(RGB)를 표시패널(100)의 구동에 알맞은 데이터 신호(Data)로 정렬하고, 정렬된 데이터 신호(Data)를 데이터 구동회로(102)에 공급한다. 또한, 타이밍 컨트롤러(106)는 외부로부터 입력되는 메인클럭(DCLK), 데이터 인에이블 신호(DE), 수평 및 수직 동기신호(Hsync, Vsync)를 이용하여 데이터 제어신호(DCS)와 게이트 제어신호(GCS)를 생성하여 데이터 구동회로(102)와 게이트 구동회로(104) 각각의 구동 타이밍을 제어한다. 이때, 데이터 제어신호(DSC)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 소스 출력 인에이블(SOE) 등을 포함하고, 게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP) 및 위상이 순차적으로 지연되는 복수의 게이트 쉬프트 클럭(C1 내지 C4)을 포함한다.The timing controller 106 arranges the source data RGB supplied from the outside into a data signal Data suitable for driving the display panel 100, and supplies the aligned data signal Data to the data driving circuit 102. do. In addition, the timing controller 106 uses the main clock DCLK, the data enable signal DE, and the horizontal and vertical synchronization signals Hsync and Vsync, which are input from the outside, to control the data control signal DCS and the gate control signal ( A GCS is generated to control driving timing of each of the data driving circuit 102 and the gate driving circuit 104. In this case, the data control signal DSC includes a source start pulse SSP, a source shift clock SSC, a source output enable SOE, and the gate control signal GCS includes a gate start pulse GSP and a phase. It includes a plurality of gate shift clocks C1 to C4 which are sequentially delayed.

레벨 쉬프터(108)는 타이밍 컨트롤러(106)에서 출력되는 전압레벨을 게이트 구동회로(104)의 쉬프트 레지스터에 적용 가능한 전압레벨로 변환하여 공급한다.The level shifter 108 converts the voltage level output from the timing controller 106 into a voltage level applicable to the shift register of the gate driving circuit 104 and supplies it.

데이터 구동회로(102)는 타이밍 컨트롤러(106)로부터의 데이터 제어신호(DCS)에 따라 타이밍 컨트롤러(106)로부터의 데이터 신호(RGB)를 아날로그 신호인 화상 신호로 변환하여 게이트 라인들(GL)에 스캔신호가 공급되는 1 수평 주기마다 1 수평 라인분의 화상 신호를 데이터 라인들(DL)로 공급한다. 이때, 데이터 구동부(106)는 테이프 캐리어 패키지(Tape Carrier Package) 또는 칩 온 필름(Chip On Film)에 실장되어 표시패널(100)에 접속되거나 칩 온 그라스(Chip On Glass) 방식에 의해 표시패널(100)에 실장될 수 있다.The data driving circuit 102 converts the data signal RGB from the timing controller 106 into an image signal, which is an analog signal, in accordance with the data control signal DCS from the timing controller 106 to the gate lines GL. An image signal of one horizontal line is supplied to the data lines DL every one horizontal period to which the scan signal is supplied. In this case, the data driver 106 may be mounted on a tape carrier package or a chip on film and connected to the display panel 100, or may be a chip on glass method. 100).

게이트 구동회로(104)는 n 개의 게이트 라인(GL) 각각에 접속되도록 표시패널(100)의 일측에 형성된다. 이때, 게이트 구동회로(104)는 타이밍 컨트롤러(106)로부터의 게이트 스타트 펄스(GSP)를 게이트 스타트 클럭(C1 내지 C4)에 따라 쉬프트 시켜 게이트 라인(GL1 내지 GLn)에 순차적으로 게이트 온 전압을 공급한다.The gate driving circuit 104 is formed on one side of the display panel 100 to be connected to each of the n gate lines GL. At this time, the gate driving circuit 104 shifts the gate start pulse GSP from the timing controller 106 according to the gate start clocks C1 to C4 to sequentially supply gate-on voltages to the gate lines GL1 to GLn. do.

여기서, 게이트 구동회로(104)는 구동시킬 화소셀(P)을 선택하기 위한 게이트 온 전압을 발생하는 쉬프트 레지스터를 포함하여 구성된다.Here, the gate driving circuit 104 includes a shift register for generating a gate-on voltage for selecting the pixel cell P to be driven.

쉬프트 레지스터는 도 1 및 도 5에 도시된 바와 같이 종속적으로 접속된 복수의 스테이지(ST1 내지 STn)를 포함하여 구성된다. 이때, 쉬프트 레지스터를 구성하는 각각의 스테이지에는 도 3에 도시된 바와 같이 타이밍 컨트롤러(106)에서 생성된 제 1 내지 제 3 논리상태(V1 내지 V3)를 갖는 클럭신호가 공급된다.The shift register is configured to include a plurality of stages ST1 to STn that are cascaded as shown in FIGS. 1 and 5. At this time, each stage constituting the shift register is supplied with a clock signal having first to third logic states V1 to V3 generated by the timing controller 106 as shown in FIG. 3.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention It will be apparent to those skilled in the art.

상기와 같은 본 발명의 실시 예에 따른 화상 표시장치는 순차적으로 쉬프트 레지스터에 공급되는 클럭신호와 클럭신호 사이의 마스킹 타임 구간에 클럭신호를 제 3 논리상태의 위상으로 낮추어 게이트 출력 신호의 폴링 시간을 줄임으로써 다음 픽셀의 데이터 신호와 동시에 입력되지 않도록 하여 화상 표시장치의 화상 품질을 개선할 수 있다.The image display device according to the exemplary embodiment as described above sequentially lowers the clock signal to the phase of the third logic state in the masking time period between the clock signal and the clock signal supplied to the shift register to reduce the polling time of the gate output signal. By reducing, the image quality of the image display apparatus can be improved by preventing input from being simultaneously with the data signal of the next pixel.

Claims (11)

서로 다른 제 1 및 제 2 전원전압이 공급되는 전원라인에 접속되며, 스타트 신호와 제 1 , 제 2 및 제 3 논리 상태의 위상이 순차적으로 쉬프트되는 적어도 하나의 클럭신호 입력라인에 접속되어 순차적인 쉬프트 신호를 출력하고, 다음 스테이지의 출력신호에 의해 리셋되는 복수의 스테이지를 구비하며,It is connected to a power supply line supplied with different first and second power supply voltages, and is connected to at least one clock signal input line in which the start signal and the phases of the first, second, and third logic states are shifted sequentially. A plurality of stages which output a shift signal and are reset by an output signal of the next stage, 상기 제 3 논리 상태의 위상은 클럭신호 사이의 마스킹 타임 구간에서 상기 제 1 논리 상태보다 낮은 전압을 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.And wherein the phase of the third logic state comprises a voltage lower than the first logic state in a masking time period between clock signals. 제 1 항에 있어서,The method of claim 1, 상기 스테이지는, The stage, 상기 스타트 펄스와 클럭신호에 따라 제 1 및 제 2 전원전압을 이용하여 제 1 제어노드 및 제 2 제어노드를 제어하는 제어부와;A control unit controlling a first control node and a second control node using first and second power supply voltages according to the start pulse and a clock signal; 상기 제 1 제어노드 및 제 2 제어노드의 전압에 따라 클럭신호를 출력라인에 선택적으로 출력하는 출력 버퍼부를 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.And an output buffer unit selectively outputting a clock signal to an output line according to voltages of the first control node and the second control node. 제 3 항에 있어서,The method of claim 3, wherein 상기 제어부는,The control unit, 게이트 스타트 펄스와 이전 스테이지의 출력신호 중 어느 하나에 응답하여 제 1 전원전압으로 상기 제 1 제어노드의 전압을 제어하는 제 1 스위칭소자와,A first switching device controlling a voltage of the first control node with a first power supply voltage in response to one of a gate start pulse and an output signal of a previous stage; 상기 제 1 전원전압을 이용하여 상기 제 2 제어노드의 전압을 제어하는 제 2 스위칭소자와;A second switching element controlling the voltage of the second control node by using the first power supply voltage; 상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드의 전압을 제어하는 제 3 스위칭소자와;A third switching element controlling the voltage of the first control node in response to the voltage of the second control node; 상기 스타트 펄스와 이전 스테이지의 출력신호중 어는 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 4 스위칭소자와;A fourth switching element for discharging the second control node in response to one of the start pulse and an output signal of a previous stage; 상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 5 스위칭소자와;A fifth switching device discharging the second control node in response to the voltage of the first control node; 상기 다음 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키는 제 6 스위칭소자를 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.And a sixth switching element for discharging the first control node in response to an output signal of the next stage. 제 3 항에 있어서,The method of claim 3, wherein 출력 버퍼부는,Output buffer section, 제 1 제어노드의 전압에 응답하여 상기 제 1 논리상태의 위상을 출력하는 제 8 스위칭소자와;An eighth switching device configured to output a phase of the first logic state in response to a voltage of a first control node; 제 2 제어노드의 전압에 응답하여 상기 제 2 논리상태의 위상을 출력하는 제 7 스위칭소자를 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.And a seventh switching device for outputting a phase of the second logic state in response to a voltage of a second control node. 제 1 항에 있어서,The method of claim 1, 상기 스테이지는 최종 스테이지에 리셋 신호를 인가하기 위한 더미 스테이지를 포함하는 쉬프트 레지스터.The stage comprises a dummy stage for applying a reset signal to a final stage. 복수의 데이터 라인과 복수의 게이트 라인에 의해 표시부를 형성하는 표시패널과;A display panel for forming a display unit by a plurality of data lines and a plurality of gate lines; 상기 복수의 데이터 라인들에 데이터를 공급하기 위한 데이터 구동부와;A data driver for supplying data to the plurality of data lines; 게이트 스타트 펄스 입력라인과 제 1 , 제 2 및 제 3 논리 상태의 위상이 순차적으로 쉬프트되는 적어도 하나의 클럭신호 입력라인에 접속되어 순차적인 쉬프트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부와;A gate driver including a plurality of stages connected to the gate start pulse input line and at least one clock signal input line in which phases of the first, second, and third logic states are sequentially shifted to output sequential shift signals; 상기 제 1, 제 2 및 제 3 논리 상태의 위상 갖는 클럭신호를 생성시키는 타이밍 컨트롤러; 및 A timing controller for generating a clock signal having phases of the first, second and third logic states; And 타이밍 컨트롤러로부터 발생되는 제어신호를 게이트 구동회로에 공급하는 레벨 쉬프터를 포함하여 구성되는 것을 특징으로 하는 화상 표시장치.And a level shifter for supplying a control signal generated from the timing controller to the gate driving circuit. 제 6 항에 있어서,The method of claim 6, 상기 제 3 논리 상태의 위상은 클럭신호 사이의 마스킹 구간에서 상기 제 1 논리 상태보다 낮은 전압을 포함하여 구성되는 것을 특징으로 하는 화상 표시장치.And wherein the phase of the third logic state comprises a voltage lower than the first logic state in a masking period between clock signals. 제 6 항에 있어서,The method of claim 6, 상기 스테이지는, The stage, 상기 스타트 펄스와 클럭신호에 따라 제 1 및 제 2 전원전압을 이용하여 제 1 제어노드 및 제 2 제어노드를 제어하는 제어부와;A control unit controlling a first control node and a second control node using first and second power supply voltages according to the start pulse and a clock signal; 상기 제 1 제어노드 및 제 2 제어노드의 전압에 따라 클럭신호를 출력라인에 선택적으로 출력하는 출력 버퍼부를 포함하여 구성되는 것을 특징으로 하는 화상 표시장치.And an output buffer unit for selectively outputting a clock signal to an output line in accordance with voltages of the first control node and the second control node. 제 8 항에 있어서,The method of claim 8, 상기 제어부는,The control unit, 게이트 스타트 펄스와 이전 스테이지의 출력신호 중 어느 하나에 응답하여 제 1 전원전압으로 상기 제 1 제어노드의 전압을 제어하는 제 1 스위칭소자와,A first switching device controlling a voltage of the first control node with a first power supply voltage in response to one of a gate start pulse and an output signal of a previous stage; 상기 제 1 전원전압을 이용하여 상기 제 2 제어노드의 전압을 제어하는 제 2 스위칭소자와;A second switching element controlling the voltage of the second control node by using the first power supply voltage; 상기 제 2 제어노드의 전압에 응답하여 상기 제 1 제어노드의 전압을 제어하는 제 3 스위칭소자와;A third switching element controlling the voltage of the first control node in response to the voltage of the second control node; 상기 스타트 펄스와 이전 스테이지의 출력신호중 어는 하나에 응답하여 상기 제 2 제어노드를 방전시키는 제 4 스위칭소자와;A fourth switching element for discharging the second control node in response to one of the start pulse and an output signal of a previous stage; 상기 제 1 제어노드의 전압에 응답하여 상기 제 2 제어노드를 방전시키는 제 5 스위칭소자와;A fifth switching device discharging the second control node in response to the voltage of the first control node; 상기 다음 스테이지의 출력신호에 응답하여 상기 제 1 제어노드를 방전시키 는 제 6 스위칭소자를 포함하여 구성되는 것을 특징으로 하는 화상 표시장치.And a sixth switching element for discharging the first control node in response to the output signal of the next stage. 제 8 항에 있어서,The method of claim 8, 출력 버퍼부는,Output buffer section, 제 1 제어노드의 전압에 응답하여 상기 제 1 논리상태의 위상을 출력하는 제 8 스위칭소자와;An eighth switching device configured to output a phase of the first logic state in response to a voltage of a first control node; 제 2 제어노드의 전압에 응답하여 상기 제 2 논리상태의 위상을 출력하는 제 7 스위칭소자를 포함하여 구성되는 것을 특징으로 하는 화상 표시장치.And a seventh switching element for outputting a phase of the second logic state in response to a voltage of a second control node. 제 6 항에 있어서,The method of claim 6, 상기 스테이지는 최종 스테이지에 리셋 신호를 인가하기 위한 더미 스테이지를 포함하는 화상 표시장치.And said stage comprises a dummy stage for applying a reset signal to a final stage.
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