KR20190069179A - Gate driver and display device having the same - Google Patents

Gate driver and display device having the same Download PDF

Info

Publication number
KR20190069179A
KR20190069179A KR1020170169619A KR20170169619A KR20190069179A KR 20190069179 A KR20190069179 A KR 20190069179A KR 1020170169619 A KR1020170169619 A KR 1020170169619A KR 20170169619 A KR20170169619 A KR 20170169619A KR 20190069179 A KR20190069179 A KR 20190069179A
Authority
KR
South Korea
Prior art keywords
node
electrode connected
carry
scan
voltage
Prior art date
Application number
KR1020170169619A
Other languages
Korean (ko)
Inventor
다카수기신지
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170169619A priority Critical patent/KR20190069179A/en
Publication of KR20190069179A publication Critical patent/KR20190069179A/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2230/00—Details of flat display driving waveforms
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

According to the present invention, a display device includes: a display panel in which a plurality of pixels connected with a gate line and a data line are placed; and a gate driving circuit comprising a plurality of stages connected subordinately, and generating a scan pulse applied to the gate line. An n^th (n is a natural number) stage of the stages includes a scan pullup transistor, a scan pulldown transistor, a Q node holding part, and an inverter part. The scan pullup transistor includes: a gate electrode connected to a Q node; a drain electrode receiving a scan clock; and a source electrode connected to a scan output terminal. The scan pulldown transistor includes: a gate electrode connected to a QB node; a drain electrode connected to the scan output terminal; and a source electrode connected to a low-potential voltage input terminal. The Q node holding part charges a turn-on voltage into the QB node when a QA node is a turn-on voltage. The inverter part is operated by directly receiving a carry signal outputted from a previous stage, thereby applying a turn-off voltage to the QB node.

Description

게이트 구동회로 및 이를 포함하는 표시장치{GATE DRIVER AND DISPLAY DEVICE HAVING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate driver circuit and a display device including the gate driver circuit.

본 발명은 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것이다.The present invention relates to a gate driving circuit and a display device including the same.

표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고 픽셀들이 매트릭스 형태로 배치된다. 데이터라인들에는 표시하고자 하는 비디오 데이터전압이 공급되고 게이트라인들에는 스캔펄스가 순차적으로 공급된다. 스캔펄스가 공급되는 표시라인의 픽셀들에 비디오 데이터전압이 공급되며, 모든 표시라인들이 스캔펄스에 의해 순차적으로 스캐닝되면서 비디오 데이터를 표시한다. The display device is arranged such that the data lines and the gate lines are orthogonal and the pixels are arranged in a matrix form. The video data voltages to be displayed are supplied to the data lines and the scan pulses are sequentially supplied to the gate lines. The video data voltage is supplied to the pixels of the display line to which the scan pulse is supplied and the video data is displayed while all the display lines are sequentially scanned by the scan pulse.

표시장치의 게이트라인들에 스캔펄스를 공급하기 위한 게이트 구동회로는 통상 다수의 게이트 집적회로(Integrated Circuit, 이하 "IC"라 함)를 포함한다. 게이트 드라이브 IC 각각은 스캔펄스를 순차적으로 출력하여야 하기 때문에 기본적으로 쉬프트 레지스터를 포함하며, 표시패널의 구동특성에 따라 쉬프트 레지스터의 출력 전압을 조정하기 위한 회로들과 출력 버퍼들을 포함할 수 있다.A gate drive circuit for supplying a scan pulse to gate lines of a display device usually includes a plurality of gate integrated circuits (hereinafter referred to as "IC"). Since each of the gate drive ICs must sequentially output scan pulses, it basically includes a shift register and may include circuits and output buffers for adjusting the output voltage of the shift register according to the driving characteristics of the display panel.

게이트 구동회로는 표시패널에서 비표시영역인 베젤 영역에 박막 트랜지스터들의 조합으로 이루어지는 게이트-인-패널(Gate In Panel, 이하 GIP) 형태로 구현되기도 한다. GIP 형태의 게이트 구동회로는 게이트라인의 개수에 대응하는 스테이지를 구비하여, 각 스테이지는 일대일로 대응하는 게이트라인에 스캔펄스를 출력한다.The gate driving circuit may be implemented as a gate-in-panel (GIP) type in which a bezel region in a display panel is a non-display region and a combination of thin film transistors. The gate driving circuit of the GIP type includes a stage corresponding to the number of gate lines, and each stage outputs scan pulses to corresponding gate lines on a one-to-one basis.

시프트레지스터의 스테이지들은 Q 노드가 프리챠지되면서 동작을 시작한다. 스캔펄스가 원하는 타이밍에 출력되기 위해서는 Q 노드가 빠른 시간 내에 충분한 전압으로 프리챠지 되어야 하는데, Q 노드의 프리챠지 동작이 원활하지 못하는 문제점이 발생하기도 한다.The stages of the shift register start operating with the Q node precharged. In order for the scan pulse to be output at a desired timing, the Q node must be precharged with a sufficient voltage within a short period of time, and the precharge operation of the Q node may not be smooth.

본 발명은 Q 노드의 프리챠지 동작을 빠르게 할 수 있는 게이트 구동회로 및 이를 포함하는 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a gate driving circuit and a display device including the gate driving circuit.

본 발명에 의한 표시장치는 게이트라인과 데이터라인이 연결된 픽셀들이 다수 배치되는 표시패널 및 서로 종속적으로 연결된 복수의 스테이지들로 이루어지고, 게이트라인에 인가되는 스캔펄스를 생성하는 게이트 구동회로를 포함한다. 스테이지들 중 제n(n은 자연수) 스테이지는 스캔 풀업 트랜지스터, 스캔 풀다운 트랜지스터, Q 노드 홀딩부 및 인버터부를 포함한다. 스캔 풀업 트랜지스터는 Q 노드에 연결된 게이트전극, 스캔클럭을 인가받는 드레인전극, 및 스캔 출력단에 연결된 소스전극을 포함한다. 스캔 풀다운 트랜지스터는 QB 노드에 연결된 게이트전극, 스캔 출력단에 연결된 드레인전극, 및 저전위전압의 입력단 연결된 소스전극을 포함한다. Q 노드 홀딩부는 QA 노드가 턴-온 전압일 때, QB 노드에 턴-온 전압을 충전시킨다. 인버터부는 이전단 스테이지가 출력하는 캐리신호를 직접 입력받아서 동작하여, QB 노드에 턴-오프 전압을 인가한다. The display device according to the present invention includes a display panel in which a plurality of pixels connected with a gate line and a data line are arranged and a gate driving circuit that includes a plurality of stages connected to each other and generates scan pulses applied to the gate lines . The nth (n is a natural number) stage of the stages includes a scan pull-up transistor, a scan pull-down transistor, a Q node holding unit, and an inverter unit. The scan pull-up transistor includes a gate electrode connected to the Q node, a drain electrode to which a scan clock is applied, and a source electrode connected to the scan output terminal. The scan pull-down transistor includes a gate electrode connected to the QB node, a drain electrode connected to the scan output terminal, and a source electrode connected to the input terminal of the low potential voltage. The Q node holding unit charges the QB node with the turn-on voltage when the QA node is at the turn-on voltage. The inverter unit operates by directly receiving the carry signal output from the previous stage, and applies a turn-off voltage to the QB node.

본 발명은 캐리신호를 직접 입력받아서 동작하는 인버터를 이용하여, QB 노드에 턴-온 전압을 공급하는 동작을 중지시킨다. 그 결과, 본 발명은 Q 노드가 프리챠지되는 타이밍이 지연되더라도, 이와 상관없이 QB 노드에 턴-온 전압을 인가하는 동작을 신속하게 중지시킬 수 있다.The present invention stops the operation of supplying the turn-on voltage to the QB node by using an inverter that operates by directly receiving the carry signal. As a result, the present invention can quickly stop the operation of applying the turn-on voltage to the QB node irrespective of the delay of the timing at which the Q node is precharged.

도 1은 본 발명에 의한 표시장치를 나타내는 도면이다.
도 2는 제1 실시 예에 의한 쉬프트레지스터의 스테이지를 나타내는 도면이다.
도 3은 도 2에 도시된 쉬프트레지스터에 인가되는 스캔클럭 및 주요 노드의 전압을 나타내는 타이밍도이다.
도 4는 제2 실시 예에 의한 스테이지를 나타내는 도면이다.
도 5는 도 4에 도시된 스테이지에 인가되는 캐리클럭들 및 스캔클럭들의 타이밍을 나타내는 도면이다.
도 6은 도 4에 도시된 스캔클럭들의 타이밍과 주요 노드의 전압변화를 나타내는 도면이다.1 is a view showing a display device according to the present invention.
2 is a diagram showing a stage of a shift register according to the first embodiment.
FIG. 3 is a timing chart showing the scan clock applied to the shift register shown in FIG. 2 and the voltage of the main node.
4 is a view showing a stage according to the second embodiment.
5 is a timing chart showing the timing of carry clocks and scan clocks applied to the stage shown in FIG.
FIG. 6 is a diagram illustrating the timing of the scan clocks and the voltage change of the main node shown in FIG.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 명세서의 게이트 구동회로에서 스위치 소자들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 명세서는 이에 한정되지 않는다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 MOSFET(NMOS)의 경우, 캐리어 가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 MOSFET에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지는 않는다. In the gate driving circuit of the present specification, the switching elements may be implemented as n-type or p-type metal oxide semiconductor field effect transistor (MOSFET) transistors. In the following embodiments, n-type transistors are exemplified, but the present specification is not limited thereto. A transistor is a three-electrode device including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. Within the transistor, the carriers begin to flow from the source. The drain is an electrode from which the carrier exits from the transistor. That is, the flow of carriers in the MOSFET flows from the source to the drain. In the case of an n-type MOSFET (NMOS), since the carrier is an electron, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In an n-type MOSFET, the direction of current flows from drain to source because electrons flow from source to drain. In the case of a p-type MOSFET (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type MOSFET, the current flows from the source to the drain because the holes flow from the source to the drain. The source and drain of the MOSFET are not fixed. For example, the source and drain of the MOSFET may be changed depending on the applied voltage. In the following embodiments, the invention is not limited to the source and the drain of the transistor.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 표시장치는 표시패널(100), 타이밍 콘트롤러(110), 게이트 구동회로(120,130) 및 데이터 구동회로(140)를 포함한다. 1 is a block diagram showing a display device according to an embodiment of the present invention. Referring to FIG. 1, the display device of the present invention includes a display panel 100, a timing controller 110, gate driving circuits 120 and 130, and a data driving circuit 140.

표시패널(100)은 데이터라인(DL) 및 게이트라인(GL)이 정의되고 화소들이 배치되는 화소 어레이(100A), 화소 어레이(100A)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(100B)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 등을 이용할 수 있다. The display panel 100 includes a pixel array 100A in which data lines DL and gate lines GL are defined and pixels are arranged, a non-display region 100A in which various signal lines, pads, etc. are formed outside the pixel array 100A, (100B). The display panel 100 may be a liquid crystal display (LCD), an organic light emitting diode (OLED) display, an electrophoretic display (EPD), or the like.

타이밍 콘트롤러(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DLCK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(110)는 입력된 타이밍신호를 기준으로 데이터 구동회로(120)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 게이트 구동회로(120,130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)를 생성한다.The timing controller 110 receives timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE and a dot clock DLCK through an LVDS or TMDS interface receiving circuit connected to an image board, . The timing controller 110 includes a data timing control signal DDC for controlling the operation timing of the data driving circuit 120 based on the input timing signal and a gate timing control for controlling the operation timing of the gate driving circuits 120 and 130 Thereby generating a signal GDC.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(120)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(140) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다.The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), and a source output enable signal (SOE) . The source start pulse SSP controls the shift start timing of the source drive ICs 120. The source sampling clock SSC is a clock signal for controlling the sampling timing of data in the data driving circuit 140 on the basis of the rising or falling edge.

스캔 타이밍 제어신호는 스타트펄스(VST) 및 스캔클럭(SCCLK) 등을 포함한다. 스타트펄스(VST)는 쉬프트레지스터(130)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 스캔클럭(SCCLK)은 레벨 쉬프터(120)를 통해 레벨 쉬프팅된 후에 쉬프트레지스터(130)에 입력된다. The scan timing control signal includes a start pulse VST, a scan clock SCCLK, and the like. The start pulse VST is input to the shift register 130 to control the shift start timing. The scan clock SCCLK is level-shifted through the level shifter 120 and then input to the shift register 130.

데이터 구동회로(140)는 타이밍 콘트롤러(110)로부터 공급받는 데이터 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마전압으로 변환하여 데이터전압을 생성하고, 데이터전압을 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다.The data driving circuit 140 converts the digital video data RGB into a gamma voltage in response to a data timing control signal supplied from the timing controller 110 to generate a data voltage and supplies the data voltage to the display panel 100 Data lines DL.

게이트 구동회로(120,130)는 레벨 시프터(120) 및 쉬프트레지스터부(130)를 포함한다. 레벨 시프터(120)는 타이밍 콘트롤러(110)의 제어에 의해서 스캔클럭(SCCLK) 및 스타트신호(VST)를 레벨 쉬프팅한 후 쉬프트레지스터부(130)에 공급한다. 쉬프트레지스터부(130)는 표시패널(100)의 비표시영역(100B)에 형성되는 게이트-인-패널(Gate In Panel; 이하 GIP) 방식으로 형성된다. 쉬프트레지스터부(130)는 클럭신호(CLK)들 및 스타트펄스(VST)에 대응하여 스캔펄스를 출력한다.The gate driving circuits 120 and 130 include a level shifter 120 and a shift register unit 130. [ The level shifter 120 level-shifts the scan clock SCCLK and the start signal VST under the control of the timing controller 110, and supplies the level shift signal SCCLK and the start signal VST to the shift register unit 130. The shift register unit 130 is formed in a gate-in-panel (GIP) manner in the non-display area 100B of the display panel 100. [ The shift register unit 130 outputs scan pulses in response to the clock signals CLK and the start pulse VST.

도 2는 쉬프트레지스터를 구성하는 복수의 스테이지들 중에서 제1 실시 예에 의한 제n 스테이지를 나타내는 도면이다. 2 is a diagram showing an n-th stage according to the first embodiment among a plurality of stages constituting a shift register.

도 2를 참조하면, 쉬프트레지스터(130)의 제n(n은 자연수) 스테이지는 스타트 제어부(T1), 리셋부(T2), Q 노드 홀딩부(T3), 인버터부(T4d,T4c), 풀업 트랜지스터(Pull-up transistor, Tpu) 및 풀다운 프랜지스터(Pull-down transistor, Tpd)를 포함한다. 2, the n-th (n is a natural number) stage of the shift register 130 includes a start control unit T1, a reset unit T2, a Q node holding unit T3, inverter units T4d and T4c, A transistor (pull-up transistor, Tpu), and a pull-down transistor (Tpd).

스타트 제어부(T1)는 스타트펄스(VST) 입력단 또는 이전단 스테이지의 스캔펄스를 입력받는 게이트전극, 고전위전압(VDD) 입력단에 연결된 드레인전극 및 Q 노드에 연결된 소스전극을 포함한다. 제1 내지 제n 스테이지들이 순차적으로 연결될 때에, 제n 스테이지의 이전단 스테이지는 제1 내지 제(n-1) 스테이지들 중에서 어느 하나를 일컫는다. 스타트 제어부(T1)는 스타트펄스(VST)에 응답하여, Q 노드를 충전시킨다.The start control unit T1 includes a gate electrode receiving a start pulse (VST) or a scan pulse of a previous stage, a drain electrode connected to a high voltage (VDD) input terminal, and a source electrode connected to the Q node. When the first to n-th stages are sequentially connected, the previous single stage of the n-th stage refers to any one of the first to (n-1) stages. The start control unit T1 charges the Q node in response to the start pulse VST.

리셋부(T2)는 후단신호(SCout[n+1])를 입력받는 게이트전극, Q 노드에 연결된 드레인전극 및 저전위전압(VGL) 입력단에 연결된 소스전극으로 이루어진다. 후단신호(Scout[n+1])는 후단 스테이지가 출력하는 스캔펄스를 지칭하며, 제n 스테이지의 후단 스테이지는 제(n+1) 스테이지들 이후의 스테이지들 중에서 어느 하나를 일컫는다. 제1 실시 예에서 후단신호(SCout[n+1])는 제(n+1) 스캔신호(Scout[n+1])를 이용하지만, 본 발명의 기술적 사상은 이에 한정되지 않는다.The reset unit T2 includes a gate electrode receiving the subsequent stage signal SCout [n + 1], a drain electrode connected to the Q node, and a source electrode connected to a low potential voltage (VGL) input terminal. The rear stage signal Scout [n + 1] refers to the scan pulse output from the subsequent stage, and the rear stage of the nth stage refers to any one of the stages after the (n + 1) stages. In the first embodiment, the rear stage signal SCout [n + 1] uses the (n + 1) th scan signal Scout [n + 1], but the technical idea of the present invention is not limited thereto.

리셋부(T2)는 후단신호(Scout[n+1])에 응답하여, Q 노드를 저전위전압(VSS)으로 방전시킨다. 즉, 리셋부(T2)는 제n 스테이지가 제n 스캔펄스(SCout[n])를 출력한 이후에, Q 노드에 턴-오프 전압을 인가한다.The reset section T2 discharges the Q node to the low potential voltage VSS in response to the rear stage signal Scout [n + 1]. That is, the reset unit T2 applies a turn-off voltage to the Q-node after the n-th stage outputs the n-th scan pulse SCout [n].

Q 노드 홀딩부(T3)는 Q 노드가 턴-온 전압일 때, QB 노드에 턴-오프 전압을 인가한다. 이를 위해서 Q 노드 홀딩부(T3)는 QB 노드에 연결된 게이트전극, Q 노드에 연결된 드레인전극 및 저전위전압(VGL)의 입력단에 연결된 소스전극으로 이루어진다. The Q node holding unit T3 applies a turn-off voltage to the QB node when the Q node is at the turn-on voltage. To this end, the Q node holding unit T3 includes a gate electrode connected to the QB node, a drain electrode connected to the Q node, and a source electrode connected to the input terminal of the low potential voltage VGL.

인버터부(T4d, T4c)는 QB 노드 제어부(T4d) 및 QA 노드 제어부(T4c)를 포함한다.The inverter units T4d and T4c include a QB node control unit T4d and a QA node control unit T4c.

QB 노드 제어부(T4d)는 QA 노드가 턴-온 전압일 때, QB 노드에 턴-온 전압을 충전시킨다. 이를 위해서, QB 노드 제어부(T4d)는 QA 노드에 연결된 게이트전극, 고전위전압(VDD)의 입력단에 연결된 드레인전극, 및 QB 노드에 연결된 소스전극을 포함한다. The QB node control unit T4d charges the QB node with the turn-on voltage when the QA node is at the turn-on voltage. To this end, the QB node controller T4d includes a gate electrode connected to the QA node, a drain electrode connected to the input terminal of the high-potential voltage VDD, and a source electrode connected to the QB node.

QA 노드 제어부(T4c)는 Q 노드가 턴-온 전압인 구간에서 QA 노드를 턴-오프 전압으로 유지시킨다. Q 노드가 턴-온 전압으로 충전되는 시점은 Q 노드가 프리챠지되는 시점이다. Q 노드가 프리챠지되는 시점은 스타트 제어부(T1)가 턴-온 되는 시점이며, 실시 예에 따라 달라질 수 있다. 예컨대, 도 2 및 도 3에 도시된 제1 실시 예에서, 제n 스테이지(STG[n])의 Q 노드가 프리챠지되는 시점은 제(n-1) 스캔펄스가 출력되는 타이밍이다. 후술하는 도 5 내지 도 7에 도시된 제2 실시 예에서, 제n 스테이지(STG[n])의 Q 노드가 프리챠지되는 시점은 제(n+3) 캐리신호가 출력되는 타이밍이다.The QA node controller T4c maintains the QA node at the turn-off voltage in the period when the Q node is the turn-on voltage. The point in time when the Q node is charged with the turn-on voltage is the time point when the Q node is precharged. The time point at which the Q node is precharged is the time point at which the start control unit Tl is turned on, and may vary depending on the embodiment. For example, in the first embodiment shown in Figs. 2 and 3, the timing at which the Q node of the n-th stage STG [n] is precharged is the timing at which the (n-1) th scan pulse is output. In the second embodiment shown in Figs. 5 to 7 described later, the timing at which the Q node of the nth stage STG [n] is precharged is the timing at which the (n + 3) carry signal is output.

풀업 트랜지스터(Tpu)는 Q 노드에 연결된 게이트전극, 스캔클럭(SCCLK) 입력단에 연결된 드레인전극 및 출력단(Nout)에 연결된 소스전극을 포함한다. The pull-up transistor Tpu includes a gate electrode connected to the Q node, a drain electrode connected to the scan clock (SCCLK) input terminal, and a source electrode connected to the output terminal Nout.

풀다운 트랜지스터(Tpd)는 QB 노드에 연결된 게이트전극, 출력단(Nout)에 연결된 드레인전극 및 저전위전압(VSS)의 입력단에 연결된 소스전극을 포함한다.The pull-down transistor Tpd includes a gate electrode connected to the QB node, a drain electrode connected to the output terminal Nout and a source electrode connected to the input terminal of the low potential voltage VSS.

도 3은 도 2에 도시된 스테이지에 입력되는 스캔클럭 및 주요 노드의 전압 변화를 나타내는 타이밍도이다. 도 3은 제1 스캔클럭(SCCLK1)의 출력기간에 제n 스캔펄스(SCout1)를 출력하는 제n 스테이지(STG[n])의 실시 예를 나타내고 있다.FIG. 3 is a timing chart showing a scan clock input to the stage shown in FIG. 2 and a voltage change of a main node. 3 shows an embodiment of the n-th stage STG [n] for outputting the n-th scan pulse SCout1 in the output period of the first scan clock SCCLK1.

도 2 및 도 3을 참조하여 제n 스테이지(STG[n])의 동작을 살펴보면 다음과 같다.The operation of the n-th stage STG [n] will be described with reference to FIG. 2 and FIG.

제1 타이밍(t1) 이전까지, QB 노드는 고전위전압(VDD)을 유지하고, Q 노드 홀딩부(T3)는 턴-온 상태를 유지한다. Q 노드 홀딩부(T3)가 턴-온 상태를 유지하는 동안, Q 노드는 저전위전압(VSS) 상태를 유지하면서 턴-온 전압으로 상승하는 것이 억제된다.Until the first timing t1, the QB node maintains the high potential voltage VDD and the Q node holding unit T3 maintains the turn-on state. While the Q node holding section T3 is kept in the turn-on state, the Q node is suppressed from rising to the turn-on voltage while maintaining the low potential voltage (VSS) state.

제1 타이밍(t1)에서 스타트 제어부(T1)는 스타트신호(VST)에 응답하여 Q 노드를 프리챠지시킨다. 제n 스테이지(STG[n])가 제2 스테이지의 후단 스테이지들 중에서 하나일 경우에, 제n 스테이지(STG[n])의 스타트 제어부(T1)는 제(n-1) 스캔신호(SCout1)에 응답하여 턴-온된다. At the first timing t1, the start control section T1 precharges the Q node in response to the start signal VST. The start control unit T1 of the n-th stage STG [n] outputs the (n-1) th scan signal SCout1 when the n-th stage STG [n] is one of the rear stages of the second stage. And is turned on in response to < / RTI >

이와 동시에 QA 노드 제어부(T4C)는 이전단 스캔신호(SCout[n-1])에 응답하여, QA 노드를 저전위전압(VSS)으로 방전시킨다. QA 노드가 턴-오프 전압이 되면서 QB 노드 제어부(T4d)는 턴-오프 되어 QB 노드에는 고전위전압(VDD)이 인가되지 않는다. 그 결과, Q 노드 홀딩부(T3)는 턴-오프 되고, Q 노드가 프리챠지 전압으로 충전될 수 있다. At the same time, the QA node controller T4C discharges the QA node to the low potential voltage VSS in response to the previous stage scan signal SCout [n-1]. The QB node control section T4d is turned off while the QA node is turned on and the high potential voltage VDD is not applied to the QB node. As a result, the Q node holding unit T3 is turned off, and the Q node can be charged to the precharge voltage.

앞서 언급한 바와 같이, 스타트 제어부(T1)가 턴-온 될지라도, Q 노드 홀딩부(T3)가 동작할 때에는 Q 노드가 프리챠지되지 않는다. Q 노드 홀딩부(T3)는 인버터부(T4d, T4c)에 의해서 동작 상태를 유지한다. 따라서, 본 발명은 인버터부(T4d, T4c)의 동작을 정지시켜서 Q 노드 홀딩부(T3)를 턴-오프 시킨다. 특히, 본 발명은 인버터부(T4d, T4c)가 이전단 스캔신호(SCout[n-1])를 직접 응답하여 동작하기 때문에 동작이 지연되지 않는다. As described above, the Q node is not precharged when the Q node holding unit T3 is operated, even if the start control unit T1 is turned on. The Q node holding unit T3 maintains the operating state by the inverter units T4d and T4c. Therefore, the present invention stops the operation of the inverter units T4d and T4c and turns off the Q node holding unit T3. Particularly, since the inverter units T4d and T4c operate in response to the previous scan signal SCout [n-1], the operation is not delayed.

일반적으로 인버터부(T4d, T4c)의 동작은 Q 노드의 전압에 동작하는 트랜지스터로 제어되었다. Q 노드의 전압은 스타트 제어부(T1)에 의해서 충전되는데, 스타트 제어부(T1)가 턴-온 된 상태에서도 인버터부(T4d, T4c)가 바로 턴-오프되지 않아서 Q 노드가 턴-온 전압이 충전되는 것이 방해받는다. 이에 반해서, 본 발명은 QA 노드 제어부(T4C)의 게이트전극이 Q 노드에 연결된 것이 아니라 캐리신호인 이전단 스캔신호(SCout1)를 직접 입력받기 때문에 Q 노드 홀딩부(T3)의 동작 영향을 받지 않는다. 따라서, 제1 타이밍(t1)에서 QA 노드 제어부(T4c)는 바로 턴-온되고, 그 결과 QB 노드 제어부(T4d)가 지연없이 동작하여 QB 노드에 턴-온 전압을 인가하는 동작이 중지된다. In general, the operation of the inverter units T4d and T4c is controlled by transistors operating on the voltage of the Q node. The voltage of the Q node is charged by the start control unit T1. Even when the start control unit T1 is turned on, the inverter units T4d and T4c are not turned off immediately, so that the Q node is turned on Is interrupted. On the other hand, according to the present invention, since the gate electrode of the QA node controller T4C is directly connected to the previous scan signal SCout1, which is a carry signal, rather than being connected to the Q node, the Q electrode is not affected by the operation of the Q node holding unit T3 . Therefore, at the first timing t1, the QA node controller T4c is immediately turned on, so that the QB node controller T4d operates without delay and stops applying the turn-on voltage to the QB node.

제2 타이밍(t2)에서, 제1 스캔클럭(SCCLK1)이 풀업 트랜지스터(Tpu)의 드레인전극에 입력되면, Q 노드는 풀업 트랜지스터(Tpu)의 드레인전극의 전압 상승에 따라 부트스트래핑(bootstrapping)된다. Q 노드가 부트스트래핑되면서 풀업 트랜지스터(Tpu)의 게이트-소스 간의 전위차는 커지면서 풀업 트랜지스터(Tpu)는 턴-온된다. 그 결과 풀업 트랜지스터(Tpu)는 제1 스캔클럭(SCCLK1)을 이용하여 출력단(Nout)을 충전시킨다. 출력단(Nout)은 게이트라인(GL)과 연결되고, 게이트라인(GL)에는 출력단(Nout)으로부터 제n 스캔펄스(SCout[n])가 인가된다.At the second timing t2, when the first scan clock SCCLK1 is input to the drain electrode of the pull-up transistor Tpu, the Q node is bootstrapped according to the voltage rise of the drain electrode of the pull-up transistor Tpu . As the Q node is bootstrapped, the potential difference between the gate and the source of the pull-up transistor Tpu increases, and the pull-up transistor Tpu is turned on. As a result, the pull-up transistor Tpu charges the output terminal Nout using the first scan clock SCCLK1. The output terminal Nout is connected to the gate line GL and the nth scan pulse SCout [n] is applied to the gate line GL from the output terminal Nout.

제3 타이밍(t3)에서, 리셋부(T2)는 후단신호(SCout[n+1])에 응답하여 턴-온 되고, Q 노드는 저전위전압(VSS)으로 방전된다. At the third timing t3, the reset section T2 is turned on in response to the subsequent stage signal SCout [n + 1], and the Q node is discharged to the low potential voltage VSS.

도 4는 제2 실시 예에 의한 제n 스테이지를 나타내는 도면이고, 도 5는 도 4에 도시된 제n 스테이지에 인가되는 캐리클럭 및 스캔클럭의 타이밍을 나타내는 도면이다. FIG. 4 is a diagram showing an n-th stage according to the second embodiment, and FIG. 5 is a timing chart showing the timing of a carry clock and a scan clock applied to the n-th stage shown in FIG.

도 4 및 도 5를 참조하면, 쉬프트레지스터(130)의 제n 스테이지(STG[n])는 스타트 제어부(T1), 리셋부(T2), Q 노드 홀딩부(T3), 제1 내지 제3 인버터부(INV1,INV2,INV3), 캐리 풀업 트랜지스터(Tpu1, 이하 제1 풀업 트랜지스터), 스캔 풀업 트랜지스터(Tpu2,이하 제2 풀업 트랜지스터), 캐리 풀다운 프랜지스터(Tpd1, 이하 제1 풀다운 트랜지스터), 스캔 풀다운 트랜지스터(Tpd2, 이하, 제2 풀다운 트랜지스터)를 포함한다. 제2 실시 예는 캐리신호(CARRY)와 스캔펄스(SCout)가 분리된 출력단을 통해서 생성되는 실시 예를 도시하고 있다. 제n 캐리신호(CARRYn)는 제i(i는 6이하의 자연수) 캐리클럭(CRCLKi)이 하이레벨일 때에 출력되고, 제n 스캔펄스(SCout[n])는 제i 스캔클럭(SCCLKi)이 하이레벨일 때에 대응된다. 제i 캐리클럭(CRCLKi)과 제i 스캔클럭(SCCLKi)의 출력타이밍은 동일하다. 캐리클럭들(CRCLK1~CRCLK6)과 스캔클럭들(SCCLK1~SCCLK6)의 하이레벨은 동일한 전압레벨이고, 캐리클럭들(CRCLK1~CRCLK6)과 스캔클럭들(SCCLK1~SCCLK6)의 로우레벨은 서로 다른 전압레벨일 수 있다. 특히, 캐리클럭들(CRCLK1~CRCLK6)의 로우레벨은 스캔클럭들(SCCLK1~SCCLK6)의 로우레벨 보다 낮은 전압레벨일 수 있다. 캐리클럭들(CRCLK1~CRCLK6)과 스캔클럭들(SCCLK1~SCCLK6)들 각각의 펄스폭은 2수평기간(2H)이고, 6상의 위상을 갖느다. 1수평기간(1H)은 하나의 게이트라인에 연결되는 픽셀(P)들에 데이터전압이 기입되는 기간으로 정의된다.4 and 5, the n-th stage STG [n] of the shift register 130 includes a start control unit T1, a reset unit T2, a Q node holding unit T3, (First pull-down transistor), a carry pull-down transistor (Tpd1, hereafter referred to as a first pull-down transistor), a second pull-up transistor And a scan pull-down transistor Tpd2 (hereinafter, referred to as a second pull-down transistor). The second embodiment shows an embodiment in which the carry signal CARRY and the scan pulse SCout are generated through separate outputs. The nth carry signal SCRYKn is output when the carry clock signal CRCLKi is at the high level and the nth scan pulse SCout [n] is output when the i < th > And is corresponding to a high level. The output timings of the i-th carry clock (CRCLKi) and the i-th scan clock (SCCLKi) are the same. The high level of the carry clocks CRCLK1 to CRCLK6 and the scan clocks SCCLK1 to SCCLK6 are at the same voltage level and the low level of the carry clocks CRCLK1 to CRCLK6 and the scan clocks SCCLK1 to SCCLK6 are different voltages Level. In particular, the low level of the carry clocks (CRCLK1 to CRCLK6) may be a voltage level lower than the low level of the scan clocks (SCCLK1 to SCCLK6). The pulse width of each of the carry clocks (CRCLK1 to CRCLK6) and the scan clocks (SCCLK1 to SCCLK6) is 2 horizontal periods (2H) and has a phase of 6 phases. One horizontal period (1H) is defined as a period in which a data voltage is written to pixels (P) connected to one gate line.

스타트 제어부(T1)는 스타트펄스(VST) 또는 제(n-3) 캐리신호(CARRY[n-3])를 입력받는 게이트전극, 고전위전압(VDD) 입력단에 연결된 드레인전극 및 Q 노드에 연결된 소스전극을 포함한다. 제2 실시 예는 스타트 제어부(T1)가 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 동작하는 실시 예를 도시하고 있지만, 본 발명은 이에 한정되지 않는다. 예컨대, 도 4에 도시된 스타트 제어부(T1)는 제(n-2) 캐리신호로 동작될 수도 있고, 스테이지의 구성이 달라지면 캐리신호의 타이밍도 달라질 수 있다.The start control unit T1 includes a gate electrode receiving a start pulse VST or an n-3 carry signal CARRY [n-3], a drain electrode connected to a high potential voltage (VDD) Source electrode. The second embodiment shows an embodiment in which the start controller T1 operates in response to the (n-3) carry signal CARRY [n-3], but the present invention is not limited thereto. For example, the start control unit T1 shown in FIG. 4 may be operated with the (n-2) carry signal, and the timing of the carry signal may be changed if the configuration of the stage is changed.

리셋부(T2)는 후단신호(CARRY[n+3])를 입력받는 게이트전극, Q 노드에 연결된 드레인전극 및 저전위전압(VGL) 입력단에 연결된 소스전극으로 이루어진다. 제2 실시 예에서 후단신호(CARRY[n+3])는 제(n+3) 캐리신호(CARRY[n+3])를 이용할 수 있다. 리셋부(T2)는 후단신호(CARRY[n+3])에 응답하여, Q 노드를 저전위전압(VSS)으로 방전시킨다. 즉, 리셋부(T2)는 제n 스테이지가 제n 스캔펄스(SCout[n])를 출력한 이후에, Q 노드에 턴-오프 전압을 인가한다.The reset section T2 is composed of a gate electrode receiving the following signal CARRY [n + 3], a drain electrode connected to the Q node, and a source electrode connected to a low potential voltage (VGL) input terminal. The (n + 3) -th carry signal CARRY [n + 3] may be used as the trailing edge signal CARRY [n + 3] in the second embodiment. The reset section T2 discharges the Q node to the low potential voltage VSS in response to the following signal CARRY [n + 3]. That is, the reset unit T2 applies a turn-off voltage to the Q-node after the n-th stage outputs the n-th scan pulse SCout [n].

Q 노드 홀딩부(T3)는 Q 노드가 턴-온 전압일 때, QB 노드에 턴-오프 전압을 인가한다. 이를 위해서 Q 노드 홀딩부(T3)는 QB 노드에 연결된 게이트전극, Q 노드에 연결된 드레인전극 및 저전위전압(VGL)의 입력단에 연결된 소스전극으로 이루어진다. The Q node holding unit T3 applies a turn-off voltage to the QB node when the Q node is at the turn-on voltage. To this end, the Q node holding unit T3 includes a gate electrode connected to the QB node, a drain electrode connected to the Q node, and a source electrode connected to the input terminal of the low potential voltage VGL.

제1 인버터부(INV1)는 QB 노드 제어부(T4d), QA 노드 제어부(T4c), 제4a 트랜지스터(T4a) 및 제4b 트랜지스터(T4b)를 포함한다.The first inverter unit INV1 includes a QB node control unit T4d, a QA node control unit T4c, a fourth transistor T4a and a fourth transistor T4b.

QB 노드 제어부(T4d)는 QA 노드가 턴-온 전압일 때, QB 노드에 턴-온 전압을 충전시킨다. 이를 위해서, QB 노드 제어부(T4d)는 QA 노드에 연결된 게이트전극, 고전위전압(VDD)의 입력단에 연결된 드레인전극, 및 QB 노드에 연결된 소스전극을 포함한다. The QB node control unit T4d charges the QB node with the turn-on voltage when the QA node is at the turn-on voltage. To this end, the QB node controller T4d includes a gate electrode connected to the QA node, a drain electrode connected to the input terminal of the high-potential voltage VDD, and a source electrode connected to the QB node.

QA 노드 제어부(T4c)는 Q 노드가 턴-온 전압인 구간에서 QA 노드를 턴-온 전압으로 충전시킨다. Q 노드가 턴-온 전압으로 충전되는 시점은 Q 노드가 프리챠지되는 시점이다. The QA node controller T4c charges the QA node to the turn-on voltage in a period in which the Q node is the turn-on voltage. The point in time when the Q node is charged with the turn-on voltage is the time point when the Q node is precharged.

제4a 트랜지스터(T4a)는 고전위전압(VDD)의 입력단에 연결되는 게이트전극 및 드레인전극, QA 노드에 연결되는 소스전극을 포함한다. 제4a 트랜지스터(T4a)는 QA 노드에 고전위전압(VDD)을 안정적으로 공급하는 다이오드 기능을 수행한다.The fourth transistor T4a includes a gate electrode and a drain electrode connected to the input terminal of the high potential voltage VDD, and a source electrode connected to the QA node. The fourth transistor T4a performs a diode function to stably supply the high potential voltage VDD to the QA node.

제4b 트랜지스터(T4b)는 Q 노드에 연결되는 게이트전극, QA 노드에 연결되는 드레인전극 및 저전위전압(VSS)의 입력단에 연결되는 소스전극을 포함한다. 제4b 트랜지스터(T4b)는 Q 노드가 턴-온 전압으로 프리챠지될 때, QA 노드를 턴-오프 전압으로 유지한다.The fourth transistor T4b includes a gate electrode connected to the Q node, a drain electrode connected to the QA node, and a source electrode connected to the input terminal of the low potential voltage VSS. The fourth transistor T4b holds the QA node at the turn-off voltage when the Q node is precharged to the turn-on voltage.

제2 인버터부(INV2)(이하, 제5q 트랜지스터)는 Q 노드에 연결되는 게이트전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VSS)의 입력단에 연결되는 소스전극을 포함한다. T5q 트랜지스터(T5q)는 Q 노드가 턴-온 전압일 때에 QB 노드의 전압을 저전위전압(VSS)으로 유지한다.The second inverter INV2 (hereinafter referred to as a fifth transistor) includes a gate electrode connected to the Q node, a drain electrode connected to the QB node, and a source electrode connected to the input terminal of the low potential voltage VSS. The T5q transistor T5q keeps the voltage of the QB node at the low potential voltage (VSS) when the Q node is at the turn-on voltage.

제3 인버터부(INV3)(이하, 제5 트랜지스터)는 제(n-3) 캐리신호(CARRY[n-3])를 입력받는 게이트전극, QB 노드에 연결되는 드레인전극 및 저전위전압(VSS)의 입력단에 연결되는 소스전극을 포함한다. 제5 트랜지스터(T5)는 제(n-3) 캐리신호(CARRY[n-3])가 인가될 때, QB 노드의 전압을 저전위전압(VSS)으로 유지한다.The third inverter INV3 (hereinafter referred to as a fifth transistor) includes a gate electrode receiving the (n-3) carry signal CARRY [n-3], a drain electrode connected to the QB node, And a source electrode connected to an input terminal of the transistor. The fifth transistor T5 maintains the voltage of the QB node at the low potential voltage VSS when the (n-3) carry signal CARRY [n-3] is applied.

제1 풀업 트랜지스터(Tpu1)는 Q 노드에 연결된 게이트전극, 캐리클럭(CRCLKi) 입력단에 연결된 드레인전극 및 캐리 출력단(N1, 이하 제1 출력단)에 연결된 소스전극을 포함한다. 제2 풀업 트랜지스터(Tpu2)는 Q 노드에 연결된 게이트전극, 스캔클럭(SCCLKi) 입력단에 연결된 드레인전극 및 스캔 출력단(N2, 이하 제2 출력단)에 연결된 소스전극을 포함한다. The first pull-up transistor Tpu1 includes a gate electrode connected to a Q node, a drain electrode connected to a carry clock (CRCLKi) input terminal, and a source electrode connected to a carry output (N1). The second pull-up transistor Tpu2 includes a gate electrode connected to the Q node, a drain electrode connected to the scan clock SCCLKi, and a source electrode connected to the scan output N2.

제1 풀다운 트랜지스터(Tpd1)는 QB 노드에 연결된 게이트전극, 제1 출력단(N1)에 연결된 드레인전극 및 저전위전압(VSS)의 입력단에 연결된 소스전극을 포함한다. 제2 풀다운 트랜지스터(Tpd2)는 QB 노드에 연결된 게이트전극, 제2 출력단(N2)에 연결된 드레인전극 및 저전위전압(VSS)의 입력단에 연결된 소스전극을 포함한다.The first pull-down transistor Tpd1 includes a gate electrode connected to the QB node, a drain electrode connected to the first output terminal N1, and a source electrode connected to the input terminal of the low potential voltage VSS. The second pull-down transistor Tpd2 includes a gate electrode connected to the QB node, a drain electrode connected to the second output terminal N2, and a source electrode connected to the input terminal of the low potential voltage VSS.

도 6은 도 4에 도시된 스테이지에 입력되는 캐리클럭들 및 Q 노드의 전압변화를 나타내는 타이밍도이다. 도 6은 제1 캐리클럭(SCCLK1)의 출력기간에 제1 캐리신호(CARRY1)를 출력하는 제1 스테이지의 실시 예를 나타내고 있다. 따라서, 후단신호(CARRY[n+3]) 및 제(n-3) 캐리신호(CARRY[n-3])는 제4 캐리클럭(SCCLK4) 타이밍에 출력되는 제4 캐리신호(SCout4)이다.6 is a timing chart showing voltage changes of carry clocks and Q nodes input to the stage shown in FIG. 6 shows an embodiment of the first stage for outputting the first carry signal CARRY1 in the output period of the first carry clock signal SCCLK1. Therefore, the last stage signal CARRY [n + 3] and the (n-3) carry signal CARRY [n-3] are the fourth carry signal SCout4 output at the fourth carry clock SCCLK4 timing.

도 4 내지 도 6을 참조하여 제n 스테이지(STG[n])의 동작을 살펴보면 다음과 같다.The operation of the n-th stage STG [n] will now be described with reference to FIGS. 4 to 6. FIG.

제1 타이밍(t1) 이전까지, QB 노드는 고전위전압(VDD)을 유지하고, Q 노드 홀딩부(T3)는 턴-온 상태를 유지한다. Q 노드 홀딩부(T3)가 턴-온 상태를 유지하는 동안, Q 노드는 저전위전압(VSS) 상태를 유지하면서 턴-온 전압으로 상승하는 것이 억제된다.Until the first timing t1, the QB node maintains the high potential voltage VDD and the Q node holding unit T3 maintains the turn-on state. While the Q node holding section T3 is kept in the turn-on state, the Q node is suppressed from rising to the turn-on voltage while maintaining the low potential voltage (VSS) state.

제1 타이밍(t1)에서 스타트 제어부(T1)는 스타트신호(VST)에 응답하여 Q 노드를 프리챠지시킨다. 제n 스테이지(STG[n])가 제3 스테이지의 후단 스테이지들 중에서 하나일 경우에, 제n 스테이지(STG[n])의 스타트 제어부(T1)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여 턴-온된다. At the first timing t1, the start control section T1 precharges the Q node in response to the start signal VST. The start control unit T1 of the n-th stage STG [n] receives the (n-3) carry signal CARRY [n] when the n-th stage STG [n] is one of the rear stages of the third stage. n-3]).

이와 동시에 QA 노드 제어부(T4C)는 제(n-3) 캐리신호(CARRY[n-3])에 응답하여, QA 노드를 저전위전압(VSS)으로 방전시킨다. QA 노드가 턴-오프 전압이 되면서 QB 노드 제어부(T4D)는 턴-오프 되고, QB 노드에는 고전위전압(VDD)이 인가되지 않는다. 그 결과, Q 노드 홀딩부(T3)는 턴-오프 되고, Q 노드가 프리챠지 전압으로 충전될 수 있다. At the same time, the QA node controller T4C responds to the (n-3) carry signal CARRY [n-3] to discharge the QA node to the low potential voltage VSS. When the QA node is turned off, the QB node controller T4D is turned off, and the high potential voltage VDD is not applied to the QB node. As a result, the Q node holding unit T3 is turned off, and the Q node can be charged to the precharge voltage.

Q 노드가 프리챠지되는 구간에서, 제4b 트랜지스터(T4b)는 턴-온 되어 QA 노드를 저전위전압(VSS)으로 유지시킨다.In a period during which the Q node is precharged, the fourth transistor T4b is turned on to maintain the QA node at the low potential VSS.

본 발명에 의한 QA 노드 제어부(T4C)의 게이트전극은 Q 노드에 연결된 것이 아니라 제(n-3) 캐리신호(CARRY[n-3])를 직접 입력받기 때문에 Q 노드 홀딩부(T3)의 동작 영향을 받지 않는다. 만약, QA 노드 제어부(T4C)가 없다면, QA 노드가 저전위전압(VSS)으로 방전되는 것은 제4b 트랜지스터(T4b)의 동작에 의해서 이루어진다. 제4b 트랜지스터(T4b)는 Q 노드 전압에 의해서 동작하기 때문에, 스타트 제어부(T1)가 턴-온 된다고 할지라도 Q 노드 홀딩부(T3)에 의해서 Q 노드의 프리챠지 타이밍이 지연된다. Since the gate electrode of the QA node controller T4C according to the present invention is not directly connected to the Q node but directly receives the (n-3) carry signal CARRY [n-3], the operation of the Q node holding unit T3 It is not affected. If there is no QA node controller T4C, the QA node is discharged to the low potential VSS by the operation of the 4b transistor T4b. Since the fourth transistor T4b operates by the Q node voltage, the precharge timing of the Q node is delayed by the Q node holding unit T3 even if the start control unit T1 is turned on.

이에 반해서, 본 발명은 QA 노드 제어부(T4C)를 이용하여 제(n-3) 캐리신호(CARRY[n-3])를 이용하여 Q 노드가 충전되어야 할 제1 타이밍(t1)에서 지연없이 QA 노드를 턴-오프 전압으로 방전시킬 수 있다. On the other hand, the present invention uses QA node controller T4C to calculate QA (n-3) without delay at the first timing t1 at which the Q node should be charged using the (n-3) carry signal CARRY The node can be discharged with a turn-off voltage.

제2 타이밍(t2)에서, 제1 캐리클럭(CRCLK1)이 제1 풀업 트랜지스터(Tpu1)의 드레인전극에 입력되면, Q 노드는 제1 풀업 트랜지스터(Tpu1)의 드레인전극의 전압 상승에 따라 부트스트래핑(bootstrapping)된다. 제1 풀업 트랜지스터(Tpu1)는 제1 캐리클럭(CRCLK1)을 이용하여 제1 출력단(N1)을 충전시키고, 제1 출력단(N1)을 통해서 제1 캐리신호(CARRY1)가 출력된다.At the second timing t2, when the first carry clock signal CRCLK1 is input to the drain electrode of the first pull-up transistor Tpu1, the Q node is boosted by the rise of the voltage at the drain electrode of the first pull-up transistor Tpu1, (bootstrapping). The first pull-up transistor Tpu1 charges the first output terminal N1 using the first carry clock signal CRCLK1 and outputs the first carry signal CARRY1 through the first output terminal N1.

제3 타이밍(t3)에서, 제1 캐리클럭(CRCLK1)은 로우레벨이 되고, Q 노드는 부트스트래핑 되지 않는다. 그리고, 제1 풀업 트랜지스터(Tpu1)는 제1 캐리신호(CARRY1)를 출력하지 않는다.At the third timing t3, the first carry clock signal CRCLK1 becomes low level, and the Q node is not bootstrapped. The first pull-up transistor Tpu1 does not output the first carry signal CARRY1.

제4 타이밍(t4)에서, 리셋부(T2)는 후단신호(CARRY[n+3])에 응답하여 턴-온 되고, Q 노드는 저전위전압(VSS)으로 방전된다. At the fourth timing t4, the reset section T2 is turned on in response to the subsequent stage signal CARRY [n + 3], and the Q node is discharged to the low potential voltage VSS.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100: 표시패널 110: 타이밍 콘트롤러
120: 레벨 쉬프터 130: 쉬프트레지스터
140: 데이터 구동회로 100: display panel 110: timing controller
120: level shifter 130: shift register
140: Data driving circuit

Claims (9)

게이트라인과 데이터라인이 연결된 픽셀들이 다수 배치되는 표시패널; 및
서로 종속적으로 연결된 복수의 스테이지들로 이루어지고, 상기 게이트라인에 인가되는 스캔펄스를 생성하는 게이트 구동회로를 포함하고,
상기 스테이지들 중 제n(n은 자연수) 스테이지는
Q 노드에 연결된 게이트전극, 스캔클럭을 인가받는 드레인전극, 및 스캔 출력단에 연결된 소스전극을 포함하는 스캔 풀업 트랜지스터;
QB 노드에 연결된 게이트전극, 상기 스캔 출력단에 연결된 드레인전극, 및 저전위전압의 입력단 연결된 소스전극을 포함하는 스캔 풀다운 트랜지스터;
QA 노드가 턴-온 전압일 때, 상기 QB 노드에 턴-온 전압을 충전시키는 Q 노드 홀딩부; 및
이전단 스테이지가 출력하는 캐리신호를 직접 입력받아서 동작하여, 상기 QB 노드에 턴-오프 전압을 인가하는 인버터부를 포함하는 표시장치.A display panel in which a plurality of pixels to which a gate line and a data line are connected are arranged; And
And a gate driving circuit formed of a plurality of stages connected to each other in a dependent manner and generating a scan pulse applied to the gate line,
The nth (n is a natural number) stage of the stages
A scan pull-up transistor including a gate electrode connected to a Q node, a drain electrode receiving a scan clock, and a source electrode connected to a scan output terminal;
A scan pull-down transistor including a gate electrode connected to the QB node, a drain electrode connected to the scan output terminal, and a source electrode connected to an input terminal of a low potential voltage;
A Q node holding unit for charging the QB node with a turn-on voltage when the QA node is at a turn-on voltage; And
And an inverter unit that operates by directly receiving a carry signal output from the previous stage and applying a turn-off voltage to the QB node. 제 1 항에 있어서,
상기 인버터부는
상기 캐리신호를 입력받는 게이트전극, QA 노드에 연결된 드레인전극, 및 저전위전압의 입력단에 연결된 소스전극을 포함하는 QA 노드 제어부; 및
상기 QA 노드에 연결된 게이트전극, 고전위전압의 입력단에 연결된 드레인전극, 및 상기 QB 노드에 연결된 소스전극을 포함하는 QB 노드 제어부를 포함하는 표시장치.The method according to claim 1,
The inverter unit
A QA node controller including a gate electrode receiving the carry signal, a drain electrode connected to the QA node, and a source electrode connected to an input terminal of the low potential voltage; And
And a QB node controller including a gate electrode connected to the QA node, a drain electrode connected to an input terminal of a high potential voltage, and a source electrode connected to the QB node. 제 1 항에 있어서,
상기 제n 스테이지는 스타트신호 또는 상기 캐리신호에 응답하여 상기 Q 노드를 프리챠지시키는 스타트 제어부를 더 포함하는 표시장치.The method according to claim 1,
Wherein the n-th stage further comprises a start controller for precharging the Q node in response to a start signal or the carry signal. 제 1 항에 있어서,
상기 캐리신호는 제1 내지 제(n-1) 스테이지의 스캔 출력단이 출력하는 스캔펄스들 중에서 어느 하나인 표시장치.The method according to claim 1,
Wherein the carry signal is one of scan pulses output from the scan output terminals of the first to (n-1) th stages. 제 1 항에 있어서,
상기 Q 노드에 연결된 게이트전극, 캐리클럭을 인가받는 드레인전극, 및 캐리 출력단에 연결된 소스전극을 포함하는 캐리 풀업 트랜지스터; 및
상기 QB 노드에 연결된 게이트전극, 상기 캐리 출력단에 연결된 드레인전극, 및 저전위전압의 입력단 연결된 소스전극을 포함하는 캐리 풀다운 트랜지스터를 더 포함하고,
상기 캐리신호는 제1 내지 제(n-1) 스테이지의 캐리 출력단이 출력하는 캐리신호들 중에서 어느 하나인 표시장치.The method according to claim 1,
A carry pull-up transistor including a gate electrode connected to the Q node, a drain electrode receiving a carry clock, and a source electrode connected to a carry output terminal; And
A carry pull-down transistor including a gate electrode connected to the QB node, a drain electrode connected to the carry output terminal, and a source electrode connected to an input terminal of a low potential voltage,
Wherein the carry signal is one of carry signals output from the carry output terminals of the first to (n-1) th stages. 제 5 항에 있어서,
상기 캐리클럭은 펄스폭이 2 수평기간이고 6상의 위상을 갖는 제1 내지 제6 캐리클럭 중에서 어느 하나인 표시장치.6. The method of claim 5,
Wherein the carry clock is any one of first to sixth carry clocks having a pulse width of two horizontal periods and a phase of six phases. 제 6 항에 있어서,
상기 제n 스테이지의 QA 노드 제어부에 인가되는 상기 캐리신호는 제(n-3) 스테이지가 출력하는 제(n-3) 캐리신호 또는 제(n-2) 스테이지가 출력하는 제(n-2) 캐리신호인 표시장치.The method according to claim 6,
Wherein the carry signal applied to the QA node controller of the nth stage is a (n-3) carry signal output from the (n-3) stage or a (n-2) A display that is a carry signal. 서로 종속적으로 연결된 복수의 스테이지들로 이루어지고, 표시패널의 게이트라인에 인가되는 스캔펄스를 생성하는 게이트 구동회로에 있어서,
상기 스테이지들 중 제n(n은 자연수) 스테이지는
Q 노드에 연결된 게이트전극, 스캔클럭을 인가받는 드레인전극, 및 스캔 출력단에 연결된 소스전극을 포함하는 스캔 풀업 트랜지스터;
QB 노드에 연결된 게이트전극, 상기 스캔 출력단에 연결된 드레인전극, 및 저전위전압의 입력단 연결된 소스전극을 포함하는 스캔 풀다운 트랜지스터;
QA 노드가 턴-온 전압일 때, 상기 QB 노드에 턴-온 전압을 충전시키는 Q 노드 홀딩부;
상기 캐리신호를 입력받는 게이트전극, QA 노드에 연결된 드레인전극, 및 저전위전압의 입력단에 연결된 소스전극을 포함하는 QA 노드 제어부; 및
상기 QA 노드에 연결된 게이트전극, 고전위전압의 입력단에 연결된 드레인전극, 및 상기 QB 노드에 연결된 소스전극을 포함하는 QB 노드 제어부를 포함하는 표시장치의 게이트 구동회로. A gate driving circuit for generating scan pulses applied to a gate line of a display panel, the gate driving circuit comprising a plurality of stages connected to each other in a dependent manner,
The nth (n is a natural number) stage of the stages
A scan pull-up transistor including a gate electrode connected to a Q node, a drain electrode receiving a scan clock, and a source electrode connected to a scan output terminal;
A scan pull-down transistor including a gate electrode connected to the QB node, a drain electrode connected to the scan output terminal, and a source electrode connected to an input terminal of a low potential voltage;
A Q node holding unit for charging the QB node with a turn-on voltage when the QA node is at a turn-on voltage;
A QA node controller including a gate electrode receiving the carry signal, a drain electrode connected to the QA node, and a source electrode connected to an input terminal of the low potential voltage; And
A QB node controller including a gate electrode connected to the QA node, a drain electrode connected to an input terminal of a high potential voltage, and a source electrode connected to the QB node. 제 8 항에 있어서,
상기 Q 노드에 연결된 게이트전극, 캐리클럭을 인가받는 드레인전극, 및 캐리 출력단에 연결된 소스전극을 포함하는 캐리 풀업 트랜지스터; 및
상기 QB 노드에 연결된 게이트전극, 상기 캐리 출력단에 연결된 드레인전극, 및 저전위전압의 입력단 연결된 소스전극을 포함하는 캐리 풀다운 트랜지스터를 더 포함하고,
상기 캐리신호는 제1 내지 제(n-1) 스테이지의 캐리 출력단이 출력하는 캐리신호들 중에서 어느 하나인 표시장치의 게이트 구동회로.9. The method of claim 8,
A carry pull-up transistor including a gate electrode connected to the Q node, a drain electrode receiving a carry clock, and a source electrode connected to a carry output terminal; And
A carry pull-down transistor including a gate electrode connected to the QB node, a drain electrode connected to the carry output terminal, and a source electrode connected to an input terminal of a low potential voltage,
Wherein the carry signal is one of carry signals output from the carry output terminals of the first to (n-1) th stages.
KR1020170169619A 2017-12-11 2017-12-11 Gate driver and display device having the same KR20190069179A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170169619A KR20190069179A (en) 2017-12-11 2017-12-11 Gate driver and display device having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170169619A KR20190069179A (en) 2017-12-11 2017-12-11 Gate driver and display device having the same

Publications (1)

Publication Number Publication Date
KR20190069179A true KR20190069179A (en) 2019-06-19

Family

ID=67104515

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170169619A KR20190069179A (en) 2017-12-11 2017-12-11 Gate driver and display device having the same

Country Status (1)

Country Link
KR (1) KR20190069179A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022183489A1 (en) * 2021-03-05 2022-09-09 京东方科技集团股份有限公司 Shift register unit and driving method therefor, gate driving circuit and display device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022183489A1 (en) * 2021-03-05 2022-09-09 京东方科技集团股份有限公司 Shift register unit and driving method therefor, gate driving circuit and display device
GB2609871A (en) * 2021-03-05 2023-02-15 Boe Technology Group Co Ltd Shift register unit and driving method therefor, gate driving circuit and display device
US11915655B2 (en) 2021-03-05 2024-02-27 Boe Technology Group Co., Ltd. Shift register unit, method for driving shift register unit, gate driving circuit, and display device

Similar Documents

Publication Publication Date Title
CN108091305B (en) Display device
CN107886886B (en) Gate driver and display device having the same
CN107545862B (en) Display device
CN109961740B (en) Active matrix display panel and display device having the same
US8994629B2 (en) Gate shift register and display device comprising the same
US8477094B2 (en) Shift register and display device using the same
KR101761414B1 (en) Gate shift register and display device using the same
US10181279B2 (en) Shift register and display device including the same
KR102542874B1 (en) Display Device
KR20120024214A (en) Light emitting control unit and display device using the same
KR20190079855A (en) Shift register and display device including thereof
KR20180066934A (en) Display Device
US20140078128A1 (en) Gate shift register and flat panel display using the same
KR102514723B1 (en) Display Device
KR102427396B1 (en) Shiftlegistor and Display Device having the Same
KR102476465B1 (en) Gate Driving Circuit and Organic Light Emitting Display having the Same
KR101977247B1 (en) Shift register and display device using the same
KR20190069179A (en) Gate driver and display device having the same
KR102334428B1 (en) Display Device and Driving Method therof
KR102426176B1 (en) Display Device
KR102356159B1 (en) Display Device
KR102550292B1 (en) Display Panel and Organic Light Emitting Display having the Same
KR20180062185A (en) Shift register and display device using the same