KR101394929B1 - A shift register - Google Patents

Abstract

본 발명은 풀다운 트랜지스터의 열화를 방지할 수 있고, 커플링 현상을 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며 각 스테이지가, 제 1 노드의 신호상태에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 제 2 노드의 신호상태에 따라 제어되며, 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자; 및, 상기 제 1 클럭펄스와 다른 위상을 갖는 제 2 클럭펄스에 의해 제어되며, 상기 방전용 전원라인과 상기 출력단자간에 접속된 제 2 풀다운 스위칭소자를 포함함을 그 특징으로 한다.The present invention relates to a shift register capable of preventing deterioration of a pull-down transistor and capable of preventing a coupling phenomenon. The shift register includes a plurality of stages sequentially outputting scan pulses through respective output terminals, A pull-up switching element connected between a clock transmission line for transmitting a first clock pulse and the output terminal, the pull-up switching element being controlled according to a signal state of one node; A first pull-down switching element controlled according to a signal state of a second node and connected between a discharge power source line for transmitting a discharge voltage source and the output terminal; And a second pulldown switching element controlled by a second clock pulse having a phase different from the first clock pulse, and connected between the discharge power supply line and the output terminal.

쉬프트 레지스터, 액정표시장치, 커플링 현상, 풀다운 스위칭소자, 열화 Shift register, liquid crystal display, coupling phenomenon, pulldown switching device, deterioration

Description

쉬프트 레지스터{A shift register}A shift register {A shift register}

본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 노드의 전압 극성을 매 기간마다 반전시켜 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shift register of a liquid crystal display device, and more particularly, to a shift register that can prevent deterioration of a pull-down transistor by inverting a voltage polarity of a node every period.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. A conventional liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged in an intersecting manner, and a pixel region is located in an area defined by vertically intersecting the gate lines and the data lines. Pixel electrodes and a common electrode for applying an electric field to each of the pixel regions are formed on the liquid crystal panel.

상기 화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트단자에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전 되도록 한다.Each of the pixel electrodes is connected to the data line via a source terminal and a drain terminal of a thin film transistor (TFT) as a switching element. The thin film transistor is turned on by a scan pulse applied to a gate terminal via the gate line so that a data signal of the data line is charged to the pixel voltage.

한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다. The driving circuit includes a gate driver for driving the gate lines, a data driver for driving the data lines, a timing controller for supplying a control signal for controlling the gate driver and the data driver, And a power supply unit for supplying various driving voltages used in the plasma display apparatus.

상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.The timing controller controls the driving timings of the gate driver and the data driver and supplies a pixel data signal to the data driver. The power supply unit boosts or depressurizes the input power source to generate driving voltages such as a common voltage VCOM, a gate high voltage signal VGH, and a gate low voltage signal VGL required by the liquid crystal display device. The gate driver sequentially supplies scan pulses to the gate lines to sequentially drive the liquid crystal cells on the liquid crystal panel by one line. The data driver supplies a pixel voltage signal to each of the data lines whenever a scan pulse is supplied to any one of the gate lines. Accordingly, the liquid crystal display displays an image by adjusting the light transmittance by the electric field applied between the pixel electrode and the common electrode in accordance with the pixel voltage signal for each liquid crystal cell.

여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.Here, the gate driver includes a shift register for sequentially outputting the scan pulses as described above. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.1 is a view showing a conventional shift register.

종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들을 포함한다. 각 스테이지들은 차례로 스캔펄스를 출력한다. 상기 스테이지들로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. A conventional shift register includes a plurality of stages, as shown in Fig. Each stage sequentially outputs a scan pulse. The scan pulses Vout1 to Voutn output from the stages are sequentially supplied to the gate lines of the liquid crystal panel (not shown), thereby sequentially scanning the gate lines.

일반적으로, 상기 각 스테이지는 제 1 및 제 2 노드의 충전 및 방전 상태를 제어하기 위한 노드 제어부와, 상기 제 1 및 제 2 노드의 상태에 따라 스캔펄스 또는 방전용 전압원을 출력하여, 이를 액정패널의 게이트 라인에 공급하는 출력부를갖는다.In general, each of the stages includes a node controller for controlling charge and discharge states of the first and second nodes, and a scan pulse or discharge voltage source according to the states of the first and second nodes, To the gate line of the transistor Q1.

상기 출력부는 상기 제 1 노드에 게이트단자가 접속된 풀업 트랜지스터와, 상기 제 2 노드에 게이트단자가 접속된 풀다운 트랜지스터를 포함한다. The output section includes a pull-up transistor having a gate terminal connected to the first node and a pull-down transistor having a gate terminal connected to the second node.

여기서, 상기 제 1 노드와 제 2 노드는 서로 교번적으로 충전 및 방전되는데, 구체적으로 상기 제 1 노드가 충전된 상태일 때에는 상기 제 2 노드가 방전된 상태를 유지하며, 상기 제 2 노드가 충전된 상태일 때에는 상기 제 1 노드가 방전된 상태를 유지하게 된다. 이때, 상기 각 스테이지는 한 프레임 기간내의 한 수평기간(1H)에만 스캔펄스를 출력하고, 나머지 기간동안에는 방전용 전압원을 출력하게 된다. 따라서, 상기 출력부의 풀업 트랜지스터는 한 프레임 기간 중 한 수평기간만 턴-온되며, 상기 풀다운 트랜지스터는 상기 한 수평 기간을 제외한 나머지 기간동안 턴-온상태를 유지한다. 즉, 상기 풀다운 트랜지스터는 한 프레임 기간 중 거의 모든 기간동안 턴-온상태를 유지한다. 이로 인해, 상기 풀다운 트랜지스터의 열화가 가속화된다.Here, the first node and the second node are alternately charged and discharged. Specifically, when the first node is charged, the second node maintains a discharged state, and when the second node is charged The first node is maintained in a discharged state. At this time, each stage outputs a scan pulse only during one horizontal period (1H) within one frame period, and outputs a discharge voltage source for the remaining period. Accordingly, the pull-up transistor of the output unit is turned on for only one horizontal period during one frame period, and the pull-down transistor remains in the turned-on state for the remaining period except for the horizontal period. That is, the pull-down transistor maintains the turn-on state for almost all of the one frame period. As a result, the deterioration of the pull-down transistor is accelerated.

본 발명은 상기와 같은 문제점을 해결하기위하여 안출한 것으로, 풀다운 트랜지스터의 게이트단자가 접속된 노드를 매 기간마다 교번적으로 충전/방전시켜 상기 풀다운 트랜지스터가 매 기간마다 턴-온 또는 턴-오프되도록 함으로써, 상기 풀다운 트랜지스터의 열화를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems, and it is an object of the present invention to provide a method and an apparatus for charging / discharging a node connected to a gate terminal of a pull- Thereby preventing deterioration of the pull-down transistor.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며 각 스테이지가, 제 1 노드의 신호상태에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자; 제 2 노드의 신호상태에 따라 제어되며, 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자; 및, 상기 제 1 클럭펄스와 다른 위상을 갖는 제 2 클럭펄스에 의해 제어되며, 상기 방전용 전원라인과 상기 출력단자간에 접속된 제 2 풀다운 스위칭소자를 포함함을 그 특징으로 한다.According to an aspect of the present invention, there is provided a shift register including a plurality of stages for sequentially outputting scan pulses through respective output terminals, each stage being controlled according to a signal state of a first node, A pull-up switching element connected between a clock transmission line for transmitting one clock pulse and the output terminal; A first pull-down switching element controlled according to a signal state of a second node and connected between a discharge power source line for transmitting a discharge voltage source and the output terminal; And a second pulldown switching element controlled by a second clock pulse having a phase different from the first clock pulse, and connected between the discharge power supply line and the output terminal.

첫째, 제 1 풀다운 스위칭소자(Trpd1)와 제 2 풀다운 스위칭소자(Trpd2)가 서로 교번하여 동작함에 따라, 풀다운 스위칭소자가 열화되는 것을 방지할 수 있 다.First, since the first pull-down switching device Trpd1 and the second pull-down switching device Trpd2 alternate with each other, it is possible to prevent the pull-down switching device from deteriorating.

둘째, 제 5 스위칭소자를 통해 제 2 노드에 공급되는 클럭펄스가 하이논리상태가 될 때마다 상기 제 1 노드를 주기적으로 방전시킴으로써, 상기 제 1 노드에 원치 않는 전압이 누적되는 것을 방지한다. 따라서, 커플링 현상에 따른 멀티출력을 방지할 수 있다.Secondly, the first node is periodically discharged whenever a clock pulse supplied to the second node through the fifth switching element becomes a high logic state, thereby preventing an undesired voltage from accumulating in the first node. Therefore, it is possible to prevent multiple output due to the coupling phenomenon.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.Hereinafter, a shift register according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.FIG. 2 is a diagram illustrating a shift register according to an embodiment of the present invention, and FIG. 3 is a timing chart of various signals supplied to or outputted from each stage of FIG.

본 발명의 실시예에 따른 쉬프트 레지스터는, 도 2에 도시된 바와 같이, n개의 스테이지들(ST1 내지STn) 및 하나의 더미 스테이지(STn+1)를 포함한다. 여기서, 각 스테이지들(ST1 내지 STn)은 각각의 출력단자(OT1 내지 OTn+1)를 통해 한 프레임 기간동안 한 번의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(ST1)부터 더미 스테이지(STn+1)까지 차례로 스캔펄스를 출력한다. The shift register according to the embodiment of the present invention includes n stages ST1 to STn and one dummy stage STn + 1 as shown in Fig. Here, each of the stages ST1 to STn outputs one scan pulse (Vout1 to Voutn + 1) for one frame period through each of the output terminals OT1 to OTn + 1, and the first stage ST1 ) To the dummy stage (STn + 1).

여기서, 상기 더미 스테이지(STn+1)를 제외한 상기 스테이지들(ST1 내지 STn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다. Here, the scan pulses Vout1 to Voutn output from the stages ST1 to STn except for the dummy stage STn + 1 are sequentially supplied to the gate lines of the liquid crystal panel (not shown) The gate lines are sequentially scanned.

즉, 먼저, 제 1 스테이지(ST1)가 제 1 스캔펄스(Vout1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(Vout2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(Vout3)를 출력하고, ...., 마지막으로 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한다. That is, first, the first stage ST1 outputs the first scan pulse Vout1, the second stage ST2 outputs the second scan pulse Vout2, and then the third stage ST3, The third scan pulse Vout3 is output, and finally the nth scan stage STn outputs the nth scan pulse Voutn.

한편, 상기 제 n 스테이지(STn)가 제 n 스캔펄스(Voutn)를 출력한 후, 더미 스테이지(STn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 더미 스테이지(STn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 상기 제 n 스테이지(STn)에만 공급된다.After the n-th stage STn outputs the n-th scan pulse Voutn, the dummy stage STn + 1 outputs the (n + 1) -th scan pulse Voutn + 1. At this time, The (n + 1) th scan pulse Voutn + 1 output from the (n + 1) -th scan line STn + 1 is not supplied to the gate line but is supplied only to the n-th stage STn.

이러한 쉬프트 레지스터는 액정패널에 내장된다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와, 상기 표시부의 둘러싸는 비표시부를 갖는다. 상기 쉬프트 레지스터는 상기 비표시부에 내장된다.Such a shift register is built in the liquid crystal panel. That is, the liquid crystal panel has a display portion for displaying an image and a non-display portion surrounding the display portion. The shift register is embedded in the non-display portion.

이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(ST1 내지 STn+1)는 충전용 전압원(VDD), 방전용 전압원(VSS), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 및 제 2 클럭펄스(CLK1 내지 CLK2)를 인가받는다. 상기 제 1 클럭펄스(CLK1)와 제 2 클럭펄스(CLK2)는 180도의 위상차를 갖는다.The entire stages ST1 to STn + 1 of the shift register constructed as described above are connected to the charging voltage source VDD, the discharging voltage source VSS, and the first and second clock pulses CLK1 to CLK2 ). The first clock pulse CLK1 and the second clock pulse CLK2 have a phase difference of 180 degrees.

상기 충전용 전압원(VDD) 및 방전용 전압원(VSS)은 모두 직류 전압원으로서, 상기 충전용 전압원(VDD)은 정극성을 나타내며, 상기 방전용 전압원(VSS)은 부극성을 나타낸다. 한편, 상기 방전용 전압원(VSS)은 접지전압이 될 수 있다.The charging voltage source VDD and the discharging voltage source VSS are all DC voltage sources, the charging voltage source VDD is positive and the discharging voltage source VSS is negative. Meanwhile, the discharging voltage source VSS may be a ground voltage.

상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)는 서로 위상차를 갖고 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위 상지연되어 출력된다. 여기서, 상기 제 1 클럭펄스(CLK1)와 상기 제 2 클럭펄스(CLK2)는 서로 위상반전되어 있다. 이에 따라, 상기 제 1 클럭펄스(CLK1)가 하이논리상태일 때 상기 제 2 클럭펄스(CLK2)는 로우논리상태를 나타내며, 상기 제 1 클럭펄스(CLK1)가 로우논리상태일 때 상기 제 2 클럭펄스(CLK2)는 하이논리상태를 나타낸다.The first and second clock pulses CLK1 and CLK2 are output with a phase difference from each other. That is, the second clock pulse CLK2 is delayed by one pulse width from the first clock pulse CLK1. Here, the first clock pulse CLK1 and the second clock pulse CLK2 are phase-inverted with respect to each other. Accordingly, when the first clock pulse CLK1 is in the high logic state, the second clock pulse CLK2 indicates the low logic state, and when the first clock pulse CLK1 is in the low logic state, The pulse CLK2 indicates a high logic state.

상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 2 클럭펄스(CLK2)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 2 클럭펄스(CLK2)까지 순차적으로 출력된다. The first and second clock pulses CLK1 and CLK2 are sequentially output and cyclically output. That is, the signals are sequentially output from the first clock pulse CLK1 to the second clock pulse CLK2, and sequentially output from the first clock pulse CLK1 to the second clock pulse CLK2.

상기 스테이지의 회로 구성에 따라, 하나의 스테이지에 공급되는 클럭펄스의 수는 가변될 수 있다.Depending on the circuit configuration of the stage, the number of clock pulses supplied to one stage can be varied.

상기 스테이지들(ST1 내지 STn+1) 중 가장 상측에 위치한 제 1 스테이지(ST1)는, 상술한 충전용 전압원(VDD), 방전용 전압원(VSS), 그리고 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들 외에도 스타트 펄스(Vst)를 더 공급받는다.The first stage ST1 located at the uppermost one of the stages ST1 to STn + 1 is connected to the charging voltage source VDD, the discharging voltage source VSS, and the first and second clock pulses CLK1 , And CLK2, as well as a start pulse Vst.

상기 각 클럭펄스(CLK1, CLK2)는 한 프레임 기간동안 여러번 출력되지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다.Each of the clock pulses CLK1 and CLK2 is outputted several times during one frame period, but the start pulse Vst is outputted only once during one frame period.

다시말하면, 각 클럭펄스(CLK1, CLK2)는 한 프레임 기간동안 주기적으로 여러번의 액티브 상태(하이논리상태)를 나타내지만, 상기 스타트 펄스(Vst)는 한 프레임 기간동안 단 한 번의 액티브 상태를 나타낸다.In other words, each of the clock pulses CLK1 and CLK2 periodically exhibits an active state (high logic state) periodically for one frame period, but the start pulse Vst shows only one active state for one frame period.

이때, 상기 제 2 클럭펄스(CLK2)와 상기 스타트 펄스(Vst)를 서로 동기시켜 출력하는 것이 바람직하다. 이때는 상기 제 1 및 제 2 클럭펄스(CLK1, CLK2)들 중 제 2 클럭펄스(CLK2)가 가장 먼저 출력된다. 상기 스타트 펄스(Vst)는 제 1 및 제 2 클럭펄스(CLK1, CLK2)보다 더 큰 펄스폭을 가지며, 이에 따라 상기 스타트 펄스(Vst)는 상기 제 2 클럭펄스(CLK2)의 하이구간을 완전히 중첩함과 아울러, 제 1 클럭펄스(CLK1)의 하이구간 중 반구간을 중첩한다.At this time, it is preferable that the second clock pulse (CLK2) and the start pulse (Vst) are outputted in synchronization with each other. At this time, the second clock pulse CLK2 of the first and second clock pulses CLK1 and CLK2 is output first. The start pulse Vst has a greater pulse width than the first and second clock pulses CLK1 and CLK2 so that the start pulse Vst completely overlaps the high period of the second clock pulse CLK2 And the half period of the high section of the first clock pulse CLK1 is superimposed.

상기 스타트 펄스(Vst)는 상기 제 2 클럭펄스(CLK2)만 중첩하고 제 1 클럭펄스와 중첩하지 않아도 무방하다. 즉, 상기 스타트 펄스(Vst)는 상기 제 2 클럭펄스(CLK2)와 동일한 펄스폭을 유지하면서 상기 제 2 클럭펄스(CLK2)에 동기되어 출력될 수 도 있다. The start pulse Vst may not overlap the first clock pulse CLK2 and overlap the first clock pulse CLK2. That is, the start pulse Vst may be output in synchronization with the second clock pulse CLK2 while maintaining the same pulse width as the second clock pulse CLK2.

각 스테이지(ST1 내지 STn+1)가 스캔펄스를 출력하기 위해서는 각 스테이지(ST1 내지 STn+1)의 인에이블 동작이 선행되어야 한다. 상기 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는것을 의미한다. 이를 위해 각 스테이지(ST1 내지 STn+1)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다.In order for each of the stages ST1 to STn + 1 to output the scan pulse, the enable operation of each stage ST1 to STn + 1 must be preceded. The fact that the stage is enabled means that the stage is set in a state in which it can output, that is, a state in which a clock pulse supplied thereto can be outputted as a scan pulse. To this end, each stage ST1 to STn + 1 is enabled by receiving a scan pulse from the stage located at the previous stage from the stage ST1 to STn + 1.

예를 들어, 제 k 스테이지는 제 k-1 스테이지로부터의 스캔펄스에 응답하여 인에이블된다. For example, the k < th > stage is enabled in response to a scan pulse from the (k-1) th stage.

여기서, 가장 상측에 위치한 제 1 스테이지(ST1)의전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.The first stage ST1 is enabled in response to the start pulse Vst from the timing controller since there is no stage at the front end of the first stage ST1 located at the uppermost position.

또한, 각 스테이지(ST1 내지 STn+1)는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다. 상기 스테이지가 디스에이블된다는 것은, 상기 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.In addition, each stage ST1 to STn + 1 is disabled in response to a scan pulse from the next stage. Disabling the stage means that the stage is reset to a state in which output is not possible, i.e., a state in which a clock pulse supplied to the stage can not be outputted as a scan pulse.

예를 들어, 제 k 스테이지는 제 k+1 스테이지로부터의 스캔펄스에 응답하여 디스에이블된다.For example, the k < th > stage is disabled in response to the scan pulse from the (k + 1) th stage.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+2)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.The structure of each stage ST1 to STn + 2 in the shift register constructed as described above will be described in more detail as follows.

각 스테이지(ST1 내지 STn+2)의 구성은 동일하므로, 제 2 스테이지(ST2)만을 예로 들어 설명하기로 한다.Since the configurations of the stages ST1 to STn + 2 are the same, only the second stage ST2 will be described as an example.

도 4는 도 2의 제 2 스테이지의 회로 구성을 나타낸 도면이다.Fig. 4 is a diagram showing the circuit configuration of the second stage of Fig. 2. Fig.

제 2 스테이지(ST2)는, 도 4에 도시된 바와 같이, 제 1 노드(Q), 제 2 노드(QB), 노드 제어부(NC), 풀업 스위칭소자(Trpu), 제 1 풀다운 스위칭소자(Trpd1), 및 제 2 풀다운 스위칭소자(Trpd2)를 포함한다.4, the second stage ST2 includes a first node Q, a second node QB, a node control unit NC, a pull-up switching device Trpu, a first pull-down switching device Trpd1 ), And a second pull-down switching device Trpd2.

상기 노드 제어부(NC)는 상기 제 1 및 제 2 노드(Q, QB)의 신호상태를 제어한다. 즉, 노드 제어부(NC)는 제 1 및 제 2 노드(Q, QB)를 충전 상태로 만들거나, 또는 방전 상태로 만든다. The node controller NC controls signal states of the first and second nodes Q and QB. That is, the node controller NC puts the first and second nodes Q and QB into a charged state or discharges the first and second nodes Q and QB.

풀업 스위칭소자(Trpd)는 상기 제 1 노드(Q)가 충전상태일때 턴-온되며, 이후 턴-온된 상태에서 자신에게 입력되는 클럭펄스를 출력한다. 이 턴-온된 풀업 스위칭소자로부터 출력된 클럭펄스가 스캔펄스이다.The pull-up switching device Trpd is turned on when the first node Q is in a charged state and then outputs a clock pulse to be inputted thereto in a turned-on state. The clock pulse output from the turn-on pull-up switching element is a scan pulse.

구체적으로, 제 k 스테이지에 구비된 풀업 스위칭소자(Trpu)는 상기 제 k 스테이지의 제 1 노드(Q)에 공급된 충전용 전압원(VDD)에 응답하여 클럭펄스를 스캔펄스로서 출력하고, 이를 제 k 게이트 라인, 제 k+1 스테이지, 및 제 k-1 스테이지에 공급한다. 이를 위해, 상기 풀업 스위칭소자(Trpu)의 게이트단자는 제 1 노드(Q)에 접속되며, 드레인단자는 클럭펄스전송라인에 접속되며, 그리고 소스단자는 제 k 게이트 라인과, 제 k+1 스테이지와, 제 k-1 스테이지에 접속된다. Specifically, the pull-up switching device Trpu provided in the k-th stage outputs a clock pulse as a scan pulse in response to the charging voltage source VDD supplied to the first node Q of the k-th stage, k gate line, the (k + 1) th stage, and the (k-1) th stage. To this end, the gate terminal of the pull-up switching element Trpu is connected to the first node Q, the drain terminal is connected to the clock pulse transmission line, the source terminal is connected to the kth gate line, And a (k-1) -th stage.

예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)는 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.For example, the pull-up switching device Trpu provided in the second stage ST2 of FIG. 4 outputs the second clock pulse CLK2 as the second scan pulse Vout2, and supplies it to the second gate line, The stage ST3, and the first stage ST1.

여기서, 각 스테이지(ST1 내지 STn+1)의 풀업 스위칭소자(Trpu)에는 제 1 및 제 2 클럭펄스(CLK1, CLK2) 중 어느 하나의 클럭펄스가 공급된다. 예를 들어, 기수번째 스테이지(ST1, ST3, ..., STn+1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에는 제 1 클럭펄스(CLK1)가 공급되며, 우수번째 스테이지(ST2, ST4, ..., STn)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에는 제 2 클럭펄스(CLK2)가 공급된다. Here, one of the first and second clock pulses CLK1 and CLK2 is supplied to the pull-up switching element Trpu of each of the stages ST1 to STn + 1. For example, the first clock pulse CLK1 is supplied to the drain terminal of the pull-up switching device Trpu provided in the odd-numbered stages ST1, ST3, ..., STn + 1, The second clock pulse CLK2 is supplied to the drain terminal of the pull-up switching device Trpu provided in the first, second, third, fourth, ..., STn, ST4, ..., STn.

제 1 풀다운 스위칭소자(Trpd1)는 제 2 노드(QB)의 신호상태에 따라 턴-온 또는 턴-오프되며, 이 턴-온시 자신에게 입력되는 방전용 전압원(VSS)을 출력한다.The first pull-down switching device Trpd1 is turned on or off according to the signal state of the second node QB and outputs a discharging voltage source VSS input to the first pull-down switching device Trpd1 itself.

구체적으로, 제 k 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 상기 제 k 스테이지의 제 1 노드(Q)에 공급된 클럭펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 k 게이트 라인, 제 k+1 스테이지, 및 제 k-1 스테이지에 공급한다. 이를 위해, 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자는 클럭펄스전송라인에 접속되며, 소스단자는 방전용 전원라인에 접속되며, 그리고 드레인단자는 제 k 게이트 라인과, 제 k+1 스테이지와, 제 k-1 스테이지에 접속된다. Specifically, the first pull-down switching device Trpd1 provided in the k-th stage is turned on or off according to the logic state of the clock pulse supplied to the first node Q of the k-th stage, And supplies an on-state discharge voltage source VSS to the k-th gate line, the (k + 1) -stage, and the (k-1) -stage. To this end, a gate terminal of the first pull-down switching device Trpd1 is connected to a clock pulse transmission line, a source terminal thereof is connected to a discharge power source line, a drain terminal thereof is connected to a kth gate line, And a (k-1) -th stage.

예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 1 풀다운 스위칭소자(Trpd1)는 제 2 노드(QB)에 공급되는 제 2 클럭펄스(CLK2)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 2 게이트 라인(GL2), 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.For example, the first pull-down switching device Trpd1 provided in the second stage ST2 of FIG. 4 may be turned on or off according to the logic state of the second clock pulse CLK2 supplied to the second node QB, And supplies a turn-on discharge voltage source VSS to the second gate line GL2, the third stage ST3, and the first stage ST1.

제 2 풀다운 스위칭소자(Trpd2)는 클럭펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 이 턴-온시 자신에게 입력되는 방전용 전압원(VSS)을 출력한다.The second pull-down switching element Trpd2 is turned on or off according to the logic state of the clock pulse, and outputs a discharging voltage source VSS input to itself when the second pull-down switching element Trpd2 is turned on.

구체적으로, 제 k 스테이지에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 상기 클럭펄스의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 k 게이트 라인, 제 k+1 스테이지, 및 제 k-1 스테이지에 공급한다. 이를 위해, 상기 제 2 풀다운 스위칭소자(Trpd2)의 게이트단자는 클럭펄스전송라인에 접속되며, 소스단자는 방전용 전원라인에 접속되며, 그리고 드레인단자는 제 k 게이트 라인과, 제 k+1 스테이지와, 제 k-1 스테이지에 접속된다. Specifically, the second pull-down switching device Trpd2 provided in the k-th stage is turned on or off according to the logic state of the clock pulse, and the turn-on discharge voltage source VSS is connected to the k- The (k + 1) th stage, and the (k-1) th stage. To this end, the gate terminal of the second pull-down switching device Trpd2 is connected to the clock pulse transmission line, the source terminal is connected to the discharge power supply line, the drain terminal is connected to the kth gate line, And a (k-1) -th stage.

예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 2 풀다운 스위칭소자(Trpd2)는 제 1 클럭펄스(CLK1)의 논리상태에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용 전압원(VSS)을 제 2 게이트 라인(GL2), 제 3 스테이지(ST3), 및 제 1 스테이지(ST1)에 공급한다.For example, the second pull-down switching device Trpd2 provided in the second stage ST2 of FIG. 4 is turned on or off according to the logic state of the first clock pulse CLK1, And supplies a dedicated voltage source VSS to the second gate line GL2, the third stage ST3, and the first stage ST1.

여기서, 각 스테이지(ST1 내지 STn+1)의 제 2 풀다운 스위칭소자(Trpd2)에는 제 1 및 제 2 클럭펄스(CLK1, CLK2) 중 어느 하나의 클럭펄스가 공급된다. 예를 들어, 기수번째 스테이지(ST1, ST3, ..., STn+1)에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 드레인단자에는 제 2 클럭펄스(CLK2)가 공급되며, 우수번째 스테이지(ST2, ST4, ..., STn)에 구비된 제 2 풀다운 스위칭소자(Trpd2)의 드레인단자에는 제 1 클럭펄스(CLK1)가 공급된다. Here, one of the first and second clock pulses CLK1 and CLK2 is supplied to the second pull-down switching device Trpd2 of each of the stages ST1 to STn + 1. For example, the second clock pulse CLK2 is supplied to the drain terminal of the second pull-down switching device Trpd2 provided in the odd-numbered stages ST1, ST3, ..., STn + 1, The first clock pulse CLK1 is supplied to the drain terminal of the second pull-down switching device Trpd2 provided in each of the transistors ST1, ST2, ST4, ..., STn.

각 게이트 라인은 상기 풀업 스위칭소자(Trpu)로부터 출력된 스캔펄스에 의해 충전되며, 상기 제 1 풀다운 스위칭소자(Trpd1) 또는 제 2 풀다운 스위칭소자(Trpd2)로부터 출력된 방전용 전압원(VSS)에 의해 방전된다.Each gate line is charged by a scan pulse output from the pull-up switching device Trpu and is supplied to the gate of the first pull-down switching device Trpd1 by the discharge voltage source VSS output from the first pulldown switching device Trpd1 or the second pulldown switching device Trpd2 Is discharged.

상기 노드 제어부(NC)는 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4)를 포함한다.The node control unit NC includes first to fourth switching elements Tr1 to Tr4.

제 k 스테이지의 노드 제어부(NC)에 구비된 제 1 스위칭소자(Tr1)는, 제 k-1 스테이지의 풀업 스위칭소자(Trpu)로부터 출력된 제 k-1 스캔펄스에 응답하여 상기 제 k-1 스캔펄스를 상기 제 k 스테이지의 제 1 노드(Q)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)의 게이트단자 및 드레인단자는 상기 제 k-1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 그리고 소스단자는 상기 제 k 스테이지의 제 1 노드(Q)에 접속된다.The first switching device Tr1 provided in the node control part NC of the k-th stage is connected to the (k-1) th scan pulse in response to the (k-1) th scan pulse output from the pull-up switching device Trpu of the And supplies a scan pulse to the first node (Q) of the k-th stage. To this end, the gate terminal and the drain terminal of the first switching device Tr1 provided in the k-th stage are connected to the source terminal of the pull-up switching device Trpu provided in the (k-1) -th stage, And is connected to the first node (Q) of the k-th stage.

예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)는 제 1 스테이지(ST1)로부터의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 제 1 노드(Q)를 상기 제 1 스캔펄스(Vout1)로 충전시킨다.For example, the first switching device Tr1 provided in the second stage ST2 of FIG. 4 is turned on in response to the first scan pulse Vout1 from the first stage ST1, And charges the first node Q with the first scan pulse Vout1.

한편, 상기 제 1 스위칭소자(Tr1)는 전단 스테이지로부터의 스캔펄스에 의해 턴-온되어 외부로부터 별도의 충전용 전압원(VDD)을 상기 제 1 노드(Q)에 공급할 수 있다. 즉, 제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 k-1 스테이지로부터의 제 k-1 스캔펄스를 공급받아 턴-온되어, 충전용 전원라인으로부터의 충전용 전압원(VDD)을 상기 제 1 노드(Q)에 공급하여 상기 제 1 노드(Q)를 충전시킬 수 있다.On the other hand, the first switching device Tr1 may be turned on by a scan pulse from the front stage to supply a separate charging voltage source VDD to the first node Q from the outside. That is, the first switching device Tr1 provided in the k-th stage is supplied with the (k-1) th scan pulse from the (k-1) th stage and is turned on to supply the charging voltage source VDD And may supply the first node (Q) to charge the first node (Q).

제 k 스테이지의 노드 제어부(NC)에 구비된 제 2 스위칭소자(Tr2)는, 제 k 스테이지의 제 1 노드(Q)에 공급된 스캔펄스에 응답하여 상기 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 2 노드(QB)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 2 스위칭소자(Tr2)의 게이트단자는 상기 제 k 스테이지의 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(QB)에 접속되며, 그리고, 소스단자는 상기 방전용 전압원(VSS)을 전송하는 방전용 전원라인에 접속된다.The second switching element Tr2 provided in the node control part NC of the k-th stage is connected to the first node Q of the k-th stage in response to the scan pulse supplied to the first node Q of the k- To the second node (QB) of the stage. To this end, the gate terminal of the second switching device Tr2 provided in the k-th stage is connected to the first node Q of the k-th stage, and the drain terminal is connected to the second node QB of the k- And the source terminal is connected to a discharge power supply line for transmitting the discharge voltage source VSS.

예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 2 스위칭소자(Tr2)는 제 2 스테이지(ST2)의 제 1 노드(Q)에 공급된 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 제 2 노드(QB)를 상기 방전용 전압원(VSS)으로 방전시킨다.For example, the second switching device Tr2 provided in the second stage ST2 of FIG. 4 is turned on in response to the first scan pulse Vout1 supplied to the first node Q of the second stage ST2 And discharges the second node (QB) of the second stage (ST2) to the discharging voltage source (VSS).

제 k 스테이지의 노드 제어부(NC)에 구비된 제 3 스위칭소자(Tr3)는, 제 k+1 스테이지의 풀업 스위칭소자(Trpu)로부터 출력된 제 k+1 스캔펄스에 응답하여, 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 1 노드(Q)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)의 게이트단자는 상기 제 k+1 스테이지에 구비된 풀업 스위칭소자(Trpu)의 소스단자에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 1 노드(Q)에 접속되며, 그리고 소스단자는 방전용 전원라인에 접속된다.The third switching device Tr3 provided in the node control part NC of the kth stage responds to the (k + 1) th scan pulse output from the pull-up switching device Trpu of the (k + 1) VSS) to the first node (Q) of the k-th stage. To this end, the gate terminal of the third switching device Tr3 provided in the k-th stage is connected to the source terminal of the pull-up switching device Trpu provided in the (k + 1) -th stage, And the source terminal is connected to the discharge power supply line.

예를 들어, 제 2 스테이지(ST2)에 구비된 제 3 스위칭소자(Tr3)는 제 3 스테이지(ST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(ST2)의 제 1 노드(Q)를 방전용 전압원(VSS)으로 방전시킨다.For example, the third switching device Tr3 provided in the second stage ST2 is turned on in response to the third scan pulse Vout3 from the third stage ST3, (Q) to the discharging voltage source (VSS).

제 k 스테이지의 노드 제어부(NC)에 구비된 제 4 스위칭소자(Tr4)는, 외부로부터의 충전용 전압원(VDD)에 응답하여 클럭펄스를 상기 제 k 스테이지의 제 2 노드(QB)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 4 스위칭소자(Tr4)의 게이트단자는 상기 충전용 전압원(VDD)을 전송하는 충전용 전원라인에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 2 노드(QB)에 접속되며, 그리고, 소스단자는 상기 방전용 전압원(VSS)을 전송하는 방전용 전원라인에 접속된다.The fourth switching device Tr4 provided in the node control unit NC of the k-th stage supplies a clock pulse to the second node QB of the k-th stage in response to an external charging voltage source VDD . To this end, the gate terminal of the fourth switching device Tr4 provided in the k-th stage is connected to the charging power supply line for transmitting the charging voltage source VDD, and the drain terminal is connected to the second node (QB), and the source terminal is connected to a discharge power supply line for transmitting the discharge voltage source (VSS).

상기 충전용 전압원은 항상 하이논리상태이므로, 이를 게이트단자를 통해 공급받는 제 4 스위칭소자(Tr4)는 항상 턴-온상태를 유지한다. 따라서, 상기 제 4 스위칭소자(Tr4)의 드레인단자에 공급되는 클럭펄스는 상기 제 4 스위칭소자(Tr4)를 경유하여, 계속해서 제 2 노드(QB)에 공급된다. 이때, 상기 클럭펄스는 주기적으로 하이논리상태와 로우논리상태를 교번하여 갖기 때문에, 상기 제 2 노드(QB)는 주기적으로 충전상태와 방전상태를 교번하여 갖는다. 예를 들어, 상기 클럭펄스가 하이논리상태일 때 상기 제 2 노드(QB)는 충전상태로 유지되며, 상기 클럭펄스가 로우논리상태 일때 상기 제 2 노드(QB)는 방전상태로 유지된다.Since the charging voltage source is always in the high logic state, the fourth switching device Tr4, which is supplied through the gate terminal thereof, is always kept in the turn-on state. Therefore, the clock pulse supplied to the drain terminal of the fourth switching device Tr4 is continuously supplied to the second node QB via the fourth switching device Tr4. At this time, since the clock pulse alternately has a high logic state and a low logic state periodically, the second node QB periodically has a charge state and a discharge state alternately. For example, the second node (QB) remains charged when the clock pulse is in a high logic state, and the second node (QB) remains discharged when the clock pulse is in a low logic state.

상기 제 4 스위칭소자(Tr4)가 대신에 커패시터를 사용할 수 도 있으나, 커패시터는 큰 면적을 차지하므로 스위칭소자를 사용하여 구성하는 것이 바람직하다.Although the fourth switching device Tr4 may use a capacitor in place of the fourth switching device Tr4, since the capacitor occupies a large area, it is preferable to use a switching device.

예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 4 스위칭소자(Tr4)는 충전용 전원라인으로부터의 충전용 전압원(VDD)에 응답하여 상기 제 2 스테이지(ST2)의 제 2 노드(QB)를 충전 또는 방전시킨다.For example, the fourth switching device Tr4 provided in the second stage ST2 of FIG. 4 is turned on in response to the charging voltage source VDD from the charging power source line, (QB).

여기서, 각 스테이지(ST1 내지 STn+1)의 풀업 스위칭소자(Trpu)에는 제 1 및 제 2 클럭펄스(CLK1, CLK2) 중 어느 하나의 클럭펄스가 공급된다. 예를 들어, 기수번째 스테이지(ST1, ST3, ..., STn+1)에 구비된 제 4 스위칭소자(Tr4)의 드레인단자에는 제 1 클럭펄스(CLK1)가 공급되며, 우수번째 스테이지(ST2, ST4, ..., STn)에 구비된 제 4 스위칭소자(Tr4)의 드레인단자에는 제 2 클럭펄스(CLK2)가 공급된다.Here, one of the first and second clock pulses CLK1 and CLK2 is supplied to the pull-up switching element Trpu of each of the stages ST1 to STn + 1. For example, the first clock pulse CLK1 is supplied to the drain terminal of the fourth switching device Tr4 provided in the odd-numbered stages ST1, ST3, ..., STn + 1, , ST4, ..., STn, the second clock pulse CLK2 is supplied to the drain terminal of the fourth switching device Tr4.

제 k 스테이지의 노드 제어부(NC)에 구비된 제 5 스위칭소자(Tr5)는, 제 k 스테이지의 제 2 노드(QB)에 공급된 클럭펄스에 응답하여 상기 방전용 전압원(VSS)을 상기 제 k 스테이지의 제 1 노드(Q)에 공급한다. 이를 위해, 상기 제 k 스테이지에 구비된 제 5 스위칭소자(Tr5)의 게이트단자는 상기 제 k 스테이지의 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 k 스테이지의 제 1 노드(Q)에 접속되며, 그리고, 소스단자는 상기 방전용 전원라인에 접속된다.The fifth switching element Tr5 provided in the node control part NC of the k-th stage is connected to the k-th stage of the k-th stage in response to the clock pulse supplied to the second node QB of the k- To the first node (Q) of the stage. To this end, the gate terminal of the fifth switching device Tr5 provided in the k-th stage is connected to the second node QB of the k-th stage, and the drain terminal is connected to the first node Q of the k- And the source terminal is connected to the discharge power supply line.

예를 들어, 도 4의 제 2 스테이지(ST2)에 구비된 제 5 스위칭소자(Tr5)는 제 2 스테이지(ST2)의 제 1 노드(Q)에 공급된 제 2 클럭펄스(CLK2)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 2 스테이지(ST2)의 제 1 노드(Q)를 상기 방전 용 전압원(VSS)으로 방전시킨다.For example, the fifth switching element Tr5 provided in the second stage ST2 of FIG. 4 is turned on in response to the second clock pulse CLK2 supplied to the first node Q of the second stage ST2 Off or turned off and discharges the first node Q of the second stage ST2 to the discharging voltage source VSS at the turn-on time.

제 k 스테이지에 구비된 제 1 스위칭소자(Tr1)는 제 k-1 스테이지 대신에 이 제 k-1 스테이지보다 앞선 스테이지들 중 어느 하나로부터의 스캔펄스를 공급받을 수도 있다. 또한, 제 k 스테이지에 구비된 제 3 스위칭소자(Tr3)는 제 k+1 스테이지 대신에 이 제 k+1 스테이지보다 뒤에 위치한 스테이지들 중 어느 하나로부터의 스캔펄스를 공급받을 수도 있다.The first switching device Tr1 provided in the k-th stage may receive scan pulses from any one of the stages preceding this (k-1) -th stage instead of the (k-1) -th stage. Further, the third switching device Tr3 provided in the k-th stage may receive scan pulses from any of the stages located behind the (k + 1) th stage instead of the (k + 1) th stage.

본 발명에서 제 1 풀다운 스위칭소자(Trpd1)와 제 2 풀다운 스위칭소자(Trpd2)가 서로 교번하여 동작함에 따라, 풀다운 스위칭소자가 열화되는 것을 방지할 수 있다. 상기 제 1 풀다운 스위칭소자(Trpd1)는 한 프레임 기간 중 약 반 기간동안 동작하며, 상기 제 2 풀다운 스위칭소자(Trpd2)는 한 프레임 기간 중 나머지 반 기간동안 동작한다. 이를 위해서, 상기 제 1 풀다운 스위칭소자(Trpd1)와 제 2 풀다운 스위칭소자(Trpd1)의 각 게이트단자에 공급되는 클럭펄스는 서로 반대의 위상을 갖는다. 예를 들어, 제 1 스테이지(ST1)에 구비된 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자(즉, 제 2 노드)에는 제 4 스위칭소자(Tr4)를 통해 제 1 클럭펄스(CLK1)가 공급되는 반면, 상기 제 1 스테이지(ST1)에 구비된 제 2 풀다운 스위칭소자(Trpd1)의 게이트단자에는 제 2 클럭펄스(CLK2)가 공급된다.In the present invention, since the first pull-down switching device Trpd1 and the second pull-down switching device Trpd2 operate alternately, it is possible to prevent the pull-down switching device from deteriorating. The first pull-down switching device Trpd1 operates for about one half of one frame period, and the second pull-down switching device Trpd2 operates for the other half of one frame period. To this end, the clock pulses supplied to the respective gate terminals of the first pull-down switching device Trpd1 and the second pulldown switching device Trpd1 have phases opposite to each other. For example, the first clock pulse CLK1 is supplied to the gate terminal (i.e., the second node) of the first pull-down switching device Trpd1 provided in the first stage ST1 through the fourth switching device Tr4. While the second clock pulse CLK2 is supplied to the gate terminal of the second pull-down switching device Trpd1 provided in the first stage ST1.

또한, 제 5 스위칭소자(Tr5)가 제 2 노드(QB)에 공급된 클럭펄스에 의해 주기적으로 턴-온됨에 따라, 제 1 노드(Q)에 원치 않는 전압이 누적되는 것을 방지할 수 있다.In addition, as the fifth switching element Tr5 is periodically turned on by the clock pulse supplied to the second node QB, an undesired voltage can be prevented from accumulating on the first node Q.

이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.The operation of the shift register constructed as described above will be described in detail as follows.

도 5는 도 2의 제 1 내지 제 3 스테이지를 나타낸 도면이다.5 is a view showing the first to third stages of FIG.

먼저, 초기 기간(T0)동안의 동작을 설명하면 다음과 같다.First, the operation during the initial period T0 will be described as follows.

상기 초기 기간(T0) 동안에는, 도 3에 도시된 바와 같이, 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)만 하이논리상태로 유지되고, 제 1 클럭펄스(CLK1)는 로우논리상태로 유지된다.During the initial period T0, only the start pulse Vst and the second clock pulse CLK2 are held in the high logic state and the first clock pulse CLK1 is held in the low logic state, as shown in FIG. do.

상기 스타트 펄스(Vst)는 제 1 스테이지(ST1)에 입력된다. 구체적으로, 상기 스타트 펄스(Vst)는 상기 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다.The start pulse Vst is input to the first stage ST1. Specifically, the start pulse Vst is supplied to the gate terminal of the first switching device Tr1 provided in the first stage ST1.

그러면, 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)는 턴-온되며, 이때, 상기 턴-온된 제 1 스위칭소자(Tr1)를 통해 스타트 펄스(Vst)가 상기 제 1 스테이지(ST1)의 제 1 노드(Q)에 공급된다. The first switching element Tr1 of the first stage ST1 is turned on and the start pulse Vst is applied to the first stage ST1 through the first switching element Tr1, To the first node (Q).

이에 따라, 상기 제 1 스테이지(ST1)의 제 1 노드(Q)가 상기 스타트 펄스(Vst)에 의해 충전되며, 상기 충전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 2 스위칭소자(Tr2)가 턴-온된다. 이 제 2 스위칭소자(Tr2)가 턴-온됨에 따라, 상기 제 1 스테이지(ST1)의 제 2 노드(QB)에는 방전용 전압원(VSS)이 공급된다. 그러면, 상기 제 2 노드(QB)에 게이트단자가 접속된 제 1 풀다운 스위칭소자(Trpd1) 및 제 5 스위칭소자(Tr5)가 턴-오프된다.The pull-up switching device Trpu, which is charged by the start pulse Vst of the first node Q of the first stage ST1 and whose gate terminal is connected to the charged first node Q, And the second switching element Tr2 are turned on. As the second switching device Tr2 is turned on, the discharging voltage source VSS is supplied to the second node QB of the first stage ST1. Then, the first pull-down switching device Trpd1 and the fifth switching device Tr5 whose gate terminals are connected to the second node QB are turned off.

한편, 상기 하이논리상태의 제 2 클럭펄스(CLK2)가 제 1 스테이지(ST1)의 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자에 공급됨에 따라, 상기 제 2 풀다운 스 위칭소자(Trpd2)가 턴-온된다. 이 턴-온된 제 2 풀다운 스위칭소자(Trpd2)를 통해 방전용 전압원(VSS)이 제 1 게이트 라인에 공급된다.On the other hand, as the second clock pulse CLK2 of the high logic state is supplied to the gate terminal of the first pull-down switching device Trpd1 of the first stage ST1, the second pull- down switching device Trpd2 is turned - Turns on. A discharging voltage source (VSS) is supplied to the first gate line through the turn-on second pull-down switching device Trpd2.

그리고, 이 초기 기간(T0)에 제 2 스테이지(ST2)로부터의 출력은 없으므로, 상기 제 1 스테이지(ST1)의 제 3 스위칭소자(Tr3)는 턴-오프 상태이다. 그리고, 제 4 스위칭소자(Tr4)는 충전용 전압원(VDD)을 공급받으므로 항상 턴-온 상태이다. 이 턴-온된 제 4 스위칭소자(Tr4)를 통해 로우논리상태의 제 1 클럭펄스(CLK1)가 상기 제 2 노드(QB)에 공급된다.Since there is no output from the second stage ST2 in this initial period T0, the third switching device Tr3 of the first stage ST1 is in the turn-off state. Since the fourth switching device Tr4 receives the charging voltage source VDD, the fourth switching device Tr4 is always turned on. The first clock pulse CLK1 in the low logic state is supplied to the second node QB through the turned-on fourth switching element Tr4.

이어서, 제 1 기간(T1)동안의 동작을 설명하면 다음과 같다.The operation during the first period T1 will now be described.

제 1 기간(T1)동안에는, 도 3에 도시된 바와 같이, 제 1 클럭펄스(CLK1)만 하이논리상태로 유지되고, 상기 스타트 펄스(Vst) 및 제 2 클럭펄스(CLK2)는 로우논리상태로 유지된다. 여기서, 상기 스타트 펄스(Vst)는 상기 제 1 기간 중 전반 1/2 기간동안은 하이로 유지되며, 후반 1/2 기간동안 로우논리상태로 유지된다. During the first period T1, only the first clock pulse CLK1 is held in the high logic state, and the start pulse Vst and the second clock pulse CLK2 are held in the low logic state maintain. Here, the start pulse Vst is held high during the first half period of the first period, and held in the low logic state during the second half period.

따라서, 로우논리상태의 스타트 펄스(Vst)에 응답하여 상기 제 1 스테이지(ST1)의 제 1 스위칭소자(Tr1)가 턴-오프된다.Accordingly, the first switching device Tr1 of the first stage ST1 is turned off in response to the start pulse Vst of the low logic state.

이때, 상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 상기 제 1 스테이지(ST1)의 제 1 노드(Q)가 플로팅 상태로 유지된다.At this time, as the first switching device Tr1 is turned off, the first node Q of the first stage ST1 is kept in a floating state.

따라서, 상기 제 1 스테이지(ST1)의 제 1 노드(Q)가 상기 초기 기간(T0)동안 인가되었던 스타트 펄스(Vst)에 의해 계속 충전 상태로 유지된다. 이에 따라 상기 제 1 노드(Q)에 게이트단자가 접속된 제 1 스테이지(ST1)의 풀업 스위칭소자(Trpu) 및 제 2 스위칭소자(Tr2)는 턴-온 상태로 유지된다. Therefore, the first node Q of the first stage ST1 is kept charged by the start pulse Vst applied during the initial period T0. Accordingly, the pull-up switching device Trpu and the second switching device Tr2 of the first stage ST1, to which the gate terminal is connected to the first node Q, are kept in the turn-on state.

이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 1 클럭펄스(CLK1)가 공급된다. 그러면, 상기 제 1 스테이지(ST1)의 제 1 노드(Q)에 충전된 스타트 펄스(Vst)가 증폭된다(부트스트래핑 현상 bootstrapping). 이 부트스트랩핑 현상에 의해 상기 제 1 노드(Q)의 전압이 증폭된다.At this time, the first clock pulse CLK1 is supplied to the drain terminal of the turn-on pull-up switching device Trpu. Then, the start pulse Vst charged in the first node Q of the first stage ST1 is amplified (bootstrapping phenomenon). The voltage of the first node (Q) is amplified by the bootstrapping phenomenon.

따라서, 상기 제 1 스테이지(ST1)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 1 클럭펄스(CLK1)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 1 클럭펄스(CLK1)가 제 1 스캔펄스(Vout1)이다. Therefore, the first clock pulse CLK1 supplied to the drain terminal of the pull-up switching device Trpu provided in the first stage ST1 is stably outputted through the source terminal of the pull-up switching device Trpu. The first clock pulse CLK1 output from the pull-up switching device Trpu is a first scan pulse Vout1.

상기 출력된 제 1 스캔펄스(Vout1)는 제 1 게이트 라인(GL1)에 공급되어 상기 제 1 게이트 라인(GL1)을 구동시킨다. 또한, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 공급되어 상기 제 2 스테이지(ST2)의 제 1 노드(Q)를 충전시키기 위한 스타트 펄스로서 작용한다. 즉, 상기 제 1 스캔펄스(Vout1)는 상기 제 2 스테이지(ST2)에 구비된 제 1 스위칭소자(Tr1)의 게이트단자에 공급된다. 이에 따라, 상기 제 2 스테이지(ST2)의 제 1 노드(Q)가 제 1 스캔펄스(Vout1)에 의해 충전 상태로 된다.The output first scan pulse Vout1 is supplied to the first gate line GL1 to drive the first gate line GL1. The first scan pulse Vout1 is supplied to the second stage ST2 and serves as a start pulse for charging the first node Q of the second stage ST2. That is, the first scan pulse Vout1 is supplied to the gate terminal of the first switching device Tr1 provided in the second stage ST2. Accordingly, the first node Q of the second stage ST2 is charged by the first scan pulse Vout1.

한편, 상기 제 1 기간(T1)에 출력된 하이논리상태의 제 1 클럭펄스(CLK1)는 제 1 스테이지(ST1)에 구비된 제 4 스위칭소자(Tr4)를 통해 제 2 노드(QB)에 공급된다. 이 제 2 노드(QB)는 상기 턴-온 상태인 제 2 스위칭소자(Tr2)에 의해서 방전용 전압원(VSS)을 공급받고 있는 상태인데, 이 제 2 스위칭소자(Tr2)가 상기 제 4 스위칭소자(Tr4)보다 더 큰 채널폭을 가지므로 결국 상기 제 2 노드(QB)는 상기 제 2 스위칭소자(Tr2)로부터의 방전용 전압원(VSS)에 의해 방전된 상태를 유지한다. The first clock pulse CLK1 of the high logic state outputted in the first period T1 is supplied to the second node QB through the fourth switching device Tr4 provided in the first stage ST1 do. The second node QB is in a state of being supplied with the discharge voltage source VSS by the second switching element Tr2 in the turn-on state. The second switching element Tr2 is connected to the fourth switching element Tr2, The second node QB maintains a state of being discharged by the discharging voltage source VSS from the second switching device Tr2 since the second node QB has a channel width larger than that of the second switching transistor Tr4.

이어서, 제 2 기간(T2)동안의 동작을 설명하면 다음과 같다.Next, the operation during the second period T2 will be described as follows.

상기 제 2 기간(T2)동안에는, 도 3에 도시된 바와 같이, 제 2 클럭펄스(CLK2)만 하이논리상태로 유지된다. 반면, 스타트 펄스(Vst) 및 제 1 클럭펄스(CLK1), 그리고 제 1 스캔펄스(Vout1)는 로우논리상태로 유지된다.During the second period T2, as shown in Fig. 3, only the second clock pulse CLK2 is held in the high logic state. On the other hand, the start pulse Vst, the first clock pulse CLK1, and the first scan pulse Vout1 are held in the low logic state.

따라서, 로우논리상태의 제 1 스캔펄스(Vout1)에 응답하여 상기 제 2 스테이지(ST2)의 제 1 스위칭소자(Tr1)가 턴-오프된다.Accordingly, the first switching element Tr1 of the second stage ST2 is turned off in response to the first scan pulse Vout1 in the low logic state.

이때, 상기 제 1 스위칭소자(Tr1)가 턴-오프됨에 따라, 상기 제 2 스테이지(ST2)의 제 1 노드(Q)가 플로팅 상태로 유지된다.At this time, as the first switching device Tr1 is turned off, the first node Q of the second stage ST2 is kept in a floating state.

따라서, 상기 제 2 스테이지(ST2)의 제 1 노드(Q)가 상기 제 1 기간(T1)동안 인가되었던 제 1 스캔펄스(Vout1)에 의해 계속 충전 상태로 유지된다. 이에 따라 상기 제 1 노드(Q)에 게이트단자가 접속된 제 2 스테이지(ST2)의 풀업 스위칭소자(Trpu) 및 제 2 스위칭소자(Tr2)는 턴-온 상태로 유지된다. Accordingly, the first node Q of the second stage ST2 is maintained in the continuously charged state by the first scan pulse Vout1 applied during the first period T1. Accordingly, the pull-up switching device Trpu and the second switching device Tr2 of the second stage ST2, to which the gate terminal is connected to the first node Q, are kept in the turn-on state.

이때, 상기 턴-온된 풀업 스위칭소자(Trpu)의 드레인단자에 상기 제 2 클럭펄스(CLK2)가 공급된다. 그러면, 상기 제 2 스테이지(ST2)의 제 1 노드(Q)에 충전된 제 1 스캔펄스(Vout1)이 증폭된다(부트스트래핑 현상 bootstrapping). 이 부트스트랩핑 현상에 의해 상기 제 1 노드(Q)의 전압이 증폭된다.At this time, the second clock pulse CLK2 is supplied to the drain terminal of the turn-on pull-up switching device Trpu. Then, the first scan pulse Vout1 charged in the first node Q of the second stage ST2 is amplified (bootstrapping phenomenon). The voltage of the first node (Q) is amplified by the bootstrapping phenomenon.

따라서, 상기 제 2 스테이지(ST2)에 구비된 풀업 스위칭소자(Trpu)의 드레인단자에 공급된 제 2 클럭펄스(CLK2)는 상기 풀업 스위칭소자(Trpu)의 소스단자를 통해 안정적으로 출력된다. 상기 풀업 스위칭소자(Trpu)로부터 출력된 제 2 클럭펄 스(CLK2)가 제 2 스캔펄스(Vout2)이다. 이 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 제 2 게이트 라인(GL2)에 공급되어 상기 제 2 게이트 라인(GL2)을 구동시킴과 아울러, 제 3 스테이지(ST3)에 공급되어 상기 제 3 스테이지(ST3)의 노드(n)를 충전시키기 위한 스타트 펄스(Vst)로서 작용한다. 또한, 상기 제 2 스캔펄스(Vout2)는 제 1 스테이지(ST1)에 공급되어 상기 제 1 스테이지(ST1)의 제 1 노드(Q)를 방전시키는 역할을 한다. 즉, 상기 제 1 스테이지(ST1)는 상기 제 2 스테이지(ST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여 디스에이블된다. 이를 좀 더 구체적으로 설명하면 다음과 같다.Therefore, the second clock pulse CLK2 supplied to the drain terminal of the pull-up switching device Trpu provided in the second stage ST2 is stably outputted through the source terminal of the pull-up switching device Trpu. The second clock pulse CLK2 output from the pull-up switching device Trpu is the second scan pulse Vout2. The second scan pulse Vout2 output from the second stage ST2 is supplied to the second gate line GL2 to drive the second gate line GL2 and is supplied to the third stage ST3 And serves as a start pulse Vst for charging the node n of the third stage ST3. The second scan pulse Vout2 is supplied to the first stage ST1 to discharge the first node Q of the first stage ST1. That is, the first stage ST1 is disabled in response to the second scan pulse Vout2 from the second stage ST2. This will be described in more detail as follows.

상기 제 2 기간(T2)에 상기 제 2 스테이지(ST2)로부터 출력된 제 2 스캔펄스(Vout2)는 상기 제 1 스테이지(ST1)에 구비된 제 3 스위칭소자(Tr3)의 게이트단자에 공급된다.The second scan pulse Vout2 output from the second stage ST2 in the second period T2 is supplied to the gate terminal of the third switching transistor Tr3 provided in the first stage ST1.

그러면, 상기 제 3 스위칭소자(Tr3)가 턴-온되고, 이때 상기 턴-온된 제 3 스위칭소자(Tr3)를 통해 방전용 전압원(VSS)이 상기 제 1 스테이지(ST1)의 제 1 노드(Q)에 공급된다. 그러면, 상기 제 1 노드(Q)가 방전되고, 이 방전된 제 1 노드(Q)에 게이트단자가 접속된 풀업 스위칭소자(Trpu) 및 제 2 스위칭소자(Tr2)가 턴-오프된다.Then, the third switching device Tr3 is turned on, and a discharging voltage source VSS is connected to the first node Q1 of the first stage ST1 through the third switching device Tr3, . Then, the first node Q is discharged, and the pull-up switching device Trpu and the second switching device Tr2, whose gate terminals are connected to the discharged first node Q, are turned off.

또한, 상기 제 2 기간(T2)에 출력된 하이논리상태의 제 2 클럭펄스(CLK2)가 제 1 스테이지(ST1)에 구비된 제 2 풀다운 스위칭소자(Trpd2)에 공급된다. 이에 따라, 상기 제 2 풀다운 스위칭소자(Trpd2)가 턴-온된다. 상기 턴-온된 제 2 풀다운 스위칭소자(Trpd2)를 통해 방전용 전압원(VSS)이 제 1 게이트 라인에 공급된다. 이 에 따라, 상기 제 1 게이트 라인이 방전된다.In addition, the second clock pulse CLK2 of the high logic state outputted in the second period T2 is supplied to the second pull-down switching element Trpd2 provided in the first stage ST1. Thus, the second pull-down switching device Trpd2 is turned on. A discharging voltage source (VSS) is supplied to the first gate line through the turn-on second pull-down switching device Trpd2. As a result, the first gate line is discharged.

이 제 2 기간(T2)에 상기 제 1 스테이지(ST1)의 제 2 스위칭소자(Tr2)가 턴-오프됨에 따라, 상기 제 2 기간(T2) 이후부터 제 1 스테이지(ST1)의 제 2 노드(QB)의 신호상태는 제 4 스위칭소자(Tr4)를 통해 공급되는 제 1 클럭펄스(CLK1)의 논리상태에 의해 좌우된다. 즉, 제 3 기간(T3)을 포함한 기수번째 기간마다 상기 제 1 스테이지의 제 2 노드(QB)가 하이논리상태의 제 1 클럭펄스(CLK1)에 의해 충전되고, 제 4 기간(T4)을 포함한 우수번째 기간마다 상기 제 1 스테이지(ST1)의 제 2 노드가(QB)가 로우논리상태의 제 1 클럭펄스(CLK1)에 의해 방전된다. 이에 따라, 이 제 2 노드(QB)에 접속된 제 1 풀다운 스위칭소자(Trpd1)가 기수번째 기간에만 턴-온된다. 이에 대하여, 제 2 풀다운 스위칭소자(Trpd2)는 상기 제 1 풀다운 스위칭소자(Trpd1)의 게이트단자(즉, 제 2 노드(QB))에 공급되는 클럭펄스에 대하여 위상 반전된 클럭펄스를 공급받으므로, 상기 제 2 풀다운 스위칭소자(Trpd2)는 상기 제 1 풀다운 스위칭소자(Trpd1)가 턴-오프상태인 우수번째 기간에만 턴-온된다. 이와 같이 하나의 스테이지에 구비된 제 1 풀다운 스위칭소자(Trpd1)와 제 2 풀다운 스위칭소자(Trpd2)가 서로 교번하여 동작하므로, 풀다운 스위칭소자가 열화되는 것이 방지된다.As the second switching element Tr2 of the first stage ST1 is turned off in the second period T2, the second node ST2 of the first stage ST1 is turned on after the second period T2 QB depends on the logic state of the first clock pulse CLK1 supplied through the fourth switching element Tr4. That is, the second node (QB) of the first stage is charged by the first clock pulse (CLK1) of the high logic state every odd period including the third period (T3), and the fourth node The second node QB of the first stage ST1 is discharged by the first clock pulse CLK1 in the low logic state every even odd period. As a result, the first pull-down switching device Trpd1 connected to the second node QB is turned on only in the odd-numbered period. On the other hand, the second pull-down switching device Trpd2 is supplied with the clock pulse inverted in phase with respect to the clock pulse supplied to the gate terminal (i.e., the second node QB) of the first pull-down switching device Trpd1 , The second pull-down switching device Trpd2 is turned on only during the odd-numbered period in which the first pull-down switching device Trpd1 is in the turn-off state. Since the first pull-down switching device Trpd1 and the second pull-down switching device Trpd2 included in one stage operate alternately, the pull-down switching device is prevented from being deteriorated.

이와 같은 방식으로, 제 1 스테이지(ST1)를 포함한 기수번째 스테이지(ST1, ST3, ..., STn+1)는 제 1 클럭펄스(CLK1)를 이용하여 스캔펄스를 발생시킴과 아울러, 상기 스캔펄스를 발생시킨 이후의 비출력기간에 상기 제 1 클럭펄스(CLK1)를 이용하여 제 2 노드(QB)를 주기적으로 충전 및 방전시킨다. 또한, 상기 기수번째 스테이지(ST1, ST3, ..., STn+1)는 제 2 클럭펄스(CLK2)를 이용하여 기수번째 게이트 라인을 방전용 전압원(VSS)으로 방전시킨다.In this manner, the odd-numbered stages ST1, ST3, ..., STn + 1 including the first stage ST1 generate the scan pulse using the first clock pulse CLK1, And periodically charges and discharges the second node (QB) using the first clock pulse (CLK1) in the non-output period after the pulse is generated. The odd-numbered stages ST1, ST3, ..., STn + 1 discharge the odd-numbered gate lines to the discharging voltage source VSS using the second clock pulse CLK2.

한편, 제 2 스테이지(ST2)를 포함한 우수번째 스테이지(ST2, ST4, ..., STn)는 제 2 클럭펄스(CLK2)를 이용하여 스캔펄스를 발생시킴과 아울러, 상기 스캔펄스를 발생시킨 이후의 비출력기간에 상기 제 2 클럭펄스(CLK2)를 이용하여 제 2 노드(QB)를 주기적으로 충전 및 방전시킨다. 또한, 상기 기수번째 스테이지(ST1, ST3, ..., STn+1)는 제 1 클럭펄스(CLK1)를 이용하여 우수번째 게이트 라인을 방전용 전압원(VSS)으로 방전시킨다.On the other hand, the odd-numbered stages ST2, ST4, ..., STn including the second stage ST2 generate a scan pulse using the second clock pulse CLK2, and after generating the scan pulse And periodically charges and discharges the second node QB using the second clock pulse CLK2 in the non-output period of the second node QB. The odd-numbered stages ST1, ST3, ..., STn + 1 discharge the even-numbered gate line to the discharge voltage source VSS using the first clock pulse CLK1.

또한, 각 스테이지의 제 2 노드(QB)에는 제 5 스위칭소자(Tr5)가 접속되어 있는데, 이 제 5 스위칭소자(Tr5)는 상기 제 2 노드(QB)가 충전될 때마다 턴-온됨으로써 상기 제 1 노드(Q)를 방전용 전압원(VSS)으로 방전시킨다. 이와 같이 상기 제 5 스위칭소자는 상기 제 1 노드(Q)를 주기적으로 방전시킴으로써 상기 제 1 노드(Q)에 원치 않는 전압이 누적되는 것을 방지할 수 있다. 이에 대하여 좀 더 구체적으로 설명하면 다음과 같다.The fifth switching element Tr5 is connected to the second node QB of each stage. The fifth switching element Tr5 is turned on every time the second node QB is charged, And discharges the first node Q to the discharging voltage source VSS. Thus, the fifth switching device can prevent the undesired voltage from accumulating on the first node Q by discharging the first node Q periodically. This will be described in more detail as follows.

즉, 상기 제 1 노드(Q)가 충전상태일때는 상기 풀업 스위칭소자(Trpu)로부터는 스캔펄스(Vout)가 출력되고, 상기 제 2 노드(QB)가 충전상태일때는 상기 제 1 풀다운 스위칭소자(Trpd1)로부터 방전용 전압원(VSS)이 출력된다. That is, when the first node Q is charged, the scan pulse Vout is output from the pull-up switching device Trpu. When the second node QB is in a charged state, the first pull- The discharge voltage source VSS is outputted from the transistor Trpd1.

상기 풀업 스위칭소자(Trpu)로부터 출력된 스캔펄스 및 제 1 풀다운 스위칭소자(Trpd1)로부터 출력된 방전용 전압원(VSS)은 해당 게이트 라인에 공급된다.The scan pulse output from the pull-up switching device Trpu and the discharge voltage source VSS output from the first pull-down switching device Trpd1 are supplied to the corresponding gate line.

여기서, 상기 풀업 스위칭소자(Trpu)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 클럭펄스가 인가되는 클럭전송라인에 접속되며, 소스단자는 상기 게이트 라인에 접속된다. 상기 클럭펄스는 주기적으로 하이논리상태 및 로우논리상태를 가지며 상기 풀업 스위칭소자(Trpu)의 드레인단자에 공급된다. 이때, 상기 풀업 스위칭소자(Trpu)는 상기 매 주기마다 입력되는 하이논리상태의 클럭펄스들 중 어느 하나를 특정 시점에서 출력하게 된다. 이 특정 시점에 출력된 클럭펄스가 게이트 라인을 구동하기 위한 스캔펄스이다. Here, a gate terminal of the pull-up switching device Trpu is connected to the first node Q, a drain terminal is connected to a clock transmission line to which a clock pulse is applied, and a source terminal is connected to the gate line. The clock pulse periodically has a high logic state and a low logic state and is supplied to the drain terminal of the pull-up switching device Trpu. At this time, the pull-up switching device Trpu outputs any one of the high-logic-state clock pulses input at every period. The clock pulse output at this specific time point is a scan pulse for driving the gate line.

이 특정 시점이란, 상기 제 1 노드(Q)가 충전된 이후의 시점을 말한다. 즉, 상기 풀업 스위칭소자(Trpu)는 자신의 드레인단자에 주기적으로 계속해서 입력되는 클럭펄스들 중, 상기 특정 시점(즉, 상기 제 1 노드(Q)가 충전된 상태의 시점)에 입력된 하이논리상태의 클럭펄스를 스캔펄스로서 출력하게 된다. 그리고, 상기 스캔펄스(Vout)의 출력 이후 상기 제 1 노드(Q)가 다음 프레임 기간이 시작될 때까지 방전상태로 유지됨에 따라, 상기 풀업 스위칭소자(Trpu)는 한 프레임에 한번의 스캔펄스(Vout)를 출력하게 된다. 그런데, 상기 클럭펄스는 한 프레임 기간동안 여러 번 출력되기 때문에, 상기 풀업 스위칭소자(Trpu)가 턴-오프된 상태에서도, 즉 상기 제 1 노드(Q)가 방전된 상태에서도 상기 클럭펄스는 상기 풀업 스위칭소자(Trpu)의 드레인단자에 계속해서 입력되게 된다. The specific time refers to a time point after the first node Q is charged. That is, the pull-up switching element Trpu is a high-level switching element that is supplied with a high level of the clock pulses input periodically to the drain terminal of the pull-up switching element Trpu at the specific time point (that is, And outputs a clock pulse in a logic state as a scan pulse. After the output of the scan pulse Vout, the first node Q is maintained in a discharged state until the next frame period starts, so that the pull-up switching device Trpu generates one scan pulse Vout ). Since the clock pulse is outputted several times during one frame period, even when the pull-up switching device Trpu is turned off, that is, even when the first node Q is discharged, And is continuously inputted to the drain terminal of the switching element Trpu.

다시말하면, 상기 풀업 스위칭소자(Trpu)는 한 프레임 기간동안 단 한 번 턴-온되며, 이 턴-온되는 기간에 자신의 드레인단자에 입력되는 클럭펄스를 스캔펄스로 출력한다. In other words, the pull-up switching device Trpu is turned on only once during one frame period, and outputs a clock pulse that is input to its drain terminal in the turn-on period as a scan pulse.

이후, 상기 풀업 스위칭소자(Trpu)는 다음 프레임 기간이 시작될 때까지 턴- 오프되며, 이에 따라, 상기 풀업 스위칭소자(Trpu)는 이 턴-오프된 기간에는 아무리 자신의 드레인단자에 클럭펄스가 입력되어도, 이를 스캔펄스로 출력할 수 없다. 그런데, 이와 같이, 상기 풀업 스위칭소자(Trpu)의 드레인단자에 주기적으로 클럭펄스가 인가됨에 따라, 상기 풀업 스위칭소자(Trpu)의 게이트단자가 접속된 제 1 노드(Q)와 상기 풀업 스위칭소자(Trpu)의 드레인단자간에 커플링현상이 발생된다. 이와 같은 커플링현상에 의해, 상기 제 1 노드(Q)에는 상기 클럭펄스에 따른 소정의 전압이 계속해서 충전되게 된다. Thereafter, the pull-up switching device Trpu is turned off until the start of the next frame period, so that the pull-up switching device Trpu does not input a clock pulse at its drain terminal , It can not be output as a scan pulse. As the clock pulse is periodically applied to the drain terminal of the pull-up switching device Trpu, the first node Q connected to the gate terminal of the pull-up switching device Trpu and the pull- Coupling phenomenon occurs between the drain terminals of the transistors Trpu. Due to the coupling phenomenon, the first node Q is continuously charged with a predetermined voltage according to the clock pulse.

그러면, 상기 제1 노드(Q)가 어느 순간 충전상태로 유지될 수 있다. 즉, 상기 제 1 노드(Q)가 원치 않는 타이밍에 충전상태로 유지될 수 있다. 이럴 경우, 상기 제 1 노드(Q)가 한 프레임 기간동안에 두 번 이상 충전상태로 유지될 수 있으며, 이에 의해 상기 풀업 스위칭소자(Trpu)가 한 프레임 기간동안에 두 번 이상 턴-온될 수 있다. 결국, 상기와 같은 커플링현상에 의해 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하는 멀티 출력현상이 발생할 수 있다.Then, the first node Q can be maintained in a charged state at any moment. That is, the first node Q may be maintained in a charged state at an undesired timing. In this case, the first node Q may be maintained in a charged state more than once during one frame period, whereby the pull-up switching device Trpu may be turned on more than once during one frame period. As a result, the multi-output phenomenon in which one stage outputs two or more scan pulses during one frame period may occur due to the coupling phenomenon described above.

이와 같이, 하나의 스테이지가 한 프레임 기간동안 두 번 이상의 스캔펄스를 출력하게 되면, 액정패널에 표시되는 화상의 품질이 떨어지게 된다. 상기 제 5 스위칭소자(Tr5)는 제 2 노드(QB)에 공급되는 클럭펄스가 하이논리상태가 될 때마다 상기 제 1 노드(Q)를 주기적으로 방전시킴으로써, 상기 제 1 노드(Q)에 원치 않는 전압이 누적되는 것을 방지한다.As described above, when one stage outputs two or more scan pulses during one frame period, the quality of the image displayed on the liquid crystal panel is degraded. The fifth switching device Tr5 periodically discharges the first node Q every time a clock pulse supplied to the second node QB becomes a high logic state, Thereby preventing accumulation of a voltage that does not occur.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변 형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. Will be apparent to those of ordinary skill in the art.

도 1은 종래의 쉬프트 레지스터를 나타낸 도면1 is a view showing a conventional shift register

도 2는 본 발명의 실시예에 따른 쉬프트 레지스터를 나타낸 도면 2 is a view illustrating a shift register according to an embodiment of the present invention.

도 3은 도 2의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면FIG. 3 is a timing chart of various signals supplied to or output from each stage of FIG. 2; FIG.

도 4는 도 2의 제 2 스테이지의 회로 구성을 나타낸 도면4 is a diagram showing the circuit configuration of the second stage of Fig. 2

도 5는 도 2의 제 1 내지 제 3 스테이지를 나타낸 도면5 is a view showing the first to third stages of Fig. 2

Claims (7)

각각의 출력단자를 통해 차례로 스캔펄스를 출력하는 다수의 스테이지를 포함하며And a plurality of stages for sequentially outputting scan pulses through respective output terminals 각 스테이지가,In each stage, 제 1 노드의 신호상태에 따라 제어되며, 제 1 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자간에 접속된 풀업 스위칭소자;A pull-up switching element connected between a clock transmission line for transmitting a first clock pulse and the output terminal, the pull-up switching element being controlled according to a signal state of the first node; 제 2 노드의 신호상태에 따라 제어되며, 방전용 전압원을 전송하는 방전용 전원라인과 상기 출력단자간에 접속된 제 1 풀다운 스위칭소자; 및,A first pull-down switching element controlled according to a signal state of a second node and connected between a discharge power source line for transmitting a discharge voltage source and the output terminal; And 상기 제 1 클럭펄스와 다른 위상을 갖는 제 2 클럭펄스에 의해 제어되며, 상기 방전용 전원라인과 상기 출력단자간에 접속된 제 2 풀다운 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.And a second pulldown switching element controlled by a second clock pulse having a phase different from the first clock pulse and connected between the discharge power supply line and the output terminal. 제 1 항에 있어서,The method according to claim 1, 상기 제 1 클럭펄스는 제 2 클럭펄스에 대하여 180도 위상반전된 형태인 것을 특징으로 하는 쉬프트 레지스터. Wherein the first clock pulse is inverted by 180 degrees with respect to the second clock pulse. 제 1 항에 있어서,The method according to claim 1, 제 n 스테이지에 구비된 노드 제어부는,The node controller provided in the n < th > 제 n-1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 n-1 스테이지 의 출력단자와 상기 제 n 스테이지의 제 1 노드간에 접속된 제 1 스위칭소자;A first switching device controlled by a scan pulse from an (n-1) th stage and connected between an output terminal of the (n-1) -th stage and a first node of the n-th stage; 상기 제 n 스테이지의 제 1 노드의 신호상태에 따라 제어되며, 상기 제 n 스테이지의 제 2 노드와 상기 방전용 전원라인간에 접속된 제 2 스위칭소자;A second switching element controlled according to a signal state of a first node of the n-th stage and connected between a second node of the n-th stage and the discharge power supply line; 제 n+1 스테이지로부터의 스캔펄스에 의해 제어되며, 상기 제 n 스테이지의 제 1 노드와 상기 방전용 전원라인간에 접속된 제 3 스위칭소자;A third switching device controlled by a scan pulse from the (n + 1) th stage and connected between the first node of the n-th stage and the discharge power supply line; 외부로부터의 정전압원에 의해 제어되며, 상기 제 1 클럭전송라인과 상기 제 n 스테이지의 제 2 노드간에 접속된 제 4 스위칭소자; 및,A fourth switching element controlled by a constant voltage source from the outside and connected between the first node of the n-th stage and the first clock transmission line; And 상기 제 n 스테이지의 제 2 노드의 신호상태에 의해 제어되며, 상기 제 n 스테이지의 제 1 노드와 상기 방전용 전원라인간에 접속된 제 5 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터. And a fifth switching element controlled by a signal state of a second node of the n-th stage and connected between the first node of the n-th stage and the discharging power supply line. 제 3 항에 있어서,The method of claim 3, 상기 스테이지들 중 매 프레임 기간 중 가장 첫 번째로 스캔펄스를 출력하는 제 1 스테이지의 노드 제어부에 구비된 제 1 스위칭소자는, 외부로부터의 스타트 펄스에 의해 제어되며, 상기 스타트 펄스를 전송하는 스타트 전송라인과 상기 제 1 스테이지의 제 1 노드간에 접속된 것을 특징으로 하는 쉬프트 레지스터.A first switching element provided in a node controller of a first stage for outputting a scan pulse at the first of every frame periods of the stages is controlled by an external start pulse, Line and a first node of the first stage. 제 4 항에 있어서,5. The method of claim 4, 상기 스타트 펄스는 상기 제 1 및 제 2 클럭펄스들 중 어느 하나와 동기된 것을 특징으로 하는 쉬프트 레지스터.Wherein the start pulse is synchronized with any one of the first and second clock pulses. 제 4 항에 있어서,5. The method of claim 4, 상기 스타트 펄스는 제 2 클럭펄스와 동기됨과 아울러, 제 1 클럭펄스의 일부 펄스폭과 중첩된 것을 특징으로 하는 쉬프트 레지스터.Wherein the start pulse is synchronized with a second clock pulse and overlaps with a partial pulse width of the first clock pulse. 제 4 항에 있어서,5. The method of claim 4, 상기 제 2 스위칭소자의 채널폭이 상기 제 4 스위칭소자의 채널폭보다 더 큰 것을 특징으로 하는 쉬프트 레지스터. And the channel width of the second switching element is larger than the channel width of the fourth switching element.

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