KR101751137B1 - 적층 세라믹 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디와 상기 세라믹 바디의 길이 방향 양 측면에 배치된 외부전극을 포함하는 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 길이 방향 양 측면과 상하면에 배치된 제1 및 제2 메탈 프레임을 포함하며, 상기 적층 세라믹 커패시터와 상기 제1 및 제2 메탈 프레임의 상면을 둘러싸도록 배치된 절연 외장부를 포함하는 적층 세라믹 전자 부품 및 그 실장 기판을 제공한다.

Description

적층 세라믹 전자 부품 및 그 실장 기판{MULTI-LAYERED CERAMIC ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층 세라믹 전자 부품 및 그 실장 기판에 관한 것이다.
적층 칩 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: multi-layered ceramic capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
한편, 자동차 전동화에 수반하여 전자 제어화가 진행되면서 자동차에 탑되는 ECU (Electrical Control Unit) 수가 증가하고 있다. 또한, ECU 간의 네트워크화로 인해 운전 제어 시스템은 고도로 복잡해지고 있으며, 자동차의 안전 성능과 직접적인 관련이 있어 개개의 ECU는 엄격한 신뢰성과 내구성이 요구되고 있다.
ECU의 사용환경은 고온이면서 급격한 온도 변화도 발생하며, 진동이나 충격 등의 기계적 스트레스에도 장시간 노출된다.
ECU에서는 열이나 전기적 신뢰성이 우수한 적층 세라믹 커패시터가 다수 사용되고 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성의 내부 전극이 번갈아 배치된 구조를 가질 수 있다.
이때, 상기 유전체층은 압전성을 갖기 때문에, 상기 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 내부 전극들 사이에 압전 현상이 발생하여 주파수에 따라 세라믹 바디의 부피를 팽창 및 수축시키면서 주기적인 진동을 발생시킬 수 있다.
이러한 진동은 상기 적층 세라믹 커패시터의 외부 전극 및 상기 외부 전극과 기판을 연결하는 솔더를 통해 기판으로 전달되어 상기 기판 전체가 음향 반사 면이 되면서 잡음이 되는 진동음을 발생시킬 수 있다.
이러한 진동음은 사람에게 불쾌감을 주는 20 내지 20,000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.
이러한 어쿠스틱 노이즈에 의해 기기의 품질이 저하되는 문제점이 발생될 수 있다.
한편, 적층 세라믹 커패시터의 불량 원인으로는 기계적 스트레스에 의한 크랙 등의 불량과 이로 인하여 외부 습기가 내부로 침투하여 절연 저항이 저하되고 ECU가 기능하지 않는 상태가 될 수 있다.
따라서, ECU에 사용되는 적층 세라믹 커패시터의 신뢰성을 향상시키는 시도가 필요한 실정이다.
일본공개특허 제2004-266110호
본 발명의 목적은, 어쿠스틱 노이즈를 저감하며, 전자 부품의 신뢰성을 향상시킬 수 있는 적층 세라믹 전자 부품 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 실시형태에 따르면, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디와 상기 세라믹 바디의 길이 방향 양 측면에 배치된 외부전극을 포함하는 적층 세라믹 커패시터 및 상기 적층 세라믹 커패시터의 길이 방향 양 측면과 상하면에 배치된 제1 및 제2 메탈 프레임을 포함하며, 상기 적층 세라믹 커패시터와 상기 제1 및 제2 메탈 프레임의 상면을 둘러싸도록 배치된 절연 외장부를 포함하는 적층 세라믹 전자 부품을 제공한다.
본 발명의 다른 실시형태에 따르면, 상부에 복수의 전극 패드를 갖는 기판 및 상기 전극 패드 상에 제1 및 제2 메탈 프레임이 각각 접속되어 실장되는 상기의 적층 세라믹 전자 부품을 포함하는 적층 세라믹 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 메탈 프레임이 기계적 스트레스를 흡수하기 때문에 적층 세라믹 커패시터에 스트레스가 전달되지 않아 크랙 등의 손상을 방지할 수 있다.
또한, 적층 세라믹 커패시터를 절연성 수지로 외장하기 때문에 내습성이 향상될 수 있다.
또한, 메탈 프레임의 탄성력이 세라믹 바디의 외부 전극을 통해 전달되는 진동을 흡수하여 어쿠스틱 노이즈를 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 2a 내지 도 2c는 도 1의 적층 세라믹 전자 부품의 제작 단계별 분리 사시도이다.
도 3은 도 1의 적층 세라믹 전자 부품의 내부를 투영한 측면도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 내부를 투영한 측면도이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에서 내부 전극 배치 구조의 일 실시 형태를 개략적으로 나타낸 분리도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 7a 내지 도 7c는 도 6의 적층 세라믹 전자 부품의 제작 단계별 분리 사시도이다.
도 8은 도 6의 적층 세라믹 전자 부품의 내부를 투영한 측면도이다.
도 9는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판을 나타낸 측면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품은, 세라믹 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함하는 적층 세라믹 커패시터, 제1 및 제2 메탈 프레임(141, 142) 및 상기 적층 세라믹 커패시터와 상기 제1 및 제2 메탈 프레임(141, 142)의 상면을 둘러싸도록 배치된 절연 외장부(161)을 포함한다.
본 실시 형태에서, 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성한 것이다.
이때, 세라믹 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
또한, 세라믹 바디(110)는 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시 형태를 명확하게 설명하기 위해 세라믹 바디(110)의 육면체 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 이때 하측을 실장 방향으로 상측은 실장 반대 방향으로 정의하기로 한다.
또한, 세라믹 바디(110) 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 필요시 소정 두께의 커버층이 배치될 수 있다.
이때, 상기 커버층은 유전체층과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 바디(110)의 상하면에 적어도 1개 이상 적층하여 형성될 수 있다.
본 실시 형태에서, 제1 및 제2 메탈 프레임(141, 142)은 대체로 'ㄷ' 자 형상으로 이루어질 수 있다.
제1 및 제2 메탈 프레임(141, 142)은, 상기 세라믹 바디(110)의 실장 면 측에 배치되며 기판에 실장시 단자 역할을 하는 제1 및 제2 단자부(141b, 142b)와, 제1 및 제2 단자부(141b, 142b)와 세라믹 바디(110)를 사이에 두고 상하로 마주보게 배치되며 상기 세라믹 바디(110)의 실장 면의 타면에서 외부전극(131, 132)과 각각 접속되는 제1 및 제2 수평부(141c, 142c)와, 제1 및 제2 수평부(141c, 142c)와 제1 및 제2 단자부(141b, 142b)를 각각 연결하는 제1 및 제2 수직부(141a, 142a)를 포함할 수 있다.
또한, 제1 및 제2 단자부(141b, 142b)는 기판 실장시 솔더와의 접촉성이 우수하도록 필요시 니켈/주석 또는 니켈/금 도금 등의 표면처리가 이루어질 수 있다.
본 실시형태에서, 상기 제1 및 제2 메탈 프레임(141, 142)의 상면인 제1 및 제2 수평부(141c, 142c)와 적층 세라믹 커패시터의 외부전극(131, 132)이 도전성 접착제(151, 152)에 의해 각각 접속될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 메탈 프레임(141, 142)의 측면인 제1 및 제2 수직 지지부(141a, 142a)는 외부전극(131, 132)에서 이격되게 배치될 수 있다.
또한, 제1 및 제2 메탈 프레임(141, 142)의 하면인 제1 및 제2 단자부(141b, 142b)는 외부전극(131, 132)에서 이격되게 배치될 수 있다.
따라서, 제1 및 제2 메탈 프레임(141, 142)은 제1 및 제2 외부 전극(131, 132)과는 상면인 제1 및 제2 수평부(141c, 142c)와만 서로 접합된 구조이므로, 외부 전극의 진동을 전달시키는 면적이 줄어들어 어쿠스틱 노이즈를 더 감소시킬 수 있게 된다.
또한, 제1 및 제2 메탈 프레임(141, 142)은 탄성력에 의해 실장된 기판의 변형에 의한 기계적 응력을 흡수하고, 상기 기계적 응력이 세라믹 바디(110)로 전달되는 것을 저감시켜 세라믹 바디(110)에서 발생하는 크랙 등의 결함이나 손상을 방지할 수 있으므로 신뢰성 향상 효과를 기대할 수 있다.
또한, 본 실시 형태에 따르면, 제1 및 제2 메탈 프레임(141, 142)의 제1 및 제2 단자부(141b, 142b)와 외부전극(131, 132) 사이의 간격을 최소로 설정하더라도 제1 및 제2 메탈 프레임(141, 142)에 의해 충분한 탄성력을 얻을 수 있으므로, 종래의 단자부와 적층 세라믹 커패시터 사이의 간격이 큰 메탈 프레임 제품에 비해 전자 부품의 높이를 줄일 수 있다.
한편, 제1 및 제2 메탈 프레임(141, 142) 상에는 필요시 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제1 및 제2 메탈 프레임(141, 142) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
상기 도금층은 다른 예로서, 제1 및 제2 메탈 프레임(141, 142) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 금(Au) 도금층을 포함할 수 있다.
도 2a 내지 도 2c는 도 1의 적층 세라믹 전자 부품의 제작 단계별 분리 사시도이다.
도 2a를 참조하면, 제1 및 제2 메탈 프레임(141, 142)의 하면에 도전성 접착제(151, 152)를 도포하여, 세라믹 바디(110)의 길이 방향 양 측면에 배치된 외부전극(131, 132)을 포함하는 적층 세라믹 커패시터의 외부전극(131, 132)의 상부와 전기적으로 접속한다.
상기 도전성 접착제(151, 152)는 도전성 수지 페이스트를 이용할 수 있으며, 이에 제한되는 것은 아니고 고온 상태의 납땜을 이용할 수도 있다.
도 2b를 참조하면, 적층 세라믹 커패시터의 외부전극(131, 132)과 제1 및 제2 메탈 프레임(141, 142)이 도전성 접착제(151, 152)에 의해 접속된 상태에서 절연성 물질을 이용하여, 상기 적층 세라믹 커패시터와 상기 제1 및 제2 메탈 프레임(141, 142)의 상면을 둘러싸도록 배치함으로써, 절연 외장부(161)를 형성한다.
상기 절연성 물질은 예컨대 에폭시 수지와 같은 열경화성 수지로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 2c를 참조하면, 상기 제1 및 제2 메탈 프레임(141, 142)을 상기 절연 외장부(161)를 따라 굽힘으로써, 상기 제1 및 제2 메탈 프레임(141, 142)의 측면과 하면을 형성한다.
이로 인하여, 상기 제1 및 제2 메탈 프레임(141, 142)은 단면이 'ㄷ'자 형상을 가질 수 있다.
도 3은 도 1의 적층 세라믹 전자 부품의 내부를 투영한 측면도이다.
도 3을 참조하면, 적층 세라믹 커패시터의 외부전극(131, 132)과 제1 및 제2 메탈 프레임(141, 142)이 도전성 접착제(151, 152)에 의해 접속된 상태이며, 상기 적층 세라믹 커패시터와 상기 제1 및 제2 메탈 프레임(141, 142)의 상면을 둘러싸도록 절연 외장부(161)가 배치된다.
상기 절연 외장부(161)는 적층 세라믹 커패시터와 상기 제1 및 제2 메탈 프레임(141, 142)의 상면인 제1 및 제2 수평부(141c, 142c)을 둘러싸도록 배치되며, 상기 제1 및 제2 메탈 프레임(141, 142)의 하면과 측면인 제1 및 제2 단자부(141b, 142b)와 제1 및 제2 수직부(141a, 142a)는 외부로 노출된다.
상기 제1 및 제2 메탈 프레임(141, 142)의 하면과 측면인 제1 및 제2 단자부(141b, 142b)와 제1 및 제2 수직부(141a, 142a)는 상기 절연 외장부(161)와 이격하여 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터를 절연성 수지로 외장하여 절연 외장부(161)를 형성하기 때문에 외부 습기가 적층 세라믹 커패시터 내부로 침투하는 것을 방지할 수 있어 적층 세라믹 커패시터의 내습성이 향상될 수 있다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 내부를 투영한 측면도이다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품에 있어서, 절연 외장부(161)의 단부와 도전성 접착제(151, 152) 사이에 솔더 레지스트층(153, 154)이 더 삽입될 수 있다.
상기 솔더 레지스트층(153, 154)이 더 삽입됨으로써, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자 부품의 밀폐성이 더욱 향상되어, 내습 특성이 더 우수할 수 있다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품에서 내부 전극 배치 구조의 일 실시 형태를 개략적으로 나타낸 분리도이다.
유전체층(111)은 1층의 두께를 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다. 또한, 유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 중 적어도 하나를 사용할 수 있다.
도 5에 도시된 바와 같이, 제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 두께 방향으로 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 바디(110) 내부에 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 바디(110)의 길이 방향의 을 통하여 각각 노출된다.
이렇게 세라믹 바디(110)의 길이 방향의 양 면을 통해 번갈아 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 바디(110)의 길이 방향의 양 측면에서 외부전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이하에서는 외부전극(131, 132)을 제1 외부전극(131)과 제2 외부전극(132)으로 나누어 지칭하도록 한다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 메탈로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩된 면적과 비례하게 된다.
한편, 본 실시 예에서는, 제1 및 제2 내부 전극(121, 122)을 실장 면에 대해 수평인 세라믹 바디(110)의 두께 방향으로 적층한 수평 적층 타입으로 도시하여 설명하고 있으나, 본 발명은 이에 한정되지 않는다.
제1 및 제2 외부 전극(131, 132)은 양호한 전기 특성을 가지면서 우수한 내히트 사이클성과 내습성 등의 고신뢰성을 제공하기 위해, 구리(Cu)를 포함하는 외부 전극용 도전성 페이스트의 소성에 의하여 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 도금층(미도시)이 형성될 수 있다.
상기 도금층은 일 예로서, 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 전자 부품을 개략적으로 나타낸 사시도이다.
도 7a 내지 도 7c는 도 6의 적층 세라믹 전자 부품의 제작 단계별 분리 사시도이다.
도 8은 도 6의 적층 세라믹 전자 부품의 내부를 투영한 측면도이다.
도 6 내지 도 8을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 제1 및 제2 메탈 프레임의 형상이 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품과 차이가 있다.
따라서, 이하에서는 제1 및 제2 메탈 프레임의 형상에 대하여 중점적으로 설명하도록 한다.
본 발명의 다른 실시형태에 따르면, 제1 및 제2 메탈 프레임(141', 142')은 상기 제1 및 제2 메탈 프레임(141', 142')의 상면과 측면 사이에 단차가 더 형성된다.
즉, 제1 및 제2 메탈 프레임(141', 142')은, 상기 세라믹 바디(110)의 실장 면 측에 배치되며 기판에 실장시 단자 역할을 하는 제1 및 제2 단자부(141'b, 142'b)와, 제1 및 제2 단자부(141'b, 142'b)와 세라믹 바디(110)를 사이에 두고 상하로 마주보게 배치되며 상기 세라믹 바디(110)의 실장 면의 타면에서 외부전극(131, 132)과 각각 접속되는 제1 및 제2 수평부(141'c, 142'c)와, 제1 및 제2 수평부(141'c, 142'c)와 제1 및 제2 단자부(141'b, 142'b)를 각각 연결하는 제1 및 제2 수직부(141'a, 142'a)를 포함할 수 있다.
또한, 제1 및 제2 메탈 프레임(141', 142')의 상면인 제1 및 제2 수평부(141'c, 142'c)와 측면인 제1 및 제2 수직부(141'a, 142'a) 사이에 단차(141'd, 142'd)가 더 형성된다.
도 7a 내지 도 7c를 참조하면, 제1 및 제2 메탈 프레임(141', 142')의 상면인 제1 및 제2 수평부(141'c, 142'c)와 측면인 제1 및 제2 수직부(141'a, 142'a) 사이에 단차(141'd, 142'd)가 더 형성된 것을 제외하고는 도 2a 내지 도 2c에 설명한 제작 단계와 설명이 동일하므로, 자세한 설명은 여기서 생략하도록 한다.
도 8을 참조하면, 상기 제1 및 제2 메탈 프레임(141', 142')의 두께(t) 대비 상기 단차(141'd, 142'd)의 거리(d)의 비(d/t)는 d/t ≥ 2을 만족할 수 있다.
상기 제1 및 제2 메탈 프레임(141', 142')의 두께(t) 대비 상기 단차(141'd, 142'd)의 거리(d)의 비(d/t)가 d/t ≥ 2을 만족하도록 조절함으로써, 적층 세라믹 전자부품의 기계적 강도가 향상될 수 있다.
즉, 굽힘 테스트에서 상기의 수치 범위를 만족하는 적층 세라믹 전자부품의 경우 크랙 발생률이 감소하여 신뢰성이 우수함을 알 수 있다.
아래의 표 1은 제1 및 제2 메탈 프레임(141', 142')의 두께(t) 대비 단차(141'd, 142'd)의 거리(d)의 비율에 따른 굽힘 테스트에서 크랙 발생율을 비교한 것이다.
테스트는 2개 사이즈의 적층 세라믹 전자부품에 대하여 진행하였으며, 굽힘 양 (Bending amount)은 5 mm로 설정하여 진행하였다.
적층 세라믹 전자부품은 각각 2012 사이즈(길이×폭×두께, 2.0 mm×1.2 mm×1.2 mm)와 1608 사이즈(길이×폭×두께, 1.6 mm×0.8 mm×0.8 mm)의 제품으로 테스트를 진행하였다.
칩 사이즈 t (mm) d (mm) 크랙 발생률

2012

 0.1 0 2/20
0.1 0.1 1/20
0.1 0.2 0/20
0.1 0.25 0/20

1608

 0.06 0 1/20
0.06 0.08 1/20
0.06 0.12 0/20
0.06 0.18 0/20
상기 표 1을 참조하면, 제1 및 제2 메탈 프레임(141', 142')의 두께(t) 대비 단차(141'd, 142'd)의 거리(d)의 비(d/t)가 d/t ≥ 2을 만족하는 경우, 크랙 발생률이 낮아 신뢰성이 우수함을 알 수 있다.
반면, 제1 및 제2 메탈 프레임(141', 142')의 두께(t) 대비 상기 단차(141'd, 142'd)의 거리(d)의 비(d/t)는 d/t ≥ 2을 만족하지 않을 경우, 크랙이 발생하여 신뢰성이 저하되는 문제가 있음을 알 수 있다.
도 9는 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판을 나타낸 측면도이다.
도 9를 참조하면, 본 실시 형태에 따른 적층 세라믹 전자 부품의 실장 기판(200)은 적층 세라믹 전자 부품이 실장되는 기판(210), 및 기판(210)의 상면에 길이 방향으로 서로 이격되게 배치된 제1 및 제2 전극 패드(211, 212)를 포함한다.
이때, 적층 세라믹 전자 부품은 세라믹 바디(110)의 하면에 배치된 제1 및 제2 메탈 프레임(141, 142)의 제1 및 제2 단자부(141b, 142b)가 각각 기판(210)의 제1 및 제2 전극 패드(211, 212) 위에 접속되게 위치한 상태에서 솔더(221, 222)에 의해 접합되어 서로 전기적으로 연결될 수 있다.
위와 같이 적층 세라믹 전자 부품이 기판(210)에 실장된 상태에서 제1 및 제2 메탈 프레임(141, 142)을 통해 적층 세라믹 커패시터의 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 세라믹 바디(110)의 두께 방향의 팽창/수축과는 반대로 수축/팽창을 하게 된다.
이러한 세라믹 바디(110)의 팽창과 수축은 진동을 발생시키게 되고, 상기 진동은 외부 전극을 통해 기판(210)에 전달되어 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
본 실시 형태에 따르면, 적층 세라믹 커패시터의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 상기의 압전 진동은 제1 및 제2 메탈 프레임(141, 142)의 탄성을 이용하여 흡수되며, 기판(210)의 휨 등에 의해 발생되는 기계적 응력도 제1 및 제2 메탈 프레임(141, 142)이 흡수함으로써, 제품의 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 메탈 프레임이 기계적 스트레스를 흡수하기 때문에 적층 세라믹 커패시터에 스트레스가 전달되지 않아 크랙 등의 손상을 방지할 수 있다.
또한, 적층 세라믹 커패시터를 절연성 수지로 외장하기 때문에 내습성이 향상될 수 있다.
이상에서 본 발명의 실시 형태들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
110 ; 세라믹 바디
111 ; 유전체층
121, 122 ; 제1 및 제2 내부 전극
131, 132 ; 외부전극, 제1 및 제2 외부 전극
141, 141' ; 제1 메탈 프레임
142, 142' ; 제2 메탈 프레임
151, 152 ; 도전성 접착층
153, 154 ; 솔더 레지스트층
161 ; 절연 외장부
200 ; 실장 기판
210 ; 기판
211, 212 ; 전극 패드
221, 222 ; 솔더

Claims (14)

  1. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디와 상기 세라믹 바디의 길이 방향 양 측면에 배치된 외부전극을 포함하는 적층 세라믹 커패시터; 및
    상기 적층 세라믹 커패시터의 길이 방향 양 측면과 상하면에 배치된 제1 및 제2 메탈 프레임;을 포함하며,
    상기 적층 세라믹 커패시터와 상기 제1 및 제2 메탈 프레임의 상면을 둘러싸도록 배치된 절연 외장부를 포함하며, 상기 제1 및 제2 메탈 프레임의 측면과 하면은 외부로 노출된 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 메탈 프레임은,
    상기 세라믹 바디의 실장 면 측에 배치되는 제1 및 제2 단자부;
    상기 제1 및 제2 단자부와 상기 세라믹 바디를 사이에 두고 마주보게 배치되며, 상기 세라믹 바디의 실장 면의 타면에서 외부전극과 각각 접속되는 제1 및 제2 수평부; 및
    상기 제1 및 제2 단자부와 상기 제1 및 제2 수평부를 각각 연결하는 제1 및 제2 수직부;를 포함하는 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 메탈 프레임의 상면과 적층 세라믹 커패시터의 외부전극이 도전성 접착제에 의해 각각 접속되는 적층 세라믹 전자 부품.
  4. 제3항에 있어서,
    상기 절연 외장부의 단부와 도전성 접착제 사이에 솔더 레지스트층이 더 삽입된 적층 세라믹 전자 부품.
  5. 제1항에 있어서,
    상기 제1 및 제2 메탈 프레임의 측면과 하면은 상기 적층 세라믹 커패시터의 외부전극과 서로 이격되게 배치되는 적층 세라믹 전자 부품.
  6. 제1항에 있어서,
    상기 제1 및 제2 메탈 프레임의 측면과 하면은 상기 절연 외장부를 따라 굽혀서 형성된 적층 세라믹 전자 부품.
  7. 제1항에 있어서,
    상기 제1 및 제2 메탈 프레임의 상면과 측면 사이에 단차가 더 형성된 적층 세라믹 전자 부품.
  8. 제7항에 있어서,
    상기 제1 및 제2 메탈 프레임의 두께(t) 대비 상기 단차의 거리(d)의 비(d/t)는 d/t ≥ 2을 만족하는 적층 세라믹 전자 부품.
  9. 상부에 복수의 전극 패드를 갖는 기판; 및
    상기 전극 패드 상에 제1 및 제2 메탈 프레임이 각각 접속되어 실장되는 제1항의 적층 세라믹 전자 부품;을 포함하는 적층 세라믹 전자 부품의 실장 기판.
  10. 제9항에 있어서,
    상기 제1 및 제2 메탈 프레임의 상면과 적층 세라믹 커패시터의 외부전극이 도전성 접착제에 의해 각각 접속되는 적층 세라믹 전자 부품의 실장 기판.
  11. 제10항에 있어서,
    상기 절연 외장부의 단부와 도전성 접착제 사이에 솔더 레지스트층이 더 삽입된 적층 세라믹 전자 부품의 실장 기판.
  12. 제9항에 있어서,
    상기 제1 및 제2 메탈 프레임의 측면과 하면은 상기 적층 세라믹 커패시터의 외부전극과 서로 이격되게 배치되는 적층 세라믹 전자 부품의 실장 기판.
  13. 제9항에 있어서,
    상기 제1 및 제2 메탈 프레임의 상면과 측면 사이에 단차가 더 형성된 적층 세라믹 전자 부품의 실장 기판.
  14. 제13항에 있어서,
    상기 제1 및 제2 메탈 프레임의 두께(t) 대비 상기 단차의 거리(d)의 비(d/t)는 d/t ≥ 2을 만족하는 적층 세라믹 전자 부품의 실장 기판.
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