JP2021068853A - 支持端子付きコンデンサチップ - Google Patents

支持端子付きコンデンサチップ Download PDF

Info

Publication number
JP2021068853A
JP2021068853A JP2019195046A JP2019195046A JP2021068853A JP 2021068853 A JP2021068853 A JP 2021068853A JP 2019195046 A JP2019195046 A JP 2019195046A JP 2019195046 A JP2019195046 A JP 2019195046A JP 2021068853 A JP2021068853 A JP 2021068853A
Authority
JP
Japan
Prior art keywords
support terminal
capacitor chip
support
terminal
connection portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019195046A
Other languages
English (en)
Inventor
忍 筑摩
Shinobu Chikuma
忍 筑摩
忠輝 山田
Tadateru Yamada
忠輝 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2019195046A priority Critical patent/JP2021068853A/ja
Priority to US17/075,745 priority patent/US11688560B2/en
Publication of JP2021068853A publication Critical patent/JP2021068853A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
    • H01G2/02—Mountings
    • H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
    • H01G2/065—Mountings specially adapted for mounting on a printed-circuit support for surface mounting, e.g. chip capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3421—Leaded components
    • H05K3/3426—Leaded components characterised by the leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10742—Details of leads
    • H05K2201/10886—Other details
    • H05K2201/10946—Leads attached onto leadless component after manufacturing the component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2045—Protection against vibrations
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

【課題】圧電現象によって発生したコンデンサチップの振動を回路基板に伝達されにくくして、鳴きを低減する。【解決手段】コンデンサチップ１００と、コンデンサチップ１００を懸架する導電性の第１支持端子１１および第２支持端子１２とを備える。コンデンサチップ１００の第１接続部１２１以外の部分と第１支持端子１１とは互いに離間している。コンデンサチップ１００の第２接続部１３１以外の部分と第２支持端子１２とは互いに離間している。第１接続部１２１は、第１主面１１１上において第１端面１１５寄りに位置している。第２接続部１３１は、第１主面１１１上において第２端面１１６寄りに位置している。【選択図】図８

Description

本発明は、支持端子付きコンデンサチップに関する。
端子フレームを備える積層セラミックコンデンサを開示した先行文献として、特開２０１５−１９０３７号公報(特許文献１)がある。特許文献１に記載された積層セラミックコンデンサは、セラミック本体と、複数の第１および第２内部電極と、第１および第２外部電極と、第１および第２端子フレームとを含む。
セラミック本体は、複数の誘電体層を幅方向に積層して形成されている。複数の第１および第２内部電極は、セラミック本体内において誘電体層を介して対向するように配置され、セラミック本体の上面を通じて露出するリード部をそれぞれ有する。第１および第２外部電極は、セラミック本体の上面に形成され、リード部とそれぞれ連結される。
第１および第２端子フレームは、セラミック本体の端面に対向する垂直部、および上下面にそれぞれ対向する上面および下面水平部を含む。第１および第２端子フレームの上面水平部は、第１および第２外部電極とそれぞれ接続されている。上面水平部と第１および第２外部電極との間には接着層がそれぞれ備えられる。
特開２０１５−１９０３７号公報
特許文献１に記載された積層セラミックコンデンサにおいては、圧電現象によってコンデンサチップが大きく変位する位置にて、第１および第２外部電極と第１および第２端子フレームとが接着層を介してそれぞれ接続されているため、圧電現象によって発生したコンデンサチップの振動が回路基板に伝達されやすく、鳴き(アコースティックノイズ)をさらに低減できる余地がある。
本発明は上記の問題点に鑑みてなされたものであって、圧電現象によって発生したコンデンサチップの振動を回路基板に伝達されにくくして、鳴きを低減することができる、支持端子付きコンデンサチップを提供することを目的とする。
本発明の第１局面に基づく支持端子付きコンデンサチップは、コンデンサチップと、コンデンサチップを懸架する導電性の第１支持端子および第２支持端子とを備える。コンデンサチップは、積層体と、第１外部電極と、第２外部電極とを含む。積層体は、積層方向に沿って交互に積層された複数の誘電体層および複数の内部電極層を含む。積層体は、上記積層方向において相対する第１主面および第２主面と、上記積層方向に直交する幅方向において相対する第１側面および第２側面と、上記積層方向および上記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む。第１外部電極は、第１端面上から第１主面上および第２主面上の各々の第１端面寄りの部分に亘って設けられている。第２外部電極は、第２端面上から第１主面上および第２主面上の各々の第２端面寄りの部分に亘って設けられている。複数の内部電極層は、第１外部電極と接続された第１内部電極層、および、第２外部電極と接続された第２内部電極層を含む。第１支持端子は、第１外部電極における第１主面上に位置する第１接続部と接続されている。第２支持端子は、第２外部電極における第１主面上に位置する第２接続部と接続されている。コンデンサチップの第１接続部以外の部分と第１支持端子とは互いに離間している。コンデンサチップの第２接続部以外の部分と第２支持端子とは互いに離間している。第１接続部は、第１主面上において第１端面寄りに位置している。第２接続部は、第１主面上において第２端面寄りに位置している。
本発明の第２局面に基づく支持端子付きコンデンサチップは、コンデンサチップと、コンデンサチップを懸架する導電性の第１支持端子および第２支持端子とを備える。コンデンサチップは、積層体と、第１外部電極と、第２外部電極とを含む。積層体は、積層方向に沿って交互に積層された複数の誘電体層および複数の内部電極層を含む。積層体は、上記積層方向において相対する第１主面および第２主面と、上記積層方向に直交する幅方向において相対する第１側面および第２側面と、上記積層方向および上記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む。第１外部電極は、第１端面上から第１側面上および第２側面上の各々の第１端面寄りの部分に亘って設けられている。第２外部電極は、第２端面上から第１側面上および第２側面上の各々の第２端面寄りの部分に亘って設けられている。複数の内部電極層は、第１外部電極と接続された第１内部電極層、および、第２外部電極と接続された第２内部電極層を含む。第１支持端子は、第１外部電極における第１側面上に位置する第１接続部と接続されている。第２支持端子は、第２外部電極における第１側面上に位置する第２接続部と接続されている。コンデンサチップの第１接続部以外の部分と第１支持端子とは互いに離間している。コンデンサチップの第２接続部以外の部分と第２支持端子とは互いに離間している。第１接続部は、第１側面上において第１主面寄りおよび第２主面寄りの少なくとも一方に位置している。第２接続部は、第１側面上において第１主面寄りおよび第２主面寄りの少なくとも一方に位置している。
本発明によれば、圧電現象によって発生したコンデンサチップの振動を回路基板に伝達されにくくして、鳴きを低減することができる。
本発明の実施形態１に係る支持端子付きコンデンサチップが備えるコンデンサチップの外観を示す斜視図である。 図１のコンデンサチップをＩＩ−ＩＩ線矢印方向から見た断面図である。 図１のコンデンサチップをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。 図２のコンデンサチップをＩＶ−ＩＶ線矢印方向から見た断面図である。 図２のコンデンサチップをＶ−Ｖ線矢印方向から見た断面図である。 本発明の実施形態１に係る支持端子付きコンデンサチップが備えるコンデンサチップの積層体に電圧を印加した時に生じる歪みをシミュレーション解析した結果を示す図である。 本発明の実施形態１に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す斜視図である。 図７の支持端子付きコンデンサチップが回路基板に実装されている構造をＶＩＩＩ−ＶＩＩＩ線矢印方向から見た断面図である。 図８の支持端子付きコンデンサチップを矢印ＩＸ方向から見た平面図である。 本発明の実施形態１に係る支持端子付きコンデンサチップの構成を示す分解斜視図である。 音圧測定装置の概略構成図である。 本発明の実施形態２に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。 本発明の実施形態３に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。 本発明の実施形態４に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。 本発明の実施形態４の第１変形例に係る支持端子付きコンデンサチップが備える第２支持端子の外観を示す斜視図である。 本発明の実施形態４の第２変形例に係る支持端子付きコンデンサチップが備える第２支持端子の外観を示す斜視図である。 本発明の実施形態５に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。 本発明の実施形態５に係る支持端子付きコンデンサチップが備える第２支持端子の外観を示す斜視図である。 本発明の実施形態５の変形例に係る支持端子付きコンデンサチップが備える第２支持端子の外観を示す斜視図である。 本発明の実施形態６に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。 図２０の支持端子付きコンデンサチップが回路基板に実装されている構造を矢印ＸＸＩ方向から見た図である。 本発明の実施形態７に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。 図２２の支持端子付きコンデンサチップが回路基板に実装されている構造を矢印ＸＸＩＩＩ方向から見た図である。 本発明の実施形態８に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。 図２４の支持端子付きコンデンサチップを矢印ＸＸＶ方向から見た平面図である。 本発明の実施形態８に係る支持端子付きコンデンサチップの構成を示す分解斜視図である。
以下、本発明の各実施形態に係る支持端子付きコンデンサチップについて図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
(実施形態１)
まず、本発明の実施形態１に係る支持端子付きコンデンサチップが備えるコンデンサチップについて図を参照して説明する。
図１は、本発明の実施形態１に係る支持端子付きコンデンサチップが備えるコンデンサチップの外観を示す斜視図である。図２は、図１のコンデンサチップをＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図１のコンデンサチップをＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図２のコンデンサチップをＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図２のコンデンサチップをＶ−Ｖ線矢印方向から見た断面図である。図１〜図５においては、後述する積層体の長さ方向をＬ、積層体の幅方向をＷ、積層体の積層方向をＴで示している。
図１〜図５に示すように、本発明の実施形態１に係る支持端子付きコンデンサチップが備えるコンデンサチップ１００は、積層体１１０と第１外部電極１２０と第２外部電極１３０とを含む。積層体１１０は、積層方向Ｔに沿って交互に積層された複数の誘電体層１４０および複数の内部電極層１５０を含む。
積層体１１０は、積層方向Ｔにおいて相対する第１主面１１１および第２主面１１２と、積層方向Ｔに直交する幅方向Ｗにおいて相対する第１側面１１３および第２側面１１４と、積層方向Ｔおよび幅方向Ｗの両方に直交する長さ方向Ｌにおいて相対する第１端面１１５および第２端面１１６とを含む。
第１外部電極１２０は、第１端面１１５上から第１主面１１１上および第２主面１１２上の各々の第１端面１１５寄りの部分に亘って設けられている。第１端面１１５寄りの部分とは、積層体１１０を長さ方向Ｌにおいて４等分した４つの部分のうちの、第１端面１１５の最も近くに位置する部分である。本実施形態においては、第１外部電極１２０は、第１端面１１５上から第１側面１１３上および第２側面１１４上の各々の第１端面１１５寄りの部分に亘ってさらに設けられている。
第２外部電極１３０は、第２端面１１６上から第１主面１１１上および第２主面１１２上の各々の第２端面１１６寄りの部分に亘って設けられている。第２端面１１６寄りの部分とは、積層体１１０を長さ方向Ｌにおいて４等分した４つの部分のうちの、第２端面１１６の最も近くに位置する部分である。本実施形態においては、第２外部電極１３０は、第２端面１１６上から第１側面１１３上および第２側面１１４上の各々の第２端面１１６寄りの部分に亘ってさらに設けられている。
複数の内部電極層１５０は、第１外部電極１２０に接続された複数の第１内部電極層１５１、および、第２外部電極１３０に接続された複数の第２内部電極層１５２を含む。なお、図２および図３においては、第１内部電極層１５１および第２内部電極層１５２の各々が５枚ずつ設けられている例を示しているが、第１内部電極層１５１および第２内部電極層１５２の各々の枚数は５枚に限定されない。
図４に示すように、第１内部電極層１５１は、第２内部電極層１５２と対向している対向部１５１Ｃ、および、第１端面１１５に引き出されている引出部１５１Ｘを含む。図５に示すように、第２内部電極層１５２は、第１内部電極層１５１と対向している対向部１５２Ｃ、および、第２端面１１６に引き出されている引出部１５２Ｘを含む。
図２〜図５に示すように、積層体１１０は、内層部Ｃと第１外層部Ｘ１と第２外層部Ｘ２と第１サイドマージン部Ｓ１と第２サイドマージン部Ｓ２と第１エンドマージン部Ｅ１と第２エンドマージン部Ｅ２とに区画される。
内層部Ｃは、第１内部電極層１５１の対向部１５１Ｃおよび第２内部電極層１５２の対向部１５２Ｃが積層方向Ｔに積層されていることにより静電容量を有している。第１外層部Ｘ１は、積層方向Ｔにおいて内層部Ｃの第１主面１１１側に位置する。第２外層部Ｘ２は、積層方向Ｔにおいて内層部Ｃの第２主面１１２側に位置する。
第１サイドマージン部Ｓ１は、幅方向Ｗにおいて内層部Ｃの第１側面１１３側に位置する。第２サイドマージン部Ｓ２は、幅方向Ｗにおいて内層部Ｃの第２側面１１４側に位置する。第１エンドマージン部Ｅ１は、長さ方向Ｌにおいて内層部Ｃの第１端面１１５側に位置する。第２エンドマージン部Ｅ２は、長さ方向Ｌにおいて内層部Ｃの第２端面１１６側に位置する。
積層体１１０の長さ方向Ｌの寸法をＬ０、積層体１１０の幅方向Ｗの寸法をＷ０、積層体１１０の積層方向Ｔの寸法をＴ０、第１外層部Ｘ１の積層方向Ｔの寸法をＴ１、第２外層部Ｘ２の積層方向Ｔの寸法をＴ２、第１サイドマージン部Ｓ１の幅方向Ｗの寸法をＷ１、第２サイドマージン部Ｓ２の幅方向Ｗの寸法をＷ２、第１エンドマージン部Ｅ１の長さ方向Ｌの寸法をＬ１、および、第２エンドマージン部Ｅ２の長さ方向Ｌの寸法をＬ２、内層部Ｃの長さ方向Ｌの寸法をＬＣ、内層部Ｃの幅方向Ｗの寸法をＷＣ、内層部Ｃの積層方向Ｔの寸法をＴＣと規定する。
本実施形態においては、積層体１１０の長さ方向Ｌの寸法Ｌ０は１．０ｍｍ以上、幅方向Ｗの寸法Ｗ０は０．５ｍｍ以上、積層方向Ｔの寸法Ｔ０は０．５ｍｍ以上であることが好ましい。積層体１１０の長さ方向Ｌの寸法Ｌ０および幅方向Ｗの寸法Ｗ０は、積層体１１０の積層方向Ｔの中央部における寸法であり、積層方向Ｔの寸法Ｔ０は、積層体１１０の長さ方向Ｌの中央部における寸法である。積層体１１０の寸法は、マイクロメータまたは光学顕微鏡で測定することができる。
積層体１１０は、角部および稜線部に丸みを帯びていることが好ましい。角部は、積層体１１０の３面が交わる部分であり、稜線部は、積層体１１０の２面が交わる部分である。
内層部Ｃに位置する誘電体層１４０の厚みは０．５μｍ以上１０μｍ以下であることが好ましい。また、第１外層部Ｘ１の寸法Ｔ１および第２外層部Ｘ２の寸法Ｔ２の各々は、１００μｍ以上２００μｍ以下であることが好ましい。内層部Ｃに位置する誘電体層１４０の厚み、第１外層部Ｘ１の寸法Ｔ１および第２外層部Ｘ２の寸法Ｔ２の各々は、積層体１１０の幅方向Ｗの中央部の位置における寸法である。
複数の誘電体層１４０の各々は、たとえば、ＢａＴｉＯ3、ＣａＴｉＯ3またはＳｒＴｉＯ3など、少なくともＴｉを含有するペロブスカイト構造の誘電体粒子を主成分として含む。さらに、上述した主成分に、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、Ａｌ化合物、Ｖ化合物または希土類化合物の少なくともいずれかの、主成分よりも含有量の少ない副成分が含まれていてもよい。誘電体層１４０を構成する材料の比誘電率は１０００以上であることが好ましい。
第１内部電極層１５１および第２内部電極層１５２の各々の厚みは、０．２μｍ以上２．０μｍ以下であることが好ましい。第１内部電極層１５１および第２内部電極層１５２の各々を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。第１内部電極層１５１および第２内部電極層１５２の各々は、誘電体層１４０に含まれる誘電体セラミックスと同一組成系の誘電体の粒子を含んでいてもよい。
誘電体層１４０、第１内部電極層１５１および第２内部電極層１５２の各々の厚みは、以下の方法により測定することができる。
まず、積層体１１０の積層方向Ｔおよび幅方向Ｗにより規定される面、すなわち積層体１１０の長さ方向Ｌと直交する面を、研削によって露出させ、露出させた断面を走査型電子顕微鏡にて観察する。次に、露出させた断面の中心を通る積層方向Ｔに沿った中心線、および、この中心線から両側に等間隔に２本ずつ引いた線の合計５本の線上において、誘電体層１４０の厚みを測定する。この５つの測定値の平均値を、誘電体層１４０の厚みとする。
第１内部電極層１５１および第２内部電極層１５２の各々の厚みについても、誘電体層１４０の厚みを測定する方法に準じる方法で、誘電体層１４０の厚みを測定した断面と同じ断面について、走査型電子顕微鏡を用いて測定することができる。
第１外部電極１２０は、積層体１１０の第１端面１１５の全体に形成されているとともに、第１端面１１５から、第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４に回り込むように形成されている。第１外部電極１２０は、第１内部電極層１５１と電気的に接続されている。
第２外部電極１３０は、積層体１１０の第２端面１１６の全体に形成されているとともに、第２端面１１６から、第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４に回り込むように形成されている。第２外部電極１３０は、第２内部電極層１５２と電気的に接続されている。
第１外部電極１２０および第２外部電極１３０の各々は、たとえば、下地電極層と、下地電極層上に配置されためっき層とを備える。下地電極層は、焼付け電極層、樹脂電極層および薄膜電極層などの層のうち、少なくとも１つの層を含む。
焼付け電極層は、ガラスと金属とを含む層であり、１層であってもよいし、複数層であってもよい。焼付け電極層は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを含む。
焼付け電極層は、ガラスおよび金属を含む導電ペーストを積層体１１０に塗布して焼き付けることによって形成される。焼き付けは、積層体１１０の焼成と同時に行なわれてもよいし、積層体１１０の焼成後に行なわれてもよい。
樹脂電極層は、たとえば、導電性粒子と熱硬化性樹脂とを含む層として形成することができる。樹脂電極層を形成する場合には、焼付け電極層を形成せずに、積層体上に樹脂電極層を直接形成するようにしてもよい。樹脂電極層は、１層であってもよいし、複数層であってもよい。
薄膜電極層は、たとえば、金属粒子が堆積した１μｍ以下の層であり、スパッタ法または蒸着法などの既知の薄膜形成法により形成することができる。
下地電極層上に配置されるめっき層は、たとえば、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを含む。めっき層は、１層であってもよいし、複数層であってもよい。ただし、めっき層は、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、下地電極層がコンデンサチップ１００を実装する際のはんだによって侵食されるのを防止する機能を有する。Ｓｎめっき層は、コンデンサチップ１００を実装する際のはんだの濡れ性を向上させる機能を有する。
なお、第１外部電極１２０および第２外部電極１３０の各々は、下地電極層を備えず、積層体１１０上に直接配置されるめっき層により構成されていてもよい。この場合、めっき層が直接、第１内部電極層１５１または第２内部電極層１５２と接続される。めっき層の単位体積あたりの金属の割合は、９９体積％以上であることが好ましい。また、めっき層は、ガラスを含まないことが好ましい。
ここで、コンデンサチップ１００に電圧が印加された時に生ずる積層体１１０の歪みの分布についてシミュレーション解析した結果について説明する。
図６は、本発明の実施形態１に係る支持端子付きコンデンサチップが備えるコンデンサチップの積層体に電圧を印加した時に生じる歪みをシミュレーション解析した結果を示す図である。図６に示すように、電圧印加時においては、図中の矢印ＡＲＴにて示されるように、積層体１１０が積層方向Ｔに沿って外側に向けて歪む。これに伴い、積層体１１０の体積を維持しようとして、図中の矢印ＡＲＬにて示されるように、積層体１１０が長さ方向Ｌに沿って内側に向けて歪み、図中の矢印ＡＲＷにて示されるように、積層体１１０が幅方向Ｗに沿って内側に向けて歪む。これに対し、積層体１１０の角部１１７においては、歪みは殆ど発生しない。
また、第１主面１１１上の、第１端面１１５寄りの位置および第２端面１１６寄りの位置の各々においては、歪みが比較的小さい。第１側面１１３上の、第１主面１１１寄りの位置および第２主面１１２寄りの位置の各々においては、歪みが比較的小さい。
そのため、コンデンサチップ１００に印加される電圧の周期に合わせてコンデンサチップ１００の歪みが繰り返し発生する。その結果、コンデンサチップ１００が実装された回路基板が振動する。回路基板の振動の周波数が可聴音域の場合、騒音として人に認識される。
図７は、本発明の実施形態１に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す斜視図である。図８は、図７の支持端子付きコンデンサチップが回路基板に実装されている構造をＶＩＩＩ−ＶＩＩＩ線矢印方向から見た断面図である。図９は、図８の支持端子付きコンデンサチップを矢印ＩＸ方向から見た平面図である。図１０は、本発明の実施形態１に係る支持端子付きコンデンサチップの構成を示す分解斜視図である。
図７〜図１０に示すように、本発明の実施形態１に係る支持端子付きコンデンサチップ１０は、コンデンサチップ１００と、コンデンサチップ１００を懸架する導電性の第１支持端子１１および第２支持端子１２とを備える。
図８〜図１０に示すように、第１支持端子１１は、第１外部電極１２０における第１主面１１１上に位置する第１接続部１２１と接続されている。すなわち、第１接続部１２１は、第１外部電極１２０において第１主面１１１上に位置する部分のうちの第１支持端子１１と接続されている箇所である。
第２支持端子１２は、第２外部電極１３０における第１主面１１１上に位置する第２接続部１３１と接続されている。すなわち、第２接続部１３１は、第２外部電極１３０において第１主面１１１上に位置する部分のうちの第２支持端子１２と接続されている箇所である。
具体的には、第１支持端子１１は、第１接続部１２１と接続される第１支持部１１ａ、コンデンサチップ１００が実装される回路基板１に接続される第１端子部１１ｂ、および、第１支持部１１ａと第１端子部１１ｂとを繋ぐ第１連設部１１ｃを含む。第１支持部１１ａは、第１連設部１１ｃの積層方向Ｔの一端から長さ方向Ｌのコンデンサチップ１００側に延在し、第１端子部１１ｂは、第１連設部１１ｃの積層方向Ｔの他端から長さ方向Ｌのコンデンサチップ１００側に延在している。その結果、第１支持部１１ａと第１端子部１１ｂとは、互いに間隔をあけて対向している。第１支持端子１１は、幅方向Ｗから見て、略Ｃ字状の形状を有している。ただし、第１支持端子１１の形状は、略Ｃ字状に限られず、コンデンサチップ１００を懸架可能な形状であればよい。
第２支持端子１２は、第２接続部１３１と接続される第２支持部１２ａ、コンデンサチップ１００が実装される回路基板１に接続される第２端子部１２ｂ、および、第２支持部１２ａと第２端子部１２ｂとを繋ぐ第２連設部１２ｃを含む。第２支持部１２ａは、第２連設部１２ｃの積層方向Ｔの一端から長さ方向Ｌのコンデンサチップ１００側に延在し、第２端子部１２ｂは、第２連設部１２ｃの積層方向Ｔの他端から長さ方向Ｌのコンデンサチップ１００側に延在している。その結果、第２支持部１２ａと第２端子部１２ｂとは、互いに間隔をあけて対向している。第２支持端子１２は、幅方向Ｗから見て、略Ｃ字状の形状を有している。ただし、第２支持端子１２の形状は、略Ｃ字状に限られず、コンデンサチップ１００を懸架可能な形状であればよい。
第１支持端子１１および第２支持端子１２の各々は、曲折した１枚の金属薄板で構成されている。第１支持端子１１および第２支持端子１２の各々は、端子本体と、端子本体の表面に形成されるめっき層とを含む。
端子本体は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの１種以上の金属を主成分とする合金を含むことが好ましい。具体的には、端子本体の母材には、たとえば、Ｆｅ−１８Ｃｒ合金、Ｆｅ−４２Ｎｉ合金またはＣｕ−８Ｓｎ合金などを用いることができる。端子本体の厚さは、０．０５ｍｍ以上０．５ｍｍ以下程度であることが好ましい。
めっき層は、端子本体の表面に形成される下側めっき層と、下側めっき層の表面に形成される上側めっき層とを有することが好ましい。なお、下側めっき層および上側めっき層の各々は、複数のめっき層から構成されていてもよい。下側めっき層の厚さは、０．２μｍ以上５．０μｍ以下程度であることが好ましい。上側めっき層の厚さは、１．０μｍ以上５．０μｍ以下程度であることが好ましい。
下側めっき層は、Ｎｉ、Ｆｅ、Ｃｕ、Ａｇ、Ｃｒまたはこれらの金属のうちの１種以上の金属を主成分とする合金を含む。好ましくは、下側めっき層は、Ｎｉ、Ｆｅ、Ｃｒまたはこれらの金属のうちの１種以上の金属を主成分とする合金からなる。
上側めっき層は、Ｓｎ、Ａｇ、Ａｕまたはこれらの金属のうちの１種以上の金属を主成分とする合金を含む。好ましくは、上側めっき層は、ＳｎまたはＳｎを主成分とする合金からなる。なお、上側めっき層がＳｎまたはＳｎを主成分とする合金を含むことにより、第１支持端子１１および第２支持端子１２のはんだの濡れ性を向上することができる。
図８〜図１０に示すように、第１端子部１１ｂは、はんだなどの導電性接合材３によって回路基板１の主面上に設けられたランド２に接続されている。第２端子部１２ｂは、導電性接合材３によって回路基板１の主面上に設けられたランド２に接続されている。
第１支持部１１ａは、はんだなどの導電性接合材１３によって第１接続部１２１に接続されている。なお、第１支持部１１ａと第１接続部１２１とは、たとえば巻線などの振動減衰部材を介して、互いに接続されていてもよい。
第２支持部１２ａは、導電性接合材１３によって第２接続部１３１に接続されている。なお、第２支持部１２ａと第２接続部１３１とは、たとえば巻線などの振動減衰部材を介して、互いに接続されていてもよい。
導電性接合材３および導電性接合材１３の各々として、はんだを用いる場合、Ｓｎ−Ｓｂ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ｃｕ系またはＳｎ−Ｂｉ系などの鉛フリーはんだを用いることが好ましい。Ｓｎ−Ｓｂ系のはんだを用いる場合、Ｓｂの含有率は、５％以上１５％以下程度であることが好ましい。
図８〜図１０に示すように、第１接続部１２１は、第１主面１１１上において第１端面１１５寄りに位置している。図９に示すように、第１接続部１２１の少なくとも一部は、積層方向Ｔから見て、第１エンドマージン部Ｅ１と重なっている。本実施形態においては、第１接続部１２１の全部が、積層方向Ｔから見て、第１エンドマージン部Ｅ１と重なっている。第１接続部１２１は、図６に示す積層体１１０における電圧印加時に生ずる歪みが比較的小さい位置に位置している。
第２接続部１３１は、第１主面１１１上において第２端面１１６寄りに位置している。第２接続部１３１の少なくとも一部は、積層方向Ｔから見て、第２エンドマージン部Ｅ２と重なっている。本実施形態においては、第２接続部１３１の全部が、積層方向Ｔから見て、第２エンドマージン部Ｅ２と重なっている。第２接続部１３１は、図６に示す積層体１１０における電圧印加時に生ずる歪みが比較的小さい位置に位置している。
図８に示すように、コンデンサチップ１００が第１支持端子１１および第２支持端子１２に懸架された状態において、コンデンサチップ１００の第１接続部１２１以外の部分と第１支持端子１１とは互いに離間しており、コンデンサチップ１００の第２接続部１３１以外の部分と第２支持端子１２とは互いに離間している。
すなわち、コンデンサチップ１００と第１支持端子１１とは、第１接続部１２１と第１支持部１１ａとにおいてのみ互いに接続されており、他の部分では互いに隙間をあけて位置している。コンデンサチップ１００と第２支持端子１２とは、第２接続部１３１と第２支持部１２ａとにおいてのみ互いに接続されており、他の部分では互いに隙間をあけて位置している。
ここで、本発明の実施形態１に係る支持端子付きコンデンサチップと、上記の特許文献１の図４に記載された端子フレームを備える積層セラミックコンデンサとについて、電圧印加時に発生する鳴きの全帯域音圧レベルを比較した実験例について説明する。なお、本発明の実施形態１に係る支持端子付きコンデンサチップと、上記の特許文献１の図４に記載された端子フレームを備える積層セラミックコンデンサとは、コンデンサチップの外形および静電容量については略同一とした。
図１１は、音圧測定装置の概略構成図である。図１１に示すように、支持端子付きコンデンサチップ１０が実装された回路基板１は、非反響ボックス９０に収納されている。音圧測定装置は、回路基板１に形成された実装用電極パターンから電圧を印加する電力供給装置９１を備えている。また、音圧測定装置は、マイクロフォン９２を備えている。マイクロフォン９２は、非反響ボックス９０内における回路基板１に実装された支持端子付きコンデンサチップ１０の直上に配置され、回路基板１から発せられる音を集音する。マイクロフォン９２の設置位置は、支持端子付きコンデンサチップ１０の長さ方向の中央付近の上方であることが好ましい。マイクロフォン９２は、回路基板１から約３ｍｍ離れて配置されている。マイクロフォン９２は、音圧を検出するＦＦＴ(fast Fourier transform)アナライザ９３に接続されている。ＦＦＴアナライザ９３として、株式会社小野測器社製のＣＦ−５２２０を用いた。支持端子付きコンデンサチップ１０に対して、ＤＣ＝４Ｖ、ＡＣ＝１Ｖｐｐの交流電圧を印加して、音圧レベルを測定した。特許文献１の図４に記載された端子フレームを備える積層セラミックコンデンサについても、同様にして音圧レベルを測定した。
その結果、本発明の実施形態１に係る支持端子付きコンデンサチップ１０は、特許文献１の図４に記載された端子フレームを備える積層セラミックコンデンサに比較して、鳴きの全帯域音圧レベルが２０ｄＢ低減されていることが確認できた。全帯域音圧レベルは、２０Ｈｚ以上２０ｋＨｚ以下の周波数バンド毎の音圧レベルの総和である。
本発明の実施形態１に係る支持端子付きコンデンサチップ１０においては、第１接続部１２１は、第１主面１１１上において第１端面１１５寄りに位置しており、第２接続部１３１は、第１主面１１１上において第２端面１１６寄りに位置している。
これにより、コンデンサチップ１００の電圧印加時に生ずる歪みが比較的小さい位置に、第１接続部１２１および第２接続部１３１が位置しているため、コンデンサチップ１００から第１支持端子１１および第２支持端子１２に伝播する振動の大きさを低減することができる。
また、本発明の実施形態１に係る支持端子付きコンデンサチップ１０においては、コンデンサチップ１００の第１接続部１２１以外の部分と第１支持端子１１とは互いに離間しており、コンデンサチップ１００の第２接続部１３１以外の部分と第２支持端子１２とは互いに離間している。
これにより、第１接続部１２１と第１支持部１１ａとを通じてのみコンデンサチップ１００の振動が第１支持端子１１に伝播し、第２接続部１３１と第２支持部１２ａとを通じてのみコンデンサチップ１００の振動が第２支持端子１２に伝播するようにすることができる。その結果、振動の伝播経路を長く確保して、第１支持端子１１および第２支持端子１２の各々において振動を減衰させて、回路基板１に伝播する振動を低減することができる。
上記のように、本発明の実施形態１に係る支持端子付きコンデンサチップ１０においては、コンデンサチップ１００から第１支持端子１１および第２支持端子１２の各々に伝播する振動の大きさを低減しつつ、第１支持端子１１および第２支持端子１２の各々を伝播する際に振動を減衰させることにより、第１支持端子１１および第２支持端子１２の各々から回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
本発明の実施形態１に係る支持端子付きコンデンサチップ１０においては、第１接続部１２１の少なくとも一部は、積層方向Ｔから見て、第１エンドマージン部Ｅ１と重なっており、第２接続部１３１の少なくとも一部は、積層方向Ｔから見て、第２エンドマージン部Ｅ２と重なっている。
第１エンドマージン部Ｅ１および第２エンドマージン部Ｅ２の各々は、内層部Ｃに比較して、圧電現象が生じにくい位置である。そのため、第１接続部１２１の少なくとも一部が、積層方向Ｔから見て、第１エンドマージン部Ｅ１と重なっており、第２接続部１３１の少なくとも一部が、積層方向Ｔから見て、第２エンドマージン部Ｅ２と重なっていることにより、コンデンサチップ１００から第１支持端子１１および第２支持端子１２に伝播する振動の大きさを低減することができる。
本発明の実施形態１に係る支持端子付きコンデンサチップ１０においては、第１支持端子１１は、第１接続部１２１と接続される第１支持部１１ａ、コンデンサチップ１００が実装される回路基板１に接続される第１端子部１１ｂ、および、第１支持部１１ａと第１端子部１１ｂとを繋ぐ第１連設部１１ｃを含み、第２支持端子１２は、第２接続部１３１と接続される第２支持部１２ａ、コンデンサチップ１００が実装される回路基板１に接続される第２端子部１２ｂ、および、第２支持部１２ａと第２端子部１２ｂとを繋ぐ第２連設部１２ｃを含む。
これにより、第１連設部１１ｃおよび第２連設部１２ｃの各々を伝播する際に振動を減衰させることにより、第１支持端子１１および第２支持端子１２の各々から回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
本発明の実施形態１に係る支持端子付きコンデンサチップ１０においては、第１支持部１１ａと第１端子部１１ｂとは、互いに間隔をあけて対向しており、第２支持部１２ａと第２端子部１２ｂとは、互いに間隔をあけて対向している。これにより、支持端子付きコンデンサチップ１０の実装スペースを小さくすることができる。
本発明の実施形態１に係る支持端子付きコンデンサチップ１０においては、第１支持端子１１および第２支持端子１２の各々は、曲折した１枚の金属薄板で構成されている。これにより、第１支持端子１１および第２支持端子１２の各々を容易に作製することができる。
(実施形態２)
以下、本発明の実施形態２に係る支持端子付きコンデンサチップについて図を参照して説明する。本発明の実施形態２に係る支持端子付きコンデンサチップは、第１連設部１１ｃおよび第２連設部１２ｃの各々にはんだレジストが設けられている点が主に、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と異なるため、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と同様である構成については説明を繰り返さない。
図１２は、本発明の実施形態２に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。図１２においては、図８と同一の断面視にて図示している。
図１２に示すように、本発明の実施形態２に係る支持端子付きコンデンサチップ２０においては、第１支持端子１１における第１連設部１１ｃのコンデンサチップ１００側とは反対側の表面は、はんだレジストＲで覆われている。また、第２支持端子１２における第２連設部１２ｃのコンデンサチップ１００側とは反対側の表面は、はんだレジストＲで覆われている。
これにより、導電性接合材３のフィレットが形成されることを抑制することができる。その結果、第１接続部１２１からランド２までの振動の伝播経路、および、第２接続部１３１からランド２までの振動の伝播経路の、各々を長く確保して、第１支持端子１１および第２支持端子１２の各々において振動を減衰させて、回路基板１に伝播する振動を低減することができる。
(実施形態３)
以下、本発明の実施形態３に係る支持端子付きコンデンサチップについて図を参照して説明する。本発明の実施形態３に係る支持端子付きコンデンサチップは、第１支持端子および第２支持端子の各々の形状が主に、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と異なるため、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と同様である構成については説明を繰り返さない。
図１３は、本発明の実施形態３に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。図１３においては、図８と同一の断面視にて図示している。
図１３に示すように、本発明の実施形態３に係る支持端子付きコンデンサチップ３０においては、第１支持端子３１および第２支持端子３２の各々は、幅方向Ｗから見て、略Ｌ字状の形状を有している。
具体的には、第１支持端子３１においては、第１端子部１１ｂと第１連設部１１ｃとが平板状に設けられている。第１端子部１１ｂは、ランド２と直交するようにランド２上に配置されている。第２支持端子３２においては、第２端子部１２ｂと第２連設部１２ｃとが平板状に設けられている。第２端子部１２ｂは、ランド２と直交するようにランド２上に配置されている。
これにより、支持端子付きコンデンサチップ３０を低背化しつつ、第１端子部１１ｂおよび第２端子部１２ｂの各々における導電性接合材３との接触面積を低減し、第１支持端子３１および第２支持端子３２の各々から回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
(実施形態４)
以下、本発明の実施形態４に係る支持端子付きコンデンサチップについて図を参照して説明する。本発明の実施形態４に係る支持端子付きコンデンサチップは、第１支持端子および第２支持端子の各々の形状が主に、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と異なるため、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と同様である構成については説明を繰り返さない。
図１４は、本発明の実施形態４に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。図１４においては、図８と同一の断面視にて図示している。
図１４に示すように、本発明の実施形態４に係る支持端子付きコンデンサチップ４０においては、第１支持端子４１および第２支持端子４２の各々は、幅方向Ｗから見て、略Ｓ字状の形状を有している。
具体的には、第１支持端子４１においては、第１支持部１１ａと第１端子部１１ｂとは、第１連設部１１ｃに関して、長さ方向Ｌにおいて互いに反対向きに延在している。第１支持部１１ａは、第１連設部１１ｃの積層方向Ｔの一端から長さ方向Ｌのコンデンサチップ１００側に延在し、第１端子部１１ｂは、第１連設部１１ｃの積層方向Ｔの他端から長さ方向Ｌのコンデンサチップ１００側とは反対側に延在している。
第２支持端子４２においては、第２支持部１２ａと第２端子部１２ｂとは、第２連設部１２ｃに関して、長さ方向Ｌにおいて互いに反対向きに延在している。第２支持部１２ａは、第２連設部１２ｃの積層方向Ｔの一端から長さ方向Ｌのコンデンサチップ１００側に延在し、第２端子部１２ｂは、第２連設部１２ｃの積層方向Ｔの他端から長さ方向Ｌのコンデンサチップ１００側とは反対側に延在している。
第１端子部１１ｂと第２端子部１２ｂとの間隔が広くなっていることにより、支持端子付きコンデンサチップ４０の実装安定性を向上することができる。
ここで、第１支持端子４１および第２支持端子４２の各々の形状が異なる変形例について説明する。なお、第１支持端子の形状は、第２支持端子の形状と同様であるため、第２支持端子についてのみ説明し、第１支持端子の説明は繰り返さない。
図１５は、本発明の実施形態４の第１変形例に係る支持端子付きコンデンサチップが備える第２支持端子の外観を示す斜視図である。図１５に示すように、本発明の実施形態４の第１変形例に係る支持端子付きコンデンサチップが備える第２支持端子４２ｘにおいては、第２連設部１２ｃに、積層方向Ｔに沿う長手方向を有する開口部Ｈが設けられている。これにより、第２連設部１２ｃの弾性率を低くして第２連設部１２ｃにおける振動減衰性能を向上することができる。その結果、第２支持端子４２ｘから回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。なお、開口部Ｈは、幅方向Ｗに沿う長手方向を有していてもよい。
図１６は、本発明の実施形態４の第２変形例に係る支持端子付きコンデンサチップが備える第２支持端子の外観を示す斜視図である。図１６に示すように、本発明の実施形態４の第２変形例に係る支持端子付きコンデンサチップが備える第２支持端子４２ｙにおいては、第２連設部１２ｃに、幅方向Ｗに延在する湾曲部Ｂが設けられている。これにより、第２連設部１２ｃの弾性率を低くして第２連設部１２ｃにおける振動減衰性能を向上することができる。その結果、第２支持端子４２ｙから回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
(実施形態５)
以下、本発明の実施形態５に係る支持端子付きコンデンサチップについて図を参照して説明する。本発明の実施形態５に係る支持端子付きコンデンサチップは、第１支持端子および第２支持端子の各々の形状が主に、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と異なるため、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と同様である構成については説明を繰り返さない。
図１７は、本発明の実施形態５に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。図１８は、本発明の実施形態５に係る支持端子付きコンデンサチップが備える第２支持端子の外観を示す斜視図である。図１７においては、図８と同一の断面視にて図示している。
図１７および図１８に示すように、本発明の実施形態５に係る支持端子付きコンデンサチップ５０においては、第１支持端子５１および第２支持端子５２の各々は、長さ方向Ｌから見て、略Ｃ字状の形状を有している。なお、第１支持端子５１の形状は、第２支持端子５２の形状と同様であるため、第２支持端子５２についてのみ説明し、第１支持端子５１の説明は繰り返さない。
具体的には、第２支持端子５２においては、第２支持部１２ａは幅方向Ｗに延在し、第２支持部１２ａの幅方向の両端から１対の第２連設部１２ｃが積層方向Ｔに延在し、１対の第２連設部１２ｃの各々の第２支持部１２ａ側とは反対側の端部から幅方向Ｗに互いに近づくように１対の第２端子部１２ｂが延在している。その結果、第２支持部１２ａと１対の第２端子部１２ｂの各々とは、互いに間隔をあけて対向している。
本発明の実施形態５に係る支持端子付きコンデンサチップ５０においても、コンデンサチップ１００から第１支持端子５１および第２支持端子５２の各々に伝播する振動の大きさを低減しつつ、第１支持端子５１および第２支持端子５２の各々を伝播する際に振動を減衰させることにより、第１支持端子５１および第２支持端子５２の各々から回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
ここで、第１支持端子５１および第２支持端子５２の各々の形状が異なる変形例について説明する。なお、第１支持端子の形状は、第２支持端子の形状と同様であるため、第２支持端子についてのみ説明し、第１支持端子の説明は繰り返さない。
図１９は、本発明の実施形態５の変形例に係る支持端子付きコンデンサチップが備える第２支持端子の外観を示す斜視図である。図１９に示すように、本発明の実施形態５の変形例に係る支持端子付きコンデンサチップが備える第２支持端子５２ｘにおいては、第２支持部１２ａは幅方向Ｗの一方に延在し、第２支持部１２ａの幅方向の一端から第２連設部１２ｃが積層方向Ｔに延在し、第２連設部１２ｃの第２支持部１２ａ側とは反対側の端部から幅方向Ｗの他方に第２端子部１２ｂが延在している。その結果、第２支持部１２ａと第２端子部１２ｂとは、互いに間隔をあけて対向している。
これにより、第２連設部１２ｃの弾性率を低くして第２連設部１２ｃにおける振動減衰性能を向上することができる。その結果、第２支持端子５２ｘから回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
(実施形態６)
以下、本発明の実施形態６に係る支持端子付きコンデンサチップについて図を参照して説明する。本発明の実施形態６に係る支持端子付きコンデンサチップは、第１支持端子および第２支持端子の各々の構造が主に、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と異なるため、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と同様である構成については説明を繰り返さない。
図２０は、本発明の実施形態６に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。図２１は、図２０の支持端子付きコンデンサチップが回路基板に実装されている構造を矢印ＸＸＩ方向から見た図である。図２０においては、図８と同一の断面視にて図示している。
図２０および図２１に示すように、本発明の実施形態６に係る支持端子付きコンデンサチップ６０においては、第１支持端子６１および第２支持端子６２の各々は、１本の巻線で構成されている。すなわち、２本の巻線の内側にコンデンサチップ１００が配置されて懸架されている。図２１に示すように、本実施形態においては、巻線は、長さ方向Ｌから見て、円環状の形状を有しているが、たとえば、矩形状の形状を有していてもよい。
第１支持端子６１は、第１接続部１２１と接続される第１支持部６１ａ、コンデンサチップ１００が実装される回路基板１に接続される第１端子部６１ｂ、および、第１支持部６１ａと第１端子部６１ｂとを繋ぐ第１連設部６１ｃを含む。第１支持部６１ａは、巻線における積層方向Ｔの一端に位置する部分である。第１端子部６１ｂは、巻線における積層方向Ｔの他端に位置する部分である。第１連設部６１ｃは、巻線における積層方向Ｔの中央に位置する部分である。
本実施形態においては、巻線の各ターンにおいて、積層方向Ｔの一端に位置する第１支持部６１ａが第１接続部１２１と接続されており、積層方向Ｔの他端に位置する第１端子部６１ｂがランド２と接続されているため、第１連設部６１ｃは、巻線の１ターン未満の部分で構成されている。
第２支持端子６２は、第２接続部１３１と接続される第２支持部６２ａ、コンデンサチップ１００が実装される回路基板１に接続される第２端子部６２ｂ、および、第２支持部６２ａと第２端子部６２ｂとを繋ぐ第２連設部６２ｃを含む。第２支持部６２ａは、巻線における積層方向Ｔの一端に位置する部分である。第２端子部６２ｂは、巻線における積層方向Ｔの他端に位置する部分である。第２連設部６２ｃは、巻線における積層方向Ｔの中央に位置する部分である。
本実施形態においては、巻線の各ターンにおいて、積層方向Ｔの一端に位置する第２支持部６２ａが第２接続部１３１と接続されており、積層方向Ｔの他端に位置する第２端子部６２ｂがランド２と接続されているため、第２連設部６２ｃは、巻線の１ターン未満の部分で構成されている。
本発明の実施形態６に係る支持端子付きコンデンサチップ６０においても、コンデンサチップ１００から第１支持端子６１および第２支持端子６２の各々に伝播する振動の大きさを低減しつつ、第１支持端子６１および第２支持端子６２の各々を伝播する際に振動を減衰させることにより、第１支持端子６１および第２支持端子６２の各々から回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
(実施形態７)
以下、本発明の実施形態７に係る支持端子付きコンデンサチップについて図を参照して説明する。本発明の実施形態７に係る支持端子付きコンデンサチップは、第１連設部および第２連設部の各々が巻線の１ターン以上の部分で構成されている点が主に、本発明の実施形態６に係る支持端子付きコンデンサチップ６０と異なるため、本発明の実施形態６に係る支持端子付きコンデンサチップ６０と同様である構成については説明を繰り返さない。
図２２は、本発明の実施形態７に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。図２３は、図２２の支持端子付きコンデンサチップが回路基板に実装されている構造を矢印ＸＸＩＩＩ方向から見た図である。図２２においては、図２０と同一の断面視にて図示している。
図２２に示すように、本発明の実施形態７に係る支持端子付きコンデンサチップ７０においては、第１連設部６１ｃおよび第２連設部６２ｃの各々は、巻線の１ターン以上の部分で構成されている。
具体的には、巻線の巻回軸方向の一端側のターンにおいて、積層方向Ｔの一端に位置する第１支持部６１ａが第１接続部１２１と接続されており、巻線の巻回軸方向の他端側のターンにおいて、積層方向Ｔの他端に位置する第１端子部６１ｂがランド２と接続されている。その結果、第１連設部６１ｃが、巻線の１ターン以上の部分で構成されている。
巻線の巻回軸方向の一端側のターンにおいて、積層方向Ｔの一端に位置する第２支持部６２ａが第２接続部１３１と接続されており、巻線の巻回軸方向の他端側のターンにおいて、積層方向Ｔの他端に位置する第２端子部６２ｂがランド２と接続されている。その結果、第２連設部６２ｃが、巻線の１ターン以上の部分で構成されている。
これにより、第１連設部６１ｃおよび第２連設部６２ｃの各々の弾性率を低くして、第１連設部６１ｃおよび第２連設部６２ｃの各々における振動減衰性能を向上することができる。その結果、第１支持端子６１および第２支持端子６２の各々から回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
(実施形態８)
以下、本発明の実施形態８に係る支持端子付きコンデンサチップについて図を参照して説明する。本発明の実施形態８に係る支持端子付きコンデンサチップは、コンデンサチップにおける第１接続部および第２接続部の位置が主に、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と異なるため、本発明の実施形態１に係る支持端子付きコンデンサチップ１０と同様である構成については説明を繰り返さない。
図２４は、本発明の実施形態８に係る支持端子付きコンデンサチップが回路基板に実装されている構造を示す断面図である。図２５は、図２４の支持端子付きコンデンサチップを矢印ＸＸＶ方向から見た平面図である。図２６は、本発明の実施形態８に係る支持端子付きコンデンサチップの構成を示す分解斜視図である。図２４においては、図２０と同一の断面視にて図示している。
図２４〜図２６に示すように、本発明の実施形態８に係る支持端子付きコンデンサチップ８０においては、第１支持端子１１は、第１外部電極１２０における第１側面１１３上に位置する第１接続部１２１と接続されており、第２支持端子１２は、第２外部電極１３０における第１側面１１３上に位置する第２接続部１３１と接続されている。
図２５および図２６に示すように、第１接続部１２１は、第１側面１１３上において第１主面１１１寄りおよび第２主面１１２寄りの少なくとも一方に位置している。本実施形態においては、第１接続部１２１は、第１側面１１３上において第１主面１１１寄りおよび第２主面１１２寄りの両方に位置している。すなわち、第１接続部１２１が２箇所設けられている。
図２５に示すように、第１接続部１２１の少なくとも一部は、幅方向Ｗから見て、第１外層部Ｘ１および第２外層部Ｘ２の少なくとも一方と重なっている。本実施形態においては、２箇所の第１接続部１２１のうちの一方は、幅方向Ｗから見て、第１外層部Ｘ１と重なっており、２箇所の第１接続部１２１のうちの他方は、幅方向Ｗから見て、第２外層部Ｘ２と重なっている。さらに、第１接続部１２１は、幅方向Ｗから見て、第１エンドマージン部Ｅ１と重なっている。第１接続部１２１は、図６に示す積層体１１０における電圧印加時に生ずる歪みが比較的小さい位置に位置している。
図２５および図２６に示すように、第２接続部１３１は、第１側面１１３上において第１主面１１１寄りおよび第２主面１１２寄りの少なくとも一方に位置している。本実施形態においては、第２接続部１３１は、第１側面１１３上において第１主面１１１寄りおよび第２主面１１２寄りの両方に位置している。すなわち、第２接続部１３１が２箇所設けられている。
第２接続部１３１の少なくとも一部は、幅方向Ｗから見て、第１外層部Ｘ１および第２外層部Ｘ２の少なくとも一方と重なっている。本実施形態においては、２箇所の第２接続部１３１のうちの一方は、幅方向Ｗから見て、第１外層部Ｘ１と重なっており、２箇所の第２接続部１３１のうちの他方は、幅方向Ｗから見て、第２外層部Ｘ２と重なっている。さらに、第２接続部１３１は、幅方向Ｗから見て、第２エンドマージン部Ｅ２と重なっている。第２接続部１３１は、図６に示す積層体１１０における電圧印加時に生ずる歪みが比較的小さい位置に位置している。
本発明の実施形態８に係る支持端子付きコンデンサチップ８０においては、第１接続部１２１および第２接続部１３１の各々は、第１側面１１３上において第１主面１１１寄りおよび第２主面１１２寄りの少なくとも一方に位置している。
これにより、コンデンサチップ１００の電圧印加時に生ずる歪みが比較的小さい位置に、第１接続部１２１および第２接続部１３１が位置しているため、コンデンサチップ１００から第１支持端子１１および第２支持端子１２に伝播する振動の大きさを低減することができる。
本発明の実施形態８に係る支持端子付きコンデンサチップ８０においては、第１接続部１２１および第２接続部１３１の少なくとも一部は、幅方向Ｗから見て、第１外層部Ｘ１および第２外層部Ｘ２の少なくとも一方と重なっている。
第１外層部Ｘ１および第２外層部Ｘ２の各々は、内層部Ｃに比較して、圧電現象が生じにくい位置である。そのため、第１接続部１２１および第２接続部１３１の少なくとも一部が、幅方向Ｗから見て、第１外層部Ｘ１および第２外層部Ｘ２の少なくとも一方と重なっていることにより、コンデンサチップ１００から第１支持端子１１および第２支持端子１２に伝播する振動の大きさを低減することができる。
上記のように、本発明の実施形態８に係る支持端子付きコンデンサチップ８０においては、コンデンサチップ１００から第１支持端子１１および第２支持端子１２の各々に伝播する振動の大きさを低減しつつ、第１支持端子１１および第２支持端子１２の各々を伝播する際に振動を減衰させることにより、第１支持端子１１および第２支持端子１２の各々から回路基板１に振動が伝達されにくくなり、鳴きを低減することができる。
上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 回路基板、２ ランド、３，１３ 導電性接合材、１０，２０，３０，４０，５０，６０，７０，８０ 支持端子付きコンデンサチップ、１１，３１，４１，５１，６１ 第１支持端子、１１ａ，６１ａ 第１支持部、１１ｂ，６１ｂ 第１端子部、１１ｃ，６１ｃ 第１連設部、１２，３２，４２，４２ｘ，４２ｙ，５２，５２ｘ，６２ 第２支持端子、１２ａ，６２ａ 第２支持部、１２ｂ，６２ｂ 第２端子部、１２ｃ，６２ｃ 第２連設部、９０ 非反響ボックス、９１ 電力供給装置、９２ マイクロフォン、９３ アナライザ、１００ コンデンサチップ、１１０ 積層体、１１１ 第１主面、１１２ 第２主面、１１３ 第１側面、１１４ 第２側面、１１５ 第１端面、１１６ 第２端面、１１７ 角部、１２０ 第１外部電極、１２１ 第１接続部、１３０ 第２外部電極、１３１ 第２接続部、１４０ 誘電体層、１５０ 内部電極層、１５１ 第１内部電極層、１５１Ｃ，１５２Ｃ 対向部、１５１Ｘ，１５２Ｘ 引出部、１５２ 第２内部電極層、Ｂ 湾曲部、Ｃ 内層部、Ｅ１ 第１エンドマージン部、Ｅ２ 第２エンドマージン部、Ｈ 開口部、Ｌ 長さ方向、Ｒ はんだレジスト、Ｓ１ 第１サイドマージン部、Ｓ２ 第２サイドマージン部、Ｔ 積層方向、Ｗ 幅方向、Ｘ１ 第１外層部、Ｘ２ 第２外層部。

Claims (9)

  1. コンデンサチップと、
    前記コンデンサチップを懸架する導電性の第１支持端子および第２支持端子とを備え、
    前記コンデンサチップは、
    積層方向に沿って交互に積層された複数の誘電体層および複数の内部電極層を含み、前記積層方向において相対する第１主面および第２主面と、前記積層方向に直交する幅方向において相対する第１側面および第２側面と、前記積層方向および前記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、
    前記第１端面上から前記第１主面上および前記第２主面上の各々の第１端面寄りの部分に亘って設けられた第１外部電極と、
    前記第２端面上から前記第１主面上および前記第２主面上の各々の第２端面寄りの部分に亘って設けられた第２外部電極とを含み、
    前記複数の内部電極層は、前記第１外部電極と接続された第１内部電極層、および、前記第２外部電極と接続された第２内部電極層を含み、
    前記第１支持端子は、前記第１外部電極における前記第１主面上に位置する第１接続部と接続されており、
    前記第２支持端子は、前記第２外部電極における前記第１主面上に位置する第２接続部と接続されており、
    前記コンデンサチップの前記第１接続部以外の部分と前記第１支持端子とは互いに離間しており、
    前記コンデンサチップの前記第２接続部以外の部分と前記第２支持端子とは互いに離間しており、
    前記第１接続部は、前記第１主面上において第１端面寄りに位置しており、
    前記第２接続部は、前記第１主面上において第２端面寄りに位置している、支持端子付きコンデンサチップ。
  2. コンデンサチップと、
    前記コンデンサチップを懸架する導電性の第１支持端子および第２支持端子とを備え、
    前記コンデンサチップは、
    積層方向に沿って交互に積層された複数の誘電体層および複数の内部電極層を含み、前記積層方向において相対する第１主面および第２主面と、前記積層方向に直交する幅方向において相対する第１側面および第２側面と、前記積層方向および前記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、
    前記第１端面上から前記第１側面上および前記第２側面上の各々の第１端面寄りの部分に亘って設けられた第１外部電極と、
    前記第２端面上から前記第１側面上および前記第２側面上の各々の第２端面寄りの部分に亘って設けられた第２外部電極とを含み、
    前記複数の内部電極層は、前記第１外部電極と接続された第１内部電極層、および、前記第２外部電極と接続された第２内部電極層を含み、
    前記第１支持端子は、前記第１外部電極における前記第１側面上に位置する第１接続部と接続されており、
    前記第２支持端子は、前記第２外部電極における前記第１側面上に位置する第２接続部と接続されており、
    前記コンデンサチップの前記第１接続部以外の部分と前記第１支持端子とは互いに離間しており、
    前記コンデンサチップの前記第２接続部以外の部分と前記第２支持端子とは互いに離間しており、
    前記第１接続部は、前記第１側面上において第１主面寄りおよび第２主面寄りの少なくとも一方に位置しており、
    前記第２接続部は、前記第１側面上において第１主面寄りおよび第２主面寄りの少なくとも一方に位置している、支持端子付きコンデンサチップ。
  3. 前記積層体は、前記第１内部電極層および前記第２内部電極層の互いに対向している対向部が前記積層方向に積層されて静電容量を有している内層部と、前記長さ方向において前記内層部の第１端面側に位置する第１エンドマージン部と、前記長さ方向において前記内層部の第２端面側に位置する第２エンドマージン部とを含み、
    前記第１接続部の少なくとも一部は、前記積層方向から見て、前記第１エンドマージン部と重なっており、
    前記第２接続部の少なくとも一部は、前記積層方向から見て、前記第２エンドマージン部と重なっている、請求項１に記載の支持端子付きコンデンサチップ。
  4. 前記積層体は、前記第１内部電極層および前記第２内部電極層の互いに対向している対向部が前記積層方向に積層されて静電容量を有している内層部と、前記積層方向において前記内層部の第１主面側に位置する第１外層部と、前記積層方向において前記内層部の第２主面側に位置する第２外層部を含み、
    前記第１接続部の少なくとも一部は、前記幅方向から見て、前記第１外層部および前記第２外層部の少なくとも一方と重なっており、
    前記第２接続部の少なくとも一部は、前記幅方向から見て、前記第１外層部および前記第２外層部の少なくとも一方と重なっている、請求項２に記載の支持端子付きコンデンサチップ。
  5. 前記第１支持端子は、前記第１接続部と接続される第１支持部、前記コンデンサチップが実装される基板に接続される第１端子部、および、前記第１支持部と前記第１端子部とを繋ぐ第１連設部を含み、
    前記第２支持端子は、前記第２接続部と接続される第２支持部、前記コンデンサチップが実装される基板に接続される第２端子部、および、前記第２支持部と前記第２端子部とを繋ぐ第２連設部を含む、請求項１〜請求項４のいずれか１項に記載の支持端子付きコンデンサチップ。
  6. 前記第１支持部と前記第１端子部とは、互いに間隔をあけて対向しており、
    前記第２支持部と前記第２端子部とは、互いに間隔をあけて対向している、請求項５に記載の支持端子付きコンデンサチップ。
  7. 前記第１支持端子および前記第２支持端子の各々は、曲折した１枚の金属薄板で構成されている、請求項１〜請求項６のいずれか１項に記載の支持端子付きコンデンサチップ。
  8. 前記第１支持端子および前記第２支持端子の各々は、１本の巻線で構成されている、請求項５に記載の支持端子付きコンデンサチップ。
  9. 前記第１連設部および前記第２連設部の各々は、前記巻線の１ターン以上の部分で構成されている、請求項８に記載の支持端子付きコンデンサチップ。
JP2019195046A 2019-10-28 2019-10-28 支持端子付きコンデンサチップ Pending JP2021068853A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019195046A JP2021068853A (ja) 2019-10-28 2019-10-28 支持端子付きコンデンサチップ
US17/075,745 US11688560B2 (en) 2019-10-28 2020-10-21 Supporting-terminal-equipped capacitor chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019195046A JP2021068853A (ja) 2019-10-28 2019-10-28 支持端子付きコンデンサチップ

Publications (1)

Publication Number Publication Date
JP2021068853A true JP2021068853A (ja) 2021-04-30

Family

ID=75586208

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019195046A Pending JP2021068853A (ja) 2019-10-28 2019-10-28 支持端子付きコンデンサチップ

Country Status (2)

Country Link
US (1) US11688560B2 (ja)
JP (1) JP2021068853A (ja)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6958899B2 (en) * 2003-03-20 2005-10-25 Tdk Corporation Electronic device
JP4862900B2 (ja) * 2009-01-28 2012-01-25 Ｔｄｋ株式会社 積層コンデンサ及び積層コンデンサの製造方法
JP5942898B2 (ja) * 2013-02-28 2016-06-29 株式会社デンソー 電子部品及び電子制御装置
KR101508539B1 (ko) * 2013-07-09 2015-04-07 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101630065B1 (ko) * 2014-09-23 2016-06-13 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR102122931B1 (ko) * 2014-09-23 2020-06-15 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101642593B1 (ko) * 2014-11-03 2016-07-25 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR102211742B1 (ko) * 2015-01-27 2021-02-03 삼성전기주식회사 표면 실장 전자부품 및 전자부품의 실장 기판
KR102149787B1 (ko) * 2015-05-27 2020-08-31 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR101751137B1 (ko) * 2015-12-08 2017-06-26 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
KR20180047892A (ko) * 2016-11-01 2018-05-10 삼성전기주식회사 적층 전자 부품

Also Published As

Publication number Publication date
US20210125785A1 (en) 2021-04-29
US11688560B2 (en) 2023-06-27

Similar Documents

Publication Publication Date Title
JP6036979B2 (ja) 積層コンデンサ
US8674234B2 (en) Multilayer ceramic capacitor mounting structure and multilayer ceramic capacitor
JP6395002B2 (ja) 積層セラミックキャパシタの回路基板実装構造
US10312025B2 (en) Monolithic ceramic capacitor, monolithic ceramic capacitor array, and monolithic ceramic capacitor mounting structure
US9653214B2 (en) Laminated capacitor and laminated capacitor series and laminated capacitor mounted body including capacitor
US10629372B2 (en) Laminated electronic component and mounting structure thereof
CN108155007B (zh) 层叠电容器内置基板
KR20140038876A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR102117947B1 (ko) 적층 세라믹 전자부품
JP2016072603A (ja) 電子部品
JP2018093051A (ja) 電子部品
JP2008300566A (ja) 積層コンデンサ
WO2012137569A1 (ja) 電子部品
JP2017069417A (ja) 積層コンデンサ
JP2012033654A (ja) セラミックコンデンサ
KR101418453B1 (ko) 적층 콘덴서
JP2008300563A (ja) 積層コンデンサ
KR102414842B1 (ko) 적층형 전자 부품
JP2009059888A (ja) 積層セラミックコンデンサ
JP2005044871A (ja) ３端子貫通型コンデンサ
JP2021068853A (ja) 支持端子付きコンデンサチップ
JP2021068855A (ja) 支持端子付きコンデンサチップおよびその実装構造
JP2014187317A (ja) 積層セラミックコンデンサ
WO2024038650A1 (ja) 積層セラミックコンデンサ
JP2014187236A (ja) 積層コンデンサの実装構造体