KR101720340B1 - 유기발광다이오드 표시장치 - Google Patents

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Abstract

본 발명은 유기발광다이오드 표시장치에 관한 것이다. 본 발명의 유기발광다이오드 표시장치는 제m(m은 자연수) 데이터 라인, 제n-1(n은 자연수) 게이트 라인, 제n 게이트 라인, 제n 초기화 라인, 제n 발광 제어라인, 및 서로 교차하는 상기 제m 데이터 라인과 상기 제n 게이트 라인으로 정의되는 다수의 화소들을 포함하고, 상기 화소들 각각은, 유기발광다이오드; 제1 노드와 제2 노드 사이에 형성된 제1 캐패시터; 전원전압원과 상기 제2 노드 사이에 형성된 제2 캐패시터; 상기 제1 노드의 전압에 따라 상기 유기발광다이오드로 흐르는 전류의 양을 다르게 조절하는 구동 트랜지스터; 상기 제n 게이트 라인의 제n 스캔 펄스에 응답하여 데이터 전압을 상기 제2 노드에 공급하는 제1 트랜지스터; 상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n-1 게이트 라인의 제n-1 스캔 펄스에 응답하여 기준 전압을 상기 제2 노드에 공급하는 제2 트랜지스터; 상기 제n-1 스캔 펄스에 응답하여 상기 유기발광다이오드와 상기 구동 트랜지스터 사이의 제3 노드와 상기 제1 노드를 연결하는 제3 트랜지스터; 상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n 초기화 라인의 제n 초기화 신호에 응답하여 상기 기준 전압을 상기 제3 노드에 공급하는 제4 트랜지스터; 및 상기 제n-1 스캔 펄스와 동기되는 상기 제n 발광 제어라인의 제n 발광 제어신호에 응답하여 상기 제3 노드의 전압을 상기 유기발광다이오드의 애노드 전극에 공급하는 제5 트랜지스터를 포함하고, 상기 기준 전압은 상기 제1 내지 제3 노드들을 초기화시키는 전압인 것을 특징으로 한다.

Description

유기발광다이오드 표시장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 발명은 유기발광다이오드 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다. 이들 평판표시장치 중에서, 유기발광다이오드 표시장치는 저전압 구동이 가능하고, 박형이며, 시야각이 우수하고, 응답속도가 빠른 특성이 있다. 유기발광다이오드 표시장치로서, 다수의 화소가 매트릭스 형태로 위치하여 영상을 표시하는 액티브 매트릭스 타입 유기발광다이오드 표시장치가 널리 사용된다.
액티브 매트릭스 타입 유기발광다이오드 표시장치의 표시패널은 스캔라인과 데이터라인들로 정의되는 다수의 화소들을 포함한다. 화소 어레이는 일반적으로 스캔라인의 게이트펄스에 응답하여 데이터전압을 공급하는 스캔 트랜지스터와 게이트전극에 공급되는 데이터전압에 따라 유기발광다이오드(OLED)에 공급되는 전류의 양을 조절하는 구동 트랜지스터로 구현된다. 하지만, 다수의 화소들 사이에서 발생하는 구동 트랜지스터의 문턱전압에 대한 편차로 인해 유기발광다이오드(OLED)에 공급되는 전류가 원하는 값과 다른 값을 갖게 되어, 발광되는 빛의 휘도가 목표 휘도와 달라지는 문제점이 발생한다. 따라서, 구동 트랜지스터의 문턱전압을 보상하기 위해, 여러 형태의 화소 구조와 화소 구동 방법이 제안되고 있다.
본 발명은 구동 트랜지스터의 문턱전압을 보상할 수 있는 유기발광다이오드 표시장치를 제공한다.
본 발명의 유기발광다이오드 표시장치는 제m(m은 자연수) 데이터 라인, 제n-1(n은 자연수) 게이트 라인, 제n 게이트 라인, 제n 초기화 라인, 제n 발광 제어라인, 및 서로 교차하는 상기 제m 데이터 라인과 상기 제n 게이트 라인으로 정의되는 다수의 화소들을 포함하고, 상기 화소들 각각은, 유기발광다이오드; 제1 노드와 제2 노드 사이에 형성된 제1 캐패시터; 전원전압원과 상기 제2 노드 사이에 형성된 제2 캐패시터; 상기 제1 노드의 전압에 따라 상기 유기발광다이오드로 흐르는 전류의 양을 다르게 조절하는 구동 트랜지스터; 상기 제n 게이트 라인의 제n 스캔 펄스에 응답하여 데이터 전압을 상기 제2 노드에 공급하는 제1 트랜지스터; 상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n-1 게이트 라인의 제n-1 스캔 펄스에 응답하여 기준 전압을 상기 제2 노드에 공급하는 제2 트랜지스터; 상기 제n-1 스캔 펄스에 응답하여 상기 유기발광다이오드와 상기 구동 트랜지스터 사이의 제3 노드와 상기 제1 노드를 연결하는 제3 트랜지스터; 상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n 초기화 라인의 제n 초기화 신호에 응답하여 상기 기준 전압을 상기 제3 노드에 공급하는 제4 트랜지스터; 및 상기 제n-1 스캔 펄스와 동기되는 상기 제n 발광 제어라인의 제n 발광 제어신호에 응답하여 상기 제3 노드의 전압을 상기 유기발광다이오드의 애노드 전극에 공급하는 제5 트랜지스터를 포함하고, 상기 기준 전압은 상기 제1 내지 제3 노드들을 초기화시키는 전압인 것을 특징으로 한다.
본 발명은 1 수평기간 동안 구동 트랜지스터의 게이트 전극과 연결된 노드를 초기화하고 구동 트랜지스터의 문턱전압을 샘플링하며, 그 다음 1 수평기간 동안 구동 트랜지스터의 게이트 전극과 연결된 노드를 문턱전압이 보상된 데이터 전압으로 충전한다. 그 결과, 본 발명은 문턱전압을 보상함으로써, 다수의 화소들 사이에서 발생하는 구동 트랜지스터의 문턱전압에 대한 편차를 없앨 수 있다. 또한, 본 발명은 멀티플렉서를 통해 R 데이터 전압을 R 화소, G 데이터 전압을 G 화소, B 데이터 전압을 B 화소에 순차적으로 공급하는 경우에도 문턱전압을 보상할 수 있다.
도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 픽셀의 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 픽셀에 입력되는 신호들을 보여주는 파형도이다.
도 3은 본 발명의 제2 실시예에 따른 픽셀에 입력되는 신호들을 보여주는 파형도이다.
도 4는 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 멀티플렉서, 및 픽셀의 회로도이다.
도 5는 본 발명의 제1 실시예에 따른 멀티플렉서, 및 픽셀에 입력되는 신호들을 보여주는 파형도이다.
도 6은 본 발명의 제2 실시예에 따른 멀티플렉서, 및 픽셀에 입력되는 신호들을 보여주는 파형도이다.
도 7은 도 4의 R 픽셀, G 픽셀, B 픽셀 각각의 N1 노드의 전압을 보여주는 파형도이다.
도 8은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다.
이하 첨부된 도면을 참조하여 유기발광다이오드 표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 픽셀의 회로도이다. 도 1을 참조하면, 유기발광다이오드 표시장치의 화소(P)는 서로 교차하는 게이트 라인(GL)과 데이터 라인(DL)으로 정의된다. 각 화소(P)는 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 구동 트랜지스터(Td)와 유기발광다이오드(OLED) 등을 포함한다.
제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5)는 스위치 역할을 한다. 제1 트랜지스터(T1)의 게이트 전극은 제n(n은 자연수) 게이트 라인(GLn)과 연결되고, 소스 전극은 제m(m은 자연수) 데이터라인(DLm)과 연결되며, 드레인 전극은 N2 노드(N2)와 연결된다. 제2 트랜지스터(T2)의 게이트 전극은 제n-1 게이트 라인(GLn-1)과 연결되고, 소스 전극은 기준 전압(Vref)과 연결되며, 드레인 전극은 N2 노드(N2)와 연결된다. 제3 트랜지스터(T3)의 게이트 전극은 제n-1 게이트 라인(GLn-1)에 연결되고, 소스 전극은 N1 노드(N1)에 연결되며, 드레인 전극은 N3 노드(N3)와 연결된다. 제4 트랜지스터(T4)의 게이트 전극은 제n 초기화 라인(ILn)과 연결되고, 소스 전극은 기준 전압(Vref)과 연결되며, 드레인 전극은 N3 노드(N3)와 연결된다. 제5 트랜지스터(T5)의 게이트 전극은 제n 발광 제어라인(EMn)과 연결되고, 소스 전극은 N3 노드(N3)와 연결되며, 드레인 전극은 유기발광다이오드(OLED)의 애노드 전극과 연결된다. 구동 트랜지스터(Td)의 게이트 전극은 스토리지 캐패시터(C)와 연결되고, 소스 전극은 전원전압(VDD)과 연결되며, 드레인 전극은 N3 노드(N3)와 연결된다. 구동 트랜지스터(Td)는 게이트 전극에 인가된 데이터 전압에 따라, 구동 트랜지스터(Td)를 통과하는 전류(IOLED)의 양을 다르게 조절한다. 전원전압은 대략 10V로 설정될 수 있으며, 이는 구동 트랜지스터(Td), 유기발광다이오드(OLED) 등을 고려하여 설정되는 값이다. 기준 전압은 화소(P) 각각의 노드들을 초기화시키는 전압으로, 0V 내지 1.5V 사이의 전압으로 설정될 수 있다.
제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)는 P 타입 MOS-FET, 및 N 타입 MOS-FET으로 구현될 수 있다. 이하에서, 제1 내지 제5 트랜지스터(T1, T2, T3, T4, T5), 및 구동 트랜지스터(Td)가 P 타입 MOS-FET인 것을 기준으로 설명한다.
N1 노드(N1)는 구동 트랜지스터(Td)의 게이트 전극과 제3 트랜지스터(T3)의 소스 전극 간의 접점이고, N2 노드(N2)는 제1 트랜지스터(T1)의 드레인 전극과 제2 트랜지스터(T2)의 드레인 전극 간의 접점이다. N3 노드(N3)는 구동 트랜지스터(Td)의 드레인 전극과 제3 트랜지스터(T3)의 드레인 전극 간의 접점이고, 제4 트랜지스터(T4)의 드레인 전극과 제5 트랜지스터(T5)의 소스 전극 간의 접점이다.
유기발광다이오드(OLED)의 애노드 전극은 제5 트랜지스터(T5)의 드레인 전극과 연결되고, 캐소드 전극은 그라운드 전압(GND)와 연결된다. 제1 캐패시터(C1)는 N2 노드(N2)의 전압을 N1 노드(N1)에 반영한다. 제2 캐패시터(C2)는 N2 노드(N2)의 전압을 일정하게 유지한다.
도 2는 본 발명의 제1 실시예에 따른 픽셀에 입력되는 신호들을 보여주는 파형도이다. 도 2를 참조하면, 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)가 화소(P) 각각에 입력된다.
제n-1 스캔 펄스(SPn-1)와 제n 스캔 펄스(SPn)의 각각의 펄스는 1 수평기간(1H) 동안 로우 논리 전압으로 발생한다. 제n 초기화 신호(INIn)의 펄스는 1 수평기간(1H)보다 짧은 소정의 시간 동안 로우 논리 전압으로 발생하고, 제n 발광 제어신호(EMn)의 펄스는 2 수평기간 동안 하이 논리 전압으로 발생한다.
제n-1 스캔 펄스(SPn-1)의 펄스, 제n 초기화 신호(INIn)의 펄스, 및 제n 발광 제어신호(EMn)의 펄스는 동시에 발생한다. 제n 초기화 신호(INIn)의 펄스는 1 수평기간(1H)보다 짧은 소정의 시간 t1 동안 발생한다. 소정의 시간 t1은 실험에 의해 화소(P)의 노드들의 초기화를 고려하여 적정한 시간으로 결정될 수 있다. 제n-1 스캔 펄스(SPn-1)의 펄스는 1 수평기간 동안 발생하고, 그 다음 1 수평기간 동안 제n 스캔 펄스(SPn)의 펄스가 발생한다. 제n 발광 제어신호(EMn)의 펄스는 2 수평기간 동안 발생한다. 제n 초기화 신호(INIn)의 펄스, 제n-1 스캔 펄스(SPn-1)의 펄스, 제n 스캔 펄스(SPn)의 펄스, 및 제n 발광 제어신호(EMn)의 펄스 각각은 1 프레임 기간을 주기로 반복된다.
이하에서, 도 2의 파형도에 따른 본 발명의 화소(P)의 동작을 상세히 설명한다. 이에 대하여는 도 1을 결부하여 설명하고, 소정의 t1 내지 t4 시간에 따라 순차적으로 설명한다.
먼저, t1 시간 동안 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 로우 논리 전압의 제n-1 스캔 펄스(SPn-1)의 펄스에 응답하여 턴-온된다. 제4 트랜지스터(T4)는 로우 논리 전압의 제n 초기화 신호(INIn)의 펄스에 응답하여 턴-온된다. 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프 상태이다.
제4 트랜지스터(T4)의 턴-온으로, N3 노드(N3)는 기준 전압(Vref)으로 초기화된다. 또한, 제2 트랜지스터(T2)의 턴-온으로, N1 노드(N1)는 기준 전압(Vref)으로 초기화된다. 나아가, 제3 트랜지스터(T3)의 턴-온으로, N2 노드(N2)는 기준 전압(Vref)으로 초기화된다.
두 번째로, t2 시간 동안 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 로우 논리 전압의 제n-1 스캔 펄스(SPn-1)의 펄스에 응답하여 턴-온된 상태를 유지한다. 제n 초기화 신호(INIn)가 하이 논리 전압으로 반전되므로, 제4 트랜지스터(T4)는 턴-오프 된다. 제1 트랜지스터(T1)와 제5 트랜지스터(T5)는 턴-오프 상태를 유지한다.
제4 트랜지스터(T4)가 턴-오프되고 제3 트랜지스터(T3)가 턴-온되는 경우, 구동 트랜지스터(Td)의 게이트 전압과 소스 전압 간의 차이(Vgs)가 문턱전압(Vth) 보다 크기 때문에, 게이트 전압과 소스 전압 간의 차이(Vgs)가 문턱전압(Vth)과 동등하거나 작아질 때까지 N1 노드(N1)의 전압이 상승하게 된다. 따라서, N1 노드(N1)의 전압은 (VDD-Vth)까지 상승한다. 또한, 제2 트랜지스터(T2)는 턴-온 상태를 유지하므로, N2 노드(N2)는 기준 전압(Vref)으로 초기화된 상태를 유지한다.
세 번째로, t3 시간 동안 제1 트랜지스터(T1)가 로우 논리 전압의 제n 스캔 펄스(SPn)의 펄스에 응답하여 턴-온된다. 제n-1 스캔 펄스(SPn-1)가 하이 논리 전압으로 반전되므로, 제2 트랜지스터(T2), 및 제3 트랜지스터(T3)는 턴-오프 된다. 제4 트랜지스터(T4)와 제5 트랜지스터(T5)는 턴-오프 상태를 유지한다.
제2 트랜지스터(T2)가 턴-오프되고 제1 트랜지스터(T1)가 턴-온되면, N2 노드(N2)는 기준 전압(Vref)과 데이터 전압(Vdata)의 차전압(Vref-Vdata)으로 변한다. 제3 트랜지스터(T3)가 턴-오프로 인해, N1 노드(N1)는 문턱전압의 영향을 받은 전원전압(VDD-Vth)을 유지한다.
제1 캐패시터(C1)는 N2 노드(N2)의 전압 변화량(Vref-Vdata)을 N1 노드(N1)에 반영한다. 따라서, N2 노드(N2)에서 전압변화가 발생하는 경우에, 제1 캐패시터(C1)에 의해 전압 변화량(ΔV)이 N1 노드(N1)에 반영된다. 따라서, N1 노드(N1)는 제1 캐패시터(C1)에 의해 {(VDD-Vth)-(Vref-Vdata)}가 된다. 구동 트랜지스터(Td)를 통과하는 전류(IOLED)는 수학식 1과 같다. 수학식 1에, N1 노드(N1)의 전압을 게이트 전압(Vg)으로, 전원전압(VDD)를 소스 전압(Vs)으로 대입하여 정리하면, 수학식 2, 및 수학식 3과 같다.
Figure 112010068045895-pat00001
Figure 112010068045895-pat00002
Figure 112010068045895-pat00003
수학식 1 내지 3에서, Vgs는 구동 트랜지스터(Td)의 게이트 전압(Vg)와 소스 전압(Vs)의 차이, μ는 전자 이동도(mobility), Cox는 구동 트랜지스터(Td)의 기생 용량(Capacitance), W는 구동 트랜지스터(Td)의 채널 폭, L은 구동 트랜지스터(Td)의 채널 길이를 의미한다. 수학식 3에서 볼 수 있는 바와 같이, 구동 트랜지스터(Td)를 통과하여 유기발광다이오드(OLED)로 흐르는 전류(IOLED)는 문턱전압(Vth)의 영향을 받지 않는다.
네 번째로, t4 시간 동안 제5 트랜지스터(T5)가 로우 논리 전압의 제n 발광 제어신호(EMn)에 응답하여 턴-온된다. 제n 스캔 펄스(SPn)가 하이 논리 전압으로 반전되므로, 제1 트랜지스터(T1)는 턴-오프 된다. 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 제4 트랜지스터(T4)는 턴-오프 상태를 유지한다.
제5 트랜지스터(T5)의 턴-온으로 인해, 수학식 3과 같이 문턱전압(Vth)이 보상되어 문턱전압(Vth)의 영향을 받지 않는 전류(IOLED)가 유기발광다이오드(OLED)로 흐르게 되고, 유기발광다이오드(OLED)는 발광하게 된다. 결과적으로, 소정의 t1 내지 t4 시간에 따라 화소(P)의 트랜지스터들의 동작을 제어함으로써, 구동 트랜지스터(Td)의 문턱전압(Vth)이 보상된 전류(IOLED)가 유기발광다이오드(OLED)에 공급되게 된다. 따라서, 다수의 픽셀들 사이에서 발생하는 구동 트랜지스터(Td)의 문턱전압에 대한 편차를 없앰으로써, 유기발광다이오드(OLED)가 목표 휘도로 발광할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 픽셀에 입력되는 신호들을 보여주는 파형도이다. 도 3을 참조하면, 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)가 화소(P) 각각에 입력된다.
제n-1 스캔 펄스(SPn-1)와 제n 스캔 펄스(SPn)의 각각의 펄스는 1 수평기간(1H) 동안 로우 논리 전압으로 발생한다. 제n 초기화 신호(INIn)의 펄스는 1 수평기간(1H)보다 짧은 소정의 시간 동안 로우 논리 전압으로 발생하고, 제n 발광 제어신호(EMn)의 펄스는 2 수평기간 동안 하이 논리 전압으로 발생한다.
제n-1 스캔 펄스(SPn-1)의 펄스, 및 제n 발광 제어신호(EMn)의 펄스는 동시에 발생한다. 제n 초기화 신호(INIn)의 펄스는 1 수평기간(1H)보다 짧은 소정의 시간 동안 발생한다. 제n 초기화 신호(INIn)의 펄스는 제n-1 스캔 펄스(SPn-1)의 펄스보다 앞서 발생하고, 제n-1 스캔 펄스(SPn-1)의 펄스와 일부 구간이 중첩된다. 제n-1 스캔 펄스(SPn-1)의 펄스는 1 수평기간 동안 발생하고, 그 다음 1 수평기간 동안 제n 스캔 펄스(SPn)의 펄스가 발생한다. 제n 발광 제어신호(EMn)의 펄스는 2 수평기간 동안 발생한다. 제n 초기화 신호(INIn)의 펄스, 제n-1 스캔 펄스(SPn-1)의 펄스, 제n 스캔 펄스(SPn)의 펄스, 및 제n 발광 제어신호(EMn)의 펄스 각각은 1 프레임 기간을 주기로 반복된다.
도 3의 파형도가 도 2의 파형도와 다른 점은 제n 초기화 신호(INIn)의 펄스가 제n-1 스캔 펄스(SPn-1)의 펄스보다 앞서 발생하고, 제n-1 스캔 펄스(SPn-1)의 펄스와 일부 구간이 중첩된다는 것이다. 제n 초기화 신호(INIn)의 펄스를 제n-1 스캔 펄스(SPn-1)의 펄스보다 앞서 발생함으로써, N3 노드를 먼저 초기화시킬 수 있다. 이를 통해, N1 노드(N1)의 초기화 시간(t1)을 줄일 수 있고, 구동 트랜지스터(Td)의 문턱전압(Vth)을 샘플링하는 시간(t2)을 늘릴 수 있는 장점이 있다. 이외에, 도 3의 파형도에 따른 본 발명의 화소(P)의 동작은 도 2에서 설명한 바와 같다.
도 4는 본 발명의 실시예에 따른 유기발광다이오드 표시장치의 멀티플렉서, 및 픽셀의 회로도이다. 도 4를 참조하면, 본 발명의 유기발광다이오드 표시장치는 멀티플렉서(MUX), R 화소(R), G 화소(G), 및 B 화소(B)를 포함한다. R 화소(R), G 화소(G), 및 B 화소(B) 각각은 도 1에서 설명한 바와 같은 구조를 가진다. 또한, R 화소(R), G 화소(G), 및 B 화소(B) 각각은 도 2, 및 도 3에서 설명한 바와 같이 동작한다.
멀티플렉서(MUX)는 데이터 전압을 제m 데이터 라인(DLm)에 공급하는 데이터 구동회로의 하나의 출력단자와 제m 데이터 라인을 1:N(N은 2이상의 자연수)으로 연결한다. 멀티플렉서(MUX)는 데이터 구동회로의 하나의 출력단자의 데이터 전압을 N개의 데이터 라인들(DLm1, DLm2, …, DLmN)에 시분할하여 공급한다. 이하에서, 도 4와 같이 데이터 구동회로의 하나의 출력단자와 제m 데이터 라인을 1:3으로 연결한 멀티플렉서(MUX)를 기준으로 설명한다.
도 4에서, 데이터 구동회로는 제m 데이터 라인(DLm)을 통해 R 데이터 전압, G 데이터 전압, B 데이터 전압을 공급하고, 본 발명의 멀티플렉서(MUX)는 R 데이터 전압을 R 화소(R)로 공급하고, G 데이터 전압을 G 화소(G)로 공급하며, B 데이터 전압을 B 화소(B)로 시분할하여 공급한다.
본 발명의 멀티플렉서(MUX)는 제m 데이터 라인(DLm)과 연결된 제6 내지 제8 트랜지스터(T6, T7, T8)를 포함한다. 제6 내지 제8 트랜지스터(T6, T7, T8)는 스위치 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 제n R 데이터 전압 제어라인(RDLn)과 연결되고, 소스 전극은 제m 데이터 라인(DLm)과 연결되며, 드레인 전극은 R 화소(R)와 연결된다. 제7 트랜지스터(T7)의 게이트 전극은 제n G 데이터 전압 제어라인(GDLn)과 연결되고, 소스 전극은 제m 데이터 라인(DLm)과 연결되며, 드레인 전극은 G 화소(G)와 연결된다. 제8 트랜지스터(T8)의 게이트 전극은 제n B 데이터 전압 제어라인(BDLn)과 연결되고, 소스 전극은 제m 데이터 라인(DLm)과 연결되며, 드레인 전극은 B 화소(B)와 연결된다.
도 5는 본 발명의 제1 실시예에 따른 멀티플렉서, 및 픽셀에 입력되는 신호들을 보여주는 파형도이다. 이에 대하여는 도 4를 결부하여 설명한다. 도 4 및 도 5를 참조하면, R 화소(R), G 화소(G), 및 B 화소(B)에는 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)가 입력된다. 멀티플렉서(MUX)에는 제n R 데이터 전압 제어신호(RDn), 제n G 데이터 전압 제어신호(GDn), 및 제n B 데이터 전압 제어신호(BDn)가 입력된다. 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)는 도 2에서 설명한 바와 같다.
데이터 구동회로의 하나의 출력단자와 제m 데이터 라인을 1:3으로 연결한 멀티플렉서(MUX)의 경우, 제n R 데이터 전압 제어신호(RDn)의 펄스, 제n G 데이터 전압 제어신호(GDn)의 펄스, 및 제n B 데이터 전압 제어신호(BDn)의 펄스 각각은 1/3 수평기간(1/3 H) 동안 로우 논리 전압으로 발생한다. 데이터 구동회로의 하나의 출력단자와 제m 데이터 라인을 1:N으로 연결한 멀티플렉서(MUX)의 경우, N개의 데이터 라인들 각각에 입력되는 데이터 전압 제어신호들 각각은 1/N 수평기간(1/N H) 동안 로우 논리 전압으로 발생한다.
제n R 데이터 전압 제어신호(RDn)의 펄스, 제n G 데이터 전압 제어신호(GDn)의 펄스, 및 제n B 데이터 전압 제어신호(BDn)의 펄스는 도 5와 같이 순차적으로 발생한다. 제1 펄스인 제n R 데이터 전압 제어신호(RDn)의 펄스는 제n 스캔 라인(SPn)의 펄스와 동기하여 발생한다. 또한, 제n R 데이터 전압 제어신호(RDn)의 펄스, 제n G 데이터 전압 제어신호(GDn)의 펄스, 및 제n B 데이터 전압 제어신호(BDn)의 펄스 각각은 1 프레임 기간을 주기로 반복된다.
이하에서, 도 5의 파형도에 따른 본 발명의 멀티플렉서(MUX), 및 픽셀의 동작을 상세히 설명한다. 이에 대하여는 도 4를 결부하여 설명한다. R 화소(R), G 화소(G), 및 B 화소(B) 각각의 동작에 대하여는 도 2 및 도 3을 결부하여 이미 앞에서 설명하였으므로, 여기서는 멀티플렉서(MUX)의 동작을 위주로 설명한다.
도 4 및 도 5를 참조하면, 제n R 데이터 전압 제어신호(RDn)의 펄스는 제n 스캔 펄스(SPn)의 펄스와 동기된다. 제6 트랜지스터(T6)는 1/3 수평기간(1/3 H) 동안 제n R 데이터 전압 제어신호(RDn)의 펄스에 응답하여 턴-온된다. 제7 트랜지스터(T7)와 제8 트랜지스터(T8)는 턴-오프 상태이다. 제6 트랜지스터(T6)의 턴-온으로, R 데이터 전압이 R 화소(R)에 공급된다.
1/3 수평기간(1/3 H)이 지나면, 제n G 데이터 전압 제어신호(GDn)의 펄스가 제7 트랜지스터의 게이트 전극에 공급된다. 제7 트랜지스터(T7)가 1/3 수평기간(1/3 H) 동안 제n G 데이터 전압 제어신호(GDn)의 펄스에 응답하여 턴-온된다. 제n R 데이터 전압 제어신호(RDn)는 하이 논리 전압으로 반전되므로, 제6 트랜지스터(T6)는 턴-오프 된다. 제8 트랜지스터(T8)는 턴-오프 상태를 유지한다. 제7 트랜지스터(T7)의 턴-온으로, G 데이터 전압이 G 화소(G)에 공급된다.
다시 1/3 수평기간(1/3 H)이 지나면, 제n B 데이터 전압 제어신호(BDn)의 펄스가 제8 트랜지스터의 게이트 전극에 공급된다. 제8 트랜지스터(T8)가 1/3 수평기간(1/3 H) 동안 제n B 데이터 전압 제어신호(BDn)의 펄스에 응답하여 턴-온된다. 제n G 데이터 전압 제어신호(GDn)가 하이 논리 전압으로 반전되므로, 제7 트랜지스터(T7)는 턴-오프 된다. 제6 트랜지스터(T6)는 턴-오프 상태를 유지한다. 제8 트랜지스터(T8)의 턴-온으로, B 데이터 전압이 B 화소(B)에 공급된다.
다시 1/3 수평기간(1/3 H)이 지나면, 제n B 데이터 전압 제어신호(BDn)가 하이 논리 전압으로 반전되므로, 제8 트랜지스터(T8)는 턴-오프 된다. 제6 트랜지스터(T6)와 제7 트랜지스터(T7)는 턴-오프 상태를 유지한다.
도 6은 본 발명의 제2 실시예에 따른 멀티플렉서, 및 픽셀에 입력되는 신호들을 보여주는 파형도이다. 도 6을 참조하면, R 화소(R), G 화소(G), 및 B 화소(B)에는 제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)가 입력된다. 멀티플렉서(MUX)에는 제n R 데이터 전압 제어신호(RDn), 제n G 데이터 전압 제어신호(GDn), 및 제n B 데이터 전압 제어신호(BDn)가 입력된다.
제n 초기화 신호(INIn), 제n-1 스캔 펄스(SPn-1), 제n 스캔 펄스(SPn), 및 제n 발광 제어신호(EMn)는 도 3에서 설명한 바와 같다. 제n R 데이터 전압 제어신호(RDn), 제n G 데이터 전압 제어신호(GDn), 및 제n B 데이터 전압 제어신호(BDn)는 도 5에서 설명한 바와 같다.
도 6의 파형도에 따른 본 발명의 멀티플렉서(MUX), 및 픽셀의 동작을 살펴보면, R 화소(R), G 화소(G), 및 B 화소(B) 각각의 동작에 대하여는 도 1 및 도 3을 결부하여 앞에서 설명하였고, 멀티플렉서(MUX)의 동작에 대하여는 도 4 및 도 5를 결부하여 앞에서 설명하였다.
도 7은 도 4의 R 픽셀, G 픽셀, B 픽셀 각각의 N1 노드의 전압을 보여주는 파형도이다. 도 7을 참조하면, 제n R 데이터 전압 제어신호(RDn), 제n G 데이터 전압 제어신호(GDn), 제n B 데이터 전압 제어신호(BDn)와, R 화소(R)의 N1 노드(N1) 전압 변화, G 화소(G)의 N1 노드(N1) 전압 변화, 및 B 화소(B)의 N1 노드(N1) 전압 변화가 나타나 있다. 도 7에서, R 화소(R), G 화소(G), 및 B 화소(B)에 공급된 데이터 전압은 동일하다.
도 7과 같이, R 화소, G 화소, 및 B 화소 각각의 N1 노드 전압은 최초 1 수평기간(1H) 기간 동안 기준 전압(Vref)으로 초기화되었다가, (VDD-Vth) 전압으로 상승한다. 그 다음 1 수평기간(1H) 동안에, 제n R 데이터 전압 제어신호(RDn)의 펄스가 입력되면, R 화소 (R)의 N2 노드(N2) 전압이 (Vref-Vdata)가 된다. 또한, 제1 캐패시터에 의해, N2 노드(N2)의 전압 변화량(Vref-Vdata)이 N1 노드(N1)에 반영되므로, N1 노드(N1)는 {VDD-Vth-(Vref-Vdata)}가 된다. N1 노드(N1), 및 N2 노드(N2)의 전압 변화에 대하여는 도 1, 도 2, 및 수학식 1 내지 3을 결부하여 앞에서 상세히 설명하였다.
또한, 제n G 데이터 전압 제어신호(GDn)의 펄스가 입력되면, G 화소(G)의 N1 노드(N1) 전압은 N2 노드(N2)의 전압(Vref-Vdata)의 영향으로 낮아지므로, {VDD-Vth-(Vref-Vdata)}가 된다. 제n B 데이터 전압 제어신호(BDn)의 펄스가 입력되면, B 화소(B)의 N1 노드(N1) 전압은 N2 노드(N2)의 전압(Vref-Vdata)의 영향으로 낮아지므로{VDD-Vth-(Vref-Vdata)}가 된다. 구동 트랜지스터(Td)를 통해 유기발광다이오드(OLED)로 흐르는 전류(IOLED)는 문턱전압(Vth)의 영향을 받지 않기 때문에, 도 7의 실험에서 문턱전압(Vth)도 동일한 전압으로 설정된다. 따라서, R 화소(R)의 N1 노드(N1) 전압, G 화소(G)의 N1 노드(N1) 전압, 및 B 화소(B)의 N1 노드(N1) 전압은 동일한 전압을 갖는다.
원래, G 화소(G)의 경우, 제n 스캔 펄스(SPn)가 입력되고 1/3 수평기간(1/3 H)이 경과한 후에, 제n G 데이터 전압 제어신호(GDn)의 펄스가 입력되므로, N2 노드(N2)의 전압이 플로팅(floating)된다. N2 노드(N2)의 전압이 플로팅(floating)되면, 제1 캐패시터(C1)에 의해 N1 노드(N1)의 전압이 N2 노드(N2)에 반영되는 문제가 발생한다.
하지만, 본 발명은 제2 캐패시터(C2)가 N2 노드(N2)의 전압을 일정하게 유지시키므로, 제n 스캔 펄스(SPn)가 입력되고 1/3 수평기간(1/3 H)이 경과한 후에, 제n G 데이터 전압 제어신호(GDn)의 펄스가 입력되더라도, 제1 캐패시터(C1)에 의해 N2 노드(N2)의 전압 변화량(Vref-Vdata)을 N1 노드(N1)에 반영할 수 있다. B 화소(B)의 경우에도 같다. 따라서, 데이터 구동회로의 하나의 출력단자와 제m 데이터 라인(DLm)을 1:N으로 연결한 멀티플렉서(MUX)를 이용하여 제m 데이터 라인(DLm)의 R 데이터 전압을 R 화소(R)에 공급하고, G 데이터 전압을 G 화소(G)에 공급하며, B 데이터 전압을 B 화소(B)에 각각 시분할하여 공급하는 방법에서도, 본 발명의 유기발광다이오드 표시장치는 화소들 각각의 구동 트랜지스터(Td)의 문턱전압(Vth)을 보상할 수 있다.
도 8은 본 발명의 실시예에 따른 유기발광다이오드 표시장치를 개략적으로 보여주는 블록도이다. 도 8을 참조하면, 본 발명의 유기발광다이오드 표시장치는 표시패널(10), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(20) 등을 구비한다.
표시패널(10)은 서로 교차되는 데이터 라인(DL)들 및 게이트 라인(GL)들과, 매트릭스 형태로 배치된 화소 어레이를 포함한다. 표시패널(10)의 화소 어레이의 각 화소에 대하여는 도 1을 결부하여 앞에서 상세히 설명하였다.
데이터 구동회로는 다수의 소스 드라이브 IC(30)들을 포함한다. 소스 드라이브 IC(30)들은 타이밍 콘트롤러(20)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC(30)들은 타이밍 콘트롤러(20)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터전압을 발생하고, 그 데이터전압을 스캔펄스에 동기되도록 표시패널(10)의 데이터 라인(DL)들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인(DL)들에 접속될 수 있다.
스캔 구동회로는 타이밍 콘트롤러(20)와 표시패널(10)의 게이트 라인(GL)들 사이에 접속된 레벨 쉬프터(level shiftet)(40), 및 GIP 구동회로(50)를 구비한다. 레벨 쉬프터(40)는 타이밍 콘트롤러(20)로부터 입력되는 게이트 쉬프트 클럭들(Gate Shift Clocks, GCLKs)의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다.
GIP 구동회로(50)는 게이트 라인(GL)들과 연결되어 각 화소의 스캔 트랜지스터(Tscan)를 제어하는 스캔 펄스(Scan Pulse, SP)를 출력하는 쉬프트 레지스터, 초기화 라인(IL)들과 연결되어 각 화소의 초기화를 제어하는 초기화 신호(INI)를 출력하는 초기화 제어부와, 발광라인(EL)과 연결되어 각 화소의 발광을 제어하는 발광 제어신호(EM)를 출력하는 발광제어부를 포함한다.
쉬프트 레지스터는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭들(GCLKs)에 맞추어 쉬프트시켜 스캔 펄스(SP)를 출력한다. 초기화 제어부는 초기화 라인(IL)을 통해 각 화소의 초기화를 제어하는 초기화 신호(INI)를 출력하고, 발광제어부는 발광 제어라인(EL)을 통해 발광을 제어하는 발광 제어신호(EM)를 출력한다. 초기화 신호(INI), 및 발광 제어신호(EM)는 타이밍 콘트롤러(20)에서 출력되는 타이밍 신호들로부터 산출될 수 있다. 스캔 펄스(SP), 초기화 펄스(INI), 및 발광 제어신호(EM)에 대하여는 도 2, 및 도 3을 결부하여 설명하였다.
GIP 구동회로(50)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성된다. GIP 구동회로(50)는 TAB 방식으로 표시패널(10)의 게이트 라인(GL)들과 타이밍 콘트롤러(20) 사이에 연결될 수도 있다. GIP 방식에서, 레벨 쉬프터(40)는 PCB(Printed Circuit Board)(60) 상에 실장되고, GIP 구동회로(50)는 표시패널(10)의 하부기판 상에 형성될 수 있다.
타이밍 콘트롤러(20)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(20)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC(30)들로 전송한다.
타이밍 콘트롤러(20)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(20)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC(30)들의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭들, 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 GIP 구동회로(50)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭들(GCLKs)은 레벨 쉬프터(40)에 입력되어 레벨 쉬프팅된 후에 GIP 구동회로(50)에 입력되며, 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호로 이용된다. 게이트 출력 인에이블 신호(GOE)는 GIP 구동회로(50)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(30)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(30)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(20)와 소스 드라이브 IC(30)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
상기 로우 논리 전압의 전압 레벨은 게이트 로우 전압(VGL)과 같고, 상기 하이 논리 전압의 전압 레벨은 게이트 하이 전압(VGH)과 같다. 게이트 로우 전압(VGL)은 -0V 내지 5V, 게이트 하이 전압(VGH)은 10V 내지 15V로 설정될 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 20: 타이밍 콘트롤러
30: 소스 드라이브 IC 40: 레벨 쉬프터
50: GIP 구동회로 60: PCB

Claims (9)

  1. 제m(m은 자연수) 데이터 라인, 제n-1(n은 자연수) 게이트 라인, 제n 게이트 라인, 제n 초기화 라인, 제n 발광 제어라인, 및 서로 교차하는 상기 제m 데이터 라인과 상기 제n 게이트 라인으로 정의되는 다수의 화소들을 포함하고,
    상기 화소들 각각은,
    유기발광다이오드;
    제1 노드와 제2 노드 사이에 형성된 제1 캐패시터;
    전원전압원과 상기 제2 노드 사이에 형성된 제2 캐패시터;
    상기 제1 노드의 전압에 따라 상기 유기발광다이오드로 흐르는 전류의 양을 다르게 조절하는 구동 트랜지스터;
    상기 제n 게이트 라인의 제n 스캔 펄스에 응답하여 데이터 전압을 상기 제2 노드에 공급하는 제1 트랜지스터;
    상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n-1 게이트 라인의 제n-1 스캔 펄스에 응답하여 기준 전압을 상기 제2 노드에 공급하는 제2 트랜지스터;
    상기 제n-1 스캔 펄스에 응답하여 상기 유기발광다이오드와 상기 구동 트랜지스터 사이의 제3 노드와 상기 제1 노드를 연결하는 제3 트랜지스터;
    상기 제n 스캔 펄스보다 앞서서 발생하는 상기 제n 초기화 라인의 제n 초기화 신호에 응답하여 상기 기준 전압을 상기 제3 노드에 공급하는 제4 트랜지스터; 및
    상기 제n-1 스캔 펄스와 동기되는 상기 제n 발광 제어라인의 제n 발광 제어신호에 응답하여 상기 제3 노드의 전압을 상기 유기발광다이오드의 애노드 전극에 공급하는 제5 트랜지스터를 포함하고,
    상기 기준 전압은 상기 제1 내지 제3 노드들을 초기화시키는 전압이고,
    상기 제n-1 스캔 펄스와 상기 제n 스캔 펄스의 각각의 펄스는 1 수평기간 동안 제1 논리 전압으로 발생하고, 상기 제n 초기화 신호의 펄스는 상기 1 수평기간보다 짧은 소정의 시간 동안 상기 제1 논리 전압으로 발생하며, 상기 제n 발광 제어신호의 펄스는 2 수평기간 동안 제2 논리 전압으로 발생하고,
    상기 제n 초기화 신호의 펄스는 상기 제n-1 스캔 펄스의 펄스보다 앞서서 발생하고, 상기 제n 초기화 신호의 펄스의 일부 구간은 상기 제n-1 스캔 펄스의 펄스와 일부 구간과 중첩되는 것을 특징으로 하는 유기발광다이오드 표시장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 데이터 전압을 상기 제m 데이터 라인에 공급하는 데이터 구동회로; 및
    상기 데이터 구동회로의 하나의 출력단자와 상기 제m 데이터 라인을 1:N(N은 2이상의 자연수)으로 연결하고, 상기 출력단자의 데이터 전압을 N개의 데이터 라인들에 시분할 공급하는 멀티플렉서를 더 포함하는 유기발광다이오드 표시장치.
  6. 제 5 항에 있어서,
    상기 멀티플렉서는,
    상기 출력단자의 데이터 전압을 상기 N개의 데이터 라인들 각각을 스위칭하는 제1 내지 제N 트랜지스터들을 포함하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  7. 제 6 항에 있어서,
    상기 제1 내지 제N 트랜지스터들 각각의 동작을 제어하는 제1 내지 제N 데이터 전압 제어신호의 펄스는 1/N 수평기간 동안 상기 제1 논리 전압으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  8. 제 7 항에 있어서,
    상기 제1 내지 제N 데이터 전압 제어신호의 펄스는 순차적으로 발생하는 것을 특징으로 하는 유기발광다이오드 표시장치.
  9. 제 7 항에 있어서,
    상기 제1 데이터 전압 제어신호의 펄스는 상기 제n 스캔 펄스의 펄스와 동기되는 것을 특징으로 하는 유기발광다이오드 표시장치.
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