KR101502584B1 - 비휘발성 메모리 장치 - Google Patents

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Abstract

3차원 구조의 비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 제 1 워드 라인들이 적층된 제 1 워드 라인 스택들, 제 1 워드 라인들과 평행한 제 2 워드 라인들이 적층된 제 2 워드 라인 스택들, 제 1 워드 라인들을 연결하는 제 1 연결 라인들 및 제 2 워드 라인들을 연결하는 제 2 연결 라인들을 포함하되, 제 1 연결 라인들 각각은, 동일층에 위치하는 제 1 워드 라인들을 연결하고, 제 2 연결 라인들 각각은, 동일층에 위치하는 제 2 워드 라인들을 연결하며, 한 쌍의 제 1 워드 라인 스택들 사이에는, 적어도 하나의 제 2 워드 라인 스택이 배치된다.
3차원, 워드 라인, 핑거 구조

Description

비휘발성 메모리 장치{Nonvolatile memory device}
본 발명은 비휘발성 메모리 장치에 관한 것으로서, 더욱 상세하게는 대용량 및 고집적 3차원 구조의 낸드형 플래시 메모리 장치에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
이러한 비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱 신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
3차원 구조의 낸드형 비휘발성 메모리 장치는, 집적도가 증가함에 따라 인접한 메모리 셀들의 채널 간 거리가 점차 줄어든다. 이에 따라 채널들 사이의 커플링 캐패시턴스의 증가로 인해 쓰기 및 읽기 동작의 오류가 발생할 수 있다.
따라서, 본원 발명이 해결하고자 하는 과제는 인접한 채널간 커플링 캐패시턴스의 증가에 의한 쓰기, 읽기 동작의 오류를 방지할 수 있는 3차원 구조의 낸드형 비휘발성 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 제 1 워드 라인들이 적층된 제 1 워드 라인 스택들, 제 1 워드 라인들과 평행한 제 2 워드 라인들이 적층된 제 2 워드 라인 스택들, 제 1 워드 라인들을 연결하는 제 1 연결 라인들 및 제 2 워드 라인들을 연결하는 제 2 연결 라인들을 포함하되, 제 1 연결 라인들 각각은, 동일층에 위치하는 제 1 워드 라인들을 연결하고, 제 2 연결 라인들 각각은, 동일층에 위치하는 제 2 워드 라인들을 연결하며, 한 쌍의 제 1 워드 라인 스택들 사이에는, 적어도 하나의 제 2 워드 라인 스택이 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치에 따르면, 3차원 낸드형 비휘발성 메모리 장치에서, 쓰기 또는 읽기 동작시, 동일 층에 위치하며, 서로 인접한 워드 라인들에 서로 다른 전압을 인가할 수 있다.
그러므로, 쓰기 또는 읽기 동작시, 선택된 메모리 셀과 동일 층에 위치한 인접한 메모리 셀에서, 워드 라인과, 채널 및 소오스/드레인 영역 사이의 전위 차가 증가하는 것을 방지할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조를 갖는다. 본 발명의 실시예들에서, 제 1 방향은 x축 방향을 의미하며, 제 2 방향은 y축 방향, 제 3 방향은 z축 방향을 나타낸다.
도 1은 본 발명의 제 1 내지 제 3 실시예들에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 1을 참조하면, 본 발명의 제 1 내지 제 3 실시예들에 따른 비휘발성 메모리 장치는, 다수의 스트링(STR)들로 이루어진 셀 어레이를 포함한다. 셀 어레이는 비트 라인(BLm)과 공통 소오스 라인(CSL) 사이에 복수 개의 스트링(STR)들을 포함한다. 각각의 스트링(STR)은, 상부 및 하부 선택 트랜지스터들(UST, LST)을 포함하며, 상부 및 하부 선택 트랜지스터들(UST, LST) 사이에는 복수 개의 메모리 셀 트랜지스터들이 직렬로 연결된다. 나아가, 상부 선택 트랜지스터들(UST)의 드레인이 비트 라인(BLm)과 연결되며, 하부 선택 트랜지스터들(LST)의 소오스가 공통 소오스 라인(CSL)과 연결된다. 공통 소오스 라인(CSL)은 하부 선택 트랜지스터(LST)들의 소오스들이 공통으로 연결된 라인이다.
상부 선택 트랜지스터들(UST)은 각각 상부 선택 라인들(USL0~USLm)과 연결되며, 하부 선택 트랜지스터(LST)들은 각각 제 1 또는 제 2 하부 선택 라인들(LSL_o, LSL_e0~LSLm)과 연결된다. 본 발명의 일 실시예에서, 하부 선택 트랜지스터(LST)들은 제 1 또는 제 2 하부 선택 라인들(LSL_o, LSL_e)에 연결되는 것으로 설명하고 있으나, 하부 선택 트랜지스터들과 일대일로 대응되도록 하부 선택 라인 들이 연결될 수도 있을 것이다. 또한, 메모리 셀들은 각각 제 1 워드 라인들(WL0_o~WL-n_o) 또는 제 2 워드 라인들(WL0_e~WLn_e)에 연결될 수 있다.
보다 구체적으로, 스트링(STR)들은, 제 1 및 제 2 방향이 이루는 평면에 대해 수직인 제 3 방향으로, 메모리 셀들이 직렬 연결된 구조를 갖는다. 즉, 선택 트랜지스터들 및 메모리 셀 트랜지스터들의 채널이 반도체 기판의 표면에 대해 수직으로 형성될 수 있다.
3차원 구조를 갖는 비휘발성 메모리 장치는 제 1 및 제 2 방향이 이루는 하나의 평면에 m개의 메모리 셀들을 포함할 수 있으며, m개의 메모리 셀들을 갖는 평면이 n개의 층으로 적층될 수 있다. (여기서, m 및 n은 자연수이다.)
각 평면에서, 메모리 셀들은 제 1 워드 라인(즉, 홀수 워드 라인; WL0_o~WLn_o)들과 제 2 워드 라인(즉, 짝수 워드 라인; WL0_e~WLn_e)들에 교대로 연결된다. 이에 따라, 동일 평면에서, 서로 인접한 메모리 셀들에는 서로 다른 전압이 인가될 수 있다. 메모리 셀들과 마찬가지로, 하부 선택 트랜지스터들(LST) 또한 제 1 및 제 2 하부 선택 라인들(LSL_o, LSL_e)에 교대로 연결될 수 있다. 그러므로, 서로 인접한 하부 선택 라인들(LSL_o, LSL_e)에 각각 다른 전압이 인가될 수 있으며, 동일한 전압이 인가될 수도 있다.
도 1과, 도 2a 내지 도 2d를 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법에 대해 설명한다. 본 발명의 실시예들에서, 제 2 워드 라인(WL1_e)에 연결된 제 2 메모리 셀(MC2)에서의 프로그래밍 및 읽기 동작에 대해 설명한다. 제 1 메모리 셀(MC1)은 비선택된 메모리 셀로서, 선택된 메모리 셀(MC2) 과 인접하며, 동일 층에 위치하는 메모리 셀이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 3차원 구조의 비휘발성 메모리 장치의 동작을 설명하기 위한 개략 단면도들이다. 여기서, 도 2a 및 도 2c는 본 발명의 실시예들에 따른 3차원 구조의 비휘발성 메모리 장치의 동작을 설명하기 위한, 비교예들의 개략 단면도이다.
먼저, 도 2a 및 도 2b를 참조하여 프로그램 동작에 대해 설명한다.
도 2a를 참조하면, 프로그램 동작시, 동일층에 위치하는 워드 라인들에 동일한 전압이 인가되며, 서로 다른 층에 위치하는 워드 라인들에는 서로 다른 전압들이 인가될 수 있다.
즉, 프로그램 동작을 위해, 선택된 메모리 셀(MC2)을 포함하는 층의 워드 라인들(WL1)에는 프로그램 전압(V-PGM)이 인가되고, 비선택된 층의 워드 라인들에는 패스 전압(VPASS)이 인가된다. 여기서, 프로그램 전압(VPGM-)은 약 10~20V의 고전압이며, 패스 전압(VPASS-) 전압은 메모리 셀들을 턴 온시킬 수 있는 전압이다. 또한, 선택된 메모리 셀(MC2)과 연결된 비트 라인(BLm)에 0V가 인가되며, 다른 비트 라인들에는 Vcc 전압이 인가된다. 하부 선택 라인들(LSL0, LSL1)에는 0V가 인가되어, 하부 선택 트랜지스터들 모두 턴-오프된다. 나아가, 선택된 상부 선택 라인(USL1)에는 Vcc 전압이 인가되고, 비선택된 상부 선택 라인(USL0)에는 0V가 인가된다.
이에 따라, 선택된 메모리 셀(MC2)을 포함하는 스트링에서, 선택된 상부 선택 트랜지스터와 비선택된 메모리 셀들이 턴 온될 수 있다. 그러므로, 선택된 메모리 셀(MC2)의 채널은 선택된 비트 라인(BLm)과 등전위(즉, 0V)를 갖는다. 이때, 선택된 메모리 셀(MC2)의 워드 라인(WL1)에는 전압 레벨이 높은 프로그램 전압(VPGM)이 인가되기 때문에, F-N 터널링 현상이 발생하여 선택된 메모리 셀(MC2)이 프로그램될 수 있다.
한편, 선택된 메모리 셀(MC2)이 프로그램될 때, 선택된 메모리 셀(MC2)의 문턱 전압은 더 높은 레벨로 변화되는 반면, 비선택된 메모리 셀들의 문턱 전압들은 변화되지 않아야 한다. 이를 위해 상술한 것처럼, 비선택된 상부 선택 라인(USL0)에 0V 전압이 인가되어, 비선택된 상부 선택 라인(USL0)과 연결된 메모리 셀들의 채널이, 비트 라인(BLm) 및 공통 소오스 라인(CSL)과 연결되지 못하고 플로팅된다.
그런데, 메모리 장치의 집적도가 증가함에 따라, 메모리 셀들 간의 간격이 감소되며, 특히, 3차원 비휘발성 메모리 장치의 경우, 메모리 셀들 간의 채널 간격이 감소된다. 그러므로, 선택된 메모리 셀(MC2)과 비선택된 메모리 셀(MC1)들 사이에서, 채널간 커플링 캐패시턴스(Cch)가 증가할 수 있다. 채널간 커플링 캐패시턴스(Cch)의 증가는, 선택된 메모리 셀(MC2)과 동일층에 위치하며, 서로 인접한 비선택된 메모리 셀(MC1)의 채널 전압을 감소시킬 수 있다. 여기서, 선택된 메모리 셀(MC2)과 동일 층에 위치하는 비선택된 메모리 셀(MC1)의 워드 라인(WL1)도 프로그램 전압(VPGM)이 인가된다. 그러므로, 비선택된 메모리 셀(MC1)에서도 채널과 워드 라인(WL1) 사이에, 큰 전위차가 발생할 수 있으며, 이에 따라 비선택된 메모리 셀(MC1)이 프로그램 될 수 있다. 즉, 3차원 비휘발성 메모리 장치에서, 동일층에 위치하는 워드 라인들에 동일한 전압이 인가될 경우, 비선택된 메모리 셀(MC1)이, 채널간 커플링 캐패시턴스(Cch)에 의해 프로그래밍될 수 있다.
본 발명의 실시예들에 따르면, 각 층별로 워드 라인들은 제 1 및 제 2 워드 라인들(WLn_o, WLn_e)로 분리된다. 이에 따라, 제 1 및 제 2 워드 라인들(WLn_o, WLn_e)에 서로 다른 전압이 인가될 수 있으며, 이러한 워드 라인들의 분리는 상술한 채널간 커플링 캐패시턴스에 의한, 의도되지 않은 프로그램을 방지할 수 있다.
도 2b를 참조하여 상세히 설명하면, 선택된 메모리 셀(MC2)과 연결된 제 2 워드 라인(WL1_e)에는 프로그램 전압(V-PGM)이 인가되며, 비선택된 메모리 셀들과 연결된 제 1 및 제 2 워드 라인들(WLn_o, WLn_e)에는 패스 전압(VPASS)이 인가될 수 있다.
또한, 선택된 비트 라인(BLm)에 0V가 인가되며, 다른 비트 라인들에는 Vcc 전압이 인가된다. 하부 선택 라인들(LSL_o, LSL_e)(LSL0, LSL1)에는 0V가 인가되며, 선택된 상부 선택 라인(USL1)에는 Vcc 전압이 인가되고, 비선택된 상부 선택 라인(USL0)에는 0V가 인가된다.
이에 따라, 선택된 메모리 셀(MC2)이 프로그래밍되며, 비선택된 상부 선택 라인(USL0)과 연결된 메모리 셀들의 채널은 비트 라인(BLm) 및 공통 소오스 라인(CSL)과 연결되지 못하고 플로팅된다.
여기서, 선택된 메모리 셀(MC2)과 인접하며, 동일층에 위치하는 비선택 메모 리 셀(MC1)과 연결된 제 1 워드 라인(WL1_o)에는 패스 전압(Vpass)이 인가되므로, 채널간 커플링 캐패시턴스에 의해 비선택된 메모리 셀(MC1)의 채널 전압이 떨어지더라도, 전하가 F-N 터널링될 수 있는 큰 전위차가 발생하는 것을 방지할 수 있다. 그러므로, 선택된 메모리 셀(MC2)과 인접한 비선택된 메모리 셀(MC1)이, 채널간 커플링 캐패시턴스에 의해 프로그래밍되는 것을 방지할 수 있다. 다른 실시예에 따르면, 제 1 워드 라인(WL1_o)에 인가되는 전압은, 워드 라인과 채널 사이의 전위차를 줄이기 위한 것이므로, 패스 전압(VPASS)이 아니더라도, 프로그램 전압(VPGM)보다 낮은 전압이 인가될 수 있다.
이어서, 도 2c 및 도 2d를 참조하여 읽기 동작에 대해 설명한다.
도 2c를 참조하면, 도 2a를 참조하여 설명한 실시예와 동일하게, 읽기 동작시, 동일층에 위치하는 워드 라인들에 동일한 전압이 인가되며, 서로 다른 층에 위치하는 워드 라인들에는 서로 다른 전압들이 인가될 수 있다.
즉, 읽기 동작을 위해, 선택된 메모리 셀(MC2)과 연결된 워드 라인(WL1)에 0V가 인가되며, 다른 층에 위치하는 비선택된 메모리 셀들에 연결된 워드 라인(WL0, WLn)들에는 읽기 전압(Vread)이 인가된다. 여기서, 읽기 전압(Vread)은 비선택된 메모리 셀들을 턴 온시킬 수 있는 전압이다.
그리고, 선택된 비트 라인(BLm)에는 약 0.4 ~ 0.9V의 비트 라인 전압(Vbl)이 인가되며, 다른 비트 라인들에는 0V가 인가된다. 공통 소오스 라인(CSL)에는 0V가 인가되고, 하부 선택 라인들(LSL0, LSL1)에 읽기 전압(Vread)이 인가되어, 선택된 메모리 셀(MC2)의 채널이 공통 소오스 라인(CSL)과 연결될 수 있다. 또한, 선택된 상부 선택 라인(USL1)에 읽기 전압(Vread)이 인가되고, 비선택된 상부 선택 라인(USL0)에 0V가 인가된다.
여기서, 선택된 메모리 셀(MC2)이 데이터가 저장되지 않은 소거된 메모리 셀일 경우, 선택된 메모리 셀(MC2)은 낮은 문턱 전압을 가질 수 있으며, 이에 따라, 선택된 메모리 셀(MC2)의 워드 라인(WL1)에 0V가 인가되더라도, 메모리 셀(MC2)이 턴 온될 수 있다. 선택된 메모리 셀(MC2)이 턴 온되면, 스트링에는 전류 흐름이 발생할 수 있으며, 스트링에 흐르는 전류 변화를 선택된 비트 라인(BLm)을 통해 검출할 수 있다.
한편, 선택된 비트 라인(BLm)에 연결되고, 선택된 메모리 셀(MC2)을 포함하지 않는 스트링에서는, 비선택된 상부 선택 라인(USL0)에 0V가 인가되어, 메모리 셀들의 채널과 비트 라인(BLm)의 연결이 차단된다. 그리고, 선택된 메모리 셀(MC2)을 포함하지 않는 스트링에서, 선택된 메모리 셀(MC2)과 인접하며, 동일층에 위치하는 메모리 셀(MC1)이, 프로그램된 메모리 셀인 경우, 인접한 메모리 셀(MC1)이 높은 문턱 전압을 가지므로, 워드 라인(WL1)에 0V가 인가되더라도, 메모리 셀은 턴 오프된다. 그러므로, 인접한 메모리 셀(MC1)의 채널에 공통 소오스 라인(CSL)의 전압이 전달되지 않는다.
또한, 선택된 메모리 셀(MC2)과 인접하며, 동일층에 위치하는 비선택 메모리 셀(MC1)의 높은 문턱 전압은, 채널간 커플링 캐패시턴스에 의해 선택된 메모리 셀(MC2)의 채널 전압을 변동시킬 수 있다. 그러므로, 선택된 메모리 셀(소거된 메 모리 셀; MC2)을 읽기 위한 읽기 동작시, 선택된 메모리 셀에서 읽기 오류를 발생시킬 수 있다.
즉, 3차원 비휘발성 메모리 장치에서, 동일층에 위치하는 워드 라인들에 동일한 전압이 인가될 경우, 채널간 캐패시턴스(Cch)에 의해 선택된 메모리 셀(MC2)의 문턱 전압이 변동되어, 읽기 오류가 발생될 수 있다. 이에 따라, 본 발명의 실시예들에서는 각 층별로 워드 라인들을 제 1 및 제 2 워드 라인들(WL0_o~WLn_o, WL0_e~WLn_e)로 구별하고, 제 1 및 제 2 워드 라인들(WL0_o~WLn_o, WL0_e~WLn_e)에는 서로 다른 전압이 인가될 수 있도록 한다.
도 2d를 참조하여 상세히 설명하면, 선택된 메모리 셀(MC2)과 연결된 제 2 워드 라인(WL1_e)에 0V가 인가되며, 비선택된 메모리 셀들과 연결된 제 1 및 제 2 워드 라인들(WLn_o, WLn_e)들에는 읽기 전압(Vread)이 인가될 수 있다.
나아가, 선택된 비트 라인(BLm)에는 약 0.4 ~ 0.9V의 비트 라인 전압(Vbl)이 인가되며, 다른 비트 라인들에는 0V가 인가된다. 공통 소오스 라인(CSL)에는 0V가 인가되고, 하부 선택 라인들(LSL_o, LSL_e)(LSL0, LSL1)에 읽기 전압(Vread)이 인가되어, 메모리 셀들의 채널이 공통 소오스 라인(CSL)과 연결될 수 있다. 또한, 선택된 상부 선택 라인(USL1)에 읽기 전압(Vread)이 인가되고, 비선택된 상부 선택 라인(USL0)에 0V가 인가된다.
이에 따라, 선택된 메모리 셀(즉, 소거된 메모리 셀; MC1)을 포함하는 스트링에서는 전류 흐름이 발생되어, 비트 라인(BLm)을 통해 전류 변화를 검출할 수 있다.
나아가, 선택된 비트 라인(BLm)에 연결되고, 선택된 메모리 셀을 포함하지 않는 스트링에서, 선택된 메모리 셀(MC2)과 인접한 메모리 셀(MC1)이 프로그램된 경우, 메모리 셀(MC1)과 연결된 제 1 워드 라인(WL1_o)에 읽기 전압(Vread)이 인가되어, 메모리 셀(MC1)이 턴 온될 수 있다.
그러므로, 비선택된 스트링에서, 메모리 셀들의 채널에 공통 소오스 라인(CSL)의 전압이 전달될 수 있다. 즉, 비선택된 스트링에서 메모리 셀들의 채널 전압을 0V로 유지할 수 있다. 따라서, 읽기 동작시, 채널간 커플링 캐패시턴스에 의해 비선택된 메모리 셀(프로그램된 메모리 셀; MC1)의 높은 문턱 전압이, 선택된 메모리 셀(MC2)의 문턱 전압을 변동시키는 것을 방지할 수 있다.
여기서, 메모리 셀(MC1)과 연결된 제 1 워드 라인(WL1_o)에 인가되는 전압은 읽기 전압에 한정되지 않으며, 프로그램된 메모리 셀(MC1)을 턴 온시킬 수 있는 전압이면 모두 가능하다.
이와 같이, 본 발명의 실시예들은 읽기 및 프로그래밍 동작시, 동일 층에서 서로 인접한 메모리 셀들의 워드 라인들에 서로 다른 전압이 인가될 수 있다. 그러므로, 인접한 메모리 셀들의 채널들 사이에서 발생하는 커플링 캐패시턴스에 의한, 읽기 및 프로그래밍 동작의 오류를 방지할 수 있다.
이하, 도 3, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여, 본 발명의 제 1 실시예 따른 비휘발성 메모리 장치에 대해 설명한다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 평면도들이 다. 도 5a 및 도 5b는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단면도들로서, 도 4b의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다. 참고로, 이해의 편의를 돕기 위해, 도 4b에서, 워드 라인 스택들(WL1_ST, WL2_ST) 상에 각각 적층된 상부 선택 라인들(USL)을 도시하지 않았으며, 단지 상부 선택 라인들(USL)과 연결되는 콘택들(SCT)만 도시하고 있다.
설명의 편의를 위해, 도 3 및 도 4a를 참조하여, 하나의 층에 위치하는 워드 라인들의 배치 구조에 대해 먼저 상세히 설명한다.
상세히 설명하면, 동일한 평면 상에서, 제 1 방향으로 신장된 제 1 및 제 2 워드 라인들(WL1, WL2)이 배치된다. 제 1 워드 라인(WL1)들은 소정 간격 이격되어 서로 평행하게 배치되고, 제 1 워드 라인(WL1)들 사이에 제 2 워드 라인(WL2)이 각각 위치한다. 즉, 제 1 방향으로 신장된 제 1 및 제 2 워드 라인(WL1, WL2)들이, 제 2 방향으로 교대로 배열된다.
제 1 방향으로 신장된 제 1 워드 라인(WL1)들의 일단은 제 2 방향으로 신장된 제 1 연결 라인(CL1)에 공통으로 연결된다. 제 1 연결 라인(CL1)은 제 1 및 제 2 워드 라인(WL1, WL2)들과 동일한 도전층으로 형성된다. 또한, 제 2 워드 라인(WL2)들의 타단은 제 2 방향으로 신장된 제 2 연결 라인(CL2)에 공통으로 연결된다. 제 2 연결 라인(CL2) 또한, 제 1 및 제 2 워드 라인(WL1, WL2)과 동일한 층에 형성된다.
제 2 연결 라인(CL2)은 제 1 및 제 2 워드 라인(WL1, WL2)들을 사이에 두고 제 1 연결 라인(CL1)과 대칭으로 형성된다. 이에 따라, 제 1 워드 라인(WL1)들과 제 2 연결 라인(CL2), 그리고 제 2 워드 라인(WL2)들과 제 1 연결 라인(CL1)이 서로 이격된다. 이와 같은 평면 구조를 갖는 제 1 및 제 2 워드 라인(WL1, WL2)들과, 제 1 및 제 2 연결 라인(CL1, CL2)들은, 도 3에 도시된 바와 같이, 복수 개가 적층된다. 적층된 제 1 및 제 2 워드 라인(WL1, WL2)들과, 제 1 및 제 2 연결 라인(CL1, CL2)들 사이에는 층간 절연막(110)이 개재된다.
도 4b, 도 5a 및 도 5b를 참조하여 상세히 설명하면, 반도체 기판(100) 상에는 제 1 방향으로 신장된 하부 선택 라인(LSL)들이 서로 평행하게 제 2 방향으로 배열된다. 반도체 기판(100) 내에는, 공통 소오스 라인(도 1의 CSL)으로 제공되는 불순물 영역(또는 웰; 102)이 형성된다.
각각의 하부 선택 라인(LSL)들 상에는 제 1 또는 제 2 워드 라인 스택(WL1_ST, WL2_ST)이 위치한다. 제 1 워드 라인 스택(WL1_ST)은 제 1 워드 라인(도 4a의 WL1)들이 제 3 방향으로 적층되며, 제 2 워드 라인 스택(WL2_ST)은 제 2 워드 라인(도 4a의 WL2)들이 제 3 방향으로 적층될 수 있다. 그리고, 적층된 제 1 또는 제 2 워드 라인들 사이에는 층간 절연막(110)이 개재된다. 또한, 각각의 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)의 상부에, 각각 상부 선택 라인(USL)이 형성된다.
제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)은, 동일 평면에 위치하는 제 1 및 제 2 워드 라인(도 4a의 WL1, WL2)들의 배치 구조와 동일하다. 즉, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)이 서로 번갈아 제 2 방향으로 배열된다.
또한, 각 층마다 제 1 연결 라인(CL1)과, 제 2 연결 라인(CL2)이 형성된다. 각층의 제 1 연결 라인(CL1)은 동일층에 위치하는 제 1 워드 라인(WL1)들과 연결되며, 제 2 연결 라인(CL2) 또한 동일층에 위치하는 제 2 워드 라인(WL2)과 연결된다. 제 1 및 제 2 워드 라인(WL2)들의 양쪽에 위치한 제 1 및 제 2 연결 라인(CL2)들은, 콘택들을 형성하기 위해 계단 형태로 적층될 수 있다.
적층된 하부 선택 라인(LSL), 제 1 또는 제 2 워드 라인 스택(WL1_ST, WL2_ST) 및 상부 선택 라인(USL)의 일측면에는 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들이 형성된다. 제 1 또는 제 2 워드 라인 스택(WL1_ST, WL2_ST)의 양측면 중 어느 하나의 측면에, 채널 반도체 패턴(135)들이 형성되어 있으며, 채널 반도체 패턴(135)들은 서로 마주 보도록 형성된다.
채널 반도체 패턴(135)들은, 반도체 기판(100)의 상면으로부터 상부 선택 라인(USL)의 일측벽까지 연장될 수 있으며, 라인 형태의 제 1 또는 제 2 워드 라인 스택(WL1_ST, WL2_ST)의 일측벽에, 서로 소정 간격 이격되어 형성된다. 전하 저장 패턴(132)은 채널 반도체 패턴(135)들과, 제 1 또는 제 2 워드 라인 스택(WL1_ST, WL2_ST) 사이에 개재된다. 전하 저장 패턴(132)은 채널 반도체 패턴(135)들과 동일한 배치 구조로 형성되거나, 제 1 또는 제 2 워드 라인 스택(WL1_ST, WL2_ST)의 일측면 전체에 형성될 수 있다. 본 발명의 실시예들에서, 전하 저장 패턴(132)은 트랩 절연막(예를 들어, 실리콘 질화막) 또는 플로팅 게이트 전극을 포함할 수 있다.
또한, 각 층별로 위치하는 제 1 및 제 2 연결 라인(CL2)들 상에, 각각 소정 전압을 인가하기 위한 콘택들(CT1, CT2)이 연결될 수 있다. 그리고, 상부 선택 라 인(USL)들 각각에 콘택(SCT)들이 연결된다. 상부 선택 라인(USL)들과 연결되는 콘택(SCT)들은, 배선들의 공정 마진에 따라, 상부 선택 라인(USL)들의 일측 가장자리에 배치되거나, 양측 가장자리에 나누어 배치될 수 있다.
한편, 하부 선택 라인들(LSL) 또한, 제 1 및 제 2 워드 라인들(WL1, WL2)과 같이, 하부 선택 라인들(LSL)과 동일층에 위치하는 제 1 및 제 2 연결 라인들(CL1, CL2)에 번갈아 연결될 수 있다.
도 6, 도 7, 도 8a 및 도 8b를 참조하여, 제 2 실시예에 따른 비휘발성 메모리 장치에 대해 상세히 설명한다. 도 6은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 7은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 8a 및 도 8b는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 단면도들로서, 도 7의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다.
도 6, 도 7, 도 8a 및 도 8b를 참조하면, 제 1 실시예와 마찬가지로, 제 1 방향으로 신장된 제 1 및 제 2 워드 라인(WL1, WL2)들이 교대로 배열된다. 적층된 제 1 워드 라인(WL1)들은 제 1 워드 라인 스택(WL1_ST)들을 형성하며, 적층된 제 2 워드 라인(WL2)들은 제 2 워드 라인 스택(WL2_ST)들을 형성할 수 있다.
제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)은, 제 1 및 제 2 워드 라인들(WL1, WL2)의 길이가 점차 감소하며 적층된다. 즉, 일측 끝단이 계단 형태를 형성하도록 제 1 및 제 2 워드 라인(WL2)들이 적층될 수 있으며, 타측은 적층된 워드 라인들 간에 서로 정렬될 수 있다.
제 1 및 제 2 워드 라인 스택(WL1_ST, WL2_ST)들의 일측벽에는 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들이 형성될 수 있다. 그리고, 제 1 및 제 2 워드 라인(WL2) 스택들의 측벽에 형성된 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들이 서로 마주보도록 형성된다. 다시 말해, 제 1 워드 라인 스택(WL1_ST)의 일측벽과, 제 2 워드 라인 스택(WL2_ST)들의 타측벽에, 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들이 형성될 수 있다.
전하 저장 패턴(132) 및 채널 반도체 패턴(135)들은, 제 3 방향으로 신장된 라인 형태일 수 있으며, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)의 일측벽에서, 서로 소정 간격 이격될 수 있다.
제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)에서, 각각의 워드 라인들의 일측 끝단에 워드 라인용 콘택들(CT1, CT2)이 연결된다. 동일 층에 위치하는 평면상에서, 워드 라인용 콘택들(CT1, CT2)은 지그재그로 배치될 수 있다.
동일 층에 위치하는 제 1 워드 라인용 콘택(CT1)들이 하나의 제 1 연결 라인(CL1)에 연결되며, 동일 층에 위치하는 제 2 워드 라인용 콘택(CT2)들이 하나의 제 2 연결 라인(CL2)에 연결된다. 제 1 및 제 2 연결 라인(CL2)들은 각각, 제 1 방향으로 신장된 제 1 및 제 2 연결 라인(CL2)들을 연결하기 위해 제 2 방향으로 신장된다. 또한, 제 1 및 제 2 연결 라인(CL2)들은 제 1 및 제 2 워드 라인 스택(WL1_ST, WL2_ST)들 보다 상부에 배치된다.
또한, 제 1 및 제 2 워드 라인용 콘택(CT1, CT2)들이, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)의 일측 가장자리 부분에 연결되어 있으므로, 상부 선 택 라인(USL)들과 각각 연결되는 콘택(SCT)들은 워드 라인들의 측벽들이 서로 정렬된 타측 가장자리 부분에 형성될 수 있다.
도 9, 도 10, 도 11a 및 도 11b를 참조하여, 제 3 실시예에 따른 비휘발성 메모리 장치에 대해 상세히 설명한다. 본 발명의 제 1 및 제 2 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 2 실시예와의 차이점에 대해 상세히 설명한다.
도 9는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 사시도이다. 도 10은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 도 11a 및 도 11b는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 단면도들로서, 도 10의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다.
도 9, 도 10, 도 11a 및 도 11b를 참조하면, 제 2 실시예와 달리, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST) 양측이 계단 형태를 이루도록, 제 1 및 제 2 워드 라인(WL2)들이 적층된다. 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)은 서로 평행하며, 제 2 방향으로 교대로 배열된다.
제 1 워드 라인 스택들(WL1_ST)에서, 제 1 워드 라인용 콘택(CT1)들은 일측 끝단에 층별로 형성되며, 동일 층에 위치하는 제 1 워드 라인용 콘택(CT1)들 상에 제 1 연결 라인(CL1)이 형성된다. 제 2 워드 라인 스택들(WL2_ST)에서, 제 2 워드 라인용 콘택(CT2)들은 타측 끝단에 층별로 형성되어 있으며, 동일 층에 위치하는 제 2 워드 라인용 콘택(CT2)들 상에 제 2 연결 라인(CL2)이 형성된다.
따라서, 층별로 제 1 워드 라인(WL1)들이, 제 1 연결 라인(CL1)을 통해 서 로 연결되며, 제 2 워드 라인(WL2)들 또한, 층별로 제 2 연결 라인(CL2)을 통해 서로 연결된다. 또한, 층별로 대응되는 제 1 연결 라인(CL1)들과, 제 2 연결 라인(CL2)들은, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)을 사이에 두고 대칭으로 배치될 수 있다.
도 12를 참조하여, 제 4 내지 제 6 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다. 도 12는 본 발명의 제 4 내지 제 6 실시예에 따른 비휘발성 메모리 장치를 간략히 나타내는 회로도이다. 도 12는, 도 1에 도시된 회로도와 유사하므로, 도 1과의 차이점에 대해서만 상세히 설명한다.
도 12를 참조하면, 3차원 구조를 갖는 비휘발성 메모리 장치는 제 1 및 제 2 방향이 이루는 하나의 평면에 m개의 메모리 셀들을 포함할 수 있으며, m개의 메모리 셀들을 갖는 평면이 n개의 층으로 적층될 수 있다. (여기서, m 및 n은 자연수이다.)
각 평면에서, 메모리 셀들이 2개씩 쌍을 이루고 있으며, 메모리 셀들이 2개씩 번갈아 제 1 워드 라인(WL0_o~WLn_o)과 제 2 워드 라인(WL0_e~WLn_e)에 교대로 연결된다. 단, 동일 평면에서, 동일한 워드 라인에 연결되고, 서로 인접한 메모리 셀들은, 채널이 마주보지 않는다. 이에 따라, 동일 평면에서, 서로 인접하고, 채널을 마주보는 메모리 셀들에는 서로 다른 전압이 인가될 수 있다.
하부 선택 트랜지스터들(LST) 또한, 제 1 및 제 2 워드 라인들(WL0_o~WLn_o, WL0_e~WLn_e)과 같이, 2개씩 번갈아 제 1 하부 선택 라인(LSL_o)과 제 2 하부 선택 라인(LSL_e)에 교대로 연결된다.
도 13a 및 도 13b는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 평면도들이다. 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치는 제 1 실시예에 따른 비휘발성 메모리 장치와 유사하므로, 본 발명의 제 1 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 제 1 실시예와의 차이점에 대해 상세히 설명한다. 참고로, 이해의 편의를 돕기 위해, 도 13b에서, 워드 라인 스택들(WL1_ST, WL2_ST) 상에 각각 적층된 상부 선택 라인들(USL)을 도시하지 않았으며, 단지 상부 선택 라인들(USL)과 연결되는 콘택들(SCT)만 도시하고 있다.
도 13a를 참조하면, 각 층별로 형성된 제 1 워드 라인(WL1)들, 제 2 워드 라인(WL2)들, 제 1 연결 라인(CL1) 및 제 2 연결 라인(CL2)이 도시되어 있다. 그리고, 제 1 및 제 2 워드 라인(WL1, WL2)들은 두 개씩 번갈아 제 2 방향으로 배열된다.
다시 말해, 서로 평행하고 인접한 제 1 워드 라인(WL1)들이 제 1 그룹들을 형성할 수 있으며, 제 1 그룹들이 서로 이격되어 배열될 수 있다. 그리고, 서로 평행하고 인접한 제 2 워드 라인(WL2)들이 제 2 그룹들을 형성할 수 있으며, 제 2 그룹들은 각각 제 1 그룹들 사이에 배치될 수 있다.
제 1 연결 라인(CL1)은 제 1 그룹들과 연결되어 있으며, 제 2 연결 라인(CL2)은 제 2 그룹들과 연결된다. 제 1 연결 라인(CL1)은 제 1 워드 라인(WL1)들의 일측 끝단과 연결되며, 제 2 연결 라인(CL2)은 타측 끝단과 연결될 수 있다. 그러므로 제 1 연결 라인(CL1)과 제 2 연결 라인(CL2)은 제 1 및 제 2 워드 라인(WL2)들을 사이에 두고 대칭으로 배치될 수 있다.
이와 같은 평면 구조를 갖는 제 1 및 제 2 워드 라인(WL1, WL2)들과, 제 1 및 제 2 연결 라인(CL1, CL2)들은, 도 13b에 도시된 바와 같이, 층간 절연막(110)을 사이에 두고 복수 개 적층된다.
도 13b를 참조하면, 각각의 하부 선택 라인(LSL)들 상에는 층간 절연막(110)을 개재하여, 제 1 또는 제 2 워드 라인 스택들(WL1_ST, WL2_ST)이 위치한다. 제 1 및 제 2 워드 라인 스택들은 2개씩 번갈아 제 2 방향으로 배치된다. 제 3 방향으로, 제 1 및 제 2 워드 라인들(WL1, WL2)과, 제 1 및 제 2 연결 라인(CL1, CL2)이 적층된 구조에서, 양측에 위치하는 제 1 및 제 2 연결 라인(CL1, CL2)은 계단 형태로 적층된 구조를 가질 수 있다.
이와 같은 적층 구조에서, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST) 각각은 일측벽에 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들이 형성된다. 여기서, 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들은 제 1 워드 라인 스택(WL1_ST)과 제 2 워드 라인 스택(WL2_ST) 사이에 서로 마주보도록 위치한다.
도 14를 참조하여, 제 5 실시예에 따른 비휘발성 메모리 장치에 대해 상세히 설명한다. 도 14는 본 발명의 제 5 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 본 발명의 제 5 실시예에 따른 비휘발성 메모리 장치는 제 2 및 제 4 실시예에 따른 비휘발성 메모리 장치와 유사하므로, 본 발명의 제 2 및 제 4 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 14를 참조하면, 제 1 방향으로 신장된 제 1 및 제 2 워드 라인 스택 들(WL1_ST, WL2_ST)이 형성되며, 각각의 워드 라인 스택들(WL1_ST, WL2_ST)은 일측 부분이 계단 형태를 형성하도록 워드 라인들이 적층된다. 그리고, 각 워드 라인 스택들(WL1_ST, WL2_ST)의 타측은 측벽들이 서로 정렬될 수 있다.
또한, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)은, 제 2 방향으로 각각 두 개씩 번갈아 배열된다.
제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)에서, 계단 형태를 갖는 일측 끝단에는 각각 제 1 또는 제 2 워드 라인용 콘택들(CT1, CT2)이 형성된다.
도 15를 참조하여, 제 6 실시예에 따른 비휘발성 메모리 장치에 대해 상세히 설명한다. 도 15는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 장치의 평면도이다. 본 발명의 제 6 실시예에 따른 비휘발성 메모리 장치는 제 3 및 제 5 실시예에 따른 비휘발성 메모리 장치와 유사하므로, 본 발명의 제 3 및 제 5 실시예와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 15를 참조하면, 제 1 방향으로 신장된 라인 형태의 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)이 형성되며, 각각의 워드 라인 스택들(WL1_ST, WL2_ST)은 양측 부분이 계단 형태를 이루도록 워드 라인들이 적층된다.
제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)은 두 개씩 번갈아 제 2 방향으로 배치된다. 다시 말해, 서로 평행하고 인접한 제 1 워드 라인 스택들(WL1_ST)이 제 1 그룹들을 형성할 수 있으며, 제 1 그룹들은 서로 이격되어 배열될 수 있다. 그리고, 서로 평행하며, 인접하는 제 2 워드 라인 스택들(WL2_ST)들은 제 2 그룹들을 형성할 수 있으며, 제 2 그룹들은 제 1 그룹들 사이에 각각 배열될 수 있다.
제 1 워드 라인 스택(WL1_ST)의 일측 끝단에, 제 1 워드 라인용 콘택(CT1)들이 층별로 배치될 수 있으며, 제 2 워드 라인 스택(WL2_ST)의 타측 끝단에, 제 2 워드 라인용 콘택(CT2)들이 층별로 배치될 수 있다. 이에 따라, 제 1 및 제 2 연결 라인(CL2)들은 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)을 사이에 두고 서로 대칭으로 배치될 수 있다. 즉, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)의 일측 부분에 제 1 연결 라인(CL1)들이 배치되며, 타측부분에 제 2 연결 라인(CL2)들이 배치될 수 있다.
2개씩 교대로 배열된 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)에서, 동일층에 위치하는 제 1 워드 라인(WL1)들은, 제 1 연결 라인(CL1)에 의해 서로 전기적으로 연결될 수 있으며, 동일층에 위치하는 제 2 워드 라인(WL2)들은 제 2 연결 라인(CL2)에 의해 서로 전기적으로 연결될 수 있다.
이하, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다. 제 1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법에 대해 상세히 설명하며, 제 1 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 제 2 내지 제 6 실시예들에도 적용될 수 있다.
도 16a 내지 도 20a 및 도 16b 내지 도 20b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
도 16a 및 도 16b을 참조하면, 반도체 기판(100)의 전면 상에, 층간 절연 막(110) 및 게이트 도전막(120)을 번갈아 적층한다. 여기서, 반도체 기판(100)은 불순물 영역(또는 웰; 102)을 포함할 수 있다. 층간 절연막(110)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 게이트 도전막(120)은 폴리실리콘막으로 형성될 수 있다. 적층되는 게이트 도전막(120)의 수는 메모리 용량에 따라 달라질 수 있다.
층간 절연막(110) 및 게이트 도전막(120)은 평판 형태로 적층될 수 있으며, 상부로 갈수록 면적이 점차 감소할 수 있다. 즉, 층간 절연막(110) 및 게이트 도전막(120)은 가장 자리가 계단 형태를 형성하도록 적층될 수 있다. 본 발명의 제 1 실시예에서는 적층된 게이트 도전막(120)들의 양측의 가장자리 부분이 계단 형태로 적층될 수 있다.
이어서, 적층된 층간 절연막(110) 및 게이트 도전막(120)들에 라인 형태의 제 1 트렌치(T1)들을 형성한다. 제 1 트렌치(T1)들은 제 1 방향으로 신장되며, 서로 소정 간격 이격되어 평행하게 형성된다. 각각의 제 1 트렌치(T1)들은 반도체 기판(100)의 표면을 노출시킬 수 있다. 또한, 제 1 트렌치(T1)들에 의해 층간 절연막(110) 및 게이트 도전막(120)들의 측벽이 노출될 수 있다.
도 17a 및 도 17b를 참조하면, 제 1 트렌치(T1)들의 표면을 따라, 전하 저장막(132) 및 반도체층(135)을 순서대로 형성한다. 여기서, 전하 저장막(132)은 트랩 절연막(예를 들어, 실리콘 질화막) 또는 플로팅 게이트 전극으로 형성될 수 있으며, 반도체층(135)은 다결정 또는 단결정 반도체일 수 있다. 이 후, 전하 저장막(132) 및 반도체층(135)의 전면에 대해 이방성 식각 공정을 진행하여, 제 1 트렌 치(T1)들의 측벽을 덮는 전하 저장막(132) 및 반도체층(135)을 형성한다. 즉, 전하 저장막(132) 및 반도체층(135)은 제 1 트렌치(T1)들에 의해 노출된 층간 절연막(110) 및 게이트 도전막(120)들의 측벽 전체를 덮을 수 있다.
이후, 제 1 트렌치들(T1)의 측벽 전체에 형성된 전하 저장막(132) 및 반도체층(135)을 제 2 방향으로 패터닝한다. 이에 따라, 패터닝된 층간 절연막(110) 및 게이트 도전막(120)들의 측벽에, 제1 트렌치(T1)들의 장축 방향을 따라, 서로 소정 간격 이격되어 배열된 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들이 형성될 수 있다. 즉, 패터닝된 층간 절연막(110) 및 게이트 도전막(120)들 사이에, 반도체 기판(100) 표면으로부터 제 3 방향으로 신장된 라인 형태의 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들을 형성할 수 있다. 이와 같이 형성된 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들은 반도체 기판(100) 내의 불순물 영역(102)과 접촉될 수 있다.
이어서, 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들이 형성된 제 1 트렌치(T1) 내에 절연막(140)을 매립하고 평탄화한다.
도 18a 및 도 18b를 참조하면, 절연막(140)이 매립된 제 1 트렌치(T1)들 사이에 라인 형태의 제 2 트렌치(T2)들을 형성한다. 제 2 트렌치(T2)들은 반도체 기판(100)의 표면을 노출시킬 수 있다. 제 2 트렌치들(T2)들을 형성함에 따라, 제 1 트렌치(T1)와 제 2 트렌치(T2) 사이에, 라인 형태의 층간 절연막 및 도전막 스택들이 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 제 2 트렌치(T2)들을 절연막(150)으로 매립 하고, 평탄화한다. 제 1 및 제 2 트렌치(T1, T2)들에 의해, 평판 형태의 층간 절연막(110) 및 게이트 도전막(120)들이, 사다리 모양으로 형성될 수 있다. 보다 상세히 설명하면, 층간 절연막(110) 및 도전막(120)의 각층의 중심부에, 제 1 방향으로 신장된 라인 패턴들이 형성되며, 제 1 방향으로 신장된 라인 패턴들 양단은 서로 연결된 구조로 형성될 수 있다.
본 발명의 제 1 실시예에서는 게이트 도전막(120)들의 각층에서, 라인 패턴들을 연결하고 있는 부분을 제 1 또는 제 2 연결 라인(CL1, CL2)으로 지칭하며, 제 1 또는 제 2 연결 라인(CL1, CL2)은 제 2 방향으로 신장된다. 즉, 제 1 및 제 2 연결 라인들(CL1, CL2) 사이에, 제 1 방향으로 신장된 도전 라인 스택들이 형성된다.
한편, 상부 선택 라인들(USL)을 형성하기 위해, 최상층에 위치한 층간 절연막(110) 및 게이트 도전막(120)은, 제 1 및 제 2 트렌치(T1, T2)들에 의해 서로 분리된 라인 형태로 패터닝될 수 있다.
도 20a 및 도 20b를 참조하면, 제 1 및 제 2 연결 라인들(CL1, CL2)에 연결된 라인 패턴들(120)이 제 1 및 제 2 연결 라인들(CL1, CL2) 중 어느 하나에만 연결될 수 있도록, 라인 패턴들(120)을 다시 패터닝한다. 상세히 설명하면, 제 1 방향으로 신장된 라인 패턴들(120) 중 홀수 번째에 위치하는 라인 패턴(120)들의 일측 가장자리를 패터닝한다. 그리고, 제 1 방향으로 신장된 라인 패턴들 중 짝수 번째에 위치하는 라인 패턴들(120)의 타측 가장자리를 패터닝한다. 이에 따라, 핑거 형태의 워드 라인들이 형성될 수 있다.
즉, 제 1 워드 라인 스택들(WL1_ST)과 제 2 연결 라인(CL2)이 분리되며, 제 2 워드 라인 스택들(WL2_ST)과 제 1 연결 라인(CL1)이 분리될 수 있다. 따라서, 서로 전기적으로 분리된 제 1 워드 라인 스택들(WL1_ST)과, 제 2 워드 라인 스택(WL2_ST)들이 형성될 수 있다. 그리고 제 1 워드 라인 스택(WL1_ST)들에서, 제 1 워드 라인(WL1)들은 각 층별로 대응되는 제 1 연결 라인(CL1)과 연결될 수 있으며, 제 2 워드 라인 스택(WL2_ST)들에서, 제 2 워드 라인(WL2)들은 각 층별로 대응되는 제 2 연결 라인과(CL2) 연결될 수 있다.
다시, 도 4b와, 도 5a 및 도 5b를 참조하면, 서로 전기적으로 분리되는 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)을 형성한 다음, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST) 사이에 형성된 채널 반도체 패턴(135)과 연결되는 비트 라인(BL)들을 형성한다. 비트 라인(BL)들은 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)을 가로지르는 제 2 방향으로 신장되며, 콘택들을 통해 채널 반도체 패턴들(135)과 전기적으로 연결될 수 있다.
이후, 적층된 제 1 및 제 2 연결 라인들(CL1, CL2)에 각 층 별로 금속 배선을 연결하기 위한 워드 라인 콘택들(CT1, CT2)을 형성한다. 이 때, 제 1 연결 라인(CL1)과 제 2 연결 라인(CL2)들이, 제 1 및 제 2 워드 라인들(WL1, WL2)을 사이에 두고 대칭으로 위치하므로, 제 1 연결 라인용 콘택(CT1)들과, 제 2 연결 라인용 콘택(CT2)들 또한, 제 1 및 제 2 워드 라인들(WL1, WL2)을 사이에 두고 서로 대칭으로 배치될 수 있다.
또한, 최상층에 위치하는 라인 패턴, 즉, 상부 선택 라인(USL)들 각각에 금속 배선을 연결하기 위한 선택 라인 콘택(SCT)들을 형성한다. 선택 라인 콘택(SCT) 들은, 금속 배선들의 공정 마진을 고려하여, 상부 선택 라인(USL)들의 가장자리 부분에 나누어 형성될 수 있다.
이어서, 제 2 내지 제 6 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명한다. 제 2 내지 제 6 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 제 1 실시예에 따른 비휘발성 메모리 장치의 제조 방법과 유사하므로, 차이점만을 상세히 설명하도록 한다.
도 8a, 도 8b, 도 11a 및 도 11b를 참조하여 설명하면, 복수의 층들에 걸쳐 층간 절연막(110) 및 게이트 도전막(120)들을, 반도체 기판(100) 상에 적층한다. 여기서, 층간 절연막(110) 및 게이트 도전막(120)들은 일측 또는 양측 가장자리를 계단 형태로 적층할 수 있다.
이어서, 계단 형태로 적층된 층간 절연막(110) 및 게이트 도전막(120)들을, 서로 분리된 라인 패턴들로 형성한다. 즉, 제 1 방향으로 신장된 라인 패턴 스택들이 형성될 수 있다. 또한, 라인 패턴 스택들은 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)로 구분할 수 있다. 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)이 하나씩 교대로 배열되거나, 두 개씩 교대로 배열될 수 있다.
라인 패턴 스택들을 형성한 다음에는, 각 라인 패턴 스택의 일측벽에 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들을 형성한다.
상세히 설명하면, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)을 형성한 다음, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST) 사이를 번갈아 절연막을 매립한다. 즉, 제 1 워드 라인 스택(WL1_ST)의 일측벽과, 제 2 워드 라인 스 택(WL2_ST)의 타측벽이 노출될 수 있다. 그리고, 제 1 워드 라인 스택(WL1_ST)의 타측벽과 제 2 워드 라인 스택(WL2_ST)의 일측벽 사이에는 절연막(150)이 매립될 수 있다.
이후, 서로 마주보는 제 1 및 제 2 워드 라인 스택들(WL1, WL2)의 측벽들에, 전하 저장 패턴(132) 및 채널 반도체 패턴(135)들을 형성한다. 이어서, 제 1 및 제 2 워드 라인 스택들(WL1, WL2)을 덮는 절연막을 형성하고, 채널 반도체 패턴(132)들과 전기적으로 연결되는 비트 라인(BL)들을 형성한다. 즉, 채널 반도체 패턴(132)들 상에 각각 비트라인용 콘택들이 형성될 수 있다. 여기서, 비트 라인(BL)들은 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)을 가로질러 형성할 수 있다.
비트 라인(BL)들을 형성한 다음에는, 각 층별로, 제 1 워드 라인(WL1)들을 연결하는 제 1 연결 라인(CL1)들과, 제 2 워드 라인(WL2)들을 연결하는 제 2 연결 라인(CL2)들을 형성한다.
보다 상세히 설명하면, 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)의 일측 끝단에 각각 워드 라인용 콘택들(CT1, CT2)을 형성한다. 이 때, 교대로 배열된 제 1 및 제 2 워드 라인 스택들(WL1_ST, WL2_ST)에서, 제 1 워드 라인 스택(WL1_ST)들의 일측 끝단에 워드 라인용 콘택(CT1)들을 형성할 수 있으며, 제 2 워드 라인 스택(WL2_ST)들의 타측 끝단에 워드 라인용 콘택(CT2)들을 형성할 수 있다.
이어서, 동일 층에 위치하는 워드 라인용 콘택들(CT1, CT2)과 연결되는 금속 배선들을 형성할 수 있다. 즉, 동일 층에 위치하는 제 1 워드 라인들이 워드라인용 콘택(CT1)들을 통해 제 1 연결 라인(CL1)과 전기적으로 연결된다. 이에 따라, 제 1 연결 라인(CL1)들은 적층된 게이트 도전막(120)들의 수만큼 형성될 것이다.
또한, 동일 층에 위치하는 제 2 워드 라인들은 콘택(CT2)들을 통해 제 2 연결 라인(CL2)과 전기적으로 연결된다. 제 2 연결 라인(CL2)들 각각은 동일 층에 위치하는 제 2 워드 라인들을 전기적으로 연결할 수 있다.
다음으로, 도 21 내지 도 27을 참조하여, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 다른 제조 방법에 대해 상세히 설명한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 다른 제조 방법은, 채널 반도체 패턴들을 워드 라인들을 형성하기 전에 먼저 형성할 수 있다.
도 21 내지 도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 다른 제조 방법을 순서대로 나타내는 단면도들이다.
도 21을 참조하면, 반도체 기판 상에, 층간 절연막(110) 및 희생막(115)을 번갈아 복수 개 적층한다. 희생막(115)은 층간 절연막(110)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 층간 절연막(110) 및 희생막(115)은, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
적층된 층간 절연막(110) 및 희생막(115)을 패터닝하여, 라인 형태의 층간 절연막(110) 및 희생막(115) 스택들을 형성한다. 패터닝된 층간 절연막 및 희생막 스택들 사이에는 제 1 트렌치(T1)가 형성될 수 있다. 여기서, 패터닝된 절연막 및 희생막은, 도 을 참조하여 설명한 바와 같이, 사다리 형태로 형성되거나, 서로 분리된 라인 패턴들로 형성될 수도 있다.
제 1 트렌치(T1)들에 의해 절연막 및 희생막 스택들의 노출된 측벽에 채널 반도체 패턴(135)들을 형성한다. 채널 반도체 패턴(135)들은 측벽 전체를 덮거나, 측벽 상에서 서로 소정 간격 이격되어 배치될 수 있다.
이어서, 도 22에 도시된 바와 같이, 채널 반도체 패턴(135)들 사이에 절연막(140)을 매립한다. 즉, 제 1 트렌치(T1)들 내에 절연막(140)을 매립하고 평탄화한다.
도 23를 참조하면, 층간 절연막(110) 및 희생막(115) 스택들에서, 절연막(140)이 매립된 제 1 트렌치(T1)들 사이에, 제 2 트렌치(T2)를 형성한다. 이에 따라, 제 2 트렌치(T2)들에 의해 층간 절연막(110) 및 희생막(115)의 측벽이 노출될 수 있다.
도 24을 참조하면, 희생막(115)을 선택적으로 식각하는 습식 식각액을 공급하여, 제 2 트렌치(T2)들에 의해 노출된 희생막(115)들을 제거할 수 있다. 습식 식각을 통해, 희생막(115)을 제거함에 따라, 제 2 트렌치(T2')들은 채널 반도체 패턴(135)의 측벽 일부분을 노출시킬 수 있다.
도 25를 참조하면, 채널 반도체 패턴(135)들의 측벽 일부분들을 노출시키는 제 2 트렌치(T2')들을 따라, 컨포말하게 전하 저장막(150)을 형성한다. 즉, 전하 저장막(150)은 채널 반도체 패턴(135)의 측벽 일부분과, 층간 절연막(110) 패턴들의 상면 및 하면에 형성될 수 있다.
이후, 전하 저장막(150) 상에 제 2 트렌치(T2)들을 완전히 채우는 게이트 도전막(160)을 형성한다. 이에 따라 게이트 도전막(160)이 층간 절연막(110) 패턴 들 사이에 채워질 수 있다.
도 26을 참조하면, 층간 절연막(110) 패턴들 상하부에 전하 저장 패턴(155) 및 워드 라인(165)이 형성될 수 있도록 전하 저장막(150) 및 게이트 도전막(160)을 패터닝한다. 즉, 게이트 도전막(160)을 라인 형태의 워드 라인(165)들로 분리할 수 있다. 이에 따라, 층간 절연막(110) 패턴들 사이에 워드 라인(165)들이 형성될 수 있으며, 워드 라인(165)들 및 층간 절연막(110) 패턴들은 제 3 방향으로 적층된 구조를 가질 수 있다.
도 27을 참조하면, 적층된 워드 라인들 상부에 채널 반도체 패턴(135)과 전기적으로 연결되는 비트 라인(BL)들을 형성할 수 있다.
이와 같이, 비휘발성 메모리 장치의 다른 제조 방법에서, 제 1 및 제 2 연결 라인들의 형성 방법은, 앞에서 상술한 제조 방법과 동일할 수 있다. 그러므로, 워드 라인(165)들을 형성시 제 1 및 제 2 연결 라인들이 함께 형성될 수 있다. 또한, 워드 라인들(165)을 형성한 다음, 워드 라인들 상에 콘택들을 형성하고, 제 1 및 제 2 연결 라인들을 형성할 수 있다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 28을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 29는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 29을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 30은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 30을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처 리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제 1 내지 제 3 실시예들에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작을 설명하기 위한 개략 단면도들이다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 4a 및 도 4b는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 평면도들이다.
도 5a 및 도 5b는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 단면도로서, 도 4b의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다.
도 6은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 7은 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 8a 및 도 8b는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 장치의 단면도들로서, 도 7의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다.
도 9는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 장치의 사시도이다.
도 10은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 11a 및 도 11b는 본 발명의 제 3 실시예에 따른 비휘발성 메모리 장치의 단면도들로서, 도 10의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선을 따라 절단한 단면도들이다.
도 12는 본 발명의 제 4 내지 제 6 실시예에 따른 비휘발성 메모리 장치를 간략히 나타내는 회로도이다.
도 13a 및 도 13b는 본 발명의 제 4 실시예에 따른 비휘발성 메모리 장치의 평면도들이다.
도 14는 본 발명의 제 5 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 15는 본 발명의 제 6 실시예에 따른 비휘발성 메모리 장치의 평면도이다.
도 16a 내지 도 20a 및 도 16b 내지 도 20b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 단면도들이다.
도 21 내지 도 27은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 다른 제조 방법을 순서대로 나타내는 단면도들이다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 29는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 30은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.

Claims (10)

  1. 기판 상에 적층된 복수 개의 제 1 워드 라인들을 포함하는 제 1 워드 라인 스택들;
    상기 기판 상에 적층되며, 상기 제 1 워드 라인들과 평행한 복수 개의 제 2 워드 라인들을 포함하는 제 2 워드 라인 스택들;
    상기 제 1 워드 라인들을 연결하는 제 1 연결 라인들; 및
    상기 제 2 워드 라인들을 연결하는 제 2 연결 라인들을 포함하되,
    상기 제 1 연결 라인들 각각은, 상기 기판으로부터 동일한 높이에 위치하는 상기 제 1 워드 라인들을 연결하고,
    상기 제 2 연결 라인들 각각은, 상기 기판으로부터 동일한 높이에 위치하는 상기 제 2 워드 라인들을 연결하며,
    한 쌍의 상기 제 1 워드 라인 스택들 사이에, 적어도 하나의 상기 제 2 워드 라인 스택이 배치된 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 워드 라인 스택들이, 하나씩 교대로 배열된 비휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    서로 인접한 한 쌍의 상기 제 1 워드 라인 스택들이 복수 개의 제 1 그룹들 을 형성하고,
    서로 인접한 한 쌍의 상기 제 2 워드 라인 스택들이 복수 개의 제 2 그룹들을 형성하며,
    상기 제 1 및 제 2 그룹들이 하나씩 교대로 배열된 비휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 연결 라인들은 상기 제 2 워드 라인들과 전기적으로 분리되고, 상기 제 2 연결 라인들은 상기 제 1 워드 라인들과 전기적으로 분리된 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 연결 라인들 각각은, 상기 제 1 및 제 2 워드 라인들과 동일층에 형성된 비휘발성 메모리 장치
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 연결 라인들은 상기 제 1 및 제 2 워드 라인들의 양측에 배치된 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 연결 라인들 각각은, 상기 제 1 및 제 2 워드 라인들과 다른층에 형성된 비휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 연결 라인들은 상기 제 1 및 제 2 워드 라인들의 양측에 배치되거나, 상기 제 1 및 제 2 워드 라인들의 일측에 배치된 비휘발성 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 워드 라인 스택들 각각의 일측벽에 형성된 채널 반도체 패턴들; 및
    상기 제 1 및 제 2 워드 라인 스택들 각각의 일측벽과 상기 채널 반도체 패턴들 사이에 형성된 전하 저장막을 더 포함하는 비휘발성 메모리 장치.
  10. 기판 상에 적층된 복수 개의 제 1 워드 라인들을 포함하는 제 1 워드 라인 스택들; 및
    상기 기판 상에 적층되며, 상기 제 1 워드 라인들과 평행한 복수 개의 제 2 워드 라인들을 포함하는 제 2 워드 라인 스택들로서, 상기 제 2 워드 라인 스택들 각각은 서로 인접하는 상기 제 1 워드 라인 스택들 사이에 배치되는 것을 포함하되,
    제 1 전압이 상기 기판으로부터 제 1 거리에 배치된 상기 제 1 워드 라인들에 공통으로 인가되며,
    상기 제 1 전압과 다른 제 2 전압이 상기 기판으로부터 상기 제 1 거리에 배치된 상기 제 2 워드 라인들에 공통으로 인가되는 비휘발성 메모리 장치.
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