KR20220067419A - 메모리 장치, 메모리 시스템 및 이들의 동작 방법 - Google Patents
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Abstract
본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법은, 복수의 제1 문턱전압 산포들을 형성하도록 제1 스텝 프로그램 동작을 수행하는 단계 및 상기 복수의 제1 문턱전압 산포들로부터 복수의 프로그램 상태들에 대응하는 복수의 제2 문턱전압 산포들을 형성하도록 상기 제2 문턱전압 산포 별 특성에 따라 상이한 복수의 오프셋(offset)들을 포함하는 오프셋 정보에 기반된 코어스(coarse) 검증 전압 및 파인(fine) 검증 전압을 이용하여 제2 스텝 프로그램 동작을 수행하는 단계를 포함한다.
Description
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 복수의 스텝들(steps)에 걸쳐 프로그램을 수행하는 메모리 장치, 메모리 시스템 및 이들의 동작 방법에 관한 발명이다.
최근 데이터 기술의 발달로 방대한 양의 데이터를 높은 신뢰성을 바탕으로 저장해야 됨에 따라 다양한 프로그램 방법들이 연구되고 있다. 프로그램 방법들 중 복수의 스텝들에 걸쳐 프로그램을 수행하는 방법에서는 전반 스텝에서 대략적인 문턱전압 산포들을 형성한 후에, 후반 스텝에서 복수의 프로그램 상태들에 대응하는 복수의 목표 문턱전압 산포들을 형성할 수 있다. 다만, 후반 스텝에서 복수의 목표 문턱전압 산포들을 형성하기 위해 이용되는 코어스(coarse) 검증 전압과 파인(fine) 검증 전압 사이의 오프셋이 목표 문턱전압 산포들의 각 특성들이 고려되지 않고, 동일하게 설정되어 프로그램 동작의 전체적인 신뢰성을 저하시킬 우려가 있었다.
본 개시의 기술적 사상이 해결하려는 과제는 목표 문턱전압 산포들의 각 특성들을 고려하여 복수의 스텝들에 걸친 프로그램을 수행함으로써 프로그램 동작의 신뢰성을 개선하기 위한 메모리 장치, 메모리 시스템 및 이들의 동작 방법을 제공하는 데에 있다.
본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법은, 복수의 제1 문턱전압 산포들을 형성하도록 제1 스텝 프로그램 동작을 수행하는 단계 및 상기 복수의 제1 문턱전압 산포들로부터 복수의 프로그램 상태들에 대응하는 복수의 제2 문턱전압 산포들을 형성하도록 상기 제2 문턱전압 산포 별 특성에 따라 상이한 복수의 오프셋(offset)들을 포함하는 오프셋 정보에 기반된 코어스(coarse) 검증 전압 및 파인(fine) 검증 전압을 이용하여 제2 스텝 프로그램 동작을 수행하는 단계를 포함한다.
본 개시의 예시적 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 구비하는 메모리 셀 어레이 및 복수의 제1 문턱전압 산포들을 형성하도록 상기 복수의 메모리 셀들에 대해 제1 스텝 프로그램 동작을 제어하고, 복수의 프로그램 상태들에 대응하는 복수의 제2 문턱전압 산포들을 형성하도록 상기 복수의 메모리 셀들에 대한 제2 스텝 프로그램 동작을 제어하도록 구성된 제어 로직을 포함하고, 상기 제어 로직은, 상기 제2 문턱전압 산포 별 특성에 따라 상이한 코어스 검증 전압과 파인 검증 전압 간의 복수의 오프셋들을 이용하여 상기 제2 스텝 프로그램 동작을 제어하도록 구성된 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 메모리 시스템은, 복수의 메모리 셀들을 각각 구비하는 복수의 메모리 장치들 및 상기 복수의 메모리 장치들의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 복수의 메모리 장치들 각각은, 상기 메모리 컨트롤러로부터의 프로그램 커맨드에 응답하여 제1 스텝 프로그램 동작을 수행하여 복수의 제1 문턱전압 산포들을 형성하고, 이에 후속하여 제2 문턱전압 산포 별 특성에 따라 상이한 오프셋을 갖는 코어스 검증 전압 및 파인 검증 전압을 이용하여 제2 스텝 프로그램 동작을 수행해 복수의 프로그램 상태들에 대응하는 복수의 제2 문턱전압 산포들을 형성하도록 구성된 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 메모리 장치는 제2 스텝 프로그램 동작에서 목표 문턱전압 산포 별 특성을 고려하여 코어스 검증 동작 및 파인 검증 동작을 수행함으로써, 목표 문턱전압 산포들 간의 간격을 최대한 넓힐 수 있다. 이를 통해, 메모리 장치는 개선된 데이터 신뢰성 및 성능을 보장할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2a는 도 1의 메모리 셀 어레이를 나타내는 블록도이고, 도 2b는 도 1의 메모리 셀 어레이의 사시단면도의 예를 나타내며, 도 2c는 도 2a의 제1 메모리 블록의 등가 회로를 나타내는 도면이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 메모리 셀 타입을 중심으로 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 메모리 장치의 제1 및 제2 스텝 프로그램 동작들의 프로그램 방식을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 메모리 장치의 제1 및 제2 스텝 프로그램 동작들을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 프로그램 시퀀스에 따른 프로그램 방식을 중심으로 설명하기 위한 도면이고, 도 7c 및 도 7d는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 HSP(High Speed Program) 방식을 중심으로 설명하기 위한 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 오프셋 정보를 생성 및 저장하는 방법을 설명하기 위한 순서도이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 오프셋 정보를 나타내는 테이블도이다.
도 10a 내지 도 10f는 본 개시의 예시적 실시예에 따른 오프셋을 이용한 제2 스텝 프로그램 동작을 설명하기 위한 도면이다.
도 11a 내지 도 11c는 본 개시의 예시적 실시예에 따른 오프셋을 이용한 제2 스텝 프로그램 동작을 설명하기 위한 도면이다.
도 12a는 본 개시의 예시적 실시예에 따른 제2 스텝 프로그램 동작을 수행하는 메모리 장치의 일 구현예를 나타내는 블록도이고, 도 12b는 도 12a의 전자 퓨즈 회로를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 제2 스텝 프로그램 동작을 수행하는 메모리 장치의 다른 일 구현예를 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 16은 도 15의 단계 S310에서 P/E 사이클 정보를 기반으로 오프셋 정보를 갱신하는 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 17a 및 도 17b는 메모리 장치의 P/E 사이클에 따른 오프셋 정보에 대한 갱신 동작을 설명하기 위한 도면이다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 개시의 예시적 실시예에 따른 SSD(Solid State Drive) 시스템을 나타내는 블록도이다.
도 20은 본 개시의 예시적 실시예에 따른 메모리 장치에 적용된 C2C(Chip to Chip) 구조를 설명하기 위한 도면이다.
도 2a는 도 1의 메모리 셀 어레이를 나타내는 블록도이고, 도 2b는 도 1의 메모리 셀 어레이의 사시단면도의 예를 나타내며, 도 2c는 도 2a의 제1 메모리 블록의 등가 회로를 나타내는 도면이다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 메모리 셀 타입을 중심으로 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 메모리 장치의 제1 및 제2 스텝 프로그램 동작들의 프로그램 방식을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 메모리 장치의 제1 및 제2 스텝 프로그램 동작들을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 프로그램 시퀀스에 따른 프로그램 방식을 중심으로 설명하기 위한 도면이고, 도 7c 및 도 7d는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 HSP(High Speed Program) 방식을 중심으로 설명하기 위한 도면이다.
도 8은 본 개시의 예시적 실시예에 따른 오프셋 정보를 생성 및 저장하는 방법을 설명하기 위한 순서도이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 오프셋 정보를 나타내는 테이블도이다.
도 10a 내지 도 10f는 본 개시의 예시적 실시예에 따른 오프셋을 이용한 제2 스텝 프로그램 동작을 설명하기 위한 도면이다.
도 11a 내지 도 11c는 본 개시의 예시적 실시예에 따른 오프셋을 이용한 제2 스텝 프로그램 동작을 설명하기 위한 도면이다.
도 12a는 본 개시의 예시적 실시예에 따른 제2 스텝 프로그램 동작을 수행하는 메모리 장치의 일 구현예를 나타내는 블록도이고, 도 12b는 도 12a의 전자 퓨즈 회로를 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 제2 스텝 프로그램 동작을 수행하는 메모리 장치의 다른 일 구현예를 나타내는 블록도이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 16은 도 15의 단계 S310에서 P/E 사이클 정보를 기반으로 오프셋 정보를 갱신하는 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 17a 및 도 17b는 메모리 장치의 P/E 사이클에 따른 오프셋 정보에 대한 갱신 동작을 설명하기 위한 도면이다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 19는 본 개시의 예시적 실시예에 따른 SSD(Solid State Drive) 시스템을 나타내는 블록도이다.
도 20은 본 개시의 예시적 실시예에 따른 메모리 장치에 적용된 C2C(Chip to Chip) 구조를 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다. 이하에서는, 낸드 플래시 메모리를 참조하여 본 개시의 실시예들이 설명될 수 있다. 그러나, 본 개시의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM(Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 장치(100)를 나타내는 블록도이고, 도 2는 본 개시의 예시적 실시예에 따른 메모리 장치(100)의 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼 회로(120), 제어 로직(130), 전압 생성기(140), 어드레스 디코더(150) 및 데이터 입출력 회로(160)를 포함할 수 있다. 또한, 제어 로직(130)은 후술될 본 개시의 예시적 실시예들로 동작하기 위한 코어스-파인 검증 제어 모듈(132)을 포함할 수 있다. 도 1에 도시되지는 않았으나, 메모리 장치(100)는 메모리 동작에 관련된 다른 각종 기능 블록들을 더 포함할 수 있다. 코어스-파인 검증 제어 모듈(132)은 하드웨어 로직으로 구현될 수 있으며, 더 나아가, 소프트웨어 로직으로도 구현될 수 있다. 또한, 코어스-파인 검증 제어 모듈(132)은 메모리 컨트롤러(미도시)에 포함되도록 구현될 수도 있다.
메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 스트링들(또는, 셀 스트링들)을 포함할 수 있다. 스트링들 각각은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함할 수 있다. 즉, 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 메모리 셀들 각각은 싱글(single) 레벨 셀 또는 멀티(multi) 레벨 셀 또는 트리플(triple) 레벨 셀 또는 쿼드러플(quadruple) 레벨 셀 등과 같은 셀 타입으로 이용될 수 있다. 본 개시의 기술적 사상은 메모리 셀의 다양한 셀 타입에 따라 유연하게 적용될 수 있다.
본 개시의 기술적 사상에 의한 예시적 실시예에서, 메모리 셀 어레이(110)에는 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호에 개시된 3D 메모리 셀 어레이가 복수 레벨로 구성되고 워드 라인들(WL) 및/또는 비트 라인들(BL)이 레벨들 간에 공유되어 있는 3D 메모리 셀 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 또한, 미국 특허출원공개공보 제2012-0051138호 및 동 제2011-0204420호는 본 명세서에 인용 형식으로 결합된다.
메모리 셀 어레이(110)의 메모리 셀들은 워드 라인들(WL), 스트링 선택 라인들, 접지 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(110)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 어드레스 디코더(150)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼 회로(120)에 연결될 수 있다.
페이지 버퍼 회로(120)는 메모리 셀 어레이(110)로 프로그램될 데이터들 및 메모리 셀 어레이(110)로부터 리드된 데이터들을 임시적으로 저장할 수 있다. 페이지 버퍼 회로(120)는 복수의 페이지 버퍼들(또는, 복수의 래치부들)을 포함할 수 있다. 일 예로서, 페이지 버퍼들 각각은 복수의 비트 라인들(BL)에 대응하는 복수의 래치들을 포함할 수 있으며, 페이지 단위로 데이터를 저장할 수 있다. 일부 실시예에 있어서, 페이지 버퍼 회로(120)는 센싱 래치부를 포함할 수 있으며, 센싱 래치부는 복수의 비트 라인들(BL)에 대응하는 복수의 센싱 래치들을 포함할 수 있다. 또한, 센싱 래치들 각각은 대응하는 비트 라인을 통해 데이터가 감지되는 센싱 노드에 연결될 수 있다.
제어 로직(130)은 메모리 장치(100)의 전반적인 동작을 제어하며, 예컨대, 메모리 컨트롤러(미도시)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기반으로, 메모리 셀 어레이(110)에 데이터를 프로그램하거나, 메모리 셀 어레이(110)로부터 데이터를 리드하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 각종 내부 제어 신호를 출력할 수 있다.
제어 로직(130)에서 출력된 각종 내부 제어 신호는 페이지 버퍼 회로(120), 전압 생성기(140) 및 어드레스 디코더(150)에 제공될 수 있다. 구체적으로, 제어 로직(130)은 전압 생성기(140)에 전압 제어신호(CS_vol)를 제공할 수 있다. 전압 생성기(140)는 하나 이상의 펌프(미도시)를 포함할 수 있으며, 전압 제어 신호(CS_vol)에 기반한 펌핑 동작에 따라 전압 생성기(140)는 다양한 레벨을 갖는 전압들(VWL)을 생성할 수 있다. 한편, 제어 로직(130)은 어드레스 디코더(150)에 로우 어드레스(X_ADD)를 제공할 수 있으며, 페이지 버퍼 회로(120)를 제어하기 위한 컬럼 어드레스(Y_ADD) 및 페이지 버퍼 제어 신호(PB_CS)를 페이지 버퍼 회로(120)에 제공할 수 있다. 이하에서, 코어스-파인 검증 제어 모듈(132)의 동작을 서술하며, 제어 로직(130)은 코어스-파인 검증 제어 모듈(132)의 동작에 부합하는 내부 제어 신호들을 생성하여 메모리 장치(100)의 각 기능 블록들로 출력할 수 있다.
제어 로직(130)은 프로그램 커맨드(CMD)에 응답하여 메모리 장치(100)의 제1 및 제2 스텝 프로그램 동작들을 제어할 수 있다. 제1 스텝 프로그램 동작은 메모리 셀 어레이(110)의 복수의 메모리 셀들이 복수의 제1 문턱전압 산포들을 형성할 수 있도록 하기 위한 동작을 의미할 수 있다. 제1 문턱전압 산포는 제2 스텝 프로그램 동작이 수행되기 전에 대략적으로 형성된 것으로 대략적인 문턱전압 산포로 지칭될 수 있다. 제2 스텝 프로그램 동작은 제1 스텝 프로그램 동작에 후속하여 복수의 메모리 셀들이 복수의 프로그램 상태들에 대응하는 복수의 제2 문턱전압 산포들을 형성할 수 있도록 하기 위한 동작을 의미할 수 있다. 제2 문턱전압 산포는 프로그램 상태를 구분할 수 있도록 정확하게 형성된 것으로 목표 문턱전압 산포로 지칭될 수 있다. 일 예로, 복수의 대략적인 문턱전압 산포들의 개수는 복수의 목표 문턱전압 산포들의 개수와 상이하거나, 동일할 수 있다. 예를 들어, 대략적인 문턱전압 산포들의 개수가 8개이고, 목표 문턱전압 산포들의 개수가 16개인 때에는, 제1 및 제2 스텝 프로그램 동작은 '8-16' 스텝 프로그램 동작으로 정의될 수 있다. 다른 예로, 대략적인 문턱전압 산포들의 개수가 16개이고, 목표 문턱전압 산포들의 개수가 16개인 때에는, 제1 및 제2 스텝 프로그램 동작은 '16-16' 스텝 프로그램 동작으로 정의될 수 있다.
예시적 실시예로, 제2 스텝 프로그램 동작은 프로그램 루프, 코어스(coarse) 검증 동작 및 파인(fine) 검증 동작을 포함할 수 있다. 메모리 장치(100)는 제2 스텝 프로그램 동작에서 코어스 검증 동작 및 파인 검증 동작을 통해 복수의 메모리 셀들이 복수의 목표 문턱전압 산포들을 형성할 때까지 프로그램 루프를 반복할 수 있다. 구체적으로, 제2 스텝 프로그램 동작에서 소정의 문턱전압 산포에 포함된 메모리 셀들 중 코어스 검증 전압 이상의 문턱전압을 갖는 메모리 셀들은 코어스 검증 동작이 패스되고, 코어스 검증 전압 미만의 문턱전압을 갖는 메모리 셀들에 대하여 프로그램 루프를 반복할 수 있다. 소정의 문턱전압 산포에 포함된 메모리 셀들이 모두 코어스 검증 동작을 패스한 때에, 파인 검증 동작을 수행하여 소정의 문턱전압 산포에 포함된 메모리 셀들 중 파인 검증 전압 이상의 문턱전압을 갖는 메모리 셀들은 파인 검증 동작이 패스되고, 파인 검증 전압 미만의 문턱전압을 갖는 메모리 셀들에 대하여 프로그램 루프를 반복할 수 있다. 이를 통해 제2 스텝 프로그램 동작에서 소정의 문턱전압 산포는 목표 문턱전압 산포로 이동될 수 있다. 일 예로, 코어스 검증 동작에 이용되는 코어스 검증 전압의 레벨 및 파인 검증 동작에 이용되는 파인 검증 전압의 레벨은 검증 대상이 되는 프로그램 상태에 따라 상이할 수 있다.
예시적 실시예로, 코어스-파인 검증 제어 모듈(132)은 제2 스텝 프로그램 동작에 포함되는 코어스 검증 동작 및 파인 검증 동작을 제어할 수 있다. 이하에서 서술되는 코어스-파인 검증 제어 모듈(132)의 동작은 제어 로직(130)의 동작으로 정의될 수 있다. 코어스-파인 검증 제어 모듈(132)은 목표 문턱전압 산포 별 특성에 따른 복수의 오프셋들을 포함하는 오프셋 정보에 기반된 코어스 검증 전압 및 파인 검증 전압을 이용하여 코어스 검증 동작 및 파인 검증 동작을 제어할 수 있다.
오프셋은 코어스 검증 전압과 파인 검증 전압 간에 차이를 의미하는 것으로 코어스 검증 전압과 파인 검증 전압 간의 레벨 차이 또는 코어스 검증 전압을 이용한 제1 디벨롭 구간(develop interval)과 파인 검증 전압을 이용한 제2 디벨롭 구간 간의 길이 차이를 지칭할 수 있다. 디벨롭 구간은 메모리 셀의 프로그램 상태를 검증하기 위하여 페이지 버퍼 회로(120) 내의 해당 메모리 셀에 연결된 비트라인에 대응하는 센싱 노드의 전압을 소정의 프리차지 전압으로부터 디벨롭시키는 구간을 의미할 수 있다.
목표 문턱전압 산포 별 특성은 제1 스텝 프로그램 동작을 통해 형성된 복수의 대략적인 문턱전압 산포들로부터 문턱전압이 높아지는 방향을 기준으로 제2 스텝 프로그램 동작을 통한 예상 이동 거리들에 관한 것으로 정의될 수 있다. 예를 들어, 목표 문턱전압 산포들은 제1 및 제2 목표 문턱전압 산포들을 포함할 수 있으며, 제2 목표 문턱전압 산포는 제1 목표 문턱전압 산포보다 제2 스텝 프로그램 동작을 통한 예상 이동 거리가 길 수 있다. 이 때, 제2 목표 문턱전압 산포를 형성하기 위한 코어스 검증 전압과 파인 검증 전압 간의 오프셋은 제1 목표 문턱전압 산포를 형성하기 위한 코어스 검증 전압과 파인 검증 전압 간의 오프셋보다 클 수 있다. 일부 실시예에서는, 목표 문턱전압 산포 별 특성은 제2 스텝 프로그램 동작에서의 복수의 목표 문턱전압 산포들의 산포 속도들에 관한 것으로 정의될 수 있다. 예를 들어, 제2 목표 문턱전압 산포는 제1 목표 문턱전압 산포보다 제2 스텝 프로그램 동작에서의 산포 속도가 더 빠를 수 있다. 이 때, 제2 목표 문턱전압 산포를 형성하기 위한 코어스 검증 전압과 파인 검증 전압 간의 오프셋은 제1 목표 문턱전압 산포를 형성하기 위한 코어스 검증 전압과 파인 검증 전압 간의 오프셋보다 클 수 있다.
예시적 실시예로, 코어스-파인 검증 제어 모듈(132)은 오프셋 정보를 참조하여 목표 문턱전압 산포 별로 미리 결정된 오프셋을 갖는 코어스 검증 전압 및 파인 검증 전압을 이용하여 코어스 검증 동작 및 파인 검증 동작을 제어할 수 있다. 예시적 실시예로, 오프셋 정보는 메모리 셀 어레이(110)의 소정의 영역에 저장되거나, 메모리 장치(100)에 포함된 전자 퓨즈 회로(미도시)에 저장될 수 있다. 오프셋 정보에 관한 구체적인 실시예들은 후술한다.
한편, 예시적 실시예로, 오프셋 정보는 복수의 프로그램 방식들 각각에 대응하는 오프셋들을 포함할 수 있다. 제어 로직(130)은 복수의 프로그램 방식들 중 선택된 프로그램 방식을 기반으로 제1 및 제2 스텝 프로그램 동작을 제어할 수 있다. 프로그램 방식은, 프로그램 데이터의 비트 수에 따른 메모리 셀의 셀 타입, 메모리 셀들에 대한 프로그램 시퀀스(sequence) 등에 따라 다양할 수 있다. 예시적 실시예로, 코어스-파인 검증 제어 모듈(132)은 현재의 제1 및 제2 스텝 프로그램 동작들에 적용된 프로그램 방식에 대응되는 오프셋들을 오프셋 정보로부터 획득하여 코어스 검증 동작 및 파인 검증 동작을 제어할 수 있다. 예시적 실시예로, 오프셋 정보는 메모리 장치(100)의 양산 단계 또는 테스트 단계에서 미리 생성될 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치(100)는 제2 스텝 프로그램 동작에서 목표 문턱전압 산포 별 특성을 고려하여 코어스 검증 동작 및 파인 검증 동작을 수행함으로써, 목표 문턱전압 산포들 간의 간격을 최대한 넓힐 수 있다. 그 결과, 메모리 장치(100)는 개선된 데이터 신뢰성을 보장할 수 있다.
도 2a는 도 1의 메모리 셀 어레이(110)를 나타내는 블록도이고, 도 2b는 도 1의 메모리 셀 어레이(110)의 사시단면도의 예를 나타내며, 도 2c는 도 2a의 제1 메모리 블록(BLK1)의 등가 회로를 나타내는 도면이다.
도 1 및 도 2a를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록(BLK1~BLKz)은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록(BLK1~BLKz)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK1~BLKz)은 제2 방향을 따라 신장된 복수의 셀 스트링들(미도시)을 포함할 수 있다. 복수의 셀 스트링들(미도시)은 제1 및 제3 방향들을 따라 서로 이격될 수 있다. 하나의 메모리 블록의 셀 스트링들(미도시)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(미도시)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)의 셀 스트링들(미도시)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블록들(BLK1~BLKz)에서 공유될 수 있다.
메모리 블록들(BLK1~BLKz)은 도 1에 도시된 어드레스 디코더(150)에 의해 선택될 수 있다. 예를 들면, 어드레스 디코더(150)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 메모리 블록을 선택하도록 구성될 수 있다. 프로그램, 리드, 소거는 선택된 메모리 블록에서 수행될 수 있다. 또한, 본 개시의 예시적 실시예들에 따른 제1 및 제2 스텝 프로그램 동작들은 선택된 메모리 블록에서 수행될 수 있다. 다만, 이는 예시적인 실시예로서, 이에 국한되지 않으며, 메모리 서브 블록 단위 또는 소정의 메모리 그룹 단위로 제1 및 제2 스텝 프로그램 동작을이 수행될 수 있다.
도 2b를 더 참조하면, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 기판(111) 상에, 제 1 방향을 따라 신장되고, 제 2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공될 수 있다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다. 복수의 공통 소스 영역들(CSR)은 기판(111)과 상이한 제 2 도전형(conductive type)을 갖는다.
복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(112, 112a)이 제3 방향(즉, 기판과 수직한 방향)을 따라 기판(111) 상에 순차적으로 제공될 수 있다. 복수의 절연 물질들(112, 112a)은 제3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(112, 112a)은 제1 방향을 따라 신장될 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 제1 방향을 따라 순차적으로 배치되며 제2 방향을 따라 복수의 절연 물질들(112, 112a)을 관통하는 복수의 필라들(PL)이 제공될 수 있다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(112, 112a)을 관통하여 기판(111)과 접촉할 수 있다. 예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들(PL)은 제1 방향을 따라 서로 이격될 수 있다. 필라들(PL)은 제1 방향을 따라 한 줄로 배치될 수 있다.
예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(114) 및 내부 물질들(115)을 포함할 수 있다. 채널막들(114)은 제1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 기판(111)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(114)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(115)은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(115)은 에어 갭(air gap)을 포함할 수 있다. 인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(112, 112a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(116)이 제공될 수 있다. 정보 저장막들(116)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(112, 112a) 사이에서, 정보 저장막들(116)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL_Cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL_Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL_Cut)은 제1 방향을 따라 신장될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함할 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(112, 112a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(116)은 제거될 수 있다. 예시적으로, 절연 물질들(112, 112a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(116)은 제거될 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(120)이 제공될 수 있다. 예시적으로, 드레인들(120)은 제2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(120)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다.
드레인들(120) 상에, 제2 방향으로 신장되고, 제1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 드레인들(120)과 연결된다. 예시적으로, 드레인들(120) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다. 도전 물질들(CM1~CM8)은 기판(111)으로부터의 순서에 따라 제 1 내지 제 8 높이를 가질 수 있다.
복수의 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 스트링들을 형성할 수 있다. 복수의 필라들(PL) 각각은 정보 저장막들(116), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 스트링을 구성한다. 기판(111) 상에서, 필라들(PL)은 행 방향 및 열 방향을 따라 제공될 수 있다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 동일한 제 8 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 스트링들을 구성한다. 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)(또는, 메모리 셀)을 포함할 수 있다.
도 2c를 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 위치할 수 있다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결될 수 있다. 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결될 수 있다. 공통 소스 영역들(CSR, 도 2b)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되며, 특정 높이의 워드 라인에 전압이 공급될 때, 모든 스트링들(CS11, CS12, CS21, CS22)에 전압이 공급될 수 있다. 상이한 행의 스트링들은 상이한 스트링 선택 라인들(SSL1, SSL2)에 각각 연결될 수 있다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다. 예를 들면, 비선택된 스트링 선택 라인(SSL1 또는 SSL2)에 연결된 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 수 있다. 선택된 스트링 선택 라인(SSL2 또는 SSL1)에 연결된 스트링들(CS21 및 CS22, 또는 CS11 및 CS12)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트 라인들(BL1, BL2)에 연결될 수 있다. 제1 비트 라인(BL1)에 스트링들(CS11, CS21)이 연결되고, 제2 비트 라인(BL2)에 스트링들(CS12, CS22)이 연결될 수 있다. 비트 라인들(BL1, BL2)을 선택 및 비선택함으로써, 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 3을 참조하면, 단계 S100에서 메모리 장치는 복수의 메모리 셀들에 대한 제1 스텝 프로그램 동작을 수행할 수 있다. 메모리 장치는 제1 스텝 프로그램 동작을 통해 복수의 대략적인 문턱전압 산포들을 형성할 수 있다. 단계 S120에서 메모리 장치는 목표 문턱전압 산포들 각각의 특성에 부합하는 코어스 검증 전압 및 파인 검증 전압을 이용하여 복수의 메모리 셀들에 대한 제2 스텝 프로그램 동작을 수행할 수 있다. 예를 들어, 목표 문턱전압 산포들은 제1 및 제2 목표 문턱전압 산포들을 포함하고, 제1 및 제2 목표 문턱전압 산포들의 특성들이 상이한 때에, 메모리 장치는 제1 목표 문턱전압 산포를 형성하기 위해 이용하는 코어스 검증 전압과 파인 검증 전압 간의 오프셋이 제2 목표 문턱전압 산포를 형성하기 위해 이용하는 코어스 검증 전압과 파인 검증 전압 간의 오프셋과 상이하도록 제어할 수 있다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 메모리 셀 타입을 중심으로 설명하기 위한 도면이다.
도 4a를 참조하면, 메모리 셀 타입이 멀티 레벨 셀(multi level cell)인 때에, 메모리 셀들은 본 개시의 예시적 실시예들에 따른 제1 및 제2 스텝 프로그램 동작들이 수행된 결과로 소거 상태에 대응하는 목표 문턱전압 산포(E), 제1 내지 제3 프로그램 상태들 각각에 대응하는 목표 문턱전압 산포들(P1~P3)을 형성할 수 있다.
도 4b를 참조하면, 메모리 셀 타입이 트리플 레벨 셀(triple level cell)인 때에, 메모리 셀들은 본 개시의 예시적 실시예들에 따른 제1 및 제2 스텝 프로그램 동작들이 수행된 결과로 소거 상태에 대응하는 목표 문턱전압 산포(E), 제1 내지 제7 프로그램 상태들 각각에 대응하는 목표 문턱전압 산포들(P1~P7)을 형성할 수 있다.
도 4c를 참조하면, 메모리 셀 타입이 쿼드러플 레벨 셀(quadruple level cell)인 때에, 메모리 셀들은 본 개시의 예시적 실시예들에 따른 제1 및 제2 스텝 프로그램 동작들이 수행된 결과로 소거 상태에 대응하는 목표 문턱전압 산포(E), 제1 내지 제15 프로그램 상태들 각각에 대응하는 목표 문턱전압 산포들(P1~P15)을 형성할 수 있다.
도 4a 내지 도 4c에 도시된 실시예는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 도 4a 내지 도 4c에 도시되지 않은 다양한 메모리 셀 타입에도 본 개시의 기술적 사상이 적용될 수 있음은 분명하다.
도 5a 및 도 5b는 본 개시의 예시적 실시예에 따른 메모리 장치의 제1 및 제2 스텝 프로그램 동작들의 프로그램 방식을 설명하기 위한 도면이다. 이하에서는, 서술의 편의상 소거 상태에 대응하는 문턱전압 산포를 생략하며, 메모리 셀 타입이 트리플 레벨 셀인 것을 전제한다. 다만, 이는 이해를 돕기 위한 것으로 본 개시의 예시적 실시예들은 이에 제한 해석되지 않음은 분명하다.
도 5a를 참조하면, 메모리 장치는 메모리 셀들에 대한 제1 스텝 프로그램 동작을 수행하여 제1 내지 제4 대략적인 문턱전압 산포들(P1_1~P4_1)을 형성할 수 있다. 메모리 장치는 제1 스텝 프로그램 동작에 후속하여 메모리 셀들에 대한 제2 스텝 프로그램 동작을 수행하여 제1 내지 제7 목표 문턱전압 산포들(P1~P7)을 형성할 수 있다. 일 예로, 제1 및 제2 목표 문턱전압 산포들(P1, P2)은 제1 대략적인 문턱전압 산포(P1_1)로부터 이동되어 형성될 수 있다. 제3 및 제4 목표 문턱전압 산포들(P3, P4)은 제2 대략적인 문턱전압 산포(P2_1)로부터 이동되어 형성될 수 있다. 제5 및 제6 목표 문턱전압 산포들(P5, P6)은 제3 대략적인 문턱전압 산포(P3_1)로부터 이동되어 형성될 수 있다. 제7 목표 문턱전압 산포(P7)는 제4 대략적인 문턱전압 산포(P4_1)로부터 이동되어 형성될 수 있다.
예시적 실시예로, 짝수차의 프로그램 상태들에 대응하는 제2, 제4 및 제6 목표 문턱전압 산포들(P2, P4, P6)의 특성은 홀수차의 프로그램 상태들에 대응하는 제1, 제3, 제5 및 제7 목표 문턱전압 산포들(P1, P3, P5, P7)의 특성과 상이할 수 있다. 예를 들어, 제2 목표 문턱전압 산포(P2)는 제1 목표 문턱전압 산포(P1)보다 제1 대략적인 문턱전압 산포(P1_1)로부터의 이동 거리가 길 수 있으며, 제2 목표 문턱전압 산포(P2)는 제1 목표 문턱전압 산포(P1)보다 산포 속도가 빠를 수 있다. 한편, 이동 거리는 대략적인 문턱전압 산포의 최소 문턱전압 또는 최대 문턱전압과 목표 문턱전압 산포의 최소 문턱전압 또는 최대 문턱전압 사이의 간격으로 정의될 수 있다.
예시적 실시예로, 메모리 장치는 제2, 제4 및 제6 목표 문턱전압 산포들(P2, P4, P6)의 형성을 위한 제1 오프셋이 제1, 제3, 제5 및 제7 목표 문턱전압 산포들(P1, P3, P5, P7)의 형성을 위한 제2 오프셋보다 크도록 코어스 검증 전압 및 파인 검증 전압을 제어할 수 있다. 즉, 메모리 장치는 제2, 제4 및 제6 목표 문턱전압 산포들(P2, P4, P6)의 빠른 산포 특성 또는 긴 예상 이동 거리가 고려된 제1 오프셋을 갖는 코어스 검증 전압 및 파인 검증 전압을 이용하여 제2, 제4 및 제6 목표 문턱전압 산포들(P2, P4, P6)을 형성하고, 제1, 제3, 제5 및 제7 목표 문턱전압 산포들(P1, P3, P5, P7)의 느린 산포 특성 또는 짧은 예상 이동 거리가 고려된 제2 오프셋을 갖는 코어스 검증 전압 및 파인 검증 전압을 이용하여 제1, 제3, 제5 및 제7 목표 문턱전압 산포들(P1, P3, P5, P7)을 형성할 수 있다.
도 5b를 참조하면, 메모리 장치는 메모리 셀들에 대한 제1 스텝 프로그램 동작을 수행하여 제1 내지 제7 대략적인 문턱전압 산포들(P1_1~P7_1)을 형성할 수 있다. 메모리 장치는 제1 스텝 프로그램 동작에 후속하여 메모리 셀들에 대한 제2 스텝 프로그램 동작을 수행하여 제1 내지 제7 목표 문턱전압 산포들(P1~P7)을 형성할 수 있다. 일 예로, 제1 내지 제7 목표 문턱전압 산포들(P1~P7)은 각각 대응되는 제1 내지 제7 대략적인 문턱전압 산포들(P1_1~P7_1)로부터 이동되어 형성될 수 있다.
예시적 실시예로, 제1 내지 제7 목표 문턱전압 산포들(P1~P7) 중 일부의 특성은 상호 동일하고, 일부의 특성은 상이할 수 있다. 메모리 장치는 상이하거나 동일한 제1 내지 제7 목표 문턱전압 산포들(P1~P7)의 특성을 고려하여 제2 스텝 프로그램 동작을 수행할 수 있다.
도 6a 및 도 6b는 본 개시의 예시적 실시예에 따른 메모리 장치의 제1 및 제2 스텝 프로그램 동작들을 설명하기 위한 도면이다. 이하에서는, 서술의 편의상 복수의 목표 문턱전압 산포들 중 일부만이 도시되어 설명된다. 또한, 이하에서 서술되는 내용은 본 개시의 기술적 사상을 설명하기 위한 일 예로서, 이에 본 개시가 제한 해석되지 않음은 분명하다. 도 6a는 도 5a에서 서술된 실시예에 대응하고, 도 6b는 도 5b에서 서술된 실시예에 대응하며, 이하에서는, 도 5a 및 도 5b와 중복되는 내용은 생략한다.
도 6a를 참조하면, 메모리 장치는 제1 레벨을 갖는 코어스 검증 전압(V_c11) 및 제2 레벨을 갖는 파인 검증 전압(V_f11)을 이용하여 제2 스텝 프로그램 동작을 수행함으로써 제1 대략적인 문턱전압 산포(P1_1)로부터 제1 목표 문턱전압 산포(P1)를 형성할 수 있다. 제1 목표 문턱전압 산포(P1)의 형성을 위해 이용되는 코어스 검증 전압(V_c11)과 파인 검증 전압(V_f11) 간의 오프셋(os11)은 제1 오프셋으로 지칭될 수 있다. 메모리 장치는 제3 레벨을 갖는 코어스 검증 전압(V_c12) 및 제4 레벨을 갖는 파인 검증 전압(V_f12)을 이용하여 제2 스텝 프로그램 동작을 수행함으로써 제1 대략적인 문턱 전압 산포(P1_1)로부터 제2 목표 문턱전압 산포(P2)를 형성할 수 있다. 제2 목표 문턱전압 산포(P2)의 형성을 위해 이용되는 코어스 검증 전압(V_c12)과 파인 검증 전압(V_f12) 간의 오프셋(os12)은 제2 오프셋으로 지칭될 수 있다. 예시적 실시예로, 제2 오프셋(os12)은 제1 오프셋(os11)보다 클 수 있다. 이는, 제2 스텝 프로그램 동작에서 제2 목표 문턱전압 산포(P2)가 제1 목표 문턱전압 산포(P1)보다 빠른 산포 또는 긴 예상 이동 거리를 갖는 특성이 고려된 결과일 수 있다. 다만, 이는 예시적인 실시예로, 이에 국한되지 않고, 목표 문턱전압 산표 별 특성에 따라 제1 오프셋(os11)은 제2 오프셋(os12)보다 클 수 있다.
메모리 장치는 제5 레벨을 갖는 코어스 검증 전압(V_c21) 및 제6 레벨을 갖는 파인 검증 전압(V_f21)을 이용하여 제2 스텝 프로그램 동작을 수행함으로써 제2 대략적인 문턱 전압 산포(P2_1)로부터 제3 목표 문턱전압 산포(P3)를 형성할 수 있다. 제3 목표 문턱전압 산포(P3)의 형성을 위해 이용되는 코어스 검증 전압(V_c21)과 파인 검증 전압(V_f21) 간의 오프셋(os21)은 제3 오프셋으로 지칭될 수 있다. 메모리 장치는 제7 레벨을 갖는 코어스 검증 전압(V_c22) 및 제8 레벨을 갖는 파인 검증 전압(V_f22)을 이용하여 제2 스텝 프로그램 동작을 수행함으로써 제2 대략적인 문턱 전압 산포(P2_1)로부터 제4 목표 문턱전압 산포(P4)를 형성할 수 있다. 제4 목표 문턱전압 산포(P4)의 형성을 위해 이용되는 코어스 검증 전압(V_c22)과 파인 검증 전압(V_f22) 간의 오프셋(os22)은 제4 오프셋으로 지칭될 수 있다. 예시적 실시예로, 제4 오프셋(os22)은 제3 오프셋(os21)보다 클 수 있다. 이는, 제2 스텝 프로그램 동작에서 제4 목표 문턱전압 산포(P4)가 제3 목표 문턱전압 산포(P3)보다 빠른 산포 또는 긴 예상 이동 거리를 갖는 특성이 고려된 결과일 수 있다. 다만, 이는 예시적인 실시예로, 이에 국한되지 않고, 목표 문턱전압 산표 별 특성에 따라 제3 오프셋(os21)은 제4 오프셋(os22)보다 클 수 있다.
예시적 실시예로, 제1 및 제3 오프셋들(os11, os21)은 상호 동일 또는 유사하고, 제2 및 제4 오프셋들(os12, os22)은 상호 동일 또는 유사할 수 있다. 또한, 도 6a에서의 제1 내지 제4 오프셋들(os11, os12, os21, os22)은 코어스 검증 전압과 파인 검증 전압 간의 레벨 차이에 대응하도록 도시되어 있으나, 이에 국한되지 않고, 코어스 검증 전압을 이용한 디벨롭 구간과 파인 검증 전압 간을 이용한 디벨롭 구간 간의 길이 차이에 대응하도록 구현될 수 있다.
도 6b를 참조하면, 메모리 장치는 제1 레벨을 갖는 코어스 검증 전압(V_c1) 및 제2 레벨을 갖는 파인 검증 전압(V_f1)을 이용하여 제2 스텝 프로그램 동작을 수행함으로써 제1 대략적인 문턱전압 산포(P1_1)로부터 제1 목표 문턱전압 산포(P1)를 형성할 수 있다. 제1 목표 문턱전압 산포(P1)의 형성을 위해 이용되는 코어스 검증 전압(V_c1)과 파인 검증 전압(V_f1) 간의 오프셋(os1)은 제1 오프셋으로 지칭될 수 있다. 메모리 장치는 제3 레벨을 갖는 코어스 검증 전압(V_c2) 및 제4 레벨을 갖는 파인 검증 전압(V_f2)을 이용하여 제2 스텝 프로그램 동작을 수행함으로써 제2 대략적인 문턱전압 산포(P2_1)로부터 제2 목표 문턱전압 산포(P2)를 형성할 수 있다. 제2 목표 문턱전압 산포(P2)의 형성을 위해 이용되는 코어스 검증 전압(V_c2)과 파인 검증 전압(V_f2) 간의 오프셋(os2)은 제2 오프셋으로 지칭될 수 있다. 예시적 실시예로, 제2 오프셋(os2)은 제1 오프셋(os1)보다 클 수 있다. 이는, 제2 스텝 프로그램 동작에서 제2 목표 문턱전압 산포(P2)가 제1 목표 문턱전압 산포(P1)보다 빠른 산포 또는 긴 예상 이동 거리를 갖는 특성이 고려된 결과일 수 있다. 다만, 이는 예시적인 실시예로, 이에 국한되지 않고, 목표 문턱전압 산표 별 특성에 따라 제1 오프셋(os1)은 제2 오프셋(os2)보다 클 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 프로그램 시퀀스에 따른 프로그램 방식을 중심으로 설명하기 위한 도면이고, 도 7c 및 도 7d는 본 개시의 예시적 실시예들이 적용되는 다양한 프로그램 방식들 중 HSP(High Speed Program) 방식을 중심으로 설명하기 위한 도면이다.
도 7a를 참조하면, 메모리 블록(BLK_1)은 제1 내지 제3 스트링 선택 라인(SSL1~SSL3) 및 제1 내지 제3 워드라인(WL1~WL3)에 연결된 복수의 메모리 셀(MC)들을 포함할 수 있다. 예시적 실시예로, 메모리 장치는 제1 내지 제3 워드라인들(WL1~WL3)에 연결된 메모리 셀들에 대한 제1 및 제2 스텝 프로그램 동작들을 수행할 때에, 어드레스 스크램블(1->2->3??->9)에 따라 프로그램 시퀀스를 수행할 수 있다. 메모리 장치는 동일한 워드라인에 연결된 메모리 셀들에 대해서는 소정의 순서를 기준으로 순차적인 프로그램 동작을 수행할 수 있다. 예시적 실시예로, 메모리 장치는 동일한 워드라인에 연결된 메모리 셀들에 대하여 제1 스트링 선택 라인(SSL1)에 연결된 메모리 셀, 제2 스트링 선택 라인(SSL2)에 연결된 메모리 셀 및 제3 스트링 선택 라인(SSL3)에 연결된 메모리 셀 순으로 프로그램 동작을 수행할 수 있다.
도 7b를 참조하면, 메모리 블록(BLK_1)은 제1 내지 제3 스트링 선택 라인(SSL1~SSL3) 및 제1 내지 제3 워드라인(WL1~WL3)에 연결된 복수의 메모리 셀(MC)들을 포함할 수 있다. 예시적 실시예로, 메모리 장치는 제1 내지 제3 워드라인(WL1~WL3)에 연결된 메모리 셀들에 대한 제1 및 제2 스텝 프로그램 동작들을 쉐도우(shadow) 프로그램 방식을 기반으로 어드레스 스크램블(1->2->3??->6)에 따라 프로그램 시퀀스를 수행할 수 있다.
이하, 도 7c 및 도 7d에서는 설명의 편의를 위하여, 현재 프로그램 동작에서, 선택 워드라인은 제1 워드라인이고, 비선택 워드라인은 제2 워드라인인 것으로 가정한다. 참조 번호는 각 워드라인을 구분하기 위해 사용되며, 워드라인의 물리적 위치를 의미하는 것은 아니다.
설명의 편의를 위하여, 제1 워드라인은 이전 페이지(PDp)를 저장한 상태인 것으로 가정한다. 예를 들어, 제1 워드라인에 대한 프로그램 동작 이전에, 제0 워드라인에 대한 프로그램 동작이 수행될 수 있다. 제0 워드라인에 대한 프로그램 동작에서, 제0 워드라인은 선택 워드라인이고, 제1 워드라인은 비선택 워드라인이며, 제0 워드라인에 대응하는 복수의 페이지 중 적어도 하나(예를 들어, PDp)가 제1 워드라인에 비선택 프로그램될 수 있다. 즉, 제1 워드라인에 대한 프로그램 동작이 개시되는 시점에서, 제1 워드라인은 이전의 비선택 프로그램 동작에서 프로그램된 이전 페이지(PDp)를 저장한 상태일 것이다.
도 7c 및 도 7d를 참조하면, 메모리 장치는 제1 워드라인에 대응하는 제1, 제2, 및 제3 페이지들(PD11, PD12, PD13)를 수신할 수 있다. 예시적인 실시예에서, 수신된 제1 내지 제3 페이지들(PD11, PD12, PD13)은 메모리 장치의 페이지 버퍼에 저장될 수 있다.
메모리 장치는 제1 워드라인에 대응하는 제1 내지 제3 페이지들(PD11, PD12, PD13) 중 하나의 페이지(예를 들어, PD13)를 비선택 워드라인인 제2 워드라인에 프로그램(즉, 비선택 프로그램 동작(PGM_unsel)을 수행)할 수 있다.
예를 들어, 도 7d에 도시된 바와 같이, 메모리 장치는 제2 워드라인과 연결된 메모리 셀들이 소거 상태(E) 및 비선택 프로그램 상태(P01) 중 어느 하나의 상태를 갖도록 제2 워드라인에 대한 비선택 프로그램 동작(PGM_unsel)을 수행할 수 있다. 예시적인 실시 예에서, 비선택 프로그램 동작(PGM_unsel)에서, 비선택 프로그램 상태(P01)를 검증하기 위하여, 비선택 검증 전압(VF01)이 사용될 수 있다. 제2 워드라인에 대한 비선택 프로그램 동작(PGM_unsel)이 완료된 경우, 제2 워드라인은 제1 워드라인에 대응하는 제3 페이지(D13)를 저장한 상태이고, 제1 워드라인은 이전 페이지(PDp)를 저장한 상태일 것이다.
예시적인 실시 예에서, 선택 워드라인과 대응되는 복수의 페이지들의 개수가 n개(단, n은 양의 정수)이고, 비선택 워드라인에 대한 비선택 프로그램 동작(PGM_unsel)이 완료된 경우, 비선택 워드라인과 연결된 메모리 셀들은 2n개보다 적은 개수의 문턱 전압 산포를 형성할 것이다.
이 후에, 메모리 장치는 제1 워드라인에 대한 이전 페이지 읽기 동작(RD_pre)을 수행하여, 이전 페이지(PDp)를 읽을 수 있다. 예를 들어, 도 7d에 도시된 바와 같이, 이전 페이지(PDp)가 저장된 제1 워드라인의 메모리 셀들 각각은 소거 상태(E) 및 비선택 프로그램 상태(P01) 중 어느 하나의 상태를 가질 것이다. 메모리 장치는 읽기 전압(VRD01)을 사용하여 이전 페이지 읽기 동작(RD_pre)을 수행함으로써, 이전 페이지(PDp)를 읽을 수 있다.
예시적인 실시 예에서, 이전 페이지 읽기 동작(RD_pre)에 의해 읽어진 이전 페이지(PDp)는 페이지 버퍼의 특정 래치에 저장될 수 있다. 특정 래치는 비선택 워드라인에 프로그램된 페이지(즉, PD13)가 저장된 데이터 래치를 가리킬 수 있다. 즉, 이전 페이지 읽기 동작(RD_pre)이 수행된 이후에, 메모리 장치의 페이지 버퍼는 제1 워드라인에 대응하는 제1 및 제2 페이지들(PD11, PD12) 및 다른 워드라인에 대응하는 이전 페이지(PDp)를 저장할 수 있다.
이 후에, 메모리 장치는 제1 및 제2 페이지들(PD11, PD12) 및 이전 페이지(PDp)를 기반으로 제1 워드라인에 대한 선택 프로그램 동작(PGM_sel)을 수행할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 이전 페이지 읽기 동작(RD_pre)이 완료된 이후에, 메모리 장치의 페이지 버퍼는 제1 및 제2 페이지들(PD1, PD2) 및 이전 페이지(PDp)를 저장할 수 있다. 메모리 장치는 페이지 버퍼에 저장된 제1 및 제2 페이지들(PD1, PD2) 및 이전 페이지(PDp)를 기반으로 제1 워드라인에 대한 선택 프로그램 동작(PGM_sel)을 수행할 수 있다.
선택 프로그램 동작(PGM_sel)이 수행됨으로써, 제1 워드라인의 메모리 셀들 중 소거 상태(E)를 갖는 메모리 셀들은 소거 상태(E) 및 제1 내지 제3 프로그램 상태들(P1~P3) 중 어느 하나의 상태를 가질 수 있고, 비선택 프로그램 상태(P01)를 갖는 메모리 셀들은 제4 내지 제7 프로그램 상태들(P4~P7) 중 어느 하나의 상태를 가질 수 있다. 선택 프로그램 동작(PMG_sel)에서, 제1 내지 제7 프로그램 상태들(P1~P7)을 검증하기 위하여, 제1 내지 제7 검증 전압들(VF1~VF7)이 사용될 수 있다. 이러한 프로그램 동작은 2-8 HSP 방식으로 지칭될 수 있으며, 위와 같은 프로그램 동작시에 본 개시의 기술적 사상이 적용될 수 있다. 다만, 이는 예시적인 실시예로, 이에 국한되지 않으며, 4-8 HSP 방식 등에도 적용될 수 있다.
제1 워드라인에 대한 선택 프로그램 동작(PGM_sel)이 완료된 경우, 제1 워드라인은 이전 페이지(PDp) 및 제1 워드라인에 대응하는 제1 및 제2 페이지들(PD11, PD12)을 저장할 수 있고, 제2 워드라인은 제1 워드라인에 대응하는 제3 페이지(PD13)를 저장할 수 있다.
한편, 도 7a 내지 도 7d에 개시된 것은 예시적 실시예에 불과한 바, 이에 국한되지 않고, 본 개시의 기술적 사상은 선후(sun-who) 프로그램 방식 등에도 적용될 수 있음은 분명하다.
도 8은 본 개시의 예시적 실시예에 따른 오프셋 정보를 생성 및 저장하는 방법을 설명하기 위한 순서도이다. 일 예로, 메모리 장치는 외부 테스트 장치와 연결되어 외부 테스트 장치의 제어하에 오프셋 정보를 생성할 수 있다. 다른 예로, 메모리 장치는 내부의 BIST(Built-In Self Test) 회로를 통해 오프셋 정보를 생성할 수도 있다. 이하에서는, 메모리 장치에서 생성되는 오프셋 정보의 실시예를 중심으로 서술하나, 이는 예시적 실시예에 불과하며, 이에 국한되지 않고, 본 개시의 기술적 사상에 따른 오프셋 정보는 메모리 장치의 메모리 셀들에 관한 문턱전압 산포 별 특성이 고려된 복수의 오프셋들을 포함하도록 다양한 방식들로 생성될 수 있다.
도 8을 참조하면, 단계 S210에서 메모리 장치는 k(단, k는 1 이상의 정수)번째 프로그램 방식으로 제1 및 제2 스텝 프로그램 동작들을 수행할 수 있다. 단계 S220에서 메모리 장치는 복수의 프로그램 상태들에 각각 대응하는 복수의 목표 문턱전압 산포들의 제2 스텝 프로그램 동작에 따른 각각의 이동 거리를 측정할 수 있다. 구체적으로, 메모리 장치는 제1 스텝 프로그램 동작에서 형성된 복수의 대략적인 문턱전압 산포들로부터 제2 스텝 프로그램 동작에서의 복수의 목표 문턱전압 산포들로의 이동 거리들을 측정함으로써 복수의 목표 문턱전압 산포들의 산포 속도들을 확인할 수 있다. 단계 S230에서 메모리 장치는 단계 S220의 측정 결과를 기반으로 목표 문턱전압 산포 별 코어스 검증 전압과 파인 검증 전압 간의 오프셋을 결정할 수 있다. 예를 들어, 메모리 장치는 제1 프로그램 상태에 대응하는 제1 목표 문턱전압 산포를 형성하기 위해 이용되는 코어스 검증 전압과 파인 검증 전압 간의 제1 오프셋을 결정하고, 제2 프로그램 상태에 대응하는 제2 목표 문턱전압 산포를 형성하기 위해 이용되는 코어스 검증 전압과 파인 검증 전압 간의 제2 오프셋을 결정할 수 있다. 제1 오프셋은 제2 오프셋과 상이할 수 있다. 단계 S240에서 메모리 장치는 지원 가능한 프로그램 방식의 개수가 n(단, n은 1 이상의 정수)개인 때에 'k'가 'n'과 동일한지 여부를 판별하여 메모리 장치가 지원 가능한 모든 프로그램 방식들에 대응하는 오프셋들을 생성하였는지 여부를 확인할 수 있다. 단계 S240이 'NO'인 때에, 단계 S250을 후속하여, 메모리 장치는 'k'를 카운트 업하고, 단계 S210을 후속할 수 있다. 단계 S240이 'YES'인 때에, 단계 S260을 후속하여, 메모리 장치는 복수의 프로그램 방식들 각각에 대응하는 오프셋들을 포함하는 오프셋 정보를 메모리 장치 내의 소정의 영역에 저장할 수 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시예에 따른 오프셋 정보를 나타내는 테이블도이다.
도 9a를 참조하면, 제1 테이블(Table_1)은 오프셋 정보의 일 구현예로서, 첫번째 내지 n번째 프로그램 방식들(M1~Mn) 각각에 대응하는 첫번째 내지 n번째 오프셋 데이터들(OS_DATA1~OS_DATAn)을 포함할 수 있다. 일부 실시예에서는 메모리 장치는 한정적인 개수의 프로그램 방식을 지원할 수 있으며, 이 때, 메모리 장치의 오프셋 정보는 지원 가능한 프로그램 방식에 대응하는 오프셋 데이터만을 포함할 수 있다. 예를 들어, 첫번째 프로그램 방식(M1)은 셀 타입은 쿼드러플 레벨 셀(QLC), '8-16' 쉐도우 프로그램 방식에 대응될 수 있다. 한편, 첫번째 내지 n번째 오프셋 데이터들(OS_DATA1~OS_DATAn)은 각각 복수의 문턱전압 산포 별로 적용되는 오프셋들을 포함할 수 있으며, 도 9b에서 구체적으로 후술한다.
도 9b를 더 참조하면, 제2 테이블(Table_2)은 도 9a의 제1 테이블(Table_1)의 첫번째 오프셋 데이터(OS_DATA1)의 일 구현예로서, 제2 테이블(Table_2)은 제1 내지 제15 프로그램 상태들에 각각 대응하는 제1 내지 제15 목표 문턱전압 산포들(P1~P15)의 형성을 위한 제1 내지 제15 오프셋들(OS1~OS15)을 포함할 수 있다. 예를 들어, 메모리 장치는 제1 목표 문턱전압 산포(P1)를 형성하기 위하여 상호 제1 오프셋(OS1)을 갖는 코어스 검증 전압 및 파인 검증 전압을 이용하여 제2 스텝 프로그램 동작을 수행할 수 있다. 또한, 메모리 장치는 제2 목표 문턱전압 산포(P2)를 형성하기 위하여 제2 오프셋(OS2)을 갖는 코어스 검증 전압 및 파인 검증 전압을 이용하여 제2 스텝 프로그램 동작을 수행할 수 있다.
도 10a 내지 도 10f는 본 개시의 예시적 실시예에 따른 오프셋을 이용한 제2 스텝 프로그램 동작을 설명하기 위한 도면이다. 도 10a 내지 도 10f에서는 오프셋이 코어스 검증 전압을 이용한 디벨롭 구간과 파인 검증 전압을 이용한 디벨롭 구간 간의 길이 차이로 구현된 실시예를 중심으로 서술한다. 이하에서는, 제1 및 제2 목표 문턱전압 산포들을 형성하기 위한 제2 스텝 프로그램 동작을 중심으로 서술하며, 제2 목표 문턱전압 산포는 제1 목표 문턱전압 산포보다 상위 프로그램 상태에 대응하고, 제2 목표 문턱전압 산포는 제1 목표 문턱전압 산포보다 산포 속도가 빠른 특성을 가지며, 이에 따라, 제2 목표 문턱전압 산포에 대응하는 제2 오프셋은 제1 목표 문턱전압 산포에 대응하는 제1 오프셋보다 큰 것을 전제한다.
도 10a를 참조하면, 제1 목표 문턱전압 산포를 형성하기 위한 코어스 검증 전압(V_c1) 및 파인 검증 전압(V_f1)의 레벨은 제1 레벨로 동일하거나 유사할 수 있다. 제2 목표 문턱전압 산포를 형성하기 위한 코어스 검증 전압(V_c2) 및 파인 검증 전압(V_f2)의 레벨은 제2 레벨로 동일하거나 유사할 수 있다. 제2 레벨은 제1 레벨보다 높을 수 있다. 다만, 도 10a는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 코어스 검증 전압(V_c1, V_c2), 파인 검증 전압(V_f1, V_f2)이 제2 스텝 프로그램 동작에 적합한 다양한 레벨을 갖도록 구현될 수 있다.
도 10b를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210) 및 페이지 버퍼 회로(220)를 포함할 수 있다. 도 2에 도시된 메모리 셀 어레이(210) 및 페이지 버퍼 회로(220)는 도 1에 도시된 메모리 셀 어레이(110) 및 페이지 버퍼 회로(120)의 예시적 실시예일 수 있다.
메모리 셀 어레이(210)는 복수의 스트링 선택 트랜지스터들(string selection transistor; SST1~SSTq), 복수의 메모리 셀들(MC1~MCpq) 및 복수의 접지 선택 트랜지스터들(ground selection transistor; GST1~GSTq)를 포함할 수 있다. 복수의 메모리 셀들(MC1~MCpq)은 스트링 선택 트랜지스터들(SST1~SSTq)과 접지 선택 트랜지스터들(GST1~GSTq) 사이에 연결될 수 있고, 복수의 메모리 셀들(MC1~MCpq) 각각의 컨트롤 게이트들은 대응되는 워드라인들(WL1~WLp)에 연결될 수 있다.
복수의 스트링 선택 트랜지스터들(SST1~SSTq)의 드레인들은 대응되는 비트라인들(BL1~BLq)과 연결될 수 있고, 스트링 선택 트랜지스터들(SST1~ SSTq)의 게이트들은 스트링 선택 라인(string selection line; SSL)에 연결될 수 있다. 또한, 접지 선택 트랜지스터들(GST1~GSTq)의 소스들은 공통 소스 라인(common source line; CSL)과 연결될 수 있고, 접지 선택 트랜지스터들(GST1~GSTq)의 게이트들은 접지 선택 라인(ground selection line; GSL)에 연결될 수 있다. 하나의 스트링 선택 트랜지스터(SST1)와 하나의 접지 선택 트랜지스터(GST1) 및 그 사이에 연결된 복수 개의 메모리 셀들(MC1 ~ MCp)을 하나의 스트링(string)으로 지칭할 수 있다.
페이지 버퍼 회로(220)는 복수의 비트라인들(BL1~BLq) 각각에 대응하는 복수의 페이지 버퍼들(221_1~221_q)을 포함할 수 있다. 페이지 버퍼(221_1~221_q)는 비트라인 연결부(223_1~223_q), 프라차지부(225_1~225_q) 및 데이터 래치부(227_1~227_q)를 포함할 수 있다. 프리차지부(225_1~225_q)는 센싱 노드(SN)에 연결되고, 프리차지 제어신호에 응답하여 프리차지 구간동안 센싱 노드(SN)를 소정의 전압으로 프리차지시킬 수 있다. 데이터 래치부(227_1~227_q)는 센싱 노드(SN)의 전압 레벨을 감지하여 선택된 메모리 셀의 데이터를 독출하거나, 외부로부터 입력받은 데이터를 센싱 노드(SN)를 통해 비트라인 연결부(223_1~223_q)로 출력할 수 있다.
도 10c를 더 참조하면, 메모리 장치(200)는 제1 목표 문턱전압 산포를 형성하기 위한 코어스 검증 동작을 수행할 때에, 제1 시간(t1a)과 제2 시간(t2a) 사이의 프리차지 구간(T1_1a) 동안 센싱 노드(SN)를 소정의 전압(VPRE)으로 프리차지시킬 수 있다. 이후, 제2 시간(t2a)과 제3 시간(t3a) 사이의 제1 디벨롭 구간(T1_2a) 동안 복수의 워드라인들(WL1~WLp)에 코어스 검증 전압(V_c1)이 인가되어, 선택된 메모리 셀의 문턱전압이 코어스 검증 전압(V_c1)보다 큰 때에는 센싱 노드(SN)의 전압이 유지되고, 선택된 메모리 셀의 문턱전압이 코어스 검증 전압(V_c1)보다 작은 때에는 센싱 노드(SN)의 전압이 강하될 수 있다. 제1 디벨롭 구간(T1_2a) 이후에 센싱 노드(SN)의 전압이 기준 전압(VREF) 이상인 때에는 선택된 메모리 셀은 코어스 검증 동작을 패스(pass)하고, 센싱 노드(SN)의 전압이 기준 전압(VREF) 미만인 때에는 선택된 메모리 셀은 코어스 검증 동작을 페일(fail)하여 선택된 메모리 셀에 대한 프로그램 루프가 반복될 수 있다. 예를 들어, 제1 케이스의 경우에는 선택된 메모리 셀은 코어스 검증 동작이 패스되고, 제2 케이스의 경우에는 선택된 메모리 셀은 코어스 검증 동작이 페일될 수 있다.
도 10d를 더 참조하면, 메모리 장치(200)는 제1 목표 문턱전압 산포를 형성하기 위한 파인 검증 동작을 수행할 때에, 제4 시간(t1b)과 제5 시간(t2b) 사이의 프리차지 구간(T1_1b) 동안 센싱 노드(SN)를 소정의 전압(VPRE)으로 프리차지시킬 수 있다. 이후, 제5 시간(t2b)과 제6 시간(t3b) 사이의 제2 디벨롭 구간(T1_2b) 동안 복수의 워드라인들(WL1~WLp)에 파인 검증 전압(V_f1)이 인가되어, 선택된 메모리 셀의 문턱전압이 파인 검증 전압(V_f1)보다 큰 때에는 센싱 노드(SN)의 전압이 유지되고, 선택된 메모리 셀의 문턱전압이 파인 검증 전압(V_f1)보다 작은 때에는 센싱 노드(SN)의 전압이 강하될 수 있다. 제2 디벨롭 구간(T1_2b) 이후에 센싱 노드(SN)의 전압이 기준 전압(VREF) 이상인 때에는 선택된 메모리 셀은 파인 검증 동작을 패스(pass)하고, 센싱 노드(SN)의 전압이 기준 전압(VREF) 미만인 때에는 선택된 메모리 셀은 파인 검증 동작을 페일(fail)하여 선택된 메모리 셀에 대한 프로그램 루프가 반복될 수 있다. 예를 들어, 제1 케이스의 경우에는 선택된 메모리 셀은 파인 검증 동작이 패스되고, 제2 케이스의 경우에도 선택된 메모리 셀은 파인 검증 동작이 패스될 수 있다. 예시적 실시예로, 제1 목표 문턱전압 산포를 형성하기 위한 제1 디벨롭 구간(T1_2a)과 제2 디벨롭 구간(T1_2b)은 상호 제1 길이 차이(tdiff1)를 가질 수 있다.
도 10e를 더 참조하면, 메모리 장치(200)는 제2 목표 문턱전압 산포를 형성하기 위한 코어스 검증 동작을 수행할 때에, 제7 시간(t1c)과 제8 시간(t2c) 사이의 프리차지 구간(T2_1a) 동안 센싱 노드(SN)를 소정의 전압(VPRE)으로 프리차지시킬 수 있다. 이후, 제8 시간(t2c)과 제9 시간(t3c) 사이의 제1 디벨롭 구간(T2_2a) 동안 복수의 워드라인들(WL1~WLp)에 코어스 검증 전압(V_c2)이 인가되어, 선택된 메모리 셀의 문턱전압이 코어스 검증 전압(V_c2)보다 큰 때에는 센싱 노드(SN)의 전압이 유지되고, 선택된 메모리 셀의 문턱전압이 코어스 검증 전압보다 작은 때에는 센싱 노드(SN)의 전압이 강하될 수 있다. 제1 디벨롭 구간(T1_2a) 이후에 센싱 노드(SN)의 전압이 기준 전압(VREF) 이상인 때에는 선택된 메모리 셀은 코어스 검증 동작을 패스(pass)하고, 센싱 노드(SN)의 전압이 기준 전압(VREF) 미만인 때에는 선택된 메모리 셀은 코어스 검증 동작을 페일(fail)하여 선택된 메모리 셀에 대한 프로그램 루프가 반복될 수 있다. 예를 들어, 제1 케이스의 경우에는 선택된 메모리 셀은 코어스 검증 동작이 패스되고, 제2 케이스의 경우에도 도 10c와 달리 선택된 메모리 셀은 코어스 검증 동작이 패스될 수 있다.
도 10f를 더 참조하면, 메모리 장치(200)는 제2 목표 문턱전압 산포를 형성하기 위한 파인 검증 동작을 수행할 때에, 제10 시간(t1d)과 제11 시간(t2d) 사이의 프리차지 구간(T2_1b) 동안 센싱 노드(SN)를 소정의 전압(VPRE)으로 프리차지시킬 수 있다. 이후, 제11 시간(t2d)과 제12 시간(t3b) 사이의 제2 디벨롭 구간(T2_2b) 동안 복수의 워드라인들(WL1~WLp)에 파인 검증 전압(V_f2)이 인가되어, 선택된 메모리 셀의 문턱전압이 파인 검증 전압(V_f2)보다 큰 때에는 센싱 노드(SN)의 전압이 유지되고, 선택된 메모리 셀의 문턱전압이 파인 검증 전압(V_f2)보다 작은 때에는 센싱 노드(SN)의 전압이 강하될 수 있다. 제2 디벨롭 구간(T2_2b) 이후에 센싱 노드(SN)의 전압이 기준 전압(VREF) 이상인 때에는 선택된 메모리 셀은 파인 검증 동작을 패스(pass)하고, 센싱 노드(SN)의 전압이 기준 전압(VREF) 미만인 때에는 선택된 메모리 셀은 파인 검증 동작을 페일(fail)하여 선택된 메모리 셀에 대한 프로그램 루프가 반복될 수 있다. 예를 들어, 제1 케이스의 경우에는 선택된 메모리 셀은 파인 검증 동작이 패스되고, 제2 케이스의 경우에도 선택된 메모리 셀은 파인 검증 동작이 패스될 수 있다. 예시적 실시예로, 제2 목표 문턱전압 산포를 형성하기 위한 제1 디벨롭 구간(T2_2a)과 제2 디벨롭 구간(T2_2b)은 상호 제2 길이 차이(tdiff2)를 가질 수 있다.
예시적 실시예로, 제2 길이 차이(tdiff2)는 제1 길이 차이(tdiff1)보다 클 수 있다. 즉, 메모리 장치는 제1 목표 문턱전압 산포보다 제2 목표 문턱전압 산포가 빠름을 고려하여 코어스 검증 전압(V_c2)을 이용한 제1 디벨롭 구간(T2_2a)을 코어스 검증 전압(V_c1)을 이용한 제1 디벨롭 구간(T1_2a)보다 짧게할 수 있다. 이를 통해, 메모리 장치는 제2 목표 문턱전압 산포의 특성을 고려하여 제2 목표 문턱전압 산포의 형성시에 코어스 검증 동작을 패스하는 메모리 셀들의 개수를 늘릴 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치는 목표 문턱전압 산포의 특성을 고려하여 코어스 검증 동작을 패스하는 메모리 셀들의 개수를 조정할 수 있으며, 결과적으로 최적의 형태의 목표 문턱전압 산포들을 형성함으로써 메모리 장치의 데이터 신뢰성 및 성능을 개선할 수 있다.
도 11a 내지 도 11c는 본 개시의 예시적 실시예에 따른 오프셋을 이용한 제2 스텝 프로그램 동작을 설명하기 위한 도면이다. 도 11a 내지 도 11c에서는 오프셋이 코어스 검증 전압과 파인 검증 전압 간의 레벨 차이로 구현된 실시예를 중심으로 서술한다. 이하에서는, 제1 및 제2 목표 문턱전압 산포들을 형성하기 위한 제2 스텝 프로그램 동작을 중심으로 서술하며, 제2 목표 문턱전압 산포는 제1 목표 문턱전압 산포보다 상위 프로그램 상태에 대응하고, 제2 목표 문턱전압 산포는 제1 목표 문턱전압 산포보다 산포 속도가 빠른 특성을 가지며, 이에 따라, 제2 목표 문턱전압 산포에 대응하는 제2 오프셋은 제1 목표 문턱전압 산포에 대응하는 제1 오프셋보다 큰 것을 전제한다.
도 11a를 참조하면, 제1 목표 문턱전압 산포를 형성하기 위한 코어스 검증 전압(V_c1)은 제1 레벨이고, 파인 검증 전압(V_f1)은 제2 레벨일 수 있다. 코어스 검증 전압(V_c1)과 파인 검증 전압(V_f1) 간의 레벨 차이는 제1 레벨 차이(Ldiff1)에 해당할 수 있다. 제2 목표 문턱전압 산포를 형성하기 위한 코어스 검증 전압(V_c2)은 제3 레벨이고, 파인 검증 전압(V_c2)은 제4 레벨일 수 있다. 코어스 검증 전압(V_c2)과 파인 검증 전압(V_f2) 간의 레벨 차이는 제2 레벨 차이(Ldiff2)에 해당할 수 있다. 제2 레벨 차이(Ldiff2)는 제1 레벨 차이(Ldiff1)보다 클 수 있다. 다만, 도 11a는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 코어스 검증 전압(V_c1, V_c2), 파인 검증 전압(V_f1, V_f2)이 제2 스텝 프로그램 동작에 적합한 다양한 레벨을 갖도록 구현될 수 있다.
도 10b 및 도 11b를 더 참조하면, 메모리 장치(200)는 제1 목표 문턱전압 산포를 형성하기 위한 코어스 검증 동작을 수행할 때에, 제1 시간(t1e)과 제2 시간(t2e) 사이의 프리차지 구간(T1a) 동안 센싱 노드(SN)를 소정의 전압(VPRE)으로 프리차지시킬 수 있다. 이후, 제2 시간(t2e)과 제3 시간(t4e) 사이의 제1 디벨롭 구간(T1a) 동안 복수의 워드라인들(WL1~WLp)에 코어스 검증 전압(V_c1)이 인가될 수 있다.
도 10b 및 도 11c를 더 참조하면, 메모리 장치(200)는 제1 목표 문턱전압 산포를 형성하기 위한 파인 검증 동작을 수행할 때에, 제4 시간(t1f)과 제5 시간(t2f) 사이의 프리차지 구간(T1b) 동안 센싱 노드(SN)를 소정의 전압(VPRE)으로 프리차지시킬 수 있다. 이후, 제5 시간(t2f)과 제6 시간(t3f) 사이의 제2 디벨롭 구간(T2b) 동안 복수의 워드라인들(WL1~WLp)에 파인 검증 전압(V_f1)이 인가될 수 있다. 예시적 실시예로, 제1 목표 문턱전압 산포를 형성하기 위한 제1 디벨롭 구간(T2a)과 제2 디벨롭 구간(T2b)은 상호 소정의 길이 차이(tdiff)를 가질 수 있으며, 제2 목표 문턱전압 산포를 형성하기 위한 제1 및 제2 디벨롭 구간들 간의 길이 차이도 소정의 길이 차이(tdiff)에 해당할 수 있다.
한편, 일부 실시예들에서 메모리 장치는 코어스 검증 전압과 파인 검증 전압 간의 전압 레벨 차이 및 코어스 검증 전압을 이용한 제1 디벨롭 구간과 파인 검증 전압을 이용한 제2 디벨롭 구간 간의 길이 차이를 목표 문턱전압 산포 별로 상이하게 제어할 수 있다. 즉, 도 10a 내지 도 10f에 서술된 실시예와 도 11a 내지 도 11c에 서술된 실시예가 상호 조합되어 메모리 장치에 구현될 수 있다.
도 12a는 본 개시의 예시적 실시예에 따른 제2 스텝 프로그램 동작을 수행하는 메모리 장치(200a)의 일 구현예를 나타내는 블록도이고, 도 12b는 도 12a의 전자 퓨즈 회로(260a)를 나타내는 블록도이다. 이하에서는, 서술의 편의를 위해 도 1과 중복되는 내용은 생략한다. 도 12a의 메모리 장치(200a)는 도 10a 내지 도 10f에서 서술된 동작을 수행할 수 있다.
도 12a를 참조하면, 메모리 장치(200a)는 도 1의 메모리 장치(100)와 비교하여 전자 퓨즈 회로(260a)를 더 포함할 수 있다. 전자 퓨즈 회로(260a)는 제1 내지 제n 퓨즈 셀 영역들(262a_1~262a_n)을 포함할 수 있다. 제1 내지 제n 퓨즈 셀 영역들(262a_1~262a_n)은 각각 해당 프로그램 방식에 부합하는 오프셋 정보가 저장될 수 있다. 예를 들어, 제1 퓨즈 셀 영역(262a_1)은 제1 프로그램 방식에 부합하는 오프셋 정보를 저장할 수 있다. 한편, 메모리 장치(200a)가 지원 가능한 프로그램 방식의 개수에 따라 전자 퓨즈 회로(260a)에 포함되는 퓨즈 셀 영역의 개수가 달라질 수 있다.
예시적 실시예로, 코어스-파인 검증 제어 모듈(232a)은 현재 제2 스텝 프로그램 동작에 적용된 프로그램 방식을 기반으로 퓨즈 어드레스(F_ADD)를 생성하여 전자 퓨즈 회로(260a)에 제공할 수 있다. 제1 내지 제n 퓨즈 셀 영역들(262a_1~262a_n) 중 어느 하나는 퓨즈 어드레스(F_ADD)에 응답하여 활성화되고, 제2 스텝 프로그램 동작의 디벨롭 구간을 제어하기 위한 디벨롭 제어신호(DT_CS)를 생성할 수 있다. 전자 퓨즈 회로(260a)는 페이지 버퍼 회로(220a)에 디벨롭 제어신호(DT_CS)를 제공하여 목표 문턱전압 산포 별 특성에 따른 코어스 검증 구간과 파인 검증 구간 간의 길이 차이가 나도록 센싱 노드의 연결을 제어할 수 있다. 한편, 제어 로직(230a)은 전자 퓨즈 회로(260a)를 이용한 코어스 검증 동작 및 파인 검증 동작에 부합하는 코어스 검증 전압(V_c) 및 파인 검증 전압(V_f)을 전압 생성기(240a)가 생성하도록 전압 제어신호(CS_vol_a)를 전압 생성기(240a)에 제공할 수 있다. 이하, 도 12b에서는 전자 퓨즈 회로(260a)에 포함된 제1 퓨즈 셀 영역(262a_1)의 구체적인 실시예를 서술하며, 제1 퓨즈 셀 영역(262a_1)에 대응하는 프로그램 방식은 쿼드러플 레벨 셀인 것을 가정한다.
도 12b를 참조하면, 전자 퓨즈 회로(260a)는 제어 회로(264a) 및 제1 퓨즈 셀 영역(262a_1)을 포함할 수 있다. 제1 퓨즈 셀 영역(262a_1)은 제1 내지 제15 퓨즈 셀들(262a_11~262a_115)을 포함할 수 있다. 제1 내지 제15 퓨즈 셀들(262a_11~262a_115)은 각각 제1 내지 제15 목표 문턱전압 산포들을 형성하기 위한 오프셋들을 저장할 수 있다. 예를 들어, 제1 퓨즈 셀들(262a_11)은 제1 목표 문턱전압 산포를 형성하기 위한 제1 오프셋을 저장하고, 제2 퓨즈 셀들(262a_12)은 제2 목표 문턱전압 산포를 형성하기 위한 제2 오프셋을 저장할 수 있다. 제어 회로(264a)는 퓨즈 어드레스(F_ADD)에 응답하여 제1 내지 제15 퓨즈 셀들(262a_11~262a_115) 중 어느 하나를 선택적으로 활성화시키기 위한 인에이블 신호(EN)를 생성할 수 있다. 제1 내지 제15 퓨즈 셀들(262a_11~262a_115)은 각각 활성화된 때에, 제1 내지 제15 디벨롭 제어신호(DT_CS1~DT_CS15)를 출력할 수 있다.
다만, 도 12a 및 도 12b에 도시된 전자 퓨즈 회로(260a)를 이용한 디벨롭 구간 제어는 예시적인 실시예에 불과한 바, 이에 국한되지 않고, 디벨롭 구간을 제어하기 위한 다양한 실시예들이 메모리 장치(200a)에 적용될 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 제2 스텝 프로그램 동작을 수행하는 메모리 장치(200b)의 다른 일 구현예를 나타내는 블록도이다. 이하에서는, 서술의 편의를 위해 도 1과 중복되는 내용은 생략한다. 도 13의 메모리 장치(200b)는 도 11a 내지 도 11c에서 서술된 동작을 수행할 수 있다.
도 13을 참조하면, 메모리 셀 어레이(210b)는 리던던트 셀 영역(212b)을 포함할 수 있다. 리던던트 셀 영역(212b)은 본 개시의 예시적 실시예들에 따른 오프셋 정보를 저장할 수 있다. 제어 로직(230b)은 페이지 버퍼 회로(220b)를 통해 리던던트 셀 영역(232b)으로부터 오프셋 정보(OS_I)를 수신할 수 있다. 제어 로직(230b)은 오프셋 정보(OS_I)를 기반으로 전압 제어신호(CS_vol_b)를 생성할 수 있다. 전압 생성기(240b)는 전압 제어신호(CS_vol_b)에 응답하여 목표 문턱전압 산포 별 특성에 따른 상호 레벨 차이가 나는 코어스 검증 전압(V_c) 및 파인 검증 전압(V_f)을 생성할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 14를 참조하면, 단계 S200에서 메모리 장치는 제1 스텝 프로그램 동작을 수행할 수 있다. 단계 S220에서 메모리 장치는 자신의 동작 조건을 고려하여 목표 문턱전압 산포 별 특성에 부합하는 코어스 검증 전압 및 파인 검증 전압을 이용하여 제2 스텝 프로그램 동작을 수행할 수 있다. 메모리 장치의 동작 조건은 메모리 장치가 현재 메모리 동작을 수행하는 때의 온도 조건, 간섭(interference) 조건, 노이즈 조건, P/E 사이클(Program/Erase cycle) 등을 포함할 수 있다. 메모리 장치의 동작 조건에 따라 메모리 셀 특성은 변경될 수 있으며, 이에 따라, 전술된 목표 문턱전압 산포들의 특성도 변경될 수 있다. 예시적 실시예로, 메모리 장치는 자신의 동작 조건에 기초하여 현재 목표 문턱전압 산포들의 특성 변경에 적응적으로 오프셋 정보를 갱신하고, 갱신된 오프셋 정보를 기반으로 제2 스텝 프로그램 동작을 수행할 수 있다.
도 15는 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 15를 참조하면, 메모리 시스템은 메모리 컨트롤러(310) 및 메모리 장치(320)을 포함할 수 있다. 메모리 컨트롤러(310)는 메모리 장치(320)의 동작 조건을 주기적 또는 비주기적으로 모니터링할 수 있으며, 모니터링 결과를 기반으로 동작 조건 정보를 생성하고, 이를 갱신할 수 있다. 단계 S300에서 메모리 컨트롤러(310)는 메모리 장치(320)에 동작 조건 정보를 전송할 수 잇다. 단계 S310에서 메모리 장치(320)는 동작 조건 정보를 기반으로 오프셋 정보를 갱신할 수 있다. 단계 S320에서 메모리 컨트롤러(310)는 메모리 장치(320)에 프로그램 커맨드를 전송할 수 있다. 단계 S330에서 메모리 장치(320)는 프로그램 커맨드에 응답하여 갱신된 오프셋 정보를 이용해 제1 및 제2 스텝 프로그램 동작들이 포함된 프로그램 동작을 수행할 수 있다.
도 16은 도 15의 단계 S310에서 P/E 사이클 정보를 기반으로 오프셋 정보를 갱신하는 메모리 장치의 동작을 설명하기 위한 순서도이고, 도 17a 및 도 17b는 메모리 장치의 P/E 사이클에 따른 오프셋 정보에 대한 갱신 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 단계 S311에서 메모리 장치는 메모리 컨트롤러로부터 자신의 P/E 사이클을 나타내는 P/E 사이클 정보를 수신할 수 있다. 일부 실시예에서, 메모리 장치는 P/E 사이클 정보를 직접 관리할 수 있으며, 이 때에는, 메모리 장치 내에 저장된 P/E 사이클 정보를 리드할 수 있다. 단계 S312에서 메모리 장치는 P/E 사이클이 임계값을 초과하는지 여부를 판별할 수 있다. 단계 S312가 'NO'인 때에, 단계 S311를 후속할 수 있다. 단계 S312가 'YES'인 때에, 단계 S313를 후속하여 메모리 장치는 오프셋 정보를 갱신할 수 있다.
도 17a를 더 참조하면, 메모리 장치가 제1 P/E 사이클(P/E Cycle1)에 도달한 때에, 메모리 장치의 메모리 셀들은 제1 문턱전압 산포(D1)를 가질 수 있고, 메모리 장치가 제2 P/E 사이클(P/E Cycle2)에 도달한 때에, 메모리 장치의 메모리 셀들은 제2 문턱전압 산포(D2)를 가질 수 있다. 도 17a에 도시된 바와 같이, P/E 사이클이 증가할수록 메모리 장치의 메모리 셀들의 셀 속도는 증가할 수 있다. 다만, 이는 예시적인 것으로, 일부 실시예에서는, P/E 사이클이 증가할수록 메모리 장치의 메모리 셀들의 셀 속도는 감소할 수도 있다.
도 17b를 더 참조하면, 도 6a에서의 제1 대략적인 문턱전압 산포(P1_1)로부터 제1 목표 문턱전압 산포(P1)를 형성하기 위한 코어스 검증 전압(V_c11)과 파인 검증 전압(V_f11) 간의 제1 오프셋(os11)과 제1 대략적인 문턱전압 산포(P1_1)로부터 제2 목표 문턱전압 산포(P2)를 형성하기 위한 코어스 검증 전압(V_c12)과 파인 검증 전압(V_f12) 간의 제2 오프셋(os12)은 제1 P/E 사이클(P/E Cycle1)의 조건에서 이용될 수 있음을 가정한다. 제2 P/E 사이클(P/E Cycle2)의 조건에서 메모리 장치는 제1 및 제2 오프셋(os11, os12)을 종전보다 크게 갱신하여 갱신된 제1 및 제2 오프셋(os11', os12')을 이용해 제1 및 제2 목표 문턱전압 산포들(P1, P2)을 형성할 수 있다. 다만, 도 17b는 예시적 실시예에 불과한 바, 이에 국한되지 않고, 다양한 방식으로 오프셋이 갱신될 수 있다. 이와 같이, 메모리 장치는 메모리 셀 특성 변경에 따라 오프셋 정보를 갱신함으로써 프로그램 동작시에 최적의 목표 문턱전압 산포들을 형성할 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 메모리 시스템(400)을 나타내는 블록도이다. 이하에서는, 도 1과 중복되는 내용은 생략한다.
도 18을 참조하면, 메모리 시스템(400)은 메모리 컨트롤러(410) 및 메모리 장치(420)를 포함할 수 있다. 메모리 컨트롤러(410)는 호스트로부터의 라이트/리드 요청에 응답하여 메모리 장치(420)에 저장된 데이터들을 리드하거나, 메모리 장치(420)에 데이터를 라이트하도록 메모리 장치(420)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(410)는 메모리 장치(420)에 커맨드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(420)에 대한 프로그램(또는, 라이트), 리드 및 소거 동작을 제어할 수 있다. 또한, 라이트될 데이터(DATA)와 리드된 데이터(DATA)가 메모리 컨트롤러(410)와 메모리 장치(420) 사이에서 송수신될 수 있다. 메모리 장치(420)는 메모리 셀 어레이(421) 및 제어 로직(423)을 포함할 수 있다.
예시적 실시예로, 메모리 컨트롤러(410)는 코어스-파인 검증 제어 모듈(412)을 포함하고, 코어스-파인 검증 제어 모듈(412)은 목표 문턱전압 산포 별 특성을 고려하여 메모리 장치(420)의 제2 스텝 프로그램 동작을 제어할 수 있다. 코어스-파인 검증 제어 모듈(412)은 도 1 내지 도 17b에서 서술된 본 개시의 예시적 실시예들이 적용될 수 있다.
도 19는 본 개시의 예시적 실시예에 따른 SSD(Solid State Drive) 시스템(430)을 나타내는 블록도이다.
도 19를 참조하면, SSD 시스템(430)은 호스트(431) 및 SSD(432)를 포함할 수 있다. SSD(432)는 신호 커넥터를 통해 호스트(431)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받을 수 있다. SSD(432)는 SSD 컨트롤러(433), 보조 전원 장치(434), 제1 내지 제s 메모리 장치들(435_1~435_s)을 포함할 수 있다. 이 때, 제1 내지 제s 메모리 장치들(435_1~435_s)은 도 1 내지 도 18에 상술된 실시예들이 적용될 수 있다. 예시적으로, 제1 내지 제s 메모리 장치들(435_1~435_s)은 각각 제1 내지 제s 오프셋 정보들(OS_Info.1~OS_Info.s)을 저장할 수 있다. 제1 내지 제s 메모리 장치들(435_1~435_s)은 각각 제1 내지 제s 오프셋 정보들(OS_Info.1~OS_Info.s)을 이용하여 제2 스텝 프로그램 동작을 수행할 수 있다.
도 20은 본 개시의 예시적 실시예에 따른 메모리 장치(1000)에 적용된 C2C(Chip to Chip) 구조를 설명하기 위한 도면이다. 메모리 장치(1000)는 도 1의 메모리 장치(100)의 일 구현예이다.
도 20을 참조하면, 메모리 장치(1000)는 C2C 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(1000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(510), 층간 절연층(515), 제1 기판(510)에 형성되는 복수의 회로 소자들(520a, 520b, 520c), 복수의 회로 소자들(520a, 520b, 520c) 각각과 연결되는 제1 메탈층(530a, 530b, 530c), 제1 메탈층(530a, 530b, 530c) 상에 형성되는 제2 메탈층(540a, 540b, 540c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(530a, 530b, 530c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(540a, 540b, 540c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(530a, 530b, 530c)과 제2 메탈층(540a, 540b, 540c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(540a, 540b, 540c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(540a, 540b, 540c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(540a, 540b, 540c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(515)은 복수의 회로 소자들(520a, 520b, 520c), 제1 메탈층(530a, 530b, 530c), 및 제2 메탈층(540a, 540b, 540c)을 커버하도록 제1 기판(510) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(540b) 상에 하부 본딩 메탈(571b, 572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)은 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(571b, 572b)과 상부 본딩 메탈(671b, 672b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(610)과 공통 소스 라인(620)을 포함할 수 있다. 제2 기판(610) 상에는, 제2 기판(610)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(631-638; 630)이 적층될 수 있다. 워드라인들(630)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(630)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(610)의 상면에 수직하는 방향으로 연장되어 워드라인들(630), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(650c) 및 제2 메탈층(660c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(650c)은 비트라인 컨택일 수 있고, 제2 메탈층(660c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(660c)은 제2 기판(610)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 20에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(660c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(660c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(693)를 제공하는 회로 소자들(520c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(660c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(671c, 672c)과 연결되며, 상부 본딩 메탈(671c, 672c)은 페이지 버퍼(693)의 회로 소자들(520c)에 연결되는 하부 본딩 메탈(571c, 572c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(630)은 제2 기판(610)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(641-647; 640)와 연결될 수 있다. 워드라인들(630)과 셀 컨택 플러그들(640)은, 제2 방향을 따라 워드라인들(630) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(630)에 연결되는 셀 컨택 플러그들(640)의 상부에는 제1 메탈층(650b)과 제2 메탈층(660b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(640)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(640)은 주변 회로 영역(PERI)에서 로우 디코더(694)를 제공하는 회로 소자들(520b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(694)를 제공하는 회로 소자들(520b)의 동작 전압은, 페이지 버퍼(693)를 제공하는 회로 소자들(520c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(693)를 제공하는 회로 소자들(520c)의 동작 전압이 로우 디코더(694)를 제공하는 회로 소자들(520b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(680)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(680)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(620)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(680) 상부에는 제1 메탈층(650a)과 제2 메탈층(660a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(680), 제1 메탈층(650a), 및 제2 메탈층(660a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(510)의 하부에는 제1 기판(510)의 하면을 덮는 하부 절연막(501) 이 형성될 수 있으며, 하부 절연막(501) 상에 제1 입출력 패드(505)가 형성될 수 있다. 제1 입출력 패드(505)는 제1 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(520a, 520b, 520c) 중 적어도 하나와 연결되며, 하부 절연막(501)에 의해 제1 기판(510)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(503)와 제1 기판(510) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(503)와 제1 기판(510)을 전기적으로 분리할 수 있다.
제2 기판(610)의 상부에는 제2 기판(610)의 상면을 덮는 상부 절연막(601)이 형성될 수 있으며, 상부 절연막(601) 상에 제2 입출력 패드(605)가 배치될 수 있다. 제2 입출력 패드(605)는 제2 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(520a, 520b, 520c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(603)가 배치되는 영역에는 제2 기판(610) 및 공통 소스 라인(620) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(605)는 제3 방향(Z축 방향)에서 워드라인들(630)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(603)는 제2 기판(610)의 상면에 평행한 방향에서 제2 기판(610)과 분리되며, 셀 영역(CELL)의 층간 절연층(615)을 관통하여 제2 입출력 패드(605)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(505)와 제2 입출력 패드(605)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(1000)는 제1 기판(501)의 상부에 배치되는 제1 입출력 패드(505)만을 포함하거나, 또는 제2 기판(601)의 상부에 배치되는 제2 입출력 패드(605)만을 포함할 수 있다. 또는, 메모리 장치(1000)가 제1 입출력 패드(505)와 제2 입출력 패드(605)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(1000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(672a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(672a)과 동일한 형태의 하부 메탈 패턴(573a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(573a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(540b) 상에는 하부 본딩 메탈(571b, 572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)은 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(552)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(552)과 동일한 형태의 상부 메탈 패턴(692)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(692) 상에는 콘택을 형성하지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (20)
- 복수의 제1 문턱전압 산포들을 형성하도록 제1 스텝 프로그램 동작을 수행하는 단계; 및
상기 복수의 제1 문턱전압 산포들로부터 복수의 프로그램 상태들에 대응하는 복수의 제2 문턱전압 산포들을 형성하도록 상기 제2 문턱전압 산포 별 특성에 따라 상이한 복수의 오프셋(offset)들을 포함하는 오프셋 정보에 기반된 코어스(coarse) 검증 전압 및 파인(fine) 검증 전압을 이용하여 제2 스텝 프로그램 동작을 수행하는 단계를 포함하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 제2 문턱전압 산포 별 특성은,
상기 복수의 제2 문턱전압 산포들이 각각 대응하는 상기 복수의 제1 문턱전압 산포들로부터 문턱전압이 높아지는 방향을 기준으로 상기 제2 스텝 프로그램 동작을 통한 예상 이동 거리들에 관한 것임을 특징으로 하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 복수의 오프셋들은,
상기 코어스 검증 전압과 상기 파인 검증 전압 간의 레벨 차이 및 상기 코어스 검증 전압을 이용한 제1 디벨롭 구간과 상기 파인 검증 전압을 이용한 제2 디벨롭 구간 간의 길이 차이 중 적어도 하나에 관한 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 복수의 프로그램 상태들은, 제1 프로그램 상태 및 제2 프로그램 상태를 포함하고,
상기 복수의 제2 문턱전압 산포들은, 상기 제1 프로그램 상태에 대응하는 제1 목표 문턱전압 산포 및 상기 제2 프로그램 상태에 대응하는 제2 목표 문턱전압 산포를 포함하고,
상기 복수의 오프셋들은, 제1 오프셋 및 제2 오프셋을 포함하며,
상기 제1 목표 문턱전압 산포를 형성하기 위해 이용되는 상기 코어스 검증 전압과 상기 파인 검증 전압 간의 상기 제1 오프셋은, 상기 제2 목표 문턱전압 산포를 형성하기 위해 이용되는 상기 코어스 검증 전압과 상기 파인 검증 전압 간의 상기 제2 오프셋과 상이한 것을 특징으로 하는 메모리 장치의 동작 방법. - 제4항에 있어서,
상기 제2 목표 문턱전압 산포는, 상기 제1 목표 문턱전압 산포보다 문턱전압이 높아지는 방향을 기준으로 상기 제2 스텝 프로그램 동작을 통한 예상 이동 거리가 더 긴 상기 특성을 가진 때에,
상기 제2 오프셋은, 상기 제1 오프셋보다 큰 것을 특징으로 하는 메모리 장치의 동작 방법. - 제5항에 있어서,
상기 제1 오프셋은, 상기 제1 목표 문턱전압 산포 형성에 이용되는 상기 코어스 검증 전압과 상기 파인 검증 전압 간의 제1 레벨 차이를 포함하고,
상기 제2 오프셋은, 상기 제2 목표 문턱전압 산포 형성에 이용되는 상기 코어스 검증 전압과 상기 파인 검증 전압 간의 제2 레벨 차이를 포함하며,
상기 제2 레벨 차이는, 상기 제1 레벨 차이보다 큰 것을 특징으로 하는 메모리 장치의 동작 방법. - 제5항에 있어서,
상기 제1 오프셋은, 상기 제1 목표 문턱전압 산포 형성에 이용되는 상기 코어스 검증 전압과 상기 파인 검증 전압의 디벨롭 구간들 간의 제1 길이 차이를 포함하고,
상기 제2 오프셋은, 상기 제2 목표 문턱전압 산포 형성에 이용되는 상기 코어스 검증 전압과 상기 파인 검증 전압의 디벨롭 구간들 간의 제2 길이 차이를 포함하며,
상기 제2 길이 차이는, 상기 제1 길이 차이보다 큰 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 복수의 제1 문턱전압 산포들의 개수는,
상기 복수의 제2 문턱전압 산포들의 개수보다 적은 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 메모리 장치는, 상기 제1 및 제2 스텝 프로그램 동작들의 대상이 되는 복수의 메모리 셀들을 포함하고,
상기 복수의 메모리 셀들은, 멀티 레벨 셀, 트리플 레벨 셀 및 쿼드러플 레벨 셀 중 적어도 어느 하나에 해당하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1항에 있어서,
상기 제1 및 제2 스텝 프로그램 동작들은, 쉐도우(shadow) 프로그램 방식, 선후(sunwho) 프로그램 방식 및 하이 스피드(high speed) 프로그램 방식 중 어느 하나에 기반된 것을 특징으로 하는 메모리 장치의 동작 방법. - 제1항에 있어서,
메모리 컨트롤러로부터 상기 메모리 장치의 동작 조건 정보를 수신하는 단계; 및
상기 메모리 장치의 동작 조건 정보를 기반으로 상기 오프셋 정보를 갱신하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 복수의 메모리 셀들을 구비하는 메모리 셀 어레이; 및
복수의 제1 문턱전압 산포들을 형성하도록 상기 복수의 메모리 셀들에 대해 제1 스텝 프로그램 동작을 제어하고, 복수의 프로그램 상태들에 대응하는 복수의 제2 문턱전압 산포들을 형성하도록 상기 복수의 메모리 셀들에 대한 제2 스텝 프로그램 동작을 제어하도록 구성된 제어 로직을 포함하고,
상기 제어 로직은, 상기 제2 문턱전압 산포 별 특성에 따라 상이한, 코어스 검증 전압과 파인 검증 전압 간의, 복수의 오프셋들을 이용하여 상기 제2 스텝 프로그램 동작을 제어하도록 구성된 것을 특징으로 하는 메모리 장치. - 제12항에 있어서,
상기 제2 문턱전압 산포 별 특성은,
상기 제2 스텝 프로그램 동작에서의 상기 복수의 제2 문턱전압 산포들의 예상되는 산포 속도들에 관한 것을 특징으로 하는 메모리 장치. - 제13항에 있어서,
상기 복수의 제2 문턱전압 산포들은, 제1 목표 문턱전압 산포 및 상기 제1 목표 문턱전압 산포보다 상기 산포 속도가 빠른 제2 목표 문턱전압 산포를 포함하고,
상기 복수의 오프셋들은, 상기 제1 목표 문턱전압 산포를 형성하기 위해 이용되는 제1 오프셋 및 상기 제2 목표 문턱전압 산포를 형성하기 위해 이용되는 제2 오프셋을 포함하며,
상기 제2 오프셋은, 상기 제1 오프셋보다 큰 것을 특징으로 하는 메모리 장치. - 제12항에 있어서,
상기 오프셋들은, 상기 코어스 검증 전압과 상기 파인 검증 전압 간의 레벨 차이에 관한 것이고,
상기 메모리 장치는, 상기 코어스 검증 전압과 상기 파인 검증 전압을 생성하도록 구성된 전압 생성기를 더 포함하며,
상기 제어 로직은, 상기 레벨 차이를 상기 제2 문턱전압 산포 별 특성에 따라 조정하기 위해 상기 전압 생성기를 제어하도록 구성된 것을 특징으로 하는 메모리 장치. - 제12항에 있어서,
상기 오프셋은, 상기 코어스 검증 전압을 이용한 제1 디벨롭 구간과 상기 파인 검증 전압을 이용한 제2 디벨롭 구간 간의 길이 차이에 관한 것이고,
상기 메모리 장치는,
상기 메모리 셀 어레이와 복수의 비트 라인들을 통해 연결되고, 상기 제1 및 제2 스텝 프로그램 동작의 패스 여부를 결정하기 위한 복수의 센싱 노드들이 포함된 페이지 버퍼 회로; 및
상기 복수의 센싱 노드들에 대한 상기 제1 및 제2 디벨롭 구간들을 제어하도록 구성된 전자 퓨즈(electronic fuse) 회로를 더 포함하고,
상기 제어 로직은, 상기 길이 차이를 상기 제2 문턱전압 산포 별 특성에 따라 조정하기 위해 상기 전자 퓨즈 회로를 제어하도록 구성된 것을 특징으로 하는 메모리 장치. - 제16항에 있어서,
상기 전자 퓨즈 회로는,
상기 복수의 제2 문턱전압 산포들 각각을 형성하기 위한 상기 길이 차이들에 관한 정보가 각각 저장되고, 상기 제2 스텝 프로그램 동작에서 선택적으로 활성화되도록 구성된 복수의 퓨즈 셀 영역들을 포함하는 것을 특징으로 하는 메모리 장치. - 제12항에 있어서,
상기 메모리 셀 어레이는,
상기 복수의 오프셋들이 저장되는 리던던트(redundant) 셀 영역을 더 포함하는 것을 특징으로 하는 메모리 장치. - 복수의 메모리 셀들을 각각 구비하는 복수의 메모리 장치들; 및
상기 복수의 메모리 장치들의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고,
상기 복수의 메모리 장치들 각각은,
상기 메모리 컨트롤러로부터의 프로그램 커맨드에 응답하여 제1 스텝 프로그램 동작을 수행하여 복수의 제1 문턱전압 산포들을 형성하고, 이에 후속하여 제2 문턱전압 산포 별 특성에 따라 상이한 오프셋을 갖는 코어스 검증 전압 및 파인 검증 전압을 이용하여 제2 스텝 프로그램 동작을 수행해 복수의 프로그램 상태들에 대응하는 복수의 제2 문턱전압 산포들을 형성하도록 구성된 것을 특징으로 하는 메모리 시스템. - 제19항에 있어서,
상기 복수의 메모리 장치들 각각은,
자신에게 포함된 복수의 메모리 셀들에 적합한 상기 오프셋에 관한 오프셋 정보를 저장하고, 상기 오프셋 정보를 기반으로 상기 제2 스텝 프로그램 동작을 수행하도록 구성된 것을 특징으로 하는 메모리 시스템.
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