KR101679099B1 - 전압 스위칭형 유전 물질을 갖는 소자 - Google Patents
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Abstract
스퓨리어스 전기적 이벤트(예컨대, 정전기 방전)로부터 보호하기 위한 구조 및 장치에 대해 다양한 양태가 제공된다. 일부 실시예는 두 전도성 패드들 간의 간격을 이어주는 VSDM을 포함한다. 일반적으로는 절연 상태에 있는 VSDM은 스퓨리어스 전기적 이벤트 발생 시 어느 한 패드에서 다른 패드로 전류를 전달할 수 있다(예컨대, 전류를 접지로 단락시킴). 일부 양태는 전기적 리드들(상기 전기적 리드는 패드에 연결됨) 간의 간격의 50%보다 큰 폭을 갖는 간격을 갖는다. 일부 장치는 단일 층의 VSDM을 포함한다. 일부 장치는 다층의 VSDM을 포함한다. 다양한 장치가 비활성 체적에 대한 (VSDM의) 활성 체적의 비율을 증가시키도록 설계될 수 있다.
Description
본원은 2009년 3월 26일에 출원된 미국 가출원번호 61/163,842, 발명의 명칭 "Discrete Component for Handling Transient Electrical Events Using Voltage Switchable Dielectric Matereial"을 기초로 우선권을 주장하며, 이 출원의 내용은 본 명세서에 참조로 도입된다.
본 발명은 전압 스위칭형 유전 물질을 포함하는 장치의 설계 및 제조에 관한 것이다.
인쇄 회로 기판, 인쇄 배선 기판, 집적 회로(IC) 패키지 또는 그와 유사한 기판(이하, PCB)은 전자 소자들을 조립하고 연결시키기 위해 사용될 수 있다. PCB는 일반적으로 유전 물질, 및 부착된 다양한 소자, 칩 등 간에 전기전도성을 제공하는 하나 또는 그 이상의 전도성 리드를 포함한다. 리드는 금속으로 만들어질 수 있으며, 주로 리소그래피 기술을 사용하여 형성된다(예컨대, Cu층이 도포된 후 식각되어 형성됨).
다양한 소자들이 PCB에 부착될 수 있다. 부착은 솔더링(예컨대, 리플로잉(reflowing)), 와이어 접합, 초음파 접합 등을 포함할 수 있다. PCB에 다수의 소자들이 부착되는 것을 요구하는 응용에서, PCB의 표면 상의 사용 가능한 "부착 영역(attachment area)"은 부착될 수 있는 소자의 사이즈 및/또는 개수를 제한할 수 있다. 부착되는 소자의 사이즈를 줄이는 것(그 결과 점유되는 면적을 줄이는 것)은 PCB 표면 상에 남은 영역을 증가시킬 수 있으며, 상기 남은 영역은 다른 소자 또는 보다 큰 소자를 부착하는데 사용될 수 있다.
다양한 전기전자 소자가 서지 보호, ESD(electrostatic discharge)에 대한 보호 및 다른 스퓨리어스(spurious) 전기적 이벤트에 대한 보호에 있어서 유용할 수 있다. ESD 보호는 VSDM(voltage switchable dielectric material)을 도입하는 것을 포함할 수 있다. VSDM은 저전압에서 절연체로 동작하고, 고전압에서는 전도체로 동작할 수 있다. VSDM은 저전도성 상태와 고전도성 상태 사이에서 소위 "스위칭되는 전압(switching voltage)"을 특징으로 가질 수 있다. VSDM은 스위칭 전압보다 큰 전압에서 전도성을 갖게 되고 이 전압에서의 전류가 피보호 장치를 통하지 않고 VSDM을 통해 접지로 흐르도록 함으로써, 소자를 파괴할 수 있는 전류를 (예컨대, 접지로) 단락시킬 수 있다.
일부 PCB 소자는 서지 보호 장치(예컨대, VSDM을 포함하는 장치)를 부착함으로써 전기적 서지로부터 보호될 수 있다. 이 경우, 부착된 서지 보호 장치는 어셈블리의 "부착 가능한(attachable)" 영역(예컨대, 표면 영역)을 차지할 수 있다. 이 경우, 장치의 해당 영역을 최소화하는 것은 다른 소자를 부착하기 위해 사용 가능한 영역을 증가시키거나 그리고/또는 PCB 어셈블리의 전체 사이즈를 최소화할 수 있다.
본 발명은 전압 스위칭형 유전 물질을 갖는 소자를 제공하는 것을 목적으로 한다.
VSDM을 포함하는 장치에 대한 다양한 양태가 제공된다. VSDM은 실질적인 부도체 상태(예컨대, 하나 또는 그 이상의 폴리머)와 실질적인 도체 상태를 포함할 수 있다. VSDM은 반도체 상태를 포함할 수 있다. 일부 실시예에서, 부도체 상태는 실질적으로 연속적(continuous)일 수 있으며, 도체 및/또는 반도체 상태는 이산적(discrete)일 수 있다(예컨대, 금속 및 반도체 입자는 상기 입자와 관련된 퍼콜레이션 임계치(percolation threshold)에 가까운 농도로 폴리머 매트릭스에 분산됨).
상기 장치는 제 1 및 제 2 전도성 리드를 포함할 수 있으며, 상기 제 1 및 제 2 전도성 리드는 "패키지 간격(package spacing)"이라고 불리는 거리만큼 분리될 수 있다. 제 1 리드는 제 1 전도성 패드에 연결되거나 전기적으로 통신할 수 있으며, 제 2 리드는 제 2 전도성 패드에 연결되거나 전기적으로 통신할 수 있다. 제 1 및 제 2 패드는 제 1 간격만큼 분리될 수 있다. 제 1 간격은 패키지 간격의 50%, 70%, 심지어 90%보다 더 큰 간격의 폭(gap width)을 가질 수 있다. 제 1 갭은 패키지 간격보다 더 클 수 있다(예컨대, 2 배, 3 배, 5 배, 10 배, 50 배, 심지어 100 배 더 클 수 있음). 제 1 및 제 2 패드는 VSDM에 부착될 수 있으며, 제 1 간격은 VSDM에 의해 이어질 수 있어, 스위칭 전압보다 높은 전압에서, 전류는 VSDM을 통해 실질적으로 제 1 간격을 "가로질러(across)" 어느 한 패드에서 다른 패드로 흐를 수 있다.
특정 실시예는 단일층의 장치로 구성된 다층형 스택(예컨대, 서로 다른 층에 있는 상보적인 패드 쌍)을 포함한다. 일부의 경우, 제 3 전도성 패드는 비아(via)를 사용하여(예컨대, 다층형 스택을 관통하여) 제 1 리드에 전기적으로 연결될 수 있으며, 제 4 전도성 패드는 비아를 사용하여 제 2 리드에 전기적으로 연결될 수 있다. 제 2 VSDM(제 1 VSDM과 상이하거나 동일할 수 있음)은 제 3 및 제 4 패드 둘 모두와 접촉할 수 있으며, 제 3 패드와 제 4 패드를 분리시키는 제 2 간격을 이어줄 수 있다. 제 1 간격과 제 2 간격은 서로 동일하거나 다를 수 있다. 일부 간격은 리소그래피 방법을 사용하여 구현될 수 있으며, 상기 리소그래피 방법은 다른 구현 방법에 비해, 치수에 대해 정확하게 제어된 치수 공차(dimensional tolerance)를 제공할 수 있다.
다양한 실시예가 표면 장착형 장치를 포함하며, 상기 표면 장착형 장치는 표준 SMT(surface mount technology) 스펙과 호환 가능할 수 있다. 일부의 경우, 패키지 간격은 장치가 부착될 수 있는 어셈블리에 대한 표준화된 스펙(예컨대, PCB 상의 본드 패드 공간)에 부합할 수 있다. 일반적인 패키지 간격은 수백 마이크론 내지 수십 밀리미터일 수 있다. 일부 장치는 유전체 기판(예컨대, PCB 기판)을 포함한다.
일부 실시예는 두 패드들 간에 복수의 간격을 제공한다. 일부 실시예는 둘보다 많은 패드들 간에 복수의 간격을 제공한다. VSDM에 의해 연결된 패드는 단일층에 배치될 수 있다. VSDM에 의해 연결된 패드는 다층형 스택의 서로 다른 층에 배치될 수 있다. 일부의 경우, 다수의 패드들은 하나의 리드(예컨대, 접지에 부착되도록 구성된 리드)에 전기적으로 연결된다. 일부의 경우, 장치는 다수의 서로 다른 소자들을 보호할 수 있으며, 각각의 소자는 패드와 전기적으로 통신하는 분리된 리드에 부착될 수 있다. 패드는 일 간격만큼 다른 패드(예컨대, 접지 패드)로부터 분리될 수 있으며, 상기 간격은 VSDM에 의해 이어져, ESD가 발생하는 경우, 전류가 VSDM을 통해 실질적으로 상기 간격을 가로질러 일 패드에서 다른 패드로 흐르도록 한다.
도 1a 및 도 1b는 VSDM을 포함하는 예시적인 장치를 도시한다.
도 2는 일부 실시예에 따른 활성 체적(active volume)의 개략도이다.
도 3은 일부 실시예에 따른 다층형 스택을 도시한다.
도 4는 일부 실시예에 따른 다층형 스택을 도시한다.
도 5는 일 예시적인 실시예를 도시한다.
도 6은 일 예시적인 실시예를 도시한다.
도 7은 일 예시적인 실시예를 도시한다.
도 8은 일 예시적인 실시예를 도시한다.
도 2는 일부 실시예에 따른 활성 체적(active volume)의 개략도이다.
도 3은 일부 실시예에 따른 다층형 스택을 도시한다.
도 4는 일부 실시예에 따른 다층형 스택을 도시한다.
도 5는 일 예시적인 실시예를 도시한다.
도 6은 일 예시적인 실시예를 도시한다.
도 7은 일 예시적인 실시예를 도시한다.
도 8은 일 예시적인 실시예를 도시한다.
본 발명의 방법 및 장치는 스퓨리어스 전기적 이벤트(예컨대, ESD)로부터의 보호에 관한 것이다. 일부 장치는 어셈블리(예컨대, PCB)에 부착되도록 설계되어, 상기 장치와 전기적으로 통신하는 어셈블리의 전자소자를 보호할 수 있다. 예를 들어, 소자는 ESD 보호 장치를 통해 접지에 연결될 수 있으며, 상기 ESD 보호 장치는 ESD 발생 시 전류를 접지로 단락시킬 수 있으나 ESD가 발생하지 않은 경우에는 접지로부터 소자를 절연시킬 수 있다. 장치는 하나 또는 그 이상의 스펙(예컨대, 전기적 리드들 간의 거리, 솔더링 지점들 간의 거리, 와이어 본딩 지점들 간의 거리 등)에 따라 설계될 수 있으며, 상기 스펙은 상기 장치가 부착될 수 있는 어셈블리에 의해 정의되거나 상기 어셈블리와 관련될 수 있다.
다양한 실시예가 광범위한 사이즈(예컨대, 0.5 mm2 미만부터 수 cm2까지)를 갖는 장치를 제공한다. 편의상, 특정한 특징(예컨대, 간격의 폭)의 사이즈는 장치의 대략적인 사이즈를 특징짓는 공간으로 기술될 수 있다. 본 명세서의 목적을 달성하기 위해, 패키지 간격은 이러한 장치의 사이즈를 기술할 수 있다. 패키지 간격은 전기적 리드들 간의 공간에 대한 포괄적인 표현일 수 있으며, 상기 공간은 다른 물건에 대한 대응하는 공간(예컨대, 상기 장치가 부착될 수 있는 패키지로서, PCB 상의 본드 패드들 간의 거리)에 매칭되도록 선택될 수 있다. 본 명세서는 패키지 간격을 패키징 그 자체로 제한하도록 의도되지는 않지만, 장치와 관련된 사이즈 스케일을 제공하도록 의도된다. 패키지 간격은 지정된 거리를 기술할 수 있다. 패키지 간격은 장치의 대략적인 사이즈를 정성적으로 기술할 수 있다. 일부 실시예는 소형 장치(예컨대, 1 mm 미만의 패키지 간격을 갖는 장치)에 관련될 수 있다. 일부 실시예는 대형 장치(예컨대, 1 cm, 심지어 10 cm보다 큰 패키지 간격을 갖는 장치)에 관련될 수 있다.
두 개의 전도성 패드는 일 간격만큼 분리되고, VSDM에 의해 연결될 수 있으며, 전기적 이벤트 발생 시 상기 VSDM을 통해 전류가 흐른다. 간격은 간격의 폭을 포함할 수 있으며, VSDM은 활성 체적을 포함할 수 있다. 다양한 실시예가 다양한 설계 스펙에 따라(예컨대, 장치가 부착될 수 있는 패키지에 따라) 간격의 폭 및/또는 활성 체적을 최적화하는 것을 제공한다. 예를 들어, 일 실시예는 누설 전류 제한, 최대 목표 클램프 전압 및 장치의 최대 부피에 종속되어 간격의 폭을 최대화할 수 있다. 특정 실시예는 VSDM의 비활성 체적(inactive volume)에 대한 활성 체적의 비율을 최대화시킴으로써, 클램프 전압 및 장치의 사이즈를 최소화한다.
도 1a 및 도 1b는 전압 스위칭형 유전 물질을 포함하는 일 예시적인 장치를 도시한다. 장치(100)는 VSDM(120)에 의해 연결된 적어도 두 개의 전도성 패드(또는 전극)(110 및 112)를 포함한다. 일반적으로, 어느 한 패드(예컨대, 패드(110))는 접지에 연결되도록 구성되고, 다른 패드(예컨대, 패드(112))는 피보호 소자(예컨대, 회로, 칩, 저항, 커패시터, 인덕터 다이오드 등)에 연결되도록 구성된다. 장치(100)는 패키지 간격(170)에 의해 특징이 결정될 수 있다.
일반적인 동작 조건 하에서, VSDM(120)은 절연체로 동작하여, 일반적인 전압에서 전류는 패드(112)로부터 패드(110)로 흐르지 않을 수 있다. 피보호 장치가 치명적인 전기적 이벤트(예컨대, 스위칭 전압보다 큰 전압)에 노출되는 경우, VSDM(120)은 전도성을 갖게 되고, 전류가 VSDM(120) 및 패드(110)를 통해 접지로 단락될 수 있다.
VSDM(120)의 전기적, 열적 및 물리적 특성은 VSDM(120)의 화학적 조성의 함수일 수 있다. 또한, 장치(100)의 응답은 특정한 기하학적 인자(간격(130), 간격의 높이(140) 및 간격의 폭(150)을 포함함)의 함수일 수 있다. 이러한 치수들은 일반적으로 전류가 패드들 사이에서 흐르게 하는 VSDM의 체적을 결정할 수 있다. 도 1a 및 도 1b에 도시된 예에서, 접촉 영역(160)은 VSDM(120)에 접촉하는 전도성 패드의 영역을 기술할 수 있으며, 단락 시 전류가 흐르는 영역을 기술할 수 있다. 반대쪽 패드(112)는 VSDM(120)에 대한 다른 접촉 영역을 포함할 수 있다. 전류는 VSDM(120)의 체적(본질적으로 도 1b에 도시된 간격(130), 높이(140) 및 간격의 폭(150)에 의해 정의됨)을 통해 실질적으로 균일하게 흐를 수 있다. 일부 실시예에서, 전류는 VSDM의 체적을 통해 불균일하게 흐를 수 있다.
도 2는 일부 실시예에 따른 활성 체적의 개략적인 도면이다. 장치(200)는 간격(230)만큼 분리된 패드(110 및 112)를 포함한다. 이 예에서, 패드(110 및 112)는 VSDM(120)에 배치되고 VSDM(120)에 의해 연결되며, VSDM(120)은 유전체 기판(202) 상에서 두께(240)를 갖는 층으로 배치된다. 장치(200)는 패키지 간격(272)에 의해 특징이 결정될 수 있으며, 도 2의 지면(page)에 수직한 갭의 폭을 포함한다. 일부 유전체 기판은 PCB 제조에 사용되는 바와 같이, 레진으로 예비-함침된(pre-impregnated) 섬유 강화층을 포함할 수 있다. 일부 VSDM은 기판 상에 증착될 수 있다(예컨대, 스핀 코팅, 닥터 블레이드, 분사 등으로 증착됨).
다양한 장치(예컨대, 장치(200))가 리소그래피를 사용하여 제조될 수 있다. 예를 들어, PCB 기판은 구리층 아래에 VSDM 층을 포함할 수 있으며, 전도성 패드는 리소그래피 기술을 사용하여 구리층에서 식각될 수 있다. 일부 실시예에서, 마스크가 VSDM 층에 적용될 수 있고, 패드가 마스크에 있는 홀을 통해 VSDM 층에 증착(예컨대, 스퍼터링)될 수 있다. 리소그래피 제조는 비-리소그래피 방법을 사용하여 제조된 장치에 비해, 개선된 공차를 갖는 치수(예컨대, 간격, 간격의 폭 등)를 제공할 수 있다. 일부 실시예에서, 전도성 패드, 라인, 비아 등은 PVD(physical vapor deposition), CVD(chemical vapor deposition), 전기화학적 증착(예컨대, 도금), 무전해 화학적 증착 등을 사용하여 제조될 수 있다.
일부 구성에서, 패드는 단락 시 VSDM의 서로 다른 부분에서 전류 밀도가 변화하는 방식으로 VSDM에 연결될 수 있다. 예를 들어, VSDM 내에 봉입된(encapsulated) 패드들이 작은 간격만큼 분리될 수 있다. 단락 시, 전류의 대부분은 직접 간격을 가로질러, 어느 한 패드에서 다른 패드로 가는 가장 짧은 경로를 따를 수 있다. 적은 양의 전류는 보다 긴 경로(예컨대, 보다 긴 거리만큼 분리된 패드 부분들 간의 경로)를 따를 수 있다.
장치(200)에서, 단락 발생 시 VSDM(120)을 통한 전류 밀도는 위치에 따라 균일하지 않을 수 있다. VSDM(120)의 특정 부분(예컨대, 패드들 "사이에서" 가장 가까이 위치한 부분 및/또는 패드(110 및 112)의 가장 가까운 "코너(corners)"에 인접한 부분)은, 패드들 간의 가장 직접적인 연결부로부터 멀리 떨어진 다른 부분보다 더 큰 전류가 흐를 수 있다.
VSDM(120) 내 위치의 함수에 따른 전류 밀도는, 장치의 다양한 파라미터(패드의 치수, VSDM의 체적 및 형상, 패드와 VSDM 간의 인터페이스 등) 및 주어진 ESD와 관련된 전압 및/또는 전압 프로파일에서의 물질의 성질(예컨대, 폴리머와 같은 VSDM의 조성물의 성질, 채워진 입자의 성질, 입자 로딩(loading), 및 상태의 열적, 전기적, 기계적 성질 등)에 따라 계산될 수 있다(예컨대, 유한 요소 모델링(finite element modeling, FEM) 방법을 사용하여 계산됨). 활성 체적은, 단락 발생 시 전류의 적어도 특정 부분을 흐르게 하는 VSDM의 체적으로 정의될 수 있다. 활성 체적은 임의로(arbitrarily) 선택될 수 있으며(예컨대, 응용에 따라 선택됨), 전류의 상당한 부분(예컨대, 30%, 50%, 70%, 90% 또는 그 이상)를 흐르게 하는 VSDM의 체적을 나타낼 수 있다. 활성 체적은 실험적으로 또는 정성적으로 설명될 수 있다. 도 2에서, 활성 체적(270)은 일반적으로 패드(110 및 112) 사이에서 상대적으로 많은 양의 전류를 전달하는 VSDM(120)의 영역과 관련될 수 있다. 비활성 체적(280)은 패드(110 및 112) 사이에서 상대적으로 적은 양의 전류를 전달하는(심지어 전류를 전달하지 않는) VSDM(120)의 영역을 나타낼 수 있다.
특정 실시예는 비활성 체적에 대한 활성 체적의 비율을 증가시키는 것을 제공한다. 일부 응용에서, 비활성 체적에 대한 활성 체적의 비율을 증가시키는 것은 단락 발생 시 전류를 실제적으로 단락시키는 VSDM의 부분을 증가시킬 수 있다. 비활성 체적에 대한 활성 체적의 비율을 증가시키는 것은 VSDM을 포함하는 장치의 전체 사이즈를 감소시키는 것을 제공할 수 있다.
얇은 층의 VSDM의 경우, 활성 체적은 두께(240)를 증가시킴으로써 증가될 수 있다. 비록 일부 응용은 간격(230)에 의해 실질적으로 정의될 수 있는 정확하게 제어되는 전기적 성질을 요구할지라도(즉, 간격(230)이 특정 응용에 따른 "고정된 파라미터"일 수 있음), 활성 체적은 간격(230)을 증가시킴으로써 증가될 수 있다. 특정 응용은 간격의 폭(즉, 도 2의 지면에 수직한 방향의 폭 또는 대안적으로 도 1에 도시된 간격의 폭(150))을 증가시킴으로써 활성 체적을 증가시킨다.
도 3은 일부 실시예에 따른 다층형 스택을 도시한다. 일부 실시예에서, 간격의 폭(지면(page)에 수직함)은 복수의 간격을 생성함으로써 증가될 수 있으며, 각각의 패드는 도시된 바와 같이 평행하게 연결된다. 일부 경우, 복수의 부재들은 장치의 서로 다른 층에 배치된다. 장치(300)는 VSDM 층(120, 122, 124 및 126)을 포함할 수 있다. 일부 실시예에서는, 동일한 VSDM이 각각의 층에 사용된다. 일부 실시예에서는, 상이한 VSDM이 상이한 층에 사용된다. VSDM 층은 유전체 기판 상에 배치될 수 있다. 도 3에 도시된 예에서, 장치(300)는 복수의 유전체 기판(202, 204, 206, 208)을 포함할 수 있으며, 상기 복수의 유전체 기판은 상이한 타입의 기판이거나 동일한 타입의 기판일 수 있다.
VSDM(120)은 간격(330)을 가로질러 패드들(310 및 312)을 연결시킬 수 있다. VSDM(122)은 간격(333)을 가로질러 패드들(320 및 322)을 연결시킬 수 있다. VSDM(124)은 간격(334)을 가로질러 패드들(330 및 332)을 연결시킬 수 있다. VSDM(126)은 간격(336)을 가로질러 패드들(340 및 342)을 연결시킬 수 있다. 장치의 간격(예컨대, 간격(330, 333, 334, 336))은 동일한 길이를 갖거나 서로 다른 길이를 가질 수 있다.
패드들 간의 간격은 1 내지 1000 마이크론일 수 있으며, 10 내지 200 마이크론일 수도 있다. 패드들 간의 특정한 간격은 20 내지 80 마이크론일 수 있으며, 45 내지 70 마이크론일 수도 있다. 간격은 리소그래피를 사용하여 구현(또는 패드들 간에 정의)될 수 있다. 일부 간격의 경우, 전도성 패드들 간의 거리에 대한 공차는 거리의 20% 이내일 수 있다. 일부 제조 방법(예컨대, 유리 마스크 리소그래피)은 10% 이내의 공차(예컨대, 50 μm 간격에서 ±5 μm)를 제공할 수 있다. 일부 방법은 5%, 1%, 심지어 0.1% 이내의 공차를 제공할 수 있다.
전도성 패드(310, 320, 330 및 340)는 전기적으로 연결될 수 있다. 이 예에서, 상기 패드들은 전도성 비아(350)에 의해 연결될 수 있다. 비아(350)는 전도성 리드(360)에 연결될 수 있다. 유사하게, 전도성 패드(312, 322, 332 및 342)는 비아(352)에 의해 전도성 리드(362)에 연결될 수 있다.
리드들(360 및 362) 간의 거리(예컨대, 중심에서 중심까지의 거리)는 패키지 간격으로 기술될 수 있으며, 장치(300)가 부착될 수 있는 매칭 간격에 의해 정의될 수 있다(또는 매칭 간격에 맞도록 설계될 수 있음). 장치(300)는 리드들(360 및 362) 간의 패키지 간격(370)에 의해 특징이 결정될 수 있다. 일부 실시예에서, 패키지 간격은 50 마이크론 내지 1 cm일 수 있으며, 250 마이크론 내지 5 mm일 수도 있다. 특정 패키지 간격은 500 마이크론 내지 10 cm이다. 패키지 간격은 표준 간격(예컨대, EIA(Electronic Industries Alliance) 481 표준 또는 IEC(International Electrotechnical Commission) 표준)과 관련될 수 있다. 예를 들어, EIA 표준의 SMD(surface mount device) 타입 0402(1005 메트릭) 장치는 대략 1 mm의 패키지 간격으로 기술될 수 있으며, 0603 장치는 대략 1.66 mm의 패키지 간격으로 기술될 수 있다. 패키지 간격은 표준화된 SMT(surface mount technology) 스펙과 관련될 수 있다. 패키지 간격은 임의의 타입의 장치와 관련된 치수를 결정할 수 있으며, 상기 치수는 이-단자(two-terminal) 패키지(예컨대, 101005 장치/400 마이크론; 0201 장치/600 마이크론; 0805 장치/2mm; 2010 장치/5mm; 2512 장치/6.35 mm) 등을 포함하지만 이에 제한되지는 않는다. 패키지 간격은 삼-단자 장치(예컨대, SOT-223, SOT-89, SOT-723, SOT-883 등)의 간격과 관련될 수 있다. 패키지 간격은 5, 6, 심지어 8 단자 장치(예컨대, SOT-23-5, SOT-23-6, SOT-23-8)와 관련될 수 있다. 패키지 간격은 보다 많은 핀 카운트(예컨대, SOIC, TSOP, SSOP, TSSOP, VSOP 등과 같은 듀얼인라인(dual in-line))를 갖는 장치와 관련될 수 있다. 패키지 간격은 쿼드인라인(quad in-line) 패키지(예컨대, PLCC, QFP, TQFP, LCC, MLP 등)와 관련될 수 있다. 패키지 간격은 그리드 어레이(예컨대, PGA, BGA, LGA, LFBGA, TFBGA, CGA, μBGA, LLP 등)과 관련될 수 있다. 패키지 간격은 SOC(system on chip), SIP(system in package), COB(chip on board), COF(chip on flex), COG(chip on glass) 등과 관련될 수 있다.
특정 응용은 장치의 높이를 실제적으로 제한하지 않을 수 있다. 특정 응용은 장치의 지정된 최대 높이(예컨대, 장치가 부착될 수 있는 표면에 수직한 방향의 높이)를 가질 수 있다. 장치(300)는 높이(380)를 포함할 수 있으며, 상기 높이는 지정된 최대 높이(최대 높이가 있는 경우임) 미만으로 선택될 수 있다. 일부 실시예에서, 2, 5, 10, 20, 50, 100, 심지어 1000 개의 층들이 다층형 스택을 형성하도록 사용될 수 있다. 간격(330, 332, 334 및 336)은 간격의 폭(도 3의 지면에 수직함)을 포함하고; 상기 간격의 폭은 동일한 길이를 갖거나 서로 다른 길이를 가질 수 있다. 통합된 간격의 폭(또는 개개의 간격의 폭의 합)은 패키지 간격의 50%보다 더 크다. 일부 경우에서, 간격의 폭(통합된 간격의 폭을 포함할 수 있음)은 패키지 간격보다 두 배, 다섯 배, 열 배, 심지어 오십 배 더 클 수 있다.
도 4는 일부 실시예에 따른 다층형 스택을 도시한다. 장치(400)는 VSDM(120 및 122)을 포함할 수 있다. VSDM(120 및 122)은 동일한 VSDM이거나 서로 다른 VSDM일 수 있다(예컨대, 서로 다른 조성물, 다양한 상태의 일부(fraction), 클램프, 트리거 및/또는 스위칭 전압 등을 가짐). VSDM 층은 유전체 기판 상에 배치될 수 있다. 도 4에 도시된 예에서, 장치(400)는 복수의 유전체 기판(202, 204 및 206)을 포함할 수 있으며, 상기 유전체 기판은 서로 다른 타입의 기판이거나 동일한 타입의 기판일 수 있다.
VSDM(120)은 간격(430)을 가로질러 패드(410 및 412)를 연결시킬 수 있다. VSDM(122)은 간격(432)을 가로질러 패드(420 및 422)를 연결시킬 수 있다. 다층형 스택에서 간격(예컨대, 간격(430 및 432))은 동일한 길이이거나 서로 다른 길이일 수 있다.
전도성 패드(410 및 420)는 전기적으로 연결될 수 있다. 이 예에서, 상기 패드들은 다층형 스택을 관통하는 비아(350)에 의해 연결된다. 비아(350)는 전도성 리드(360)에 연결될 수 있다. 유사하게, 전도성 패드(412 및 422)는 비아(352)에 의해 전도성 리드(362)에 연결될 수 있다. 리드(360 및 362)는 패키지 간격(470)에 의해 분리될 수 있으며, 장치(400)의 높이는 높이(480)로 기술될 수 있다.
장치(400)는 "수직으로"(예컨대, 비아(350 및 352)에 평행한 간격의 방향) 배향된 간격(430 및 432)을 포함한다. 일부 실시예에서, 수직 간격은 활성 체적을 증가시킬 수 있다. 간격의 폭(도 4의 지면에 수직함)은 다층형 스택에서 층의 개수(예컨대, 분리된 갭의 개수)를 증가시킴으로써 증가될 수 있다. 갭의 폭은 도 4의 평면에 수직한 방향으로 장치(400)의 사이즈를 증가시킴으로써(예컨대, 전도성 패드와 각각의 VSDM 간의 접촉 면적을 증가시킴으로써) 증가될 수 있다.
도 5는 일 예시적인 실시예를 도시한다. 장치(500)는 VSDM(120)을 포함한다. VSDM(120)은 선택적으로 기판 상에 배치될 수 있다(미도시). 전도성 리드(560 및 562)는 각각 전도성 패드(및/또는 복수의 전도성 패드들)와 전기적으로 통신하고, 패키지 간격(570)에 의해 분리된다. 리드(560)는 패드(510)와 통신하고, 리드(562)는 패드(512)와 통신할 수 있다. 패드(510 및 512)는 VSDM(120) 상에 배치되고, 간격(530)을 가로질러 VSDM(120)에 의해 연결될 수 있으며, 이러한 배치는 (각각의 패드의 "디지트(digits)"에 따라) 상호 맞물린 빗(interdigitated comb)으로 설명될 수 있다. 간격의 폭(550)(빗의 디지트에 걸친 "경로(pathway)" 또는 "길이"로 설명될 수 있음)은 패키지 간격(570)의 50%보다 더 클 수 있으며, 일부 실시예에서는 패키지 간격(570)보다 훨씬 더 클 수 있다(예컨대, 다섯 배, 열 배, 수백 배, 심지어 수천 배 더 클 수 있음).
다층형 스택은 장형의 간격의 폭을 갖는 개별적인 층을 가질 수 있다(예컨대, 복수의 적층된 장치(500)). 선택적인 비아(350 및 352)는 다층형 스택 내의 다양한 층에 있는 전도성 패드 및 리드를 연결시키도록 사용될 수 있다.
도 6은 일 예시적인 실시예를 도시한다. 장치(600)는 전자소자 상의 복수의 지점(예컨대, 다수의 본드 패드)을 보호할 수 있다(예컨대, ESD 손상 보호). 장치(600)는 복수의 소자(예컨대, 각각의 소자는 장치(600)의 전도성 리드에 연결됨)를 보호할 수 있다. 장치(600)는 VSDM(120)을 포함하며, 상기 VSDM(120)은 선택적으로 기판 상에 배치될 수 있다. 전도성 리드(660)(예컨대, 접지에 연결될 수 있는 리드)는 복수의 전도성 패드(610, 620, 630 및 640)(편의상 "접지 패드"로 기술함)와 전기적으로 통신할 수 있다. 복수의 장치 리드(662, 664, 666, 668) 각각은 각각의 전도성 패드(612, 622, 632, 642)(편의상 "장치 패드"로 기술함)와 전기적으로 통신할 수 있다.
접지 패드 및 장치 패드는 VSDM(120)으로 접촉될 수 있다(예컨대, VSDM 상에 배치될 수 있음). VSDM(120)은 하나 또는 그 이상의 간격을 가로질러 접지 패드를 장치 패드에 연결시킬 수 있다. 패드는 다수의 간격을 가로질러 (VSDM(120)을 통해) 연결될 수 있다. 장치 패드는 하나 또는 그 이상의 접지 패드에 (VSDM(120)을 통해) 연결될 수 있으며, 접지 패드는 하나 또는 그 이상의 장치 패드에 (VSDM(120)을 통해) 연결될 수 있다. 예를 들어, 전류는 VSDM을 통해 간격(680, 682, 684)(상기 간격들은 동일한 거리를 갖거나 서로 다른 거리를 가짐)를 가로질러 장치 패드(612)와 접지 패드(610) 사이를 흐를 수 있다. 장치 패드(622)는 간격(690)을 가로질러 접지 패드(620)에 연결될 수 있으며, 간격(692)을 가로질러 접지 패드(630)에 연결될 수 있다. 명확성을 위해, 오직 예시적이고 설명적인 간격만이 도 6에 도시되었다.
다양한 리드들은 하나 또는 그 이상의 패키지 간격을 따라 분리될 수 있다. 명확성을 위해, 오직 예시적인 패키지 간격(670)만이 설명되었으며, 상기 패키지 간격은 장치 리드들(644 및 666) 간의 거리를 기술한다. 다양한 실시예에서, 간격의 폭(및/또는 통합되거나 합산된 간격의 폭)은 하나 또는 그 이상의 패키지 간격의 50%보다 더 클 수 있다. 일부 실시예는 장치(600)의 하나 또는 그 이상의 층을 포함하는 다층형 스택을 포함한다. 다양한 간격의 폭(예컨대, 통합된 간격의 폭)은 적어도 하나의 패키지 간격의 50%보다 더 클 수 있다.
도 7은 일 예시적인 실시예를 도시한다. 장치(700)는 VSDM(120)을 포함한다. VSDM(120)은 선택적으로 기판 상에 배치될 수 있다(미도시). 전도성 리드(760 및 762)는 전도성 패드와 전기적으로 통신하고, 패키지 간격(770)에 의해 분리된다. 리드(760)는 패드(710)와 통신할 수 있고, 리드(762)는 패드(712)와 통신할 수 있다. 패드(710 및 712)는 VSDM(120) 상에 배치되고, 하나 또는 그 이상의 간격에 걸쳐 VSDM(120)에 의해 연결될 수 있다. 예시적인 간격(730 및 732)이 설명의 목적을 위해 도시된다. 일부 실시예는 도 7에 도시된 바와 같이 "만곡된(curved)" 간격을 포함한다. 일부 실시예는 장치(700)의 하나 또는 그 이상의 층을 포함하는 다층형 스택을 포함한다. 다양한 간격의 폭(예컨대, 통합된 간격의 폭)은 패키지 간격의 50%보다 더 클 수 있다. 간격은 리소그래피, 전자빔 식각, 선택적 증착(예컨대, 실란화된(silanated) 표면 상에 원자 크기의 층을 증착), CVD(선택적일 수 있음), PVD(예컨대, 마스크, 포토레지스트 등을 사용함)를 사용하여 구현될 수 있다.
도 8은 일 예시적인 실시예를 도시한다. 장치(800)는 VSDM(120)을 포함하고, 상기 VSDM은 기판 상에 배치될 수 있다. 장치(800)는 제 1 전도성 패드(810) 및 제 2 전도성 패드(812)를 포함하며, 상기 제 1 전도성 패드와 제 2 전도성 패드는 간격(830)만큼 분리된다. 장치(800)는 패키지 간격(870)에 의해 특징이 결정될 수 있으며, 상기 패키지 간격은 전도성 패드(810 및 812)의 부분들(예컨대, 상기 패드들과 관련된 결합 지점 또는 상기 패드들과 관련된 비아 설치 지점) 간의 거리를 나타낼 수 있다. 설명의 명확성을 위해, 선택적인 비아(350 및 352)가 패키지 간격(870)을 정의하기 위해 사용될 수 있다. ESD가 발생한 경우, 전류는 VSDM(120)을 통해 간격(830)을 거쳐 전도성 패드(810 및 812) 사이를 흐를 수 있다. 리드(미도시)는 전도성 패드에 연결되어, 패드를 접지, 소자 등에 연결시킬 수 있다.
장치(800)는 내측 패드(812)와 외측(동축임) 패드(810) 사이에 환형의 간격을 포함한다. 특정 실시예는 서로 다른 접촉 면적(VSDM에 대한 접촉 면적)을 갖는 패드들(상기 패드들은 VSDM에 의해 연결됨)를 포함한다. ESD가 발생한 경우, 전류는 서로 다른 접촉 면적을 갖는 두 개의 패드들 사이를 흐를 수 있으며, 상기 접촉 면적은 제 2 패드에 비해 제 1 패드에서 상이한 전류 밀도를 생성할 수 있다. 일부 실시예는 피보호 소자에 연결되고 높은 전류 밀도를 갖는 패드(예컨대, 더 작은 패드임)를 포함한다. 일부 실시예는 피보호 소자에 연결되고 낮은 전류 밀도를 갖는 패드(예컨대, 보다 큰 패드임)를 포함한다. 다층형 스택은 하나 또는 그 이상의 장치(800)를 포함할 수 있다. 일부 실시예에서, 간격의 폭은 간격(830)고 관련된 동심원에 의해 설명될 수 있다. 간격의 폭은 위치에 따라 변할 수 있다(예컨대, 장치(800)에서의 반경에 따라 변할 수 있음). 일부의 경우, 장치(800)의 간격의 폭의 적어도 일부는 패키지 간격(870)의 50%보다 더 클 수 있다.
용어 "리드", "패드", "비아" 등은 오직 설명의 명확성을 위해 사용되었다. 이러한 전기적으로 전도성을 갖는 피쳐들은 서로 다른 단계에서 제조될 수 있거나 제조되지 않을 수 있으며, 서로 다른 물질로 제조되거나 제조되지 않을 수 있다. 상기 피쳐들은 실질적으로 인접하거나 그리고/또는 상호 연결되어 있는 분리된 피쳐들이다.
일부 실시예는 다양한 파라미터(예컨대, 두께, 변형, 온도, 응력, 점성, 농도, 깊이, 길이, 폭, 두께, 층의 개수, 열팽창계수(coefficient of thermal expansion, CTE), (절연 상태와 도전 상태 간의) 스위칭 전압 및/또는 전압 밀도, 트리거 전압, 클램프 전압, 오프-상태의 전류 경로, 유전상수, 시간, 날짜 및 다른 특징)를 감지하는 센서를 포함한다. 다양한 장치가 다양한 센서를 모니터링할 수 있고, 시스템은 자동화된 제어(솔레노이드, 공압식, 압전식 등)에 의해 구동될 수 있다. 일부 실시예는 프로세서 및 메모리에 결합된, 컴퓨터로 읽을 수 있는 저장매체를 포함한다. 컴퓨터로 읽을 수 있는 저장 매체에 저장된 실행 가능한 명령이 프로세서에 의해 실행되어, 본 명세서에 기술된 다양한 방법을 수행할 수 있다. 센서 및 액추에이터는 프로세서에 결합되어, 입력을 제공하고 다양한 방법과 관련된 명령을 수신할 수 있다. 특정 명령은, 입력을 제공하는 결합된 센서 및 명령을 수신하는 결합된 액추에이터를 통해 다양한 파라미터를 폐루프 제어하여, 파라미터를 조절할 수 있다. 특정 실시예는 물질을 포함한다. 다양한 실시예가 전화기(예컨대, 휴대 전화), USB 장치(예컨대, USB 저장 장치), PDA(personal digital assistants), iPod, iPad, 랩탑 컴퓨터, 넷북 컴퓨터, 태블릿 PC 컴퓨터 등과 관련될 수 있다.
전술한 내용은 설명적일 뿐, 제한적으로 해석되지는 않는다. 본 발명의 많은 변화가 본 명세서의 검토 시 통상의 기술자에게 자명하게 도출될 것이다. 본 발명의 범위는 전술한 발명의 상세한 설명을 참조로 결정되는 것이 아니라, 첨부된 청구항을 참조로 하여 완전한 범위의 균등물과 함께 결정되어야 한다.
Claims (21)
- VSDM(voltage switchable dielectric material)을 포함하는 장치에 있어서,
상기 장치는 패키지 간격만큼 분리된 제 1 및 제 2 전도성 리드를 포함하고,
상기 제 1 전도성 리드는 제 1 전도성 패드에 전기적으로 연결되고,
상기 제 2 전도성 리드는 제 2 전도성 패드에 전기적으로 연결되고,
상기 제 1 및 제 2 전도성 패드는 제 1 간격만큼 분리되고, 상기 제 1 간격은 상기 패키지 간격의 50%보다 더 큰 제 1 간격의 폭을 가지며,
상기 장치는,
상기 제 1 간격을 이어주고, 상기 제 1 및 제 2 전도성 패드를 연결시키는 제 1 VSDM;
상기 제 1 전도성 리드에 전기적으로 연결된 제 3 전도성 패드; 및
상기 제 2 전도성 리드에 전기적으로 연결된 제 4 전도성 패드를 더 포함하고,
상기 제 3 및 제 4 전도성 패드는 제 2 간격만큼 분리되고,
상기 장치는, 상기 제 2 간격에 걸쳐 상기 제 1 및 제 2 전도성 패드를 연결시키는 제 2 VSDM을 더 포함하는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항에 있어서,
상기 제 1 간격의 폭은 상기 패키지 간격보다 더 큰 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 2항에 있어서,
상기 제 1 간격의 폭은 상기 패키지 간격보다 열 배 더 큰 것을 특징으로 하는 VSDM을 포함하는 장치. - 삭제
- 제 1항에 있어서,
상기 제 1 및 제 2 간격은 서로 다른 간격의 폭을 갖는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항에 있어서,
상기 장치는 다층형 스택을 포함하고,
상기 제 1 및 제 2 VSDM은 상기 다층형 스택의 서로 다른 층에 배치되고,
상기 전도성 패드들은 상기 다층형 스택을 관통하는 전도성 비아에 의해 각각의 리드에 전기적으로 연결되는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항에 있어서,
상기 제 1 및 제 2 VSDM은 서로 다른 두께를 갖는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항에 있어서,
상기 제 1 및 제 2 VSDM은 서로 다른 전기적 성질을 갖는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항에 있어서,
상기 제 1 및 제 2 VSDM은 서로 다른 조성물을 갖는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항에 있어서,
상기 제 1 및 제 2 간격은 서로 다른 길이를 갖는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 패키지 간격은 200 내지 8,000 마이크론인 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 패키지 간격은, EIA 0201, 0402 및 0603 장치 중 어느 하나와 관련된 전기적 연결 지점들 간의 거리에 부합하는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 제 1 간격의 폭은 500 내지 5,000 마이크론인 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 패드, 리드 또는 간격은 리소그래피를 사용하여 구현되는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 간격은, 패드들 간의 거리에 대한 공차가 상기 거리의 값의 20% 이내인 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 장치는 유전체 기판을 더 포함하고,
상기 제 1 VSDM은 상기 유전체 기판 상에서 제 1 층으로 배치되는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 VSDM은 평면층으로 배치되고,
상기 평면층의 VSDM에 전기적으로 연결된 상기 전도성 패드들 중 하나 또는 그 이상은, 상기 평면층의 VSDM 상에 제 2 층으로 증착되는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 16항에 있어서,
상기 기판은 프리프레그(prepreg) 층을 포함하고,
상기 전도성 패드는 구리를 포함하는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 장치는, 제 3 전도성 패드에 전기적으로 연결된 제 3 전도성 리드를 더 포함하고,
상기 제 3 전도성 패드는 상기 제 1 VSDM에 부착되고, 제 3 간격만큼 상기 제 1 또는 제 2 전도성 패드로부터 분리되는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
상기 VSDM에 부착되고, 상기 제 1 또는 제 2 전도성 리드에 전기적으로 연결되는 제 5 전도성 패드를 더 포함하는 것을 특징으로 하는 VSDM을 포함하는 장치. - 제 1항 내지 제 3항 중 어느 한 항에 있어서,
VSDM에 의해 연결된 패드들 간의 간격은 길이가 10 내지 100 마이크론인 것을 특징으로 하는 VSDM을 포함하는 장치.
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