KR100698087B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판 상에 게이트 패턴을 형성하고, 포토 레지스트 패턴을 이용하여 상기 게이트 패턴의 양측에 그 게이트 패턴의 높이보다 낮은 사이드 월을 형성하고, 상기 사이드 월로부터 노출된 상기 게이트 패턴의 상면과 측면 및 상기 반도체 기판 상의 상기 사이드 월 양측에 실리사이드 층을 형성하여, 게이트 상에 형성되는 실리사이드를 기존보다 확장되도록 하여 게이트 저항을 낮추도록 한다.
반도체, 게이트, 사이드 월, 실리사이드, 게이트 저항
Description
도 1a 내지 도 1g는 종래의 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2i는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 공정 단면도이다.
* 도면의 주요부분에 대한 부호 설명
200: 반도체 기판 210: 게이트
220: 폴리 옥사이드 층 230: 캡 옥사이드 층
242,243: 사이드 월 250: 포토 레지스트 패턴
260: 실리사이드 층
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자의 게이트의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 동작속도를 결정하는 각종 요소 중 게이트 전극의 저항의 크기는 가장 중요한 요소로 인식되고 있다. 폴리 게이트 전극의 저항을 감소시키기 위한 방법의 하나로 폴리 게이트 전극상에 실리사이드 층을 형성하는데, 이에 대해 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(100) 상에 폴리실리콘과 같은 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질을 포토 레지스트(Photo-resist) 패턴을 마스크로 이용하여 식각한 후, 상기 포토 레지스트 패턴을 제거하고 세정 공정을 수행하여, 게이트 전극(110)을 형성한다.
도 1b에 도시된 바와 같이, 상기 게이트 전극(110)을 포함한 상기 기판(100)의 전면(全面) 상에 폴리 옥사이드 층(Poly Oxide Layer)(120)을 형성한다. 상기 폴리 옥사리드 층(120)은 상기 식각 공정 시 발생하는 플라즈마(Plasma)에 의한 손상을 복구하고 후속 임플란트(Implant) 공정 예컨대, N LDD 형성을 위한 이온 주입 공정에서의 손상을 방지하기 위한 것이다.
도 1c에 도시된 바와 같이, 상기 폴리 옥사이드 층(120) 위에 캡(Cap) 옥사이드 층(130)을 형성한다. 상기 캡 옥사이드 층(130)은 N LDD 이온 주입 공정의 수행 후 후속 임플란트 공정 예컨대, P LDD 형성을 위한 이온 주입 공정에 의한 손상 방지 및 사이드웰 나트라이드(Sidewall Nitride)의 식각 공정 시의 부수적 손상을 방지하기 위한 것으로서, 식각 정지 층(Etching Stop Layer)으로 사용된다. 상기 캡 옥사이드 층(130)은 TEOS(Tetra Ethyl Ortho Silicate) 방법으로 형성할 수 있다.
도 1d에 도시된 바와 같이, 상기 캡 옥사이드 층(130)의 전면 상에 나트라이드 층(140)을 형성한다. 상기 나트라이드 층(140)은 사이드웰을 형성하기 위한 것으로서, 증착 방법으로 형성할 수 있다.
도 1e에 도시된 바와 같이, 상기 나트라이드 층(140)을 식각하여 상기 게이트 전극(110)의 양측에 사이드 월(141,142)을 형성한다. 이어, 소오스/드레인 임플란트 공정을 수행한다.
도 1f에 도시된 바와 같이, 상기 기판(100)의 표면 및 상기 게이트 전극(110) 상에 노출된 옥사이드(120,130)를 건식 및 습식 식각 방식을 이용하여 제거한다. 이와 같은 공정은 폴리 게이트의 저항을 낮추기 위해 폴리 보다 비 저항이 낮은 실리사이드(Silicide) 층을 상기 기판(100)의 표면 및 상기 게이트 전극(110)의 표면 상에 형성하기 위한 사전 작업이다.
마지막으로, 도 1g에 도시된 바와 같이, 상기 기판(100)의 노출면 및 상기 게이트 전극(100)의 노출면 상에 실리사이드 층(150)을 형성한다. 상기 실리사이드 층(150)은 상기 도 1f의 구조 전면 상에 Co, Ti, 또는 Ni 등의 금속층을 스퍼터(Sputter) 방식으로 증착한 후, 패터닝, 스트리브, 및 열처리 공정 등을 수행하여 형성한다.
상술된 종래의 방법에 따르면, 폴리보다 상대적으로 비저항이 낮은 실리사이드 층을 기판과 게이트의 노출면 상에 형성함으로써, 폴리 게이트의 저항을 낮출 수 있으나, 실리사이드 층이 게이트의 일부 즉, 상부면에만 형성되기 때문에, 저항을 낮추는데 한계가 있는 단점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 그 목적은 게이트 상에 형성되는 실리사이드층을 기존보다 확장되도록 하여 게이트 저항을 더욱 낮추도록 하는, 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함하는 상기 반도체 기판 상에 절연층을 형성하는 단계; 상기 게이트와 대응되는 상기 절연층의 상부 양측 모서리 부분에 단차를 형성하는 단계; 상기 단차를 가진 상기 절연층을 식각하여 상기 게이트의 양측에 사이드 월을 형성하는 단계; 및 상기 게이트의 노출면 및 상기 사이드 월 양측의 상기 반도체 기판 상에 실리사이드 층을 형성하는 단계를 포함하여 구성된 것을 특징으로 한다.
상기 절연층에 단차를 형성하는 단계는, 상기 절연층 상에 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 절연층을 식각하는 단계; 및 상기 포토 레지스트 패턴을 제거하는 단계를 포함하여 구성된다.
상기 포토 레지스트 패턴은 상기 절연층에서 상기 사이드월이 형성될 부분만이 노출되도록 형성한다. 즉, 상기 포토레지스트 패턴은 상기 게이트의 상부에 그 게이트의 폭에 대응하는 폭으로 형성된 제 1 패턴 및 그 제 1 패턴의 양측으로부터 상기 사이드월의 폭만큼 이격되어 형성된 제 2 패턴을 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 반도체 소자의 제조 방법에 대하여 설명한다.
도 2a 내지 도 2i는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하는 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(200) 상에 폴리실리콘과 같은 게이트 전극 물질을 형성하고, 상기 게이트 전극 물질을 포토 레지스트(Photo-resist) 패턴을 마스크로 이용하여 식각한 후, 상기 포토 레지스트 패턴을 제거하고 세정 공정을 수행하여, 게이트 전극(210)을 형성한다.
도 2b에 도시된 바와 같이, 상기 게이트 전극(210)을 포함한 상기 기판(200)의 전면(全面) 상에 폴리 옥사이드 층(Poly Oxide Layer)(220)을 형성한다. 상기 폴리 옥사이드 층(220)은 상기 식각 공정 시 발생하는 플라즈마(Plasma)에 의한 손상을 복구하고 후속 임플란트(Implant) 공정 예컨대, N LDD 형성을 위한 이온 주입 공정에서의 손상을 방지하기 위한 것이다.
도 2c에 도시된 바와 같이, 상기 폴리 옥사이드 층(220) 위에 캡(Cap) 옥사이드 층(230)을 형성한다. 상기 캡 옥사이드 층(230)은 N LDD 이온 주입 공정의 수행 후 후속 임플란트 공정 예컨대, P LDD 형성을 위한 이온 주입 공정에 의한 손상 방지 및 사이드월 나트라이드(Sidewall Nitride)의 식각 공정 시의 부수적 손상을 방지하기 위한 것으로서, 식각 정지 층(Etching Stop Layer)으로 사용된다. 상기 캡 옥사이드 층(230)은 TEOS(Tetra Ethyl Ortho Silicate) 방법으로 형성할 수 있다.
도 2d에 도시된 바와 같이, 상기 캡 옥사이드 층(230)의 전면 상에 절연층으로서의 나트라이드 층(240)을 형성한다. 상기 나트라이드 층(240)은 사이드월을 형성하기 위한 것으로서, 증착 방법으로 형성할 수 있다.
도 2e에 도시된 바와 같이, 상기 나트라이드 층(240) 상에 포토 레지스트 패턴(250)을 형성한다. 상기 포토 레지스트 패턴(250)은 상기 나트라이드 층(240)에서 사이드월이 형성될 부분만이 노출되도록 형성한다. 즉, 상기 포토레지스트 패턴(250)은 상기 게이트 전극(210)의 상부에 그 게이트 전극(210)의 폭에 대응하는 폭으로 형성된 제 1 패턴(251) 및 그 제 1 패턴(251)의 양측으로부터 사이드월의 폭만큼 이격되어 형성된 제 2 패턴(252)으로 형성된다. 다음, 상기 포토레지스트 페턴(250)을 마스크로 하여 상기 나트라이드 층(240)의 상기 노출된 부분을 식각하므로써, 상기 나트라이드 층(240)의 모서리부분에 단차가 형성되도록 한다.
도 2f에 도시된 바와 같이, 상기 포토 레지스트 패턴(250)을 제거하여, 단차가 형성된 나트라이드 층(241)이 노출되도록 한다.
도 2g에 도시된 바와 같이, 상기 나트라이드 층(241)을 이방성 식각하여 상기 게이트 전극(210)의 양측에 사이드월(242,243)을 형성한다. 상기 나트라이드 층(241)을 이방성 식각하면, 그 나트라이드 층(241)의 상부 양측 모서리부분에 형성된 단차로 인해 기존의 사이드월과 비교하여 높이는 상기 단차 만큼 낮아지고 폭은 동일한 사이드월(242, 243)이 형성된다. 결국, 상기 사이드월(242,243)의 높이는 상기 게이트 전극(210)의 높이보다 낮게 형성된다.
도 2h에 도시된 바와 같이, 상기 사이드월(242,243)으로부터 노출된 상기 옥사이드 층(220,230) 즉, 상기 게이트 전극(210)의 상면과 측면 일부 및 상기 반도체 기판(200) 상에 있는 상기 옥사이드 층(220,230)을 식각하여 제거한 후 HF를 이용한 실리사이드 선세정(Pre Clean)을 실시한다.
도 2i에 도시된 바와 같이, 최종적으로, 상기 게이트 전극(210)의 노출된 부분 즉, 그 게이트 전극(210)의 상면과 측면 상부 및 상기 반도체 기판(200)의 노출된 상면 위에 실리사이드 층(260)을 형성한다.
이상 상세히 설명한 바와 같이 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 게이트 상에 형성되는 실리사이드층을 게이트의 상면으로부터 양측면으로 확장되도록 하여 게이트 저항을 기존보다 낮추기 때문에 반도체 소자의 동작 속도를 향상시키는 효과가 있다.
Claims (6)
- 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트를 포함하는 상기 반도체 기판 상에 절연층을 형성하는 단계;상기 게이트와 대응되는 상기 절연층의 상부 양측 모서리 부분에 단차를 형성하는 단계;상기 단차를 가진 상기 절연층을 식각하여 상기 게이트의 양측에 사이드 월을 형성하는 단계; 및상기 게이트의 노출면 및 상기 사이드 월 양측의 상기 반도체 기판 상에 실리사이드 층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연층에 단차를 형성하는 단계는,상기 절연층 상에 포토 레지스트 패턴을 형성하는 단계;상기 포토 레지스트 패턴을 마스크로 이용하여 상기 절연층을 식각하는 단계; 및상기 포토 레지스트 패턴을 제거하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 포토 레지스트 패턴은 상기 절연층에서 상기 사이드월이 형성될 부분만이 노출되도록 형성함을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서,상기 포토레지스트 패턴은 상기 게이트의 상부에 그 게이트의 폭에 대응하는 폭으로 형성된 제 1 패턴 및 그 제 1 패턴의 양측으로부터 상기 사이드월의 폭만큼 이격되어 형성된 제 2 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연층은 질화물로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트를 포함하는 상기 반도체 기판 상에 절연층을 형성하는 단계;상기 절연층 상에 사이드월의 형성부분만을 노출시키는 포토 레지스트 패턴을 형성하는 단계;상기 포토 레지스트 패턴을 마스크로 이용하여 상기 절연층을 식각하여 그 절연층의 상기 노출부분에 단차를 형성하는 단계;상기 포토 레지스트 패턴을 제거하는 단계;상기 단차를 가진 절연층을 식각하여 상기 게이트의 양측에 사이드 월을 형성하는 단계; 및상기 게이트의 노출면 및 상기 사이드 월 양측의 상기 반도체 기판 상에 실리사이드 층을 형성하는 단계를 포함하여 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
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