KR101179193B1 - 수직 채널 트랜지스터를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
수직 채널 트랜지스터를 갖는 반도체 소자의 제조방법을 제공한다. 먼저, 기판에 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 예비 활성필라를 형성한다. 상기 예비 활성필라를 축소하여 상기 하드마스크 패턴보다 좁은 폭을 갖는 활성필라를 형성한다. 상기 하드마스크 패턴을 이온주입 마스크로 사용하여 상기 활성필라에 인접한 상기 기판에 불순물이온들을 주입하여 하부 소스/드레인 영역을 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 수직 채널 트랜지스터를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체소자의 고집적화에 따라, 한정된 공간에 상대적으로 많은 수의 소자들을 집적하기 위한 연구가 진행되고 있다.
예를 들면, 종래의 평면형 트랜지스터(plannar transistor)는 반도체 기판 상에 배치된 게이트 전극, 상기 게이트 전극 양측에 인접한 상기 반도체 기판에 배치된 소스/드레인 영역들을 구비한다. 상기 게이트 전극의 축소는 상기 소스/드레인 영역들 사이의 간격 축소로 이어진다. 이 경우에, 유효채널길이(effective channel length)는 감소한다. 상기 유효채널길이의 감소는 단채널 효과(short channel effect)를 유발하여 소자의 능동 스위칭특성을 나쁘게 한다. 또한, 상기 게이트 전극 및 상기 소스/드레인 영역들의 축소는 소자의 전류 구동능력을 떨어뜨 린다. 즉, 상기 평면형 트랜지스터의 고집적화 연구는 한계에 다다르고 있다.
이와 같은 문제의 해결을 위해, 수직 채널 트랜지스터(vertical channel transistor)가 제안된 바 있다. 상기 수직 채널 트랜지스터는 게이트 전극을 중심으로 상하에 배치된 소스/드레인 영역들을 구비한다. 상기 소스/드레인 영역들 사이에 활성 필라(active pillar)가 배치된다. 상기 게이트 전극은 상기 활성 필라를 둘러싸도록 배치된다. 즉, 상기 활성 필라보다 아래 레벨의 반도체기판에 상기 소스/드레인 영역들 중 하나가 배치된다.
상기 활성 필라보다 아래 레벨의 상기 반도체기판에 상기 소스/드레인 영역을 형성하는 기술이 미국특허 제 6,218,236호에 "수직 디램 소자의 매몰 비트 라인 형성방법(METHOD OF FORMING A BURIED BITLINE IN A VERTICAL DRAM DEVICE)" 이라는 제목으로 이코노미코스(Economikos)에 의해 개시된 바 있다.
종래의 수직트랜지스터 형성기술에 따르면, 반도체기판에 마스크패턴 및 활성 필라를 형성한다. 상기 마스크패턴 및 상기 활성 필라의 측벽에 스페이서를 형성한다. 상기 마스크패턴, 상기 활성 필라 및 상기 스페이서는 상기 반도체기판에서 돌출된 기둥 패턴을 구성한다. 상기 기둥 패턴을 이온주입 마스크로 사용하여 상기 반도체기판에 불순물이온들을 주입하여 하부 소스/드레인 영역(bottom source/drain region)을 형성한다. 여기서, 상기 하부 소스/드레인 영역은 상기 활성 필라와 다른 도전형의 불순물이온들을 주입하여 형성하여야 한다. 예를 들면, 상기 활성 필라가 P형 불순물이온들을 갖는 경우, 상기 하부 소스/드레인 영역은 N형 불순물이온들을 주입하여 형성한다.
그런데 일반적으로 상기 스페이서는 양의 경사진 측벽을 갖도록 형성된다. 즉, 상기 기둥 패턴의 폭은 상부에서 하부영역으로 갈수록 상대적으로 커진다. 이에 따라, 상기 N형 불순물이온들 중 일부는 상기 스페이서의 측벽에 충돌한다. 그 결과, 상기 하부 소스/드레인 영역에 상기 N형 불순물이온들을 주입하는 동안, 상기 N형 불순물이온들은 산란하여 상기 활성 필라에 침투한다. 상기 활성 필라에 상기 하부 소스/드레인 영역과 동일한 도전형의 불순물이온들이 침투하는 경우, 상기 수직 채널 트랜지스터의 스위칭특성을 확보하는 것은 매우 어렵게 된다. 결론적으로, 상기 하부 소스/드레인 영역에 불순물이온들을 주입하는 동안, 상기 불순물이온들이 산란하여 상기 활성 필라에 침투하는 것을 방지하는 기술이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 하부 소스/드레인 영역에 주입되는 불순물이온들이 활성필라에 침투하는 것을 방지할 수 있는 수직 채널 트랜지스터를 채택하는 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 수직 채널 트랜지스터를 갖는 반도체 소자의 제조방법을 제공한다. 이 방법은 기판에 하드마스크 패턴을 형성하는 것을 포함한다. 상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 예비 활성필라를 형성한다. 상기 예비 활성필라를 축소하여 상기 하드마스크 패턴보다 좁은 폭을 갖는 활성필라를 형성한다. 상기 하드마스크 패턴을 이온주입 마스크로 사용하여 상기 활성필라에 인접한 상기 기판에 불순물이온들을 주입하여 하부 소스/드레인 영역을 형성한다.
본 발명의 몇몇 실시 예들에 있어서, 상기 하드마스크 패턴보다 상기 예비 활성필라에 대하여 높은 식각 속도를 갖는 등방성식각 공정을 이용하여 상기 활성필라를 형성할 수 있다. 또한, 상기 활성필라는 상기 하드마스크 패턴의 측벽에서 상기 기판의 가장 가까운 점까지의 연장선으로부터 떨어지도록 형성할 수 있다.
다른 실시 예들에 있어서, 상기 하부 소스/드레인 영역은 고농도 불순물영역 및 저농도 불순물영역으로 형성할 수 있다. 상기 저농도 불순물영역은 상기 고농도 불순물영역의 측벽들 및 바닥을 감싸도록 형성할 수 있다. 이 경우에, 상기 하부 소스/드레인 영역은 서로 다른 불순물이온들을 번갈아 주입하여 형성할 수 있다. 상기 서로 다른 불순물이온들은 비소(As) 이온들 및 인(P) 이온들일 수 있다.
또 다른 실시 예들에 있어서, 상기 불순물이온들을 주입하기 전에 상기 활성필라의 측벽에 측벽 산화막을 형성할 수 있다. 상기 측벽 산화막은 상기 하드마스크 패턴의 측벽에서 상기 기판의 가장 가까운 점까지의 연장선으로부터 떨어지도록 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 활성필라의 측벽 상에 교환 게이트(replacement gate)를 형성할 수 있다. 이 경우에, 상기 측벽 산화막은 상기 활성필라 및 상기 교환 게이트 사이에 보존될 수 있다.
또 다른 실시 예들에 있어서, 상기 하부 소스/드레인 영역을 형성을 형성한 후, 상기 활성필라를 덮는 비트 마스크 패턴을 형성할 수 있다. 상기 비트 마스크 패턴을 식각마스크로 사용하여 상기 기판을 식각하여 매몰 비트 라인을 한정하는 비트 그루브를 형성할 수 있다. 상기 비트 그루브는 상기 하부 소스/드레인 영역을 관통할 수 있다. 상기 비트 그루브를 채우는 소자분리막을 형성할 수 있다. 상기 소자분리막의 상부표면은 상기 하부 소스/드레인 영역보다 높은 레벨을 갖도록 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 소자분리막을 형성하기 전에, 상기 비트 그루부의 바닥에 노출된 상기 기판에 상기 하부 소스/드레인 영역과 다른 도전형의 불순물이온들을 주입하여 누설차단영역을 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 비트 마스크 패턴을 형성하기 전에, 상기 활성필라의 측벽 상에 교환 게이트를 형성할 수 있다. 상기 교환 게이트는 상기 비트 마스크 패턴에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 소자분리막을 형성한 후, 상기 교환 게이트를 제거할 수 있다. 상기 활성필라의 측벽을 감싸며 상기 매몰 비트 라인을 가로지르는 게이트 전극을 형성할 수 있다. 상기 게이트 전극은 상기 활성필라의 상부표면보다 낮은 레벨에 위치할 수 있다. 상기 하드마스크 패턴을 제거하여 상기 활성필라를 노출할 수 있다. 상기 활성필라의 노출부분을 통하여 상기 하부 소스/드레인 영역과 같은 도전형의 불순물이온들을 주입하여 상부 소스/드레인 영역을 형성할 수 있다.
또 다른 실시 예들에 있어서, 상기 상부 소스/드레인 영역 상에 스토리지 노드를 형성할 수 있다. 상기 스토리지 노드는 상기 상부 소스/드레인 영역에 전기적으로 접속될 수 있다.
또한, 본 발명은, 수직 채널 트랜지스터를 갖는 반도체 소자의 다른 제조방법을 제공한다. 이 방법은 기판에 하드마스크 패턴을 형성하는 것을 포함한다. 상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 예비 활성패턴을 형성한다. 상기 예비 활성패턴을 축소하여 상기 하드마스크 패턴보다 좁은 폭을 갖는 활성패턴을 형성한다. 상기 하드마스크 패턴을 이온주입 마스크로 사용하여 상기 활성패턴에 인접한 상기 기판에 불순물이온들을 주입한다.
몇몇 실시 예들에 있어서, 상기 하드마스크 패턴보다 상기 예비 활성패턴에 대하여 높은 식각 속도를 갖는 등방성식각 공정을 이용하여 상기 활성패턴을 형성할 수 있다. 상기 활성패턴은 상기 하드마스크 패턴의 측벽에서 상기 기판의 가장 가까운 점까지의 연장선으로부터 떨어지도록 형성할 수 있다.
다른 실시 예들에 있어서, 상기 기판에 불순물이온들을 주입하는 것은 서로 다른 불순물이온들을 번갈아 주입하는 것을 포함할 수 있다. 상기 서로 다른 불순물이온들은 비소(As) 이온들 및 인(P) 이온들일 수 있다.
또 다른 실시 예들에 있어서, 상기 불순물이온들을 주입하기 전에, 상기 활성패턴의 측벽에 측벽 산화막을 형성할 수 있다. 상기 측벽 산화막은 상기 하드마스크 패턴의 측벽에서 상기 기판의 가장 가까운 점까지의 연장선으로부터 떨어지도록 형성할 수 있다.
본 발명에 따르면, 하드마스크 패턴을 식각 마스크로 사용하여 기판을 식각하여 예비 활성필라를 형성할 수 있다. 상기 예비 활성필라를 축소하여 상기 하드마스크 패턴보다 좁은 폭을 갖는 활성필라를 형성할 수 있다. 즉, 상기 활성필라는 상기 하드마스크 패턴의 그림자 영역 내에 형성할 수 있다. 상기 하드마스크 패턴을 이온주입 마스크로 사용하여 상기 활성필라에 인접한 상기 기판에 불순물이온들을 주입하여 하부 소스/드레인 영역을 형성할 수 있다. 이에 따라, 상기 하부 소스/드레인 영역을 형성하는 동안 상기 불순물이온들이 상기 활성필라에 침투하는 것 을 방지할 수 있다.
상기 하부 소스/드레인 영역, 상기 활성필라를 둘러싸는 게이트 전극, 및 상기 활성필라의 상부영역에 형성된 상부 소스/드레인 영역은 수직 채널 트랜지스터를 구성할 수 있다. 결과적으로, 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위한 사시도이고, 도 2 내지 도 13은 도 1의 절단선 I-I'에 따라 취해진 공정단면도들이다. 또한, 도 14 및 도 15는 본 발명의 다른 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위하여 도 1의 절단선 I-I'에 따라 취해진 단면도들이다. 본 발명 의 실시 예들에 따른 상기 반도체소자는 디램 (dynamic random access memory; DRAM)일 수 있다.
먼저, 도 1 내지 도 13을 참조하여 본 발명의 실시 예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 2를 참조하면, 기판(11)에 하드마스크 패턴(23)을 형성할 수 있다.
상기 기판(11)은 실리콘웨이퍼(Si wafer), 게르마늄웨이퍼(Ge wafer), 실리콘게르마늄웨이퍼(SiGe wafer), 및/또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판일 수 있다. 이하에서는 상기 기판(11)이 상기 실리콘웨이퍼일 경우를 상정하여 설명하기로 한다. 또한, 상기 기판(11)의 표면에서 소정깊이까지 제 1 도전형의 불순물이온들이 주입된 것일 수 있다. 상기 제 1 도전형은 N 형 또는 P형일 수 있다. 예를 들면, 상기 N 형 불순물이온들은 인(P) 및 비소(As) 중 적어도 하나를 포함하는 것일 수 있으며, 상기 P형 불순물이온들은 붕소(B)를 포함하는 것일 수 있다. 그리고 본 발명의 실시 예에서 상기 제 1 도전형은 상기 P형인 경우를 상정하여 설명하기로 한다.
상기 하드마스크 패턴(23)은 버퍼 산화막(21) 및 마스크 막(22)을 차례로 적층하여 형성할 수 있다. 상기 버퍼 산화막(21)은 열산화막으로 형성할 수 있다. 상기 마스크 막(22)은 상기 기판(11)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 마스크 막(22)은 실리콘질화막, 및/또는 실리콘산질화막과 같은 질화막으로 형성할 수 있다. 상기 버퍼 산화막(21)은 상기 기판(11) 및 상 기 마스크 막(22) 사이의 스트레스를 완화하는 역할을 할 수 있다. 그러나 상기 버퍼 산화막(21)은 생략될 수 있다.
상기 하드마스크 패턴(23)은 아일랜드 형, 라인 엔 스페이스(line & space)형, 및/또는 이들의 조합형으로 형성할 수 있다. 이하에서는 상기 하드마스크 패턴(23)은 행 및 열 방향으로 규칙적인 배열을 갖는 원반 모양의 아일랜드 형으로 형성할 경우를 상정하여 설명하기로 한다.
도 1 및 도 3을 참조하면, 상기 하드마스크 패턴(23)을 식각마스크로 사용하여 상기 기판(11)을 식각하여 예비 활성 필라(13P)를 형성할 수 있다. 상기 기판(11)의 식각은 이방성 식각공정을 이용하여 수행할 수 있다. 이에 따라, 상기 기판(11)의 노출된 부분은 아래로 리세스되어 제 1 식각영역(23R)이 형성될 수 있다. 상기 예비 활성 필라(13P)는 상기 기판(11)으로부터 상대적으로 돌출된 기둥 모양으로 형성할 수 있다.
상기 예비 활성 필라(13P)는 상기 하드마스크 패턴(23)의 하부에 자기정렬될 수 있다. 즉, 상기 예비 활성 필라(13P)의 측벽은 상기 하드마스크 패턴(23)의 측벽과 실질적으로 동일한 연장선상에 노출될 수 있다. 상기 예비 활성 필라(13P)는 행 및 열 방향으로 배열된 여러 개를 한꺼번에 형성할 수 있다.
도 1 및 도 4를 참조하면, 상기 예비 활성 필라(13P)를 축소하여 활성 필라(13)를 형성할 수 있다. 상기 예비 활성 필라(13P)의 축소는 상기 하드마스크 패턴(23) 및 상기 기판(11) 간에 식각선택비를 갖는 등방성 식각공정을 적용하여 수행할 수 있다. 상기 등방성 식각공정은 상기 예비 활성 필라(13P) 및 상기 기 판(11)에 대하여 상기 하드마스크 패턴(23)보다 높은 식각 속도를 보일 수 있다. 상기 등방성 식각공정이 수행되는 동안 상기 예비 활성 필라(13P) 및 상기 기판(11)의 노출 면들은 에치백(etch back)되어 제 2 식각영역(13E)이 형성될 수 있다. 그 결과, 상기 활성 필라(13)는 상기 하드마스크 패턴(23)보다 작은 폭으로 형성할 수 있다.
도 1 및 도 5를 참조하면, 상기 기판(11)에 상기 제 1 도전형과 다른 제 2 도전형 불순물이온들을 주입하여 하부 소스/드레인 영역(27)을 형성할 수 있다. 상기 하부 소스/드레인 영역(27)은 고농도 불순물영역(25) 및 저농도 불순물영역(26)으로 구분될 수 있다. 상기 저농도 불순물영역(26)은 상기 고농도 불순물영역(25)의 바닥 및 측벽들을 둘러싸도록 형성할 수 있다. 상기 제 1 도전형이 상기 P형일 경우 상기 제 2 도전형은 상기 N형일 수 있으며, 상기 제 1 도전형이 상기 N형일 경우 상기 제 2 도전형은 상기 P형일 수 있다. 그리고 본 발명의 실시 예에서, 상기 제 2 도전형은 상기 N형인 것이 바람직하다.
상기 하부 소스/드레인 영역(27)은 상기 하드마스크 패턴(23)을 이온주입 마스크로 채택하는 제 1 이온주입 공정(27i)을 적용하여 형성할 수 있다. 또한, 상기 제 2 도전형 불순물이온들의 주입은 상기 기판(11)의 표면에 대하여 수직 방향으로 수행될 수 있다. 여기서, 상기 하드마스크 패턴(23)의 측벽과 상기 기판(11)의 가장 가까운 점을 연결하는 가상의 연장선(23L)을 정의할 수 있다. 또한, 상기 하드마스크 패턴(23) 및 상기 연장선(23L)으로 둘러싸인 내부 공간을 그림자 영역(23S)으로 정의할 수 있다. 이 경우에, 상기 활성 필라(13)는 상기 그림자 영역(23S) 내 에 위치할 수 있다. 상기 활성 필라(13)의 측벽은 상기 연장선(23L)에서 떨어질 수 있다. 상기 활성 필라(13)의 측벽 및 상기 연장선(23L) 사이의 거리는 상기 제 2 식각영역(13E)의 크기에 의하여 결정될 수 있다.
상기 제 1 이온주입 공정(27i)을 수행하는 동안 상기 제 2 도전형 불순물이온들은 장애물과 충돌하지 않는 한 강한 직진성을 보일 수 있다. 상기 활성 필라(13)는 상기 그림자 영역(23S) 내의 상기 제 2 식각영역(13E) 만큼 떨어진 곳에 존재할 수 있다. 즉, 상기 제 1 이온주입 공정(27i)을 수행하는 동안 상기 제 2 도전형 불순물이온들의 진행경로에 장애물이 제공되지 않는 구조를 갖는다. 이에 따라, 상기 제 2 도전형 불순물이온들이 산란하여 상기 활성 필라(13)에 침투하는 것을 방지할 수 있다.
결과적으로, 상기 하드마스크 패턴(23)의 옆을 통과한 상기 제 2 도전형 불순물이온들은 상기 그림자 영역(23S) 외 측을 경유하여 상기 기판(11)에 주입될 수 있다. 상기 하부 소스/드레인 영역(27)은 상기 그림자 영역(23S) 외 측에 자기정렬될 수 있다.
이에 더하여, 상기 하부 소스/드레인 영역(27)은 디디디(double diffused drain; DDD)기술을 적용하여 형성할 수 있다. 상기 디디디(double diffused drain; DDD)기술은 상기 제 1 이온주입 공정(27i)을 수행하는 동안 서로 다른 상기 제 2 도전형 불순물이온들을 상기 기판(11)에 번갈아 주입하는 것을 포함할 수 있다. 예를 들면, 상기 제 1 이온주입 공정(27i)을 수행하는 동안 비소(As) 이온들 및 인(P) 이온들을 상기 기판(11)에 각각 1회씩 주입할 수 있다. 상기 비소(As) 이온 들 및 상기 인(P) 이온들은 서로 다른 확산속도를 보일 수 있다. 이 경우에, 상기 고농도 불순물영역(25)에는 상기 비소(As) 이온들 및 상기 인(P) 이온들이 모두 존재할 수 있으며, 상기 저농도 불순물영역(26)은 상기 비소(As) 이온들 및 상기 인(P) 이온들 중 어느 하나만 존재할 수 있다.
다른 방법으로, 상기 제 1 이온주입 공정(27i)을 수행하는 동안 서로 다른 이온주입 에너지로 동일한 종류의 상기 제 2 도전형 불순물이온들을 상기 기판(11)에 번갈아 주입하여 상기 고농도 불순물영역(25) 및 상기 저농도 불순물영역(26)을 형성할 수도 있다.
도 1 및 도 6을 참조하면, 상기 활성 필라(13)의 측벽들에 측벽 산화막(31)을 형성할 수 있다. 상기 측벽 산화막(31)은 열산화막 또는 화학기상증착(chemical vapor deposition; CVD)방법에 의한 실리콘산화막으로 형성할 수 있다. 상기 측벽 산화막(31)을 갖는 상기 활성 필라(13)의 측벽 상에 교환 게이트(replacement gate; 33)를 형성할 수 있다. 상기 교환 게이트(33)는 실리콘질화막, 폴리실리콘막, 실리콘산질화막, 실리콘산화막, 또는 이들의 조합막으로 형성할 수 있다. 그리고 본 발명의 실시 예에서 상기 교환 게이트(33)는 상기 실리콘질화막으로 형성할 수 있다.
구체적으로, 상기 교환 게이트(33)는 상기 측벽 산화막(31)을 갖는 상기 기판(11)의 표면을 따라 교환 게이트 막(replacement gate layer)을 형성한 후, 상기 교환 게이트 막을 이방성 식각하여 형성할 수 있다. 상기 교환 게이트 막을 이방성 식각하는 것은 오버에치(over etch) 공정을 채택할 수 있다. 이 경우에, 상기 측벽 산화막(31) 및 상기 기판(11)이 부분적으로 제거될 수 있으며, 상기 활성 필라(13)의 하부에 받침 판(34)이 형성될 수 있다.
그 결과, 상기 교환 게이트(33)는 상기 활성 필라(13)의 측벽들을 덮을 수 있으며, 상기 교환 게이트(33) 및 상기 활성 필라(13) 사이에 상기 측벽 산화막(31)이 보존될 수 있다. 상기 교환 게이트(33)는 상기 그림자 영역(23S) 외 측에 돌출될 수 있다. 상기 받침 판(34)은 상기 교환 게이트(33) 및 상기 활성 필라(13)에 자기정렬될 수 있다. 또한, 상기 받침 판(34)은 상기 기판(11)의 표면으로부터 돌출될 수 있으며, 상기 그림자 영역(23S)보다 큰 폭으로 형성될 수 있다.
도 1 및 도 7을 참조하면, 상기 교환 게이트(33)를 갖는 상기 기판(11)에 비트 마스크 패턴(35)을 형성할 수 있다. 상기 비트 마스크 패턴(35)은 상기 교환 게이트(33) 및 상기 활성 필라(13)를 덮고 상기 기판(11)을 부분적으로 노출하는 라인 모양으로 형성할 수 있다.
상기 비트 마스크 패턴(35)은 실리콘질화막, 실리콘산질화막, 실리콘산화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 비트 마스크 패턴(35)은 상기 교환 게이트(33)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 또한, 상기 비트 마스크 패턴(35)은 상기 교환 게이트(33) 및 상기 하드마스크 패턴(23)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 하드마스크 패턴(23)이 상기 질화막이고, 상기 교환 게이트(33)가 상기 실리콘질화막일 경우, 상기 비트 마스크 패턴(35)은 실리콘산화막으로 형성할 수 있다.
상기 비트 마스크 패턴(35)을 식각마스크로 사용하여 상기 기판(11)을 식각 하여 매몰 비트라인(burried bit line; 37)을 한정하는 비트 그루브(37G)를 형성할 수 있다. 상기 비트 그루브(37G)는 상기 하부 소스/드레인 영역(27)보다 낮은 레벨까지 연장되도록 형성할 수 있다. 상기 비트 그루브(37G)의 바닥에 상기 기판(11)이 노출될 수 있다. 상기 매몰 비트라인(37) 및 상기 비트 그루브(37G)는 상기 기판(11)에 여러 개 서로 평행하게 형성할 수 있다. 그 결과, 상기 교환 게이트(33), 상기 활성 필라(13) 및 상기 받침 판(34)은 상기 매몰 비트라인(37) 상에 보존될 수 있다. 또한, 상기 비트마스크 패턴(35)은 상기 교환 게이트(33), 상기 활성 필라(13) 및 상기 받침 판(34)을 덮을 수 있다.
상기 비트 그루브(37G)의 바닥에 노출된 상기 기판(11)에 상기 제 1 도전형의 불순물이온들을 주입하여 누설차단영역(41)을 형성할 수 있다. 상기 누설차단영역(41)의 형성은 상기 비트 마스크 패턴(35)을 이온주입 마스크로 사용하는 제 2 이온주입공정(41i)을 이용하여 수행할 수 있다. 본 발명의 실시 예에서, 상기 제 1 도전형의 불순물이온들은 붕소(B)를 포함할 수 있다. 상기 누설차단영역(41)은 상기 매몰 비트라인(37)의 누설전류를 감소시키는 역할을 할 수 있다.
도 1 및 도 8을 참조하면, 상기 비트 그루브(37G)를 채우는 제 1 절연 패턴(43)을 형성할 수 있다. 상기 제 1 절연 패턴(43)은 상기 비트 그루브(37G)를 채우고 상기 기판(11)을 덮는 제 1 절연막을 형성한 후, 상기 제 1 절연막을 에치백(etch back)하여 형성할 수 있다. 상기 제 1 절연 패턴(43)의 상부표면은 상기 매몰 비트라인(37)보다 높은 레벨에 위치하도록 형성할 수 있다. 예를 들면, 상기 제 1 절연 패턴(43)의 상부표면은 상기 교환 게이트(33)의 바닥보다 높은 레벨에 위치할 수 있다. 상기 제 1 절연 패턴(43)은 실리콘질화막, 실리콘산질화막, 실리콘산화막, 또는 이들의 조합막으로 형성할 수 있다.
본 발명의 실시 예에서, 상기 제 1 절연 패턴(43)은 상기 비트 마스크 패턴(35)과 실질적으로 동일한 식각율을 보이는 절연막으로 형성할 수 있다. 예를 들면, 상기 제 1 절연 패턴(43) 및 상기 비트 마스크 패턴(35)은 모두 상기 실리콘산화막으로 형성할 수 있다. 이 경우에, 상기 제 1 절연 패턴(43)을 형성하는 동안, 상기 비트 마스크 패턴(35) 또한 같은 속도로 에치백(etch back)되어 상기 제 1 절연 패턴(43) 및 상기 매몰 비트라인(37) 사이에 잔존할 수 있다. 상기 제 1 절연 패턴(43) 및 상기 매몰 비트라인(37) 사이에 잔존하는 상기 비트 마스크 패턴(35)은 제 2 절연 패턴(35')의 역할을 할 수 있다. 상기 제 1 절연 패턴(43) 및 상기 제 2 절연 패턴(35')은 소자분리막(45)의 역할을 할 수 있다.
도 1 및 도 9를 참조하면, 상기 교환 게이트(33) 및 상기 측벽 산화막(31)을 제거하여 상기 활성 필라(13)의 측벽들을 노출할 수 있다. 상기 하드마스크 패턴(23)은 상기 활성 필라(13) 상에 보존될 수 있다. 상기 활성 필라(13) 및 상기 소자분리막(45) 사이에 상기 받침 판(34)이 노출될 수 있다. 상기 소자분리막(45)의 상부표면은 상기 받침 판(34)보다 높은 레벨에 위치할 수 있다.
도 1 및 도 10을 참조하면, 상기 활성 필라(13)의 측벽들에 게이트 유전막(47)을 형성할 수 있다. 상기 게이트 유전막(47)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 고유전막(high-K dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 게이트 유전막(47)은 열산화막으로 형성할 수 있다.
상기 활성 필라(13)의 측벽들을 덮으며 상기 매몰 비트라인(37)을 가로지르는 게이트 전극(49)을 형성할 수 있다. 상기 게이트 전극(49)은 상기 활성 필라(13)의 측벽들을 감싸도록 형성할 수 있다. 즉, 상기 게이트 전극(49)은 상기 활성 필라(13)보다 큰 폭으로 형성할 수 있다. 상기 게이트 전극(49) 및 상기 활성 필라(13) 사이에 상기 게이트 유전막(47)이 보존될 수 있다. 상기 게이트 전극(49)은 상기 활성 필라(13)의 상부표면보다 낮은 레벨에 형성할 수 있다.
상기 게이트 전극(49)은 연장되어 워드 라인(49)의 역할을 할 수 있다. 상기 워드 라인(49)은 상기 매몰 비트라인(37)을 가로지르도록 여러 개 형성할 수 있다. 이 경우에, 상기 워드 라인들(49)은 서로 평행하게 형성할 수 있다. 상기 게이트 전극(49)은 폴리실리콘막, 금속막, 금속질화막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 게이트 전극(49)을 갖는 상기 기판(11) 상에 층간절연막(51)을 형성할 수 있다. 상기 층간절연막(51)은 상기 하드마스크 패턴(23)이 노출될 때까지 평탄화할 수 있다. 상기 층간절연막(51)의 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정이 적용될 수 있다.
상기 층간절연막(51)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 저유전막(low-K dielectrics), 또는 이들의 조합막으로 형성할 수 있다. 또한, 상기 층간절연막(51)은 상기 하드마스크 패턴(23)에 대하여 식각선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 하드마스크 패턴(23)이 질화막일 경우, 상기 층간절연막(51)은 실리콘산화막으로 형성할 수 있다.
도 1 및 도 11을 참조하면, 상기 하드마스크 패턴(23)을 제거하여 상기 활성 필라(13)를 노출할 수 있다. 상기 활성 필라(13)의 노출 부분에 상기 제 2 도전형 불순물이온들을 주입하여 상부 소스/드레인 영역(55)을 형성할 수 있다. 그 결과, 상기 활성 필라(13)는 상기 상부 소스/드레인 영역(55) 및 상기 하부 소스/드레인 영역(27) 사이에 보존될 수 있다. 또한, 상기 활성 필라(13)는 상기 게이트 전극(49)에 의하여 둘러싸일 수 있다. 상기 게이트 전극(49) 및 상기 활성 필라(13) 사이에 상기 게이트 유전막(47)이 보존될 수 있다.
상기 제 1 도전형이 상기 P형일 경우 상기 제 2 도전형은 상기 N형일 수 있으며, 상기 제 1 도전형이 상기 N형일 경우 상기 제 2 도전형은 상기 P형일 수 있다. 그리고 본 발명의 실시 예에서, 상기 제 2 도전형은 상기 N형인 것이 바람직하다.
상기 상부 소스/드레인 영역(55)은 상기 층간절연막(51)을 이온주입 마스크로 채택하는 제 3 이온주입 공정(55i)을 적용하여 형성할 수 있다.
도 1 및 도 12를 참조하면, 상기 상부 소스/드레인 영역(55)의 표면에 금속 실리사이드막(57)을 형성할 수 있다. 상기 금속 실리사이드막(57) 상에 콘택 플러그(59)를 형성할 수 있다. 상기 콘택 플러그(59)는 금속막, 금속 실리사이드막, 금속질화막, 폴리실리콘막, 또는 이들의 조합막으로 형성할 수 있다. 여기서, 상기 금속 실리사이드막(57)은 필요에 따라 생략될 수 있다. 이에 더하여, 상기 콘택 플러그(59)는 선택적에피성장(selective epitaxial growing; SEG) 방법에 의한 반도체막으로 형성할 수도 있다. 상기 콘택 플러그(59) 및 상기 층간절연막(51)의 상부 표면들은 실질적으로 동일 평면상에 노출될 수 있다.
도 1 및 도 13을 참조하면, 상기 층간절연막(51) 상에 상기 콘택 플러그(59)에 접촉되는 스토리지 노드(63)를 형성할 수 있다. 상기 스토리지 노드(63)는 금속막, 금속 실리사이드막, 금속질화막, 폴리실리콘막, 또는 이들의 조합막으로 형성할 수 있다.
상기 스토리지 노드(63)는 커패시터의 하부전극 역할을 할 수 있다. 상기 스토리지 노드(63)는 상기 콘택 플러그(59)를 경유하여 상기 상부 소스/드레인 영역(55)에 전기적으로 접속될 수 있다.
상기 하부 소스/드레인 영역(27), 상기 활성 필라(13), 상기 게이트 전극(49), 및 상기 상부 소스/드레인 영역(55)은 수직 채널 트랜지스터를 구성할 수 있다.
도 1 및 도 14를 참조하여 본 발명의 다른 실시 예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 14를 참조하면, 도 2 내지 도 4를 참조하여 설명된 것과 같은 방법으로, 기판(11) 상에 하드마스크 패턴(23) 및 활성 필라(13)를 형성할 수 있다. 상기 활성 필라(13)의 측벽들에 측벽 산화막(31)을 형성할 수 있다. 상기 측벽 산화막(31)은 열산화막 또는 화학기상증착(chemical vapor deposition; CVD)방법에 의한 실리콘산화막으로 형성할 수 있다.
이어서, 상기 기판(11)에 상기 제 1 도전형과 다른 제 2 도전형 불순물이온들을 주입하여 하부 소스/드레인 영역(27)을 형성할 수 있다. 상기 하부 소스/드레 인 영역(27)은 고농도 불순물영역(25) 및 저농도 불순물영역(26)으로 구분될 수 있다. 상기 저농도 불순물영역(26)은 상기 고농도 불순물영역(25)의 바닥 및 측벽들을 둘러싸도록 형성할 수 있다. 상기 제 1 도전형이 상기 P형일 경우 상기 제 2 도전형은 상기 N형일 수 있으며, 상기 제 1 도전형이 상기 N형일 경우 상기 제 2 도전형은 상기 P형일 수 있다. 그리고 본 발명의 실시 예에서, 상기 제 2 도전형은 상기 N형인 것이 바람직하다.
상기 하부 소스/드레인 영역(27)은 상기 하드마스크 패턴(23)을 이온주입 마스크로 채택하는 제 1 이온주입 공정(27i)을 적용하여 형성할 수 있다. 또한, 상기 제 2 도전형 불순물이온들의 주입은 상기 기판(11)의 표면에 대하여 수직 방향으로 수행될 수 있다. 여기서, 상기 하드마스크 패턴(23)의 측벽과 상기 기판(11)의 가장 가까운 점을 연결하는 가상의 연장선(23L)을 정의할 수 있다. 또한, 상기 하드마스크 패턴(23) 및 상기 연장선(23L)으로 둘러싸인 내부 공간을 그림자 영역(23S)으로 정의할 수 있다. 이 경우에, 상기 활성 필라(13) 및 상기 측벽 산화막(31)은 상기 그림자 영역(23S) 내에 위치할 수 있다. 상기 활성 필라(13) 및 상기 측벽 산화막(31)의 측벽은 상기 연장선(23L)에서 떨어질 수 있다. 상기 활성 필라(13)의 측벽 및 상기 연장선(23L) 사이의 거리는 상기 제 2 식각영역(도 4의 13E)의 크기및 상기 측벽 산화막(31)의 두께에 의하여 결정될 수 있다.
상기 제 1 이온주입 공정(27i)을 수행하는 동안 상기 제 2 도전형 불순물이온들은 장애물과 충돌하지 않는 한 강한 직진성을 보일 수 있다. 상기 측벽 산화막(31)은 상기 그림자 영역(23S) 내에 위치하므로 상기 연장선(23L)에서 떨어질 수 있다. 즉, 상기 제 1 이온주입 공정(27i)을 수행하는 동안 상기 제 2 도전형 불순물이온들의 진행경로에 장애물이 제공되지 않는 구조를 갖는다. 이에 따라, 상기 제 2 도전형 불순물이온들이 산란하여 상기 활성 필라(13)에 침투하는 것을 방지할 수 있다.
결과적으로, 상기 하드마스크 패턴(23)의 옆을 통과한 상기 제 2 도전형 불순물이온들은 상기 그림자 영역(23S) 외 측을 경유하여 상기 기판(11)에 주입될 수 있다. 상기 하부 소스/드레인 영역(27)은 상기 그림자 영역(23S) 외 측에 자기정렬될 수 있다.
이에 더하여, 상기 하부 소스/드레인 영역(27)은 디디디(double diffused drain; DDD)기술을 적용하여 형성할 수 있다. 상기 디디디(double diffused drain; DDD)기술은 상기 제 1 이온주입 공정(27i)을 수행하는 동안 서로 다른 상기 제 2 도전형 불순물이온들을 상기 기판(11)에 번갈아 주입하는 것을 포함할 수 있다. 예를 들면, 상기 제 1 이온주입 공정(27i)을 수행하는 동안 비소(As) 이온들 및 인(P) 이온들을 상기 기판(11)에 번갈아 주입할 수 있다. 상기 비소(As) 이온들 및 상기 인(P) 이온들은 서로 다른 확산속도를 보일 수 있다. 이 경우에, 상기 고농도 불순물영역(25)에는 상기 비소(As) 이온들 및 상기 인(P) 이온들이 모두 존재할 수 있으며, 상기 저농도 불순물영역(26)은 상기 비소(As) 이온들 및 상기 인(P) 이온들 중 어느 하나만 존재할 수 있다.
다른 방법으로, 상기 제 1 이온주입 공정(27i)을 수행하는 동안 서로 다른 이온주입 에너지로 동일한 종류의 상기 제 2 도전형 불순물이온들을 상기 기판(11) 에 번갈아 주입하여 상기 고농도 불순물영역(25) 및 상기 저농도 불순물영역(26)을 형성할 수도 있다.
도 1 및 도 15를 참조하여 본 발명의 또 다른 실시 예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 15를 참조하면, 도 14를 참조하여 설명된 것과 같은 방법으로, 기판(11) 상에 하드마스크 패턴(23), 활성 필라(13), 및 측벽 산화막(31)을 형성할 수 있다. 상기 측벽 산화막(31)을 갖는 상기 활성 필라(13)의 측벽 상에 교환 게이트(replacement gate; 33)를 형성할 수 있다. 상기 교환 게이트(33)는 폴리실리콘막, 실리콘질화막, 실리콘산질화막, 실리콘산화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 교환 게이트(33)는 상기 실리콘질화막으로 형성할 수 있다.
이어서, 상기 기판(11)에 상기 제 1 도전형과 다른 제 2 도전형 불순물이온들을 주입하여 하부 소스/드레인 영역(27)을 형성할 수 있다. 상기 하부 소스/드레인 영역(27)은 고농도 불순물영역(25) 및 저농도 불순물영역(26)으로 구분될 수 있다. 상기 저농도 불순물영역(26)은 상기 고농도 불순물영역(25)의 바닥 및 측벽들을 둘러싸도록 형성할 수 있다. 상기 제 1 도전형이 상기 P형일 경우 상기 제 2 도전형은 상기 N형일 수 있으며, 상기 제 1 도전형이 상기 N형일 경우 상기 제 2 도전형은 상기 P형일 수 있다. 그리고 본 발명의 실시 예에서, 상기 제 2 도전형은 상기 N형인 것이 바람직하다.
상기 하부 소스/드레인 영역(27)은 상기 하드마스크 패턴(23) 및 상기 교환 게이트(33)를 이온주입 마스크로 채택하는 제 1 이온주입 공정(27i)을 적용하여 형성할 수 있다. 또한, 상기 제 2 도전형 불순물이온들의 주입은 상기 기판(11)의 표면에 대하여 수직 방향으로 수행될 수 있다. 상기 제 1 이온주입 공정(27i)을 수행하는 동안 상기 제 2 도전형 불순물이온들은 상기 교환 게이트(33)와 충돌하여 부분적으로 산란할 수 있다. 그러나 상기 교환 게이트(33)의 외벽에서 상기 활성 필라(13) 까지 거리는 상기 제 2 식각영역(도 4의 13E)의 영향으로 종래에 비하여 현저히 크다. 따라서 상기 제 2 도전형 불순물이온들이 상기 활성 필라(13)에 침투하는 것을 현저히 감소시킬 수 있다.
이에 더하여, 상기 하부 소스/드레인 영역(27)은 디디디(double diffused drain; DDD)기술을 적용하여 형성할 수 있다. 예를 들면, 상기 고농도 불순물영역(25)에는 상기 비소(As) 이온들 및 상기 인(P) 이온들이 모두 존재할 수 있으며, 상기 저농도 불순물영역(26)에는 상기 비소(As) 이온들 및 상기 인(P) 이온들 중 어느 하나만 존재할 수 있다. 다른 방법으로, 상기 제 1 이온주입 공정(27i)을 수행하는 동안 서로 다른 이온주입 에너지로 동일한 종류의 상기 제 2 도전형 불순물이온들을 상기 기판(11)에 번갈아 주입하여 상기 고농도 불순물영역(25) 및 상기 저농도 불순물영역(26)을 형성할 수도 있다.
도 1은 본 발명의 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위한 사시도이다.
도 2 내지 도 13은 본 발명의 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위하여 도 1의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 14는 본 발명의 다른 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위하여 도 1의 절단선 I-I'에 따라 취해진 단면도이다.
도 15는 본 발명의 또 다른 실시 예들에 따른 반도체소자의 제조방법을 설명하기 위하여 도 1의 절단선 I-I'에 따라 취해진 단면도이다.
Claims (20)
- 기판에 하드마스크 패턴을 형성하고,상기 하드마스크 패턴을 식각 마스크로 사용하여 상기 기판을 식각하여 예비 활성필라를 형성하고,상기 예비 활성필라를 축소하여 상기 하드마스크 패턴보다 좁은 폭을 갖는 활성필라를 형성하고,상기 하드마스크 패턴을 이온주입 마스크로 사용하여, 상기 활성필라 상의 노출된 외곽구역 및 상기 하드마스크 패턴의 측벽들에 인접한 상기 기판에 불순물이온들을 주입하여 하부 소스/드레인 영역을 형성하고,상기 활성필라 상에 상기 하부 소스/드레인 영역과 수직방향으로 분리된 상부 소스/드레인 영역을 형성하는 것을 포함하되, 상기 노출된 외곽구역은 상기 하드마스크 패턴의 측벽들에서 상기 기판의 가장 가까운 점까지의 연장선으로부터 떨어지며, 상기 노출된 외곽구역은 상기 활성필라를 둘러싸는 상기 하드마스크 패턴의 그림자 영역으로부터 떨어지는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 예비 활성필라를 축소하는 것은상기 하드마스크 패턴보다 상기 예비 활성필라에 대하여 높은 식각 속도를 갖는 등방성식각 공정을 이용하여 상기 예비 활성필라를 식각하는 것을 포함하는 반도체소자의 제조방법.
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- 제 1 항에 있어서,상기 하부 소스/드레인 영역은고농도 불순물영역 및 상기 고농도 불순물영역의 측벽들 및 바닥을 감싸는 저농도 불순물영역으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 하부 소스/드레인 영역을 형성하는 것은서로 다른 불순물이온들을 번갈아 주입하는 것을 포함하는 반도체소자의 제조방법.
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- 제 1 항에 있어서,상기 불순물이온들을 주입하기 전에상기 활성필라의 측벽에 측벽 산화막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
- 제 7 항에 있어서,상기 활성필라의 측벽 상에 교환 게이트(replacement gate)를 형성하는 것을 더 포함하되, 상기 측벽 산화막은 상기 활성필라 및 상기 교환 게이트 사이에 보존되는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 하부 소스/드레인 영역을 형성을 형성한 후,상기 활성필라를 덮는 비트 마스크 패턴을 형성하고,상기 비트 마스크 패턴을 식각마스크로 사용하여 상기 기판을 식각하여 매몰 비트 라인을 한정하는 비트 그루브를 형성하되, 상기 비트 그루브는 상기 하부 소스/드레인 영역을 관통하고,상기 비트 그루브를 채우는 소자분리막을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
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- 제 9 항에 있어서,상기 소자분리막을 형성하기 전에상기 비트 그루부의 바닥에 노출된 상기 기판에 상기 하부 소스/드레인 영역과 다른 도전형의 불순물이온들을 주입하여 누설차단영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
- 제 9 항에 있어서,상기 비트 마스크 패턴을 형성하기 전에상기 활성필라의 측벽 상에 교환 게이트를 형성하는 것을 더 포함하되, 상기 교환 게이트는 상기 비트 마스크 패턴에 대하여 식각선택비를 갖는 물질막인 반도체소자의 제조방법.
- 제 12 항에 있어서,상기 소자분리막을 형성한 후상기 교환 게이트를 제거하고,상기 활성필라의 측벽을 감싸며 상기 매몰 비트 라인을 가로지르는 게이트 전극을 형성하되, 상기 게이트 전극은 상기 활성필라의 상부표면보다 낮은 레벨에 위치하고,상기 하드마스크 패턴을 제거하여 상기 활성필라를 노출하는 것을 더 포함하되,상기 상부 소스/드레인 영역을 형성하는 것은 상기 활성필라의 노출부분을 통하여 상기 하부 소스/드레인 영역과 같은 도전형의 불순물이온들을 주입하는 것을 포함하는 반도체소자의 제조방법.
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