KR101577411B1 - 수직 채널 트랜지스터의 제조방법 - Google Patents

수직 채널 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 수직 채널 트랜지스터의 제조방법에 관한 것으로, 기판 상에 제1 수평 방향으로 연장되는 라인 형태의 활성 패턴을 형성하고, 상기 활성 패턴을 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 분리하여 상기 기판 상에서 수직 방향으로 연장되는 수직 채널을 형성하고, 상기 기판 상에 상기 제1 수평 방향으로 연장되는 매립 비트라인을 형성하고, 상기 수직 채널의 적어도 일측면을 따라 상기 제2 수평 방향으로 연장되는 워드라인을 형성하는 것을 포함할 수 있다.
반도체, 수직 채널 트랜지스터, 매립 비트라인

Description

수직 채널 트랜지스터의 제조방법{METHOD FOR FABRICATING VERTICAL CHANNEL TRANSISTOR}
본 발명은 트랜지스터의 제조방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터의 제조방법에 관한 것이다.
반도체 산업에서 트랜지스터, 비트라인 등은 다양한 제조기술에 의해 형성되고 있다. 이러한 제조기술의 하나로서 수평 채널을 갖는 모스 전계효과 트랜지스터를 형성하는 것이다. 반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 종래 수평 채널을 갖는 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.
본 발명의 목적은 전기적 특성이 우수한 수직 채널 트랜지스터를 제조할 수 있는 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 수직 채널 트랜지스터의 제조방법은 채널 길이를 재현성있게 확보할 수 있는 것을 하나의 특징으로 한다. 본 발명은 수직 채널을 충분히 활용하여 전류 구동 능력을 향상시키는 것을 다른 특징으로 한다. 본 발명은 매립 비트라인의 저항을 낮춰 동작 속도를 향상시키는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 제조방법은, 기판 상에 제1 수평 방향으로 연장되는 라인 형태의 활성 패턴을 형성하고; 상기 활성 패턴을 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 분리하여 상기 기판 상에서 수직 방향으로 연장되는 수직 채널을 형성하고; 상기 기판 상에 상기 제1 수평 방향으로 연장되는 매립 비트라인을 형성하고; 그리고 상기 수직 채널의 적어도 일측면을 따라 상기 제2 수평 방향으로 연장되는 워드라인을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 활성 패턴을 형성하는 것은 상기 기판 상에 상기 제1 수평 방향으로 연장되는 제1 트렌치를 형성하고; 그리고 상기 제1 트렌치를 제1 절연막으로 채워 상기 제1 절연막에 의해 상기 제1 수평 방향으로 연장되는 활성 바를 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 매립 비트라인을 형성하는 것은 상기 수직 채널을 형성하기 이전에, 상기 제1 절연막을 상기 제1 수평 방향으로 컷팅하되 상기 활성 바의 적어도 일측면과 오프셋 되는 매립 비트라인을 형성하고; 상기 매립 비트라인 패턴의 내측벽에 라이너를 형성하고; 상기 라이너에 의해 보호되지 않은 상기 활성 바를 일부 제거하여 상기 매립 비트라인 패턴 내에 다마신 매립 비트라인 패턴을 형성하고; 그리고 상기 다마신 매립 비트라인 패턴 내에 상기 제1 수평 방향으로 연장되어 상기 활성 바의 적어도 일측면과 전기적으로 연결되는 금속 매립 비트라인을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 워드라인을 형성하는 것은 상기 제1 절연막을 상기 제2 수평 방향으로 컷팅하되 상기 활성 바의 적어도 일측면과 오프셋 되며, 상기 활성 바를 상기 제2 수평 방향으로 분리하여 상기 수직 채널을 정의하는 워드라인 패턴을 형성하고; 상기 워드라인 패턴 내에 상기 수직 채널의 적어도 일측면과 접하는 게이트 절연막을 형성하고; 그리고 상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널의 적어도 일측면과 대면하는 상기 워드라인을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 수직 채널을 형성하는 것은 상기 매립 비트라인을 형성한 이후에, 상기 기판 상에 상기 제2 수평 방향으로 연장되는 제2 트렌치를 형성하고; 그리고 상기 제2 트렌치를 제2 절연막으로 채워 상기 활성 바를 상기 제2 수평 방향으로 분리하여 제1 및 제2 절연막에 의해 분리되는 상기 수직 채널을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 워드라인을 형성하는 것은 상기 수직 채널을 형성한 이후에, 상기 제1 및 제2 절연막을 상기 제2 수평 방향으로 컷팅하되, 상기 수직 채널의 적어도 일측면과 오프셋 되는 워드라인 패턴을 형성하고; 상기 워드라인 패턴 내에 상기 수직 채널의 적어도 일측면과 접하는 게이트 절연막을 형성하고; 그리고 상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널의 적어도 일측면과 대면하는 상기 워드라인을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 수직 채널을 형성하는 것은 상기 매립 비트라인을 형성하기 이전에, 상기 기판 상에 상기 제2 수평 방향으로 연장되는 제2 트렌치를 형성하고; 그리고 상기 제2 트렌치를 제2 절연막으로 채워 상기 활성 바를 상기 제2 수평 방향으로 분리하여 제1 및 제2 절연막에 의해 분리되는 상기 수직 채널을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 매립 비트라인을 형성하는 것은 상기 수직 채널을 형성한 이후에, 상기 제1 및 제2 절연막을 상기 제1 수평 방향으로 컷팅하되 상기 수직 채널의 적어도 일측면과 오프셋 되는 매립 비트라인 패턴을 형성하고; 상기 매립 비트라인 패턴의 내측벽에 라이너를 형성하고; 상기 라이너에 의해 보호되지 않은 상기 수직 채널을 일부 제거하여 상기 매립 비트라인 패턴 내에 다마신 매립 비트라인 패턴을 형성하고; 그리고 상기 다마신 매립 비트라인 패턴 내에 상기 제1 수평 방향으로 연장되어 상기 수직 채널의 적어도 일측면과 전기적으로 연결되는 금속 매립 비트라인을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 수직 채널에 상기 워드라인에 의해 상하 이격된 상부 접합영역과 하부 접합영역을 형성하는 것을 더 포함할 수 있다.
본 실시예에 있어서, 상기 하부 접합영역은 상기 매립 비트라인과 동시에 형성할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 수직 채널 트랜 지스터의 제조방법은, 반도체 기판을 제1 수평 방향으로 컷팅하여 상기 제1 수평 방향으로 연장되는 활성 바를 형성하고; 상기 반도체 기판을 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 컷팅하여 상기 활성 바를 수직 채널로 분리하고; 상기 반도체 기판에 상기 수직 채널의 적어도 일측면과 오프셋 되며 상기 제1 수평 방향으로 연장되는 매립 비트라인 패턴을 형성하고; 상기 매립 비트라인 패턴에 의해 노출된 상기 수직 채널을 일부 제거하여 상기 제1 수평 방향으로 연장되는 다마신 매립 비트라인 패턴을 형성하고; 상기 다마신 매립 비트라인 패턴을 금속으로 채워 상기 제1 수평 방향으로 연장되는 매립 비트라인을 형성하고; 상기 반도체 기판을 상기 제2 수평 방향으로 컷팅하여 상기 수직 채널의 적어도 일측면과 오프셋 되며 상기 제2 수평 방향으로 연장되는 워드라인 패턴을 형성하고; 그리고 상기 워드라인 패턴에 의해 노출된 상기 수직 채널의 적어도 일측면에 게이트 절연막과 워드라인을 형성하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 활성 바를 형성하는 것은 상기 반도체 기판에 상기 제1 수평 방향으로 연장되는 제1 깊이의 제1 트렌치를 형성하고; 그리고 상기 제1 트렌치를 제1 절연막으로 매립하여 상기 활성 바를 상기 제1 절연막으로 구분하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 수직 채널을 형성하는 것은 상기 반도체 기판에 상기 제2 수평 방향으로 연장되며 상기 제1 깊이와 동일하거나 작은 제2 깊이의 제2 트렌치를 형성하고; 그리고 상기 제2 트렌치를 제2 절연막으로 매립하여 상기 제1 및 제2 절연막으로 소자분리막을 형성하는 것을 포함하고, 상기 활성 바는 상기 제2 절연막에 의해 상기 수직 채널로 분리될 수 있다.
본 다른 실시예에 있어서, 상기 매립 비트라인을 형성하는 것은 상기 다마신 매립 비트라인 패턴에 의해 노출된 상기 수직 채널을 실리사이드화하는 것과; 상기 다마신 매립 비트라인 패턴에 불순물이 도핑된 폴리실리콘을 증착하고, 상기 폴리실리콘을 실리사이드화 하는 것과; 그리고 상기 다마신 매립 비트라인 패턴에 금속을 증착하는 것 중에서 어느 하나를 포함할 수 있다.
본 다른 실시예에 있어서, 상기 수직 채널의 상하부에 상기 워드라인에 의해 상하 이격된 상부 접합영역과 하부 접합영역을 형성하는 것을 더 포함하고, 상기 하부 접합영역은 상기 폴리실리콘을 실리사이드화 하여 상기 매립 비트라인을 형성하는 것과 동시에 형성할 수 있다.
본 다른 실시예에 있어서, 상기 게이트 절연막을 형성하는 것은 상기 워드라인 패턴에 의해 노출된 상기 수직 채널의 적어도 일측면에 절연막을 증착하거나, 또는 상기 워드라인 패턴에 의해 노출된 상기 수직 채널의 적어도 일측면을 열산화시키는 것을 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 실시예에 따른 수직 채널 특랜지스터의 제조방법은, 반도체 기판을 제1 수평 방향으로 컷팅하여 상기 제1 수평 방향으로 연장되는 활성 바를 형성하고; 상기 반도체 기판에 상기 활성 바의 적어도 일측면과 오프셋 되며 상기 제1 수평 방향으로 연장되는 매립 비트라인 패턴을 형성하고; 상기 매립 비트라인 패턴에 의해 노출된 상기 활성 바의 일부 제거하여 상기 제1 수평 방향으로 연장되는 다마신 매립 비트라인 패턴을 형성하고; 상기 다 마신 매립 비트라인 패턴을 금속으로 채워 상기 제1 수평 방향으로 연장되는 매립 비트라인을 형성하고; 상기 반도체 기판을 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 컷팅하여 상기 활성 바를 수직 채널로 분리하며 상기 제2 수평 방향으로 연장되는 워드라인 패턴을 형성하고; 그리고 상기 워드라인 패턴에 의해 노출된 상기 수직 채널의 양측면에 게이트 절연막과 워드라인을 형성하여 상기 수직 채널의 양측면을 채널로 활용하는 것을 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 워드라인을 형성하는 것은 상기 워드라인 패턴 내에 형성되는 두 개의 워드라인을 전기적으로 연결하는 워드라인 패드를 형성하는 것을 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 매립 비트라인 패턴에 절연막을 형성하여 상기 매립 비트라인을 덮으며 상기 수직 채널의 측면과 접하는 절연 필라를 형성하는 것을 더 포함할 수 있다.
본 또 다른 실시예에 있어서, 상기 워드라인 패턴을 형성한 이후에 상기 절연 필라와 상기 수직 채널 사이에 리세스 패턴을 형성하고; 상기 리세스 패턴에 상기 게이트 절연막과 워드라인을 더 형성하여 상기 수직 채널의 세측면을 채널로 활용할 수 있다.
본 발명에 의하면, 매립 비트라인의 저항을 낮출 수 있으며, 채널 길이를 재현성있게 형성할 수 있는 효과가 있다. 아울러, 수직 채널의 여러 측면을 채널로 활용할 수 있어 전류 구동 능력을 향상시킬 수 있는 효과가 있다.
이하, 본 발명에 따른 수직 채널 트랜지스터의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(1 채널 구조의 수직 채널 트랜지스터의 예)
도 1a는 본 발명의 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이고, 도 1b는 그 변형예를 도시한 사시도이다.
도 1a를 참조하면, 본 실시예의 수직 채널 트랜지스터(10:Vertical Channel Transistor)는 반도체 기판(100) 상에 Z 방향으로 돌출된 수직 채널(115)과, X 방향으로 연장된 워드라인(190)과, Y 방향으로 연장된 비트라인(160)을 포함할 수 있다. 비트라인(160)은 워드라인(190)보다 더 낮은 위치에 매립된 형태로 배치될 수 있다. 수직 채널(115)은 비트라인(160)의 하부에 상당하는 부분이 Y 방향으로 서로 연결된 라인 상에 대체로 사각형 단면을 가지는 필라가 Z 방향으로 돌출된 구조일 수 있다. 워드라인(190)과 수직 채널(115)과의 사이에 게이트 절연막(180)이 배치될 수 있다. 게이트 절연막(180)은 X 방향으로 연장된 형태, 혹은 수직 채널(115) 에 제한된 형태일 수 있다. 수직 채널(115)에는 워드라인(190)의 하부에 상당하는 지점에 하부 접합영역(172)이 형성되고, 워드라인(190)의 상부에 상당하는 지점에 상부 접합영역(174)이 형성될 수 있다. 수직 채널(115)의 측면에는 절연막으로 구성된 절연 필라(145)가 배치될 수 있다.
본 실시예에 의하면, 수직 채널 트랜지스터(10)는 수직 채널(115)의 4개의 측면 중 워드라인(115)과 대면하는 어느 일면이 채널로 활용되는 1 채널 구조의 수직 채널 트랜지스터일 수 있다. 인접한 2 개의 워드라인(180)간의 피치가 2F이고, 인접한 2 개의 비트라인(160)간의 피치가 2F인 경우, 한 셀이 차지하는 면적은 4F2일 수 있다.
도 1b를 참조하면, 본 변형예의 수직 채널 트랜지스터(10a)는 도 1a의 수직 채널 트랜지스터(10)의 구조와 대체로 동일 유사할 수 있다. 도 1a와는 다르게, 수직 채널 트랜지스터(10a)는 반도체 기판(100) 상에서 Z 방향으로 돌출된 대체로 사각형 단면을 가진 필라 형태의 수직 채널(115a)을 포함할 수 있다.
(1 채널 구조의 수직 채널 트랜지스터의 제조방법의 예)
도 2a 내지 9a는 본 발명의 실시예에 따른 1 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 2b 내지 9b는 도 2a 내지 9a의 A-A' 선을 절취한 단면도이고, 도 2c 내지 9c는 도 2a 내지 9a의 B-B' 선을 절취한 단면도이다.
도 2a 내지 2c를 참조하면, 반도체 기판(100)을 B-B' 선 방향(도 1의 Y 방향)으로 컷팅하여 Y 방향으로 연장된 제1 트렌치(119)를 형성한다. 상기 Y-컷은 반도체 기판(100) 상에 Y 방향으로 연장된 하드 마스크(130)를 형성한 후, 하드 마스크(130)를 마스크로 하는 건식 에칭을 이용할 수 있다. 상기 Y-컷에 의하면 Y 방향으로 연장되는 장벽(wall) 혹은 핀(fin) 형태의 활성 바(110: active bar)가 형성될 수 있다. 반도체 기판(100)은 단결정 실리콘 웨이퍼 혹은 소이(SOI) 웨이퍼이고, 활성 바(110)는 단결정 실리콘으로 구성될 수 있다. 반도체 기판(100)은 제1 도전형 불순물, 가령 P 타입 불순물이 도핑되어 있을 수 있다. 제1 트렌치(119)는 제1 절연막(120)에 의해 채워질 수 있다. 제1 절연막(120)은 실리콘질화막(예: SiN), 실리콘산화막(예: SiO2), 혹은 이들의 조합일 수 있다. 일례로, 제1 절연막(120)은 실리콘산화막일 수 있다.
도 3a 내지 3c를 참조하면, 반도체 기판(100)을 A-A' 선 방향(도 1의 X 방향)으로 컷팅하여 X 방향으로 연장된 제2 트렌치(121)를 형성한다. 상기 X-컷에 의하면 장벽 형태의 활성 바(110)는 수직 방향(도 1의 Z 방향)으로 솟은 필라 형태의 수직 채널(115)이 구현될 수 있다. 제2 트렌치(121)는 제2 절연막(122)에 의해 채워질 수 있다. 제2 절연막(122)은 제1 절연막(120)과 동일 유사한 물질을 포함할 수 있다. 일례로, 제2 절연막(122)은 실리콘산화막일 수 있다. 제1 절연막(120)과 제2 절연막(122)은 수직 채널(115)을 고립시키는 소자분리막(125)을 구성할 수 있다. 제2 트렌치(121)는 제1 트렌치(119)에 비해 얕은 깊이로 형성할 수 있다.
도 4a 내지 4c를 참조하면, 반도체 기판(100)에 Y 방향으로 연장된 매립 비트라인 패턴(140: 이하 BBL 패턴)을 형성한다. BBL 패턴(140)은 소자분리막(125)을 Y 방향으로 컷팅하되, 수직 채널(115)의 일측면과 오프셋 될 수 있다. 따라서, BBL 패턴(140) 형성시 수직 채널(115)의 그 일측면이 제거될 수 있다. BBL 패턴(140)은 제1 트렌치(119)에 비해 얕은 깊이로 형성될 수 있다. BBL 패턴(140)은 제2 트렌치(121)와 동일하거나 거의 비슷한 깊이로 형성될 수 있다. 선택적으로, BBL 패턴(140)에 의해 노출된 수직 채널(115)에 불순물을 주입하여 하부 접합영역(172)을 형성할 수 있다. 하부 접합영역(172)은 제2 도전형, 가령 N 타입 불순물로 도핑될 수 있다. 다른 예로, 본 단계에서 하부 접합영역(172)을 형성하지 아니하고, 후속 공정(예: 도 6a 내지 6c의 매립 비트라인 형성 공정)에서 형성할 수 있다.
도 5a 내지 5c를 참조하면, 반도체 기판(100)에 Y 방향으로 연장된 다마신 BBL 패턴(142: 이하 D-BBL 패턴)을 형성한다. D-BBL 패턴(142)은 BBL 패턴(140)의 아래에 형성될 수 있다. 일례로, BBL 패턴(140)의 내측벽에 라이너(150)를 형성한 후, 바닥면을 이루는 수직 채널(115)과 소자분리막(125)을 Y 방향으로 건식 에칭하므로써 D-BBL 패턴(142)이 형성될 수 있다. D-BBL 패턴(142)은 수직 채널(115)을 소자분리막(125)과의 선택비 없이 에칭하여 형성할 수 있다. D-BBL 패턴(142)은 제2 트렌치(121)에 비해 깊이가 더 클 수 있다. 라이너(150)는 소자분리막(125)과 상이한 절연물을 증착한 후 에치백하여 형성할 수 있다. 가령, 소자분리막(125)은 실리콘산화막(예: SiO2)이고, 라이너(150)는 실리콘질화막(예: SiN)일 수 있다. 라이 너(150)는 D-BBL 패턴(142) 형성시 형성시 수직 채널(115)을 식각 손상으로부터 보호할 수 있다.
도 6a 내지 6c를 참조하면, D-BBL 패턴(142)에 매립 비트라인(160)을 형성한다. 일례로, D-BBL 패턴(142)에 의해 노출된 수직 채널(115)을 실리사이드화시켜 금속(예: CoSiX)으로 구성된 매립 비트라인(160)을 형성할 수 있다. 다른 예로, D-BBL 패턴(142) 내에 불순물이 도핑된 실리콘을 증착하고, 이를 실리사이드 반응시켜(예: CoSiX) 실리사이드화된 매립 비트라인(160)을 형성할 수 있다. 실리사이드 반응시 실리콘에 도핑된 불순물이 수직 채널(115)로 이동되어 하부 접합영역(172)이 형성될 수 있다. 또 다른 예로, D-BBL 패턴(142)에 의해 노출된 수직 채널(115)에 불순물을 이온주입하여 하부 접합영역(172)을 형성하고, 금속(예: TiN)을 증착한 후 에치백하여 D-BBL 패턴(142) 내에 매립 비트라인(160)을 형성할 수 있다. 또 다른 예로, 도 4a 내지 4c의 단계에서 하부 접합영역(172)을 저농도로 형성한 경우, 본 단계에서 고농도 도핑으로 하부 접합영역(172)을 LDD 구조로 구현할 수 있다. 본 실시예에 의하면, 매립 비트라인(160)은 금속을 포함하므로 폴리실리콘으로 구성된 것에 비해 저항을 낮출 수 있다.
도 7a 내지 7c를 참조하면, BBL 패턴(140)을 절연물로 채워 Y 방향으로 연장된 장벽 혹은 핀 형태의 절연 필라(145)를 형성한다. 일례로, 절연 필라(145)는 실리콘질화막(예: SiN)으로 형성할 수 있다. 이어서, 반도체 기판(100)에 X 방향으로 연장된 워드라인 패턴(144: 이하 WL 패턴)을 형성한다. WL 패턴(144)은 소자분리 막(125)을 X 방향으로 컷팅하되, 수직 채널(115)의 타측면과 오프셋 될 수 있다. 따라서, 수직 채널(115)은 BBL 패턴(140) 형성시 일부가 제거되고, WL 패턴(144) 형성시 일부가 더 제거될 수 있다. WL 패턴(144)은 제2 트렌치(121)에 비해 낮은 높이 혹은 같은 높이로 형성될 수 있다. WL 패턴(144)에 의해 절연 필라(145)는 아일랜드 형태로 분리된다. 도 7a를 비롯한 이하의 도면에서 도시의 간결성을 위해 라이너(150)는 생략하기로 한다.
도 8a 내지 8c를 참조하면, 반도체 기판(100)에 X 방향으로 연장되는 게이트 절연막(180)과 워드라인(190)을 형성한다. 게이트 절연막(180)은 WL 패턴(144) 내에 실리콘산화막(예: SiO2)을 증착하여 형성할 수 있다. 게이트 절연막(180)은 수직 채널(115)의 측벽 상에 제한적으로 형성될 수 있다. 다른 예로, 도 8d에 도시된 바와 같이 게이트 절연막(180)은 수직 채널(115)의 측벽 및 WL 패턴(144)의 바닥면에 형성되거나, 혹은 도 8e에 도시된 바와 같이 WL 패턴(144) 내측벽 전체에 형성될 수 있다. 워드라인(190)은 WL 패턴(144) 내에 폴리실리콘 혹은 금속(예: TiN)을 증착하고 에치백하여 형성할 수 있다. 워드라인(190)은 WL 패턴(144)의 상면보다 낮은 높이로 형성될 수 있다. 본 실시예에 의하면, 워드라인(190)은 그 폭(수직 길이)을 원하는 치수를 가지도록 형성할 수 있어서, 채널 길이의 재현성을 구현할 수 있다.
도 9a 내지 9c를 참조하면, WL 패턴(144) 내에 제3 절연막(124)으로 채운다. 제3 절연막(124)은 실리콘산화막, 실리콘질화막, 혹은 이들의 조합일 수 있다. 에 치백 혹은 CMP 등으로 하드 마스크(130)를 제거하여 수직 채널(115)이 노출되도록 한다. 수직 채널(115)에 불순물을 주입하여 상부 접합영역(174)을 형성한다. 본 실시예에 수직 채널(115)만이 노출되어 있으므로 불순물 주입은 자기정렬적으로 진행될 수 있다. 상부 접합영역(174)은 저농도 도핑과 고농도 도핑으로 LDD 구조로 형성할 수 있다.
상기 일련의 공정에 의하면, Y-컷으로 활성 바(110)를 형성하고, X-컷으로 활성 바(110)를 분리하여 Z 방향의 수직 채널(115)을 형성하고, Y 방향의 매립 비트라인(160)을 형성한 이후 X 방향의 워드라인(190)을 형성하므로써, 도 1a에 도시된 1 채널 구조의 수직 채널 트랜지스터(10)를 구현할 수 있다.
수직 채널 트랜지스터(10)는 셀 영역은 물론 페리 영역에 활용될 수 있다. 또한, 수직 채널 트랜지스터(10)는 메모리 소자는 물론 로직 소자에 널리 활용될 수 있다. 일례로, 수직 채널 트랜지스터(10)는 이하에서 설명한 바와 같이 디램 소자(DRAM)로 활용될 수 있다.
도 10a는 본 발명의 실시예에 따른 수직 채널 트랜지스터를 구비한 디램 메모리 소자를 도시한 평면도이고, 도 10b는 도 10a의 A-A' 선을 절취한 단면도이고, 도 10c는 도 10a의 B-B' 선을 절취한 단면도이다.
도 10a 내지 10c를 참조하면, 디램 소자(1)는 수직 채널 트랜지스터(10)와 캐패시터(90)를 포함할 수 있다. 수직 채널 트랜지스터(10)는 워드라인(190)과 매립 비트라인(160)의 교차점에 메모리 셀이 정의될 수 있다. 캐패시터(90)는 하부 전극(92)과 상부 전극(96) 사이에 유전막(94)이 샌드위치된 실린더 구조를 가질 수 있다. 하부 전극(92)은 콘택(80)을 통해 수직 채널(115)의 상부 접합영역(174)과 전기적으로 연결될 수 있다.
다른 예로, 수직 채널 트랜지스터(10)는 게이트 절연막(180)을 캐리어를 트랩할 수 있는 ONO 막으로 대체하여 불휘발성 메모리 소자로 활용될 수 있다. 또 다른 예로, 워드라인(190)과 매립 비트라인(160) 사이에 상변환 물질막을 형성하므로써 상변화 메모리 소자(PRAM)로 활용될 수 있다.
(매립 비트라인 형성방법의 변형)
도 11a 및 11c는 본 발명의 실시예에 따른 1 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법에 있어서 매립 비트라인을 형성하는 변형예를 도시한 평면도이고, 도 11b 및 11d는 도 11a 및 11c의 A-A' 선을 절취한 단면도이다.
도 11a 및 11b를 참조하면, 원형의 D-BBL 패턴(142a)을 형성할 수 있다. 일례로, 원 형태의 D-BBL 패턴(142a)은 BBL 패턴(140)의 내측벽에 실리콘질화막으로 라이너(150)를 형성하고, 라이너(150)에 의해 보호되지 않은 수직 채널(115)을 습식 에칭하여 형성할 수 있다. 수직 채널(115)은 소자분리막(125)과 선택비가 없는 습식 에칭으로 제거할 수 있다. 다른 예로, D-BBL 패턴(142a)은 도 18d에 도시된 것처럼 반원형으로 형성할 수 있다. 이 경우 수직 채널(115)은 소자분리막(125)과 선택비가 있는 에칭으로 제거하여 반원형 D-BBL 패턴(142a)을 형성할 수 있다.
도 11c 및 11d를 참조하면, D-BBL 패턴(142a)에 원형의 매립 비트라인(160a)을 형성할 수 있다. 매립 비트라인(160a)은 D-BBL 패턴(142a)에 의해 노출된 수직 채널(115)을 실리사이드화하거나, 혹은 금속(예: TiN)을 증착하고 에치백하여 형성할 수 있다.
(매립 비트라인 형성방법의 다른 변형)
도 12a, 12c, 12e는 본 발명의 실시예에 따른 1 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법에 있어서 매립 비트라인을 형성하는 변형예를 도시한 평면도이다. 도 12b, 12d, 12f는 도 12a, 12c, 12e의 A-A' 선을 절취한 단면도이다.
도 12a 및 12b를 참조하면, 반도체 기판(100)에 Y 방향으로 연장된 BBL 패턴(140b)을 형성한다. BBL 패턴(140b)은 소자분리막(125)을 Y 방향으로 컷팅하되, 수직 채널(115)의 양측면과 오프셋 될 수 있다. 따라서, BBL 패턴(140b) 형성시 수직 채널(115)의 양측면의 일부분이 제거될 수 있다.
도 12c 및 12d를 참조하면, 반도체 기판(100)에 Y 방향으로 연장된 D-BBL 패턴(142b)을 형성한다. D-BBL 패턴(142b)은 BBL 패턴(140b)의 내측면에 라이너(150)를 형성한 후, 수직 채널(115)을 소자분리막(125)과 선택비가 있는 에칭으로 형성할 수 있다. 본 변형예에 따르면, BBL 패턴(140b)의 아래에서 소자분리막(125)에 의해 이격된 2 개의 D-BBL 패턴(142b)이 형성될 수 있다.
도 12e 및 12f를 참조하면, D-BBL 패턴(142b)에 Y 방향으로 연장되는 매립 비트라인(160b)을 형성한다. 매립 비트라인(160b)은 폴리실리콘의 증착과 실리사이드화, 혹은 수직 채널(115)의 실리사이드화, 혹은 금속의 증착과 에치백으로 형성할 수 있다. 본 변형예에 있어서, 수직 채널(115)의 피치는 2F이고 피치 사이즈가 1.2F인 경우, 수직 채널(115)과 매립 비트라인(160b)의 오프셋 사이즈는 0.2F일 수 있다.
(게이트 절연막 형성방법의 변형)
도 13a 내지 15a는 본 발명의 실시예에 따른 1 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법에 있어서 게이트 절연막을 형성하는 변형예를 도시한 평면도이고, 도 13b 내지 15b는 도 13a 내지 15a의 A-A' 선을 절취한 단면도이고, 도 13c 내지 15c는 도 13a 내지 15a의 B-B' 선을 절취한 단면도이다.
도 13a 내지 13c를 참조하면, 반도체 기판(100)에 X 방향으로 연장되는 WL 패턴(144)을 형성하고, 수직 채널(115)을 열산화시켜 수직 채널(115)의 측면에 게이트 절연막(180a)을 형성한다. 이 경우에는 절연물 증착과 에치백 공정이 포함되지 아니하므로 WL 패턴(144) 내에서 절연막(122)은 물론 수직 채널(115)이 손상되지 않을 수 있다. 본 변형예에 의하면, 게이트 절연막(180a)은 도 8a에서와 다르게 X 방향으로 연장된 형태로 형성되지 아니하고 수직 채널(115)의 일측면에 제한적으로 형성될 수 있다.
도 14a 내지 14c를 참조하면, WL 패턴(144) 내에 워드라인(190)을 형성한다. 워드라인(190)은 X 방향으로 연장된 형태로 형성될 수 있다. 워드라인(190)은 금속의 증착과 에치백으로 형성될 수 있다.
도 15a 내지 15c를 참조하면, WL 패턴(144)에 제3 절연막(124)을 형성한 후 하드 마스크(130)가 제거되도록 CMP 혹은 에치백하여 1 채널 구조의 수직 채널 트 랜지스터(10)를 구현할 수 있다.
(1 채널 구조의 수직 채널 트랜지스터의 제조방법의 다른 예)
도 16a 내지 23a는 본 발명의 다른 실시예에 따른 1 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 16b 내지 23b는 도 16a 내지 23a의 A-A' 선을 절취한 단면도이고, 도 16c 내지 23c는 도 16a 내지 23a의 B-B' 선을 절취한 단면도이다. 이하에서 설명의 간결성을 위해 중복설명은 피하기로 한다.
도 16a 내지 16c를 참조하면, Y-컷으로 Y 방향으로 연장된 활성 바(110)를 형성한다. Y-컷은 반도체 기판(100)을 Y 방향으로 연장된 형태를 갖는 하드 마스크(130)를 마스크로 하는 건식 에칭으로 구현될 수 있다. 상기 Y-컷에 의하면 활성 바(110)가 형성되는 것과 동시에 Y 방향으로 연장되며 활성 바(110)를 분리하는 제1 트렌치(119)가 형성된다. 제1 트렌치(119)는 제1 절연막(120)으로 채워진다. 제1 절연막(120)은 실리콘산화막으로 구성될 수 있다.
도 17a 내지 17c를 참조하면, Y 방향으로 연장되는 BBL 패턴(140)을 형성한다. BBL 패턴(140)은 제1 절연막(120)을 Y 방향으로 컷팅하며, 활성 바(110)의 일측면과 오프셋 될 수 있다. 따라서, 활성 바(110)는 BBL 패턴(140)과 오프셋된 일측면이 제거될 수 있다.
도 18a 내지 18c를 참조하면, BBL 패턴(140)의 아래에 D-BBL 패턴(142)을 형성한다. 일례로, BBL 패턴(140)의 내측면에 실리콘질화막을 증착하여 라이너(150) 를 형성하고, BBL 패턴(140) 내에서 라이너(150)에 의해 보호되지 않은 활성 바(110)를 제1 절연막(120)과의 선택비 없이 에칭하여 D-BBL 패턴(142)을 형성할 수 있다. D-BBL 패턴(142) 내에 매립 비트라인(160)을 형성한다. 매립 비트라인(160)은 활성 바(110)의 일측면과 전기적으로 연결될 수 있다.
다른 예로서, 도 18d를 참조하면, 활성 바(110)를 제1 절연막(120)과의 선택비있는 에칭으로 제거하여 반원형의 D-BBL 패턴(142c)을 형성할 수 있다. 이 D-BBL 패턴(142c)에 반원형의 매립 비트라인(160c)을 형성한다. 매립 비트라인(160c)은 D-BBL 패턴(142)에 의해 노출된 활성 바(110)를 실리사이드화 하거나, TiN과 같은 금속을 증착하고 에치백하여 형성할 수 있다.
또 다른 예로서, 도 18e 및 18f를 참조하면, 반도체 기판(100)에 Y 방향으로 연장된 BBL 패턴(140c)을 형성할 수 있다. BBL 패턴(140c)은 제1 절연막(120)을 Y 방향으로 컷팅하되, 활성 바(110)의 양측면과 오프셋 될 수 있다. 따라서, BBL 패턴(140c) 형성시 활성 바(110)의 양측면이 제거될 수 있다.
도 18g를 참조하면, BBL 패턴(140c)의 내측면에 라이너(150)를 형성한 후, 활성 바(110)를 제1 절연막(120)과 선택비가 있는 에칭으로 D-BBL 패턴(142c)을 형성한다. D-BBL 패턴(142c)에 매립 비트라인(160c)을 형성한다. 매립 비트라인(160c)은 폴리실리콘의 증착과 실리사이드화, 혹은 활성 바(110)의 실리사이드화, 혹은 금속의 증착과 에치백으로 형성할 수 있다. 본 변형예에 의하면, BBL 패턴(140c)의 아래에서 활성 바(110)와 전기적으로 연결되며 제1 절연막(120)에 의해 이격된 2 개의 매립 비트라인(160c)이 형성될 수 있다.
또 다른 예로서, 도 18h를 참조하면, BBL 패턴(140c) 내의 활성 바(110)를 제1 절연막(120)과의 선택비없는 에칭으로 제거하여 제1 절연막(120)의 양측에 반원형의 D-BBL 패턴(142d)을 형성할 수 있다. D-BBL 패턴(142d)에 의해 노출된 활성 바(110)를 실리사이드화 하거나, TiN을 증착하고 에치백하여 반원형의 매립 비트라인(160d)를 형성할 수 있다.
도 19a 내지 19c를 참조하면, BBL 패턴(140)에 실리콘질화막으로 절연 필라(145)를 형성한다. 절연 필라(145)는 장벽(wall) 형태로 형성될 수 있다. 이어서, 반도체 기판(100)을 X-컷하여 X 방향의 제2 트렌치(121)를 형성한다. 상기 X-컷에 의하면, 활성 바(110)는 분리되어 수직 채널(115)로 형성되고, 절연 필라(145) 역시 분리되어 아일랜드 형태를 가지게 된다.
도 20a 내지 20c를 참조하면, 제2 트렌치(121)를 제2 절연막(122)으로 채운다. 제1 절연막(120)과 제2 절연막(122)은 소자분리막(125)을 구성한다. 제2 절연막(122)은 제1 절연막(120)에 비해 작은 높이를 가질 수 있고, 제2 절연막(122) 하부에 매립 비트라인(160)이 배치될 수 있다.
도 21a 내지 21c를 참조하면, 반도체 기판(100)에 X 방향으로 연장되는 WL 패턴(144)을 형성한다. WL 패턴(144)은 소자분리막(125)을 X 방향으로 컷팅하며, 수직 필라(115)의 일측면과 오프셋 될 수 있다. 따라서, WL 패턴(144) 형성에 의해 수직 필라(115)의 일측면이 제거될 수 있다.
도 22a 내지 22c를 참조하면, WL 패턴(144) 내에 수직 채널(115)의 측면에 접하는 게이트 절연막(180)과, WL 패턴(144)을 일부 채우는 워드라인(190)을 형성 한다. 게이트 절연막(180)은 실리콘산화막을 증착하거나 혹은 수직 채널(115)을 열산화시켜 형성할 수 있다. 게이트 절연막(180)은 X 방향으로 연장된 형태, 혹은 도 14a 내지 14c에서와 같이 수직 채널(115)에 한정된 형태로 형성할 수 있다. 워드라인(190)은 금속을 증착하고 에치백하여 형성할 수 있다.
도 23a 내지 23c를 참조하면, WL 패턴(144) 내에 워드라인(190)을 덮는 제3 절연막(124)을 형성하고, 하드 마스크(130)를 에치백 혹은 CMP로 제거한다. 상기 일련의 공정에 의하면, Y-컷으로 활성 바(110)를 형성한 후 Y 방향의 매립 비트라인(160)을 형성하고, X-컷으로 활성 바(110)를 분리하여 Z 방향의 수직 채널(115)로 형성한 후 X 방향의 워드라인(190)을 형성하므로써, 도 1a에 도시된 1 채널 구조의 수직 채널 트랜지스터(10)를 구현할 수 있다.
(1 채널 구조의 수직 채널 트랜지스터의 제조방법의 또 다른 예)
도 24a 내지 29a는 본 발명의 또 다른 실시예에 따른 1 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 24b 내지 29b는 도 24a 내지 29a의 A-A' 선을 절취한 단면도이고, 도 24c 내지 29c는 도 24a 내지 29a의 B-B' 선을 절취한 단면도이다. 이하에서 설명의 간결성을 위해 중복설명은 피하기로 한다.
도 24a 내지 24c를 참조하면, X-컷과 Y-컷을 동시에 진행하여 소자분리막(125)에 의해 구분되는 수직 채널(115a)을 형성한다. 가령, 반도체 기판(100) 상에 아일랜드 형태의 하드 마스크(130)를 형성한다. 하드 마스크(130)를 마스크로 이용하는 건식 에칭으로 트렌치(119)를 형성하고, 트렌치(119)를 실리콘산화막과 같은 절연막으로 채워 소자분리막(125)을 형성할 수 있다.
도 25a 내지 25c를 참조하면, 반도체 기판(100)에 Y 방향으로 연장되는 BBL 패턴(140)을 형성한다. BBL 패턴(140)은 소자분리막(125)을 Y 방향으로 커팅하며, 수직 채널(115a)의 일측면과 오프셋 될 수 있다.
도 26a 내지 26c를 참조하면, BBL 패턴(140)의 아래에 D-BBL 패턴(142)을 형성한다. D-BBL 패턴(142)은 BBL 패턴(140)의 내측벽에 실리콘질화막으로 라이너(150)를 형성한 후, BBL 패턴(140)에 의해 노출된 수직 채널(115a)을 소자분리막(125)과의 선택비가 없이 혹은 선택비가 있는 에칭으로 제거하여 형성할 수 있다. D-BBL 패턴(142)을 금속으로 채워넣어 매립 비트라인(160)을 형성한다. 본 실시예에 의하면, Y 방향으로 연장되며 수직 채널(115a)의 일측면과 전기적으로 연결되는 매립 비트라인(160)이 형성된다. 매립 비트라인(160)은 소자분리막(125) 내에 매립된 형태를 가질 수 있다.
도 27a 내지 27c를 참조하면, 반도체 기판(100)에 X 방향으로 연장되어 소자분리막(125)을 컷팅하는 WL 패턴(144)을 형성한다. WL 패턴(144)은 수직 채널(115a)의 일측면과 오프셋 될 수 있다.
도 28a 내지 28c를 참조하면, WL 패턴(144) 내에 증착 공정으로 게이트 절연막(180)과 워드라인(190)을 형성한다. 게이트 절연막(180)과 워드라인(190)은 X 방향으로 연장된 형태로 형성될 수 있다. 다른 예로, 게이트 절연막(180)은 WL 패턴(144)에 의해 노출된 수직 채널(115a)을 열산화시켜 수직 채널(115a)의 일측면에 한정된 형태로 형성할 수 있다.
도 29a 내지 29c를 참조하면, WL 패턴(144) 내에 워드라인(190)을 덮는 절연막(124)을 형성한 후, 에치백이나 CMP를 이용하여 하드 마스크(130)를 제거할 수 있다. 상기 일련의 공정에 의하면, X-컷과 Y-컷을 동시에 진행하여 반도체 기판(100) 상에 Z 방향으로 돌출된 수직 채널(115a)을 형성한 후, Y 방향의 매립 비트라인(160)과 X 방향의 워드라인(190)을 순차 형성하여, 도 1b에 도시된 1 채널 구조의 수직 채널 트랜지스터(10a)를 형성할 수 있다.
(2 채널 구조의 수직 채널 트랜지스터)
도 30a는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이고, 도 30b는 그 변형예를 도시한 사시도이다.
도 30a를 참조하면, 수직 채널 트랜지스터(20)는 반도체 기판(200) 상에 Z 방향으로 돌출된 수직 채널(215)과, X 방향으로 연장된 워드라인(290)과, Y 방향으로 연장된 비트라인(260)을 포함할 수 있다. 비트라인(260)은 워드라인(290)보다 더 낮은 위치에 매립된 형태로 배치될 수 있다. 수직 채널(215)은 비트라인(260)의 하부에 상당하는 부분이 Y 방향으로 서로 연결된 라인 상에 대체로 사각형 단면을 가지는 필라가 Z 방향으로 돌출된 구조일 수 있다. 워드라인(290)과 수직 채널(215)과의 사이에 게이트 절연막(180)이 배치될 수 있다. 게이트 절연막(280)은 X 방향으로 연장된 형태, 혹은 수직 채널(215)에 제한된 형태일 수 있다. 수직 채널(215)에는 워드라인(290)의 하부에 상당하는 지점에 하부 접합영역(272)이 형성 되고, 워드라인(290)의 상부에 상당하는 지점에 상부 접합영역(274)이 형성될 수 있다. 수직 채널(215)의 측면에는 절연막으로 구성된 절연 필라(245)가 배치될 수 있다.
본 실시예에 의하면, 워드라인(290)은 수직 채널(215)의 양면에 배치되고, 이 두 개의 워드라인(290)은 서로 전기적으로 연결된다. 이러한 구조에 의해 수직 채널 트랜지스터(20)는 수직 채널(215)의 4개의 측면 중 워드라인(215)과 대면하는 양면이 채널로 활용되는 2 채널 구조이다. 따라서, 수직 채널 트랜지스터(20)의 전류 구동 능력이 향상될 수 있다. 본 실시예의 수직 채널 트랜지스터(20)는 한 셀이 4F2 면적을 차지할 수 있다.
도 30b를 참조하면, 본 변형예의 수직 채널 트랜지스터(20a)는 도 30a의 수직 채널 트랜지스터(20)의 구조와 대체로 동일 유사할 수 있다. 도 30a와 다르게, 수직 채널 트랜지스터(20a)는 반도체 기판(200) 상에서 Z 방향으로 돌출된 대체로 사각형 단면을 가진 필라 형태의 수직 채널(215a)을 포함할 수 있다.
(2 채널 구조의 수직 채널 트랜지스터의 제조방법의 예)
도 31a 내지 35a는 본 발명의 실시예에 따른 2 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 31b 내지 35b는 도 31a 내지 35a의 A-A' 선을 절취한 단면도이고, 도 31c 내지 35c는 도 31a 내지 35a의 B-B' 선을 절취한 단면도이다. 도 34g 내지 34j는 본 발명의 실시예에 따른 2 채널 구조를 갖 는 수직 채널 트랜지스터의 제조방법에 있어서 워드라인의 형성방법을 도시한 평면도이고, 도 34k 내지 34p는 그 변형예를 도시한 평면도이다. 설명의 간결성을 위해 중복설명은 피한다.
도 31a 내지 31c를 참조하면, 도 2a 내지 2c에 도시된 것처럼 Y-컷으로 활성 바를 형성한 후, 도 3a 내지 3c에 도시된 것처럼 X-컷으로 활성 바를 분리하여 수직 채널(215)을 형성한다. Y-컷에 의해 Y 방향의 제1 트랜치(219)가 형성되고 X-컷에 의해 X 방향의 제2 트렌치(221)가 형성된다. 제1 트렌치(219)는 제1 절연막(220)으로 채우고, 제2 트렌치(221)는 제2 절연막(222)으로 채운다. 제1 절연막(220)과 제2 절연막(222)이 소자분리막(225)을 이룬다. 이어서, Y 방향으로 연장된 소자분리막(225)을 Y 커팅하며, 수직 채널(215)의 일측면과 오프셋 되는 BBL 패턴(240)을 형성한다.
도 32a 내지 32c를 참조하면, BBL 패턴(240) 내측면에 라이너(250)를 형성하여 수직 채널(215)를 보호하면서, BBL 패턴(240)에 의해 노출된 수직 채널(215)을 소자분리막(225)과의 선택비가 있는 에칭 혹은 선택비가 없는 에칭으로 제거하여 D-BBL 패턴(242)을 형성한다. D-BBL 패턴(242)을 금속으로 채워 매립 비트라인(260)을 형성한다.
도 33a 내지 33c를 참조하면, BBL 패턴(240)을 실리콘질화막으로 채워 절연 필라(245)를 형성한다. 그리고, X 방향으로 소자분리막(225)과 수직 채널(215)의 일부를 컷팅하며, 수직 채널(215)의 양측면과 오프셋 되는 WL 패턴(244)을 형성한다. WL 패턴(244)에 의해 절연 필라(245)는 바 형태에서 아일랜드 형태로 구현된 다. WL 패턴(244)의 바닥면을 통해 제2 절연막(222)이 노출될 수 있다.
도 34a 내지 34c를 참조하면, WL 패턴(244) 내에 게이트 절연막(280)을 형성한다. 게이트 절연막(280)은 수직 채널(215)의 양측벽에 증착 공정으로 형성할 수 있다. 그리고, 금속의 증착과 에치백으로 수직 채널(215)의 양측벽에 워드라인(290)을 형성한다. 이에 따라, 수직 채널(215)의 양측벽이 채널로 활용될 수 있다.
워드라인(290)은 반도체 기판(200) 상에 전도성 물질을 증착하고, 이를 패터닝하여 형성할 수 있다. 일례로, 도 34d에 도시된 것처럼 TiN과 같은 금속막(290a)을 WL 패턴(244)이 전부 매립되도록 증착한 후 에치백할 수 있다. 다른 예로, 도 34e에 도시된 바와 같이 금속막(290a)을 WL 패턴(244)의 외관을 따라 증착할 수 있다. 도 34f를 참조하면, 금속막(290a)을 에치백하여 WL 패턴(244) 내에 워드라인(290)을 스페이서 형태로 형성할 수 있다. 이때, 워드라인(290) 사이의 제2 절연막(222)이 리세스될 수 있다. 수직 채널(215)의 양측벽을 한 셀의 채널로 활용하기 위해 이하 도 34g 내지 34j를 참조하여 후술한 바와 같이 수직 채널(215)의 양측벽에 형성된 2 개의 워드라인(290)을 전기적으로 연결한다.
도 34g를 참조하면, 반도체 기판(200)의 에지를 오픈시키는 연결 패턴(300)을 형성한다. 연결 패턴(300)은 반도체 기판(200)의 일측 에지 혹은 양측 에지에 형성할 수 있다. 연결 패턴(300)은 WL 패턴(244)의 에지를 가로지르는 형태로 형성될 수 있다.
도 34h를 참조하면, WL 패턴(244) 내에 워드라인(290)을 형성한다. 워드라 인(290)은 연결 패턴(300) 내에도 형성될 수 있다. 이에 따라 수직 채널(215)의 양측벽에 형성되는 워드라인(290)은 연결 패턴(300)에 형성된 연결부(292)에 의해 연결될 수 있다.
도 34i를 참조하면, 연결부(292)에 워드라인 패드(295)를 형성할 수 있다. 워드라인 패드(295)는 수직 채널(215)의 양측벽에 형성되어 서로 연결되는 2 개의 워드라인(290)의 일측단에 형성할 수 있다. 다른 예로, 워드라인 패드(295)는 서로 연결되는 2 개의 워드라인(290)의 양측단에 형성된 연결부들(292)에 각각 형성할 수 있다. 또 다른 예로, 워드라인 패드(295)를 형성한 후 혹은 워드라인 패드(295)을 형성하지 아니하고 연결부(292)에 접속되는 콘택을 형성할 수 있다. 워드라인들(290) 간의 분리를 위해 셀 에지(310)를 제거한다.
도 34j를 참조하면, 셀 에지(310)를 제거하면 하나의 수직 채널(215)의 양측벽에 형성되고, 서로 전기적으로 연결되며, 워드라인 패드(295)에 접속되는 2 개의 워드라인(290)이 구현될 수 있다. 워드라인 패드(295)를 공유하지 않는 워드라인(290) 간의 간격(β)은 워드라인(290)의 세로 길이(α)의 대략 2배 보다 작게 설계할 수 있다. 워드라인 패드(295)의 가로 길이(γ)는 워드라인(290)의 세로 길이(α)의 대략 2배 크기로 설계할 수 있다. 이상의 수치는 단지 일례일 뿐이면 본 발명을 이에 한정하려는 의도는 전혀 아니다. 도 34k 내지 34p는 워드라인 패드(295)의 형성에 관한 다양한 예를 도시한 것이다.
도 35a 내지 35c를 참조하면, WL 패턴(244) 내에 제3 절연막(224)을 형성한 후, 하드 마스크(230)를 제거하는 에치백 혹은 CMP 공정을 진행한다. 상기 일련의 공정에 의하면, Y-컷으로 Y 방향으로 연장된 활성 바를 형성한 후 X-컷으로 활성 바를 Z 방향으로 수직한 수직 채널(215)을 형성하고, Y 방향으로 연장되는 매립 비트라인(260)을 형성한 이후에 수직 채널(215)의 양측벽에 X 방향으로 연장되는 워드라인(190)을 형성하므로써, 도 30a에 도시된 2 채널 구조의 수직 채널 트랜지스터(20)를 구현할 수 있다.
(게이트 절연막 형성방법의 변형)
도 36a 및 37a는 본 발명의 실시예에 따른 2 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법에 있어서 게이트 절연막을 형성하는 변형예를 도시한 평면도이고, 도 36b 및 37b는 도 36a 및 37a의 A-A' 선을 절취한 단면도이고, 도 36c 및 37c는 도 36a 및 37a의 B-B' 선을 절취한 단면도이다.
도 36a 내지 36c를 참조하면, 반도체 기판(200)에 X 방향으로 연장되는 WL 패턴(244)을 형성하고, 수직 채널(215)을 열산화시켜 수직 채널(215)의 양측면에 게이트 절연막(280a)을 형성한다. 본 변형예에 의하면, 게이트 절연막(280a)은 도 34a에서와 다르게 X 방향으로 연장된 형태로 형성되지 아니하고 수직 채널(215)의 양측면에 제한적으로 형성될 수 있다.
도 37a 내지 37c를 참조하면, WL 패턴(244) 내에 워드라인(290)을 형성한다. 워드라인(290)은 수직 채널(215)의 양측면에 X 방향으로 연장된 형태로 형성할 수 있다. WL 패턴(244)에 제3 절연막(224)을 형성한 후 하드 마스크(230)가 제거되도록 CMP 혹은 에치백하여 2 채널 구조의 수직 채널 트랜지스터(20)를 구현할 수 있 다.
(2 채널 구조의 수직 채널 트랜지스터의 제조방법의 다른 예)
도 38a 내지 43a는 본 발명의 다른 실시예에 따른 2 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 38b 내지 43b는 도 38a 내지 43a의 A-A' 선을 절취한 단면도이고, 도 38c 내지 43c는 도 38a 내지 43a의 B-B' 선을 절취한 단면도이다. 설명의 간결성을 위해 중복설명은 피한다.
도 38a 내지 38c를 참조하면, Y-컷으로 제1 절연막(220)에 의해 분리되는 Y 방향으로 연장된 활성 바(210)를 형성한다. 그리고, 제1 절연막(220)을 Y 방향으로 컷팅하며 활성 바(210)의 일측면과 오프셋 되는 BBL 패턴(240)을 형성한다.
도 39a 내지 39c를 참조하면, BBL 패턴(240)의 아래에 D-BBL 패턴(242)을 형성하고, D-BBL 패턴(242)을 금속으로 채워 매립 비트라인(260)을 형성한다. 매립 비트라인(260)은 Y 방향으로 연장되어 활성 바(210)의 일측면과 전기적으로 연결될 수 있다.
도 40a 내지 40c를 참조하면, BBL 패턴(240)을 실리콘질화막으로 채워넣어 Z 방향으로 돌출되며 Y 방향으로 연장되는 절연 필라(245)를 형성한다. 이어서, 반도체 기판(100)을 X 방향으로 가로지르는 WL 패턴(244)을 형성한다. WL 패턴(244)에 의해 활성 바(210)는 X 방향으로 분리되어 수직 채널(215)로 구현된다. 절연 필라(245)는 WL 패턴(244)에 의해 X 방향으로 분리되어 아일랜드 형태로 구현된다. 본 실시예에 의하면, 반도체 기판(200)을 X 컷팅하여 활성 바(210)와 절연 필 라(245)를 X 방향으로 분리하는 제2 절연막을 형성하는 공정이 스킵될 수 있다.
도 41a 내지 41c를 참조하면, WL 패턴(244)의 내측면에 게이트 절연막(280)을 형성한다. 게이트 절연막(280)은 CVD, ALD, PVD 등으로 실리콘산화막을 증착하여 형성할 수 있다. 본 실시예에 의하면, 수직 채널(215)의 양측벽에 게이트 절연막(280)이 형성된다. 다른 예로, 게이트 절연막(280)은 열산화 공정으로 형성할 수 있다.
도 42a 내지 42c를 참조하면, WL 패턴(244) 내에 워드라인(290)을 형성한다. 워드라인(290)은 금속막의 증착과 에치백으로 수직 채널(215)의 양측면에 스페이서 형태로 형성할 수 있다. 에치백 공정시 워드라인(290) 사이의 게이트 절연막(280)이 리세스될 수 있다. 본 실시예에 의하면, 수직 채널(215)의 양측면을 따라 X 방향으로 연장되는 게이트 절연막(280) 및 워드라인(290)이 형성될 수 있다. 게이트 절연막(280)은 열산화 공정으로써 도 36a 내지 36c에 도시된 것처럼 수직 채널(215)의 양측면에 한정된 형태로 형성할 수 있다.
도 43a 내지 43c를 참조하면, WL 패턴(224)을 제3 절연막(224)으로 채운 후, 에치백이나 CMP 등으로 하드 마스크(230)를 제거한다. 상기 일련의 공정에 의하면, Y-컷으로 활성 바(210)를 형성한 후 Y 방향의 매립 비트라인(260)을 형성하고, X-컷으로 활성 바(210)를 분리하여 Z 방향의 수직 채널(215)로 형성한 후 수직 채널(215)의 양측면에 X 방향의 워드라인(290)을 형성하므로써, 도 30a에 도시된 2 채널 구조의 수직 채널 트랜지스터(20)를 구현할 수 있다.
(2 채널 구조의 수직 채널 트랜지스터의 제조방법의 또 다른 예)
도 44a 내지 49a는 본 발명의 또 다른 실시예에 따른 2 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 44b 내지 49b는 도 44a 내지 49a의 A-A' 선을 절취한 단면도이고, 도 44c 내지 49c는 도 44a 내지 49a의 B-B' 선을 절취한 단면도이다. 설명의 간결성을 위해 중복설명은 피한다.
도 44a 내지 44c를 참조하면, X-컷과 Y-컷을 동시에 진행하여 소자분리막(225)에 의해 구분되는 수직 채널(215a)을 형성한다. 일례로, 반도체 기판(200) 상에 아일랜드 형태의 하드 마스크(230)를 형성하고, 이를 마스크로 하는 건식 에칭으로 반도체 기판(200)을 제거하여 Z 방향으로 돌출된 필라 형태의 수직 채널(215a)을 형성할 수 있다.
도 45a 내지 45c를 참조하면, 소자분리막(225)을 Y 방향으로 컷팅하며, 수직 채널(215a)의 일측면과 오프셋 되는 BBL 패턴(240)을 형성한다. 수직 채널(215a)은 BBL 패턴(240) 형성시 그 오프셋 되는 일측면 일부가 제거될 수 있다.
도 46a 내지 46c를 참조하면, BBL 패턴(240)의 아래에 D-BBL 패턴(242)을 형성한다. D-BBL 패턴(242)은 BBL 패턴(240)에 의해 노출된 수직 채널(215a)을 소자분리막(225)과의 선택비가 있는 에칭 혹은 선택비가 없는 에칭으로 제거하여 형성할 수 있다. 라이너(250)는 상기 에칭 공정시 수직 채널(215a)을 보호한다. D-BBL 패턴(242)에 금속, 혹은 금속을 포함하는 폴리실리콘 등으로 매립 비트라인(260)을 형성한다.
도 47a 내지 47c를 참조하면, BBL 패턴(240)을 실리콘질화막으로 채워 절연 필라(245)를 형성한다. 소자분리막(225)을 X 방향으로 컷팅하며, 수직 채널(215a)의 양측면과 오프셋 되는 WL 패턴(244)을 형성한다. WL 패턴(244)의 형성시 WL 패턴(244)과 오프셋 되는 수직 채널(215a)의 양측면이 제거될 수 있다. WL 패턴(244)에 의해 절연 필라(245)는 X 방향으로 컷팅되어 아일랜드 형태로 구현된다.
도 48a 내지 48c를 참조하면, WL 패턴(244)의 내측벽에 게이트 절연막(280)과 워드라인(290)을 형성한다. 게이트 절연막(280)과 워드라인(290)은 수직 채널(215a)의 양측면에 형성되어, 수직 채널(215a)의 양측면이 채널로 활용될 수 있다. 게이트 절연막(280)은 절연물의 증착 혹은 수직 채널(215a)의 열산화 공정을 통해 형성될 수 있다. 워드라인(290)은 금속의 증착 공정으로 형성될 수 있다.
도 49a 내지 49c를 참조하면, WL 패턴(244)을 절연막(224)으로 채우고, 하드 마스크(230)를 제거한다. 상기 일련의 공정에 의하면, X-컷과 Y-컷을 동시에 진행하여 반도체 기판(200) 상에 Z 방향으로 돌출된 수직 채널(215a)을 형성한 후, Y 방향의 매립 비트라인(260)을 형성하고, 수직 채널(215a)의 양측면에 X 방향으로 연장된 워드라인(290)을 형성하므로써, 도 30b에 도시된 2 채널 구조의 수직 채널 트랜지스터(20a)를 구현할 수 있다.
(3 채널 구조의 수직 채널 트랜지스터)
도 50a는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이고, 도 50b는 그 변형예를 도시한 사시도이다.
도 50a를 참조하면, 수직 채널 트랜지스터(30)는 반도체 기판(300) 상에 Z 방향으로 돌출된 수직 채널(315)과, X 방향으로 연장된 워드라인(390)과, Y 방향으로 연장된 비트라인(360)을 포함할 수 있다. 비트라인(360)은 워드라인(390)보다 더 낮은 위치에 매립된 형태로 배치될 수 있다. 수직 채널(315)은 비트라인(360)의 하부에 상당하는 부분이 Y 방향으로 서로 연결된 라인 상에 대체로 사각형 단면을 가지는 필라가 Z 방향으로 돌출된 구조일 수 있다. 워드라인(390)과 수직 채널(315)과의 사이에 게이트 절연막(380)이 배치될 수 있다. 수직 채널(315)에는 워드라인(390)의 하부에 상당하는 지점에 하부 접합영역(372)이 형성되고, 워드라인(390)의 상부에 상당하는 지점에 상부 접합영역(374)이 형성될 수 있다. 수직 채널(315)의 측면에는 절연막으로 구성된 절연 필라(345)가 배치될 수 있다.
게이트 절연막(380)은 X 방향으로 연장된 사다리 형태일 수 있다. 워드라인(390)은 X 방향으로 연장된 사다리 형태를 가질 수 있다. 본 실시예에 의하면, 워드라인(390)은 게이트 절연막(380)의 개재하에 수직 채널(315)의 3개의 측면과 접한다. 이러한 구조에 의해 수직 채널 트랜지스터(30)는 수직 채널(315)의 4개의 측면 중 워드라인(315)과 접하는 세 측면이 채널로 활용되는 3 채널 구조이다. 따라서, 수직 채널 트랜지스터(30)의 전류 구동 능력이 더 향상될 수 있다. 본 실시예의 수직 채널 트랜지스터(30)는 한 셀이 4F2 면적을 차지할 수 있다.
도 50b를 참조하면, 본 변형예의 수직 채널 트랜지스터(30a)는 도 50a의 수직 채널 트랜지스터(30)의 구조와 대체로 동일 유사할 수 있다. 도 50a와 다르게, 수직 채널 트랜지스터(30a)는 반도체 기판(300) 상에서 Z 방향으로 돌출된 대체로 사각형 단면을 가진 필라 형태의 수직 채널(315a)을 포함할 수 있다.
(3 채널 구조의 수직 채널 트랜지스터의 제조방법의 예)
도 51a 내지 55a는 본 발명의 실시예에 따른 3 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 51b 내지 55b는 도 51a 내지 55a의 A-A' 선을 절취한 단면도이고, 도 51c 내지 55c는 도 51a 내지 55a의 B-B' 선을 절취한 단면도이다. 설명의 간결성을 위해 중복설명은 피한다.
도 51a 내지 51c를 참조하면, Y-컷으로 활성 바를 형성한 후 X-컷으로 활성 바를 분리하여 수직 채널(315)을 형성한다. 수직 채널(315)은 소자분리막(325)에 의해 전기적으로 분리된다. 소자분리막(325)은 제1 절연막(320)과 제2 절연막(322)을 포함한다. X 방향으로 연장되고 수직 채널(315)의 양측면과 오프셋 되는 BBL 패턴(340)과, BBL 패턴(340)의 아래에 D-BBL 패턴(342)을 형성한다. D-BBL 패턴(342) 내에 매립 비트라인(360)을 형성하고, BBL 패턴(340) 내에 절연 필라(345)를 형성한다. 소자분리막(325)을 X 방향으로 컷팅하며, 수직 채널(315)의 양측면과 오프셋 되는 WL 패턴(344)을 형성한다.
도 52a 내지 52c를 참조하면, WL 패턴(344)이 형성된 이후에 세정 공정을 이용하여 수직 채널(315)과 절연 필라(345) 사이의 제1 절연막(320)과 라이너(350)를 제거한다. 혹은 습식 에칭을 이용하여 수직 채널(315)과 절연 필라(345) 사이의 제1 절연막(320)과 라이너(350)를 제거할 수 있다. 이에 따라, 수직 채널(315)과 절연 필라(345) 사이에 리세스 패턴(355)이 형성될 수 있다.
도 53a 내지 53c를 참조하면, WL 패턴(344)과 리세스 패턴(355) 내에 게이트 절연막(380)을 증착 혹은 열산화 공정으로 형성한다. 본 실시예에 의하면, 게이트 절연막(380)은 리세스 패턴(355) 내에도 형성되므로 수직 채널(315)의 세측면에 접하는 사다리 형태를 가질 수 있다.
도 54a 내지 54c를 참조하면, WL 패턴(344)과 리세스 패턴(355) 내에 게이트 절연막(380)과 접하는 워드라인(390)을 형성한다. 워드라인(390)은 금속의 증착으로 형성될 수 있다. 본 실시예에 의하면, 리세스 패턴(355) 내에 워드라인(390)이 형성되므로 사다리 형태의 게이트 절연막(380)을 사이에 두고 수직 채널(315)의 세측면에 접하는 사다리 형태의 워드라인(390)이 형성된다. 이에 따라, 수직 채널(315)의 세측면이 채널로 활용된다.
도 55a 내지 55c를 참조하면, WL 패턴(344) 및 리세스 패턴(355) 내에 제3 절연막(324)을 형성하고, 에치백 혹은 CMP 등으로 하드 마스크(330)를 제거한다. 상기 일련의 공정에 의하면, Y-컷으로 활성 바를 형성한 이후에 X-컷으로 활성 바를 분리하여 Z 방향으로 돌출된 수직 채널(315)을 형성하고, Y 방향으로 연장되어 수직 채널(315)의 일측면과 전기적으로 연결되는 매립 비트라인(360)을 형성하고, X 방향으로 연장되어 수직 채널(315)의 세측면에 접하는 워드라인(390)을 형성하므로써, 도 50a에 도시된 3 채널 구조를 갖는 수직 채널 트랜지스터(30)를 구현할 수 있다.
(3 채널 구조의 수직 채널 트랜지스터의 제조방법의 다른 예)
도 56a 내지 59a는 본 발명의 다른 실시예에 따른 3 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 56b 내지 59b는 도 56a 내지 59a의 A-A' 선을 절취한 단면도이고, 도 56c 내지 59c는 도 56a 내지 59a의 B-B' 선을 절취한 단면도이다. 설명의 간결성을 위해 중복설명은 피한다.
도 56a 내지 56c를 참조하면, Y-컷으로 제1 절연막(320)에 의해 분리되는 Y 방향으로 연장된 활성 바(310)를 형성한다. 그리고, 제1 절연막(320)을 Y 방향으로 컷팅하며 활성 바(310)의 일측면과 오프셋 되는 BBL 패턴(340)과, BBL 패턴(340)의 아래에 D-BBL 패턴(342)을 형성한다. D-BBL 패턴(342)을 금속으로 채워 활성 바(310)의 일측면과 전기적으로 연결되는 매립 비트라인(360)을 형성한다. BBL 패턴(340)을 실리콘질화막으로 채워넣어 Z 방향으로 돌출되며 Y 방향으로 연장되는 절연 필라(345)를 형성한다. 이어서, 반도체 기판(300)을 X 방향으로 가로지르는 WL 패턴(344)을 형성한다. WL 패턴(344)에 의해 활성 바(310)는 X 방향으로 분리되어 수직 채널(315)로 구현되고, 절연 필라(345)는 X 방향으로 분리되어 아일랜드 형태로 구현된다. WL 패턴(344)에 의해 활성 바(310)와 절연 필라(345)가 X 컷팅되어 분리되기 때문에 제2 절연막 형성 공정이 스킵될 수 있다.
도 57a 내지 57c를 참조하면, WL 패턴(344)이 형성된 이후에 세정 공정 혹은 습식 에칭을 이용하여 수직 채널(315)과 절연 필라(345) 사이의 제1 절연막(320)과 라이너(350)를 제거한다. 이에 따라, 수직 채널(315)과 절연 필라(345) 사이에 리세스 패턴(355)이 형성될 수 있다.
도 58a 내지 58c를 참조하면, WL 패턴(344)과 리세스 패턴(355)의 내측면에 증착 혹은 열산화 공정으로 게이트 절연막(380)을 형성한다. 게이트 절연막(380)은 수직 채널(315)의 세측벽에 접하는 사다리 형태로 형성된다. 이어서, WL 패턴(344)과 리세스 패턴(355) 내에 게이트 절연막(380)과 접하는 워드라인(390)을 형성한다. 워드라인(390)은 일례로 증착 공정을 이용하여 사다리 형태의 게이트 절연막(380)을 사이에 두고 수직 채널(315)의 세측면에 접하는 사다리 형태로 형성될 수 있다. 이 수직 채널(315)의 세측면이 채널로 활용된다.
도 59a 내지 59c를 참조하면, WL 패턴(344) 및 리세스 패턴(355) 내에 제3 절연막(324)을 형성하고, 에치백 혹은 CMP 등으로 하드 마스크(330)를 제거한다. 상기 일련의 공정에 의하면, Y-컷으로 활성 바(310)를 형성한 후 Y 방향의 매립 비트라인(360)을 형성하고, X-컷으로 활성 바(310)를 분리하여 Z 방향의 수직 채널(315)로 형성한 후, 수직 채널(315)의 세측면에 접하는 X 방향으로 연장된 사다리 형태의 워드라인(390)을 형성하므로써, 도 50a에 도시된 3 채널 구조의 수직 채널 트랜지스터(30)를 구현할 수 있다.
(3 채널 구조의 수직 채널 트랜지스터의 제조방법의 또 다른 예)
도 60a 내지 63a는 본 발명의 다른 실시예에 따른 3 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 60b 내지 63b는 도 60a 내지 63a의 A-A' 선을 절취한 단면도이고, 도 60c 내지 63c는 도 60a 내지 63a의 B-B' 선을 절취한 단면도이다. 설명의 간결성을 위해 중복설명은 피한다.
도 60a 내지 60c를 참조하면, X-컷과 Y-컷을 동시에 진행하여 소자분리 막(325)에 의해 구분되는 수직 채널(315a)을 형성한다. 소자분리막(325)을 Y 방향으로 컷팅하며 수직 채널(315a)의 일측면과 오프셋 되는 BBL 패턴(340)과, BBL 패턴(340)의 아래에 D-BBL 패턴(342)을 형성한다. D-BBL 패턴(242) 내에 매립 비트라인(360)을 형성하고, BBL 패턴(340) 내에는 절연 필라(345)를 형성한다. 소자분리막(325)을 X 방향으로 컷팅하며, 수직 채널(315a)의 양측면과 오프셋 되는 WL 패턴(344)을 형성한다. WL 패턴(344)에 의해 절연 필라(345)는 X 방향으로 컷팅되어 아일랜드 형태로 구현된다.
도 61a 내지 61c를 참조하면, WL 패턴(344)이 형성된 이후에 세정 공정 혹은 습식 에칭을 이용하여 수직 채널(315a)과 절연 필라(345) 사이의 소자 분리막(325)과 라이너(350)를 제거한다. 이에 따라, 수직 채널(315a)과 절연 필라(345) 사이에 리세스 패턴(355)이 형성될 수 있다.
도 62a 내지 62c를 참조하면, WL 패턴(344)과 리세스 패턴(355) 내에 게이트 절연막(380)과 워드라인(390)을 형성한다. 게이트 절연막(380)과 워드라인(390)은 각각 사다리 형태로 형성된다.
도 63a 내지 63c를 참조하면, WL 패턴(344)과 리세스 패턴(355)을 절연막(344)으로 채우고, 하드 마스크(330)를 제거한다. 상기 일련의 공정에 의하면, X-컷과 Y-컷을 동시에 진행하여 반도체 기판(300) 상에 Z 방향으로 돌출된 수직 채널(315a)을 형성한 후, Y 방향의 매립 비트라인(360)을 형성하고, 수직 채널(315a)의 세측면에 X 방향으로 연장된 사다리 형태의 워드라인(390)을 형성하므로써, 도 50b에 도시된 3 채널 구조의 수직 채널 트랜지스터(30a)를 구현할 수 있다.
(응용예)
도 64a 및 64b를 본 발명의 실시예에 따른 수직 채널 트랜지스터의 응용예를 도시한 블록도이다.
도 64a를 참조하면, 본 발명의 실시예들에 따른 수직 채널 트랜지스터를 포함하는 전자 장치(1300)가 설명된다. 전자 장치(1300)는 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들어 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직 채널 트랜지스터를 포함한다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이 스 프로토콜에서 사용될 수 있다.
도 64b를 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 메모리 시스템(memory system)이 설명된다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 본 발명의 실시예에 따른 수직 채널 트랜지스터를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
도 1a는 본 발명의 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도.
도 1b는 도 1a의 변형예를 도시한 사시도.
도 2a 내지 9a는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 2b 내지 9b는 도 2a 내지 9a의 A-A' 선을 절취한 단면도, 도 2c 내지 9c는 도 2a 내지 9a의 B-B' 선을 절취한 단면도.
도 8d 및 8e는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 제조방법에 있어서 워드라인 형성방법을 도시한 단면도.
도 10a는 본 발명의 실시예에 따른 수직 채널 트랜지스터를 구비한 디램 메모리 소자를 도시한 평면도, 도 10b는 도 10a의 A-A' 선을 절취한 단면도, 도 10c는 도 10a의 B-B' 선을 절취한 단면도.
도 11a 및 11c는 본 발명의 실시예에 따른 매립 비트라인 형성방법을 도시한 평면도, 도 11b 및 11d는 도 11a 및 11c의 A-A' 선을 절취한 단면도.
도 12a, 12c, 12e는 본 발명의 실시예에 따른 매립 비트라인 형성방법의 변형예를 도시한 평면도, 도 12b, 12d, 12f는 도 12a, 12c, 12e의 A-A' 선을 절취한 단면도.
도 13a 내지 15a는 본 발명의 실시예에 따른 게이트 절연막 형성방법을 도시한 평면도, 도 13b 내지 15b는 도 13a 내지 15a의 A-A' 선을 절취한 단면도, 도 13c 내지 15c는 도 13a 내지 15a의 B-B' 선을 절취한 단면도.
도 16a 내지 23a는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 16b 내지 23b는 도 16a 내지 23a의 A-A' 선을 절취한 단면도, 도 16c 내지 23c는 도 16a 내지 23a의 B-B' 선을 절취한 단면도.
도 18d는 본 발명의 다른 실시예에 따른 매립 비트라인 형성방법을 도시한 단면도.
도 18e는 본 발명의 다른 실시예에 따른 매립 비트라인 형성방법의 변형예를 도시한 평면도, 도 18f 내지 18h는 그 단면도.
도 24a 내지 29a는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 24b 내지 29b는 도 24a 내지 29a의 A-A' 선을 절취한 단면도, 도 24c 내지 29c는 도 24a 내지 29a의 B-B' 선을 절취한 단면도.
도 30a는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도.
도 30b는 도 30a의 변형예를 도시한 사시도.
도 31a 내지 35a는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 31b 내지 35b는 도 31a 내지 35a의 A-A' 선을 절취한 단면도, 도 31c 내지 35c는 도 31a 내지 35a의 B-B' 선을 절취한 단면도.
도 34d 내지 34f는 본 발명의 다른 실시예에 따른 워드라인 형성방법을 도시한 단면도.
도 34g 내지 34j는 본 발명의 실시예에 따른 2 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법에 있어서 워드라인 패드의 형성방법을 도시한 평면도.
도 34k 내지 34p는 본 발명의 실시예에 따른 2 채널 구조를 갖는 수직 채널 트랜지스터의 제조방법에 있어서 워드라인 패드의 형성방법의 변형예를 도시한 평면도.
도 36a 및 37a는 본 발명의 실시예에 따른 게이트 절연막 형성방법의 변형예를 도시한 평면도, 도 36b 및 37b는 도 36a 및 37a의 A-A' 선을 절취한 단면도, 도 36c 및 37c는 도 36a 및 37a의 B-B' 선을 절취한 단면도.
도 38a 내지 43a는 본 발명의 다른 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 38b 내지 43b는 도 38a 내지 43a의 A-A' 선을 절취한 단면도, 도 38c 내지 43c는 도 38a 내지 43a의 B-B' 선을 절취한 단면도.
도 44a 내지 49a는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 44b 내지 49b는 도 44a 내지 49a의 A-A' 선을 절취한 단면도, 도 44c 내지 49c는 도 44a 내지 49a의 B-B' 선을 절취한 단면도.
도 50a는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도.
도 50b는 도 50a의 변형예를 도시한 사시도.
도 51a 내지 55a는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 51b 내지 55b는 도 51a 내지 55a의 A-A' 선을 절취한 단면도, 도 51c 내지 55c는 도 51a 내지 55a의 B-B' 선을 절취한 단면도.
도 56a 내지 59a는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 56b 내지 59b는 도 56a 내지 59a의 A-A' 선을 절취한 단면도, 도 56c 내지 59c는 도 56a 내지 59a의 B-B' 선을 절취한 단면도.
도 60a 내지 63a는 본 발명의 또 다른 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도, 도 60b 내지 63b는 도 60a 내지 63a의 A-A' 선을 절취한 단면도, 도 60c 내지 63c는 도 60a 내지 63a의 B-B' 선을 절취한 단면도.
도 64a 및 64b는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 응용예를 도시한 블록도.

Claims (10)

  1. 기판 상에 제1 수평 방향으로 연장되는 라인 형태의 활성 패턴을 형성하고;
    상기 활성 패턴을 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 분리하여 상기 기판 상에서 수직 방향으로 연장되는 수직 채널을 형성하고;
    상기 기판 상에 상기 제1 수평 방향으로 연장되는 매립 비트라인을 형성하고; 그리고
    상기 수직 채널의 적어도 일측면을 따라 상기 제2 수평 방향으로 연장되는 워드라인을 형성하는 것을 포함하되,
    상기 활성 패턴을 형성하는 것은:
    상기 기판 상에 상기 제1 수평 방향으로 연장되는 제1 트렌치를 형성하고; 그리고
    상기 제1 트렌치를 제1 절연막으로 채워 상기 제1 절연막에 의해 상기 제1 수평 방향으로 연장되는 활성 바를 형성하는 것을 포함하되,
    상기 매립 비트라인을 형성하는 것은:
    상기 수직 채널을 형성하기 이전에,
    상기 제1 절연막을 상기 제1 수평 방향으로 컷팅하되 상기 활성 바의 적어도 일측면과 오프셋 되는 매립 비트라인 패턴을 형성하고;
    상기 매립 비트라인 패턴의 내측벽에 라이너를 형성하고;
    상기 라이너에 의해 보호되지 않은 상기 활성 바를 일부 제거하여 상기 매립 비트라인 패턴 내에 다마신 매립 비트라인 패턴을 형성하고; 그리고
    상기 다마신 매립 비트라인 패턴 내에 상기 제1 수평 방향으로 연장되어 상기 활성 바의 적어도 일측면과 전기적으로 연결되는 금속 매립 비트라인을 형성하는 것을;
    포함하는 수직 채널 트랜지스터의 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 워드라인을 형성하는 것은:
    상기 제1 절연막을 상기 제2 수평 방향으로 컷팅하되 상기 활성 바의 적어도 일측면과 오프셋 되며, 상기 활성 바를 상기 제2 수평 방향으로 분리하여 상기 수직 채널을 정의하는 워드라인 패턴을 형성하고;
    상기 워드라인 패턴 내에 상기 수직 채널의 적어도 일측면과 접하는 게이트 절연막을 형성하고; 그리고
    상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널의 적어도 일측면과 대면하는 상기 워드라인을 형성하는 것을;
    포함하는 수직 채널 트랜지스터의 제조방법.
  5. 제1항에 있어서,
    상기 수직 채널을 형성하는 것은:
    상기 매립 비트라인을 형성한 이후에,
    상기 기판 상에 상기 제2 수평 방향으로 연장되는 제2 트렌치를 형성하고; 그리고
    상기 제2 트렌치를 제2 절연막으로 채워 상기 활성 바를 상기 제2 수평 방향으로 분리하여 제1 및 제2 절연막에 의해 분리되는 상기 수직 채널을 형성하는 것을;
    포함하는 수직 채널 트랜지스터의 제조방법.
  6. 제5항에 있어서,
    상기 워드라인을 형성하는 것은:
    상기 수직 채널을 형성한 이후에,
    상기 제1 및 제2 절연막을 상기 제2 수평 방향으로 컷팅하되, 상기 수직 채널의 적어도 일측면과 오프셋 되는 워드라인 패턴을 형성하고;
    상기 워드라인 패턴 내에 상기 수직 채널의 적어도 일측면과 접하는 게이트 절연막을 형성하고; 그리고
    상기 워드라인 패턴 내에 상기 게이트 절연막을 사이에 두고 상기 수직 채널의 적어도 일측면과 대면하는 상기 워드라인을 형성하는 것을;
    포함하는 수직 채널 트랜지스터의 제조방법.
  7. 기판 상에 제1 수평 방향으로 연장되는 라인 형태의 활성 패턴을 형성하고;
    상기 활성 패턴을 상기 제1 수평 방향과 교차하는 제2 수평 방향으로 분리하여 상기 기판 상에서 수직 방향으로 연장되는 수직 채널을 형성하고;
    상기 기판 상에 상기 제1 수평 방향으로 연장되는 매립 비트라인을 형성하고; 그리고
    상기 수직 채널의 적어도 일측면을 따라 상기 제2 수평 방향으로 연장되는 워드라인을 형성하는 것을 포함하되,
    상기 활성 패턴을 형성하는 것은:
    상기 기판 상에 상기 제1 수평 방향으로 연장되는 제1 트렌치를 형성하고; 그리고
    상기 제1 트렌치를 제1 절연막으로 채워 상기 제1 절연막에 의해 상기 제1 수평 방향으로 연장되는 활성 바를 형성하는 것을 포함하되,
    상기 수직 채널을 형성하는 것은:
    상기 매립 비트라인을 형성하기 이전에,
    상기 기판 상에 상기 제2 수평 방향으로 연장되는 제2 트렌치를 형성하고; 그리고
    상기 제2 트렌치를 제2 절연막으로 채워 상기 활성 바를 상기 제2 수평 방향으로 분리하여 제1 및 제2 절연막에 의해 분리되는 상기 수직 채널을 형성하는 것을;
    포함하는 수직 채널 트랜지스터의 제조방법.
  8. 제7항에 있어서,
    상기 매립 비트라인을 형성하는 것은:
    상기 수직 채널을 형성한 이후에,
    상기 제1 및 제2 절연막을 상기 제1 수평 방향으로 컷팅하되 상기 수직 채널의 적어도 일측면과 오프셋 되는 매립 비트라인 패턴을 형성하고;
    상기 매립 비트라인 패턴의 내측벽에 라이너를 형성하고;
    상기 라이너에 의해 보호되지 않은 상기 수직 채널을 일부 제거하여 상기 매립 비트라인 패턴 내에 다마신 매립 비트라인 패턴을 형성하고; 그리고
    상기 다마신 매립 비트라인 패턴 내에 상기 제1 수평 방향으로 연장되어 상기 수직 채널의 적어도 일측면과 전기적으로 연결되는 금속 매립 비트라인을 형성하는 것을;
    포함하는 수직 채널 트랜지스터의 제조방법.
  9. 제1항에 있어서,
    상기 수직 채널에 상기 워드라인에 의해 상하 이격된 상부 접합영역과 하부 접합영역을 형성하는 것을 더 포함하는 수직 채널 트랜지스터의 제조방법.
  10. 제9항에 있어서,
    상기 하부 접합영역은 상기 매립 비트라인과 동시에 형성하는 수직 채널 트랜지스터의 제조방법.
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