KR101626241B1

KR101626241B1 - 박막 트랜지스터의 반도체층용 산화물, 박막 트랜지스터, 표시 장치 및 스퍼터링 타깃

Info

Publication number: KR101626241B1
Application number: KR1020147033159A
Authority: KR
Inventors: 신야 모리타; 겐타 히로세; 아야 미키; 도시히로 구기미야
Original assignee: 가부시키가이샤 고베 세이코쇼
Priority date: 2012-05-30
Filing date: 2013-05-28
Publication date: 2016-05-31
Also published as: TWI496914B; KR20150016271A; US9647126B2; JP2014007383A; WO2013180141A1; TW201410895A; CN104335354A; US20150076489A1; JP6068232B2; CN104335354B

Abstract

산화물 반도체층 박막을 구비한 박막 트랜지스터에 있어서, 높은 전계 효과 이동도를 유지하면서, 광이나 바이어스 스트레스 등에 대하여 임계값 전압의 변화량이 작아 스트레스 내성이 우수한 동시에, 소스·드레인 전극을 패터닝할 때에 사용되는 습식 에칭액에 대하여 우수한 내성을 갖는 반도체층용 산화물을 제공한다. 이러한 반도체층용 산화물은, 박막 트랜지스터의 반도체층에 사용되는 산화물이며, In, Zn, Ga, Sn 및 O로 구성되는 동시에, 상기 산화물 중, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], [Ga] 및 [Sn]으로 했을 때, 하기 식 (1) 내지 (4)를 만족한다.
1.67×[Zn]＋1.67×[Ga]≥100 … (1)
([Zn]/0.95)＋([Sn]/0.40)＋([In]/0.4)≥100 … (2)
[In]≤40 … (3)
[Sn]≥5 … (4)

Description

박막 트랜지스터의 반도체층용 산화물, 박막 트랜지스터, 표시 장치 및 스퍼터링 타깃 {OXIDE FOR SEMICONDUCTOR LAYER IN THIN-FILM TRANSISTOR, THIN-FILM TRANSISTOR, DISPLAY DEVICE, AND SPUTTERING TARGET}

본 발명은 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터(TFT)의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터 및 상기 박막 트랜지스터를 구비한 표시 장치, 및 상기 산화물의 형성에 사용되는 스퍼터링 타깃에 관한 것이다.

아몰퍼스(비정질) 산화물 반도체는, 범용의 아몰퍼스 실리콘(a-Si)에 비하여 높은 캐리어 이동도(전계 효과 이동도라고도 불린다. 이하, 간단히「이동도」라고 부르는 경우가 있음)를 갖고, 광학 밴드 갭이 크고, 저온으로 성막할 수 있으므로, 대형·고해상도·고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등에의 적용이 기대되고 있다.

산화물 반도체 중에서도 특히, 인듐, 갈륨, 아연 및 산소로 이루어지는 아몰퍼스 산화물 반도체(In-Ga-Zn-O, 이하「IGZO」라고 부르는 경우가 있음)는, 매우 높은 캐리어 이동도를 가지므로, 바람직하게 사용되고 있다. 예를 들어 비특허문헌 1 및 2에는, In: Ga: Zn=1.1: 1.1: 0.9(원자%비)의 산화물 반도체 박막을 박막 트랜지스터(TFT)의 반도체층(활성층)에 사용한 것이 개시되어 있다.

산화물 반도체를 박막 트랜지스터의 반도체층으로서 사용할 경우, 캐리어 농도(이동도)가 높을 뿐만 아니라, TFT의 스위칭 특성(트랜지스터 특성, TFT 특성)이 우수한 것이 요구된다. 구체적으로는, (1) 온 전류(게이트 전극과 드레인 전극에 플러스 전압을 걸었을 때의 최대 드레인 전류)가 높고, (2) 오프 전류(게이트 전극에 마이너스 전압을, 드레인 전압에 플러스 전압을 각각 걸었을 때의 드레인 전류)가 낮고, (3) S값(Subthreshold Swing, 서브쓰레홀드 스윙, 드레인 전류를 1자리 올리는데 필요한 게이트 전압)이 낮고, (4) 임계값(드레인 전극에 플러스 전압을 걸고, 게이트 전압에 플러스 마이너스 중 어느 한 전압을 걸었을 때에 드레인 전류가 흐르기 시작하는 전압이며, 임계값 전압이라고도 불림)이 시간적으로 변화되지 않고 안정되고(여기에서 안정이란, 임계값이 기판면 내에서 균일한 것을 의미함), 또한 (5) 이동도가 높은 것 등이 요구된다.

또한, IGZO 등의 산화물 반도체층을 사용한 TFT는, 전압 인가나 광 조사 등의 스트레스에 대한 내성(스트레스 내성)이 우수한 것이 요구된다. 예를 들어, 게이트 전극에 전압을 계속해서 인가했을 때나, 반도체층에서 흡수가 일어나는 청색대의 광을 계속해서 조사했을 때에, 박막 트랜지스터의 게이트 절연막과 반도체층 계면에 차지가 트랩되어, 반도체층 내부의 전하 변화로부터, 임계값 전압이 마이너스측으로 대폭으로 변화(시프트)되고, 이에 의해 TFT의 스위칭 특성이 변화되는 것이 지적되고 있다. 또한, 액정 패널 구동 시나, 게이트 전극에 마이너스 바이어스를 걸어 화소를 점등시킬 때 등에 액정 셀로부터 누설된 광이 TFT에 조사되지만, 이 광이 TFT에 스트레스를 주어서 화상 불균일이나 특성 열화의 원인이 된다. 실제로 박막 트랜지스터를 사용할 때, 광 조사나 전압 인가에 의한 스트레스에 의해 스위칭 특성이 변화되면, 표시 장치 자체의 신뢰성 저하를 초래한다.

또한, 유기 EL 디스플레이에 있어서도 마찬가지로, 발광층으로부터의 누설광이 반도체층에 조사되어, 임계값 전압 등의 값이 변동된다고 하는 문제가 발생한다.

이렇게 특히 임계값 전압의 시프트는, TFT를 구비한 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래하므로, 스트레스 내성의 향상(즉 스트레스 인가 전후의 변화량이 적은 것)이 강하게 갈망되고 있다.

또한 산화물 반도체 박막과, 그 위에 소스·드레인 전극을 구비한 박막 트랜지스터 기판을 제작할 때, 상기 산화물 반도체 박막이 습식 에칭액 등의 약액에 대하여 높은 특성(습식 에칭 내성)을 갖는 것도 요구된다. 구체적으로는, TFT 제작 시의 각 공정에 있어서, 사용되는 습식 에칭액의 종류도 상이하기 때문에, 상기 산화물 반도체 박막에는, 이하의 두 가지의 특성이 요구된다.

(i) 산화물 반도체 박막은, 산화물 반도체 가공용 습식 에칭액에 대하여 우수한 가용성을 갖는 것

즉, 산화물 반도체 박막을 가공할 때에 사용되는 옥살산 등의 유기산계 습식 에칭액에 의해, 상기 산화물 반도체 박막이 적절한 속도로 에칭되어, 잔사 없이 패터닝할 수 있는 것이 요구된다.

(ⅱ) 산화물 반도체 박막은, 소스·드레인 전극용 습식 에칭액에 대하여 불용성인 것

즉, 산화물 반도체 박막 위에 성막되는 소스·드레인 전극용 배선막을 가공할 때에 사용되는 습식 에칭액(예를 들어 인산, 질산, 아세트산 등을 포함하는 무기산)에 의해, 소스·드레인 전극은 적절한 속도로 에칭되지만, 상기 산화물 반도체 박막의 표면(백 채널)측이 상기 습식 에칭액에 의해 깎이거나, 대미지가 생겨서 TFT 특성이나 스트레스 내성이 저하되지 않도록 하는 것이 요구된다.

습식 에칭액에 의한 에칭의 정도(에칭 속도)는 습식 에칭액의 종류에 따라서도 상이하다. 전술한 IGZO는, 옥살산 등의 습식 에칭액에 대하여 우수한 가용성을 갖지만(즉, 상기 (i)의 산화물 반도체 박막 가공 시의 습식 에칭 내성이 우수한) 무기산계 습식 에칭액에 대한 가용성도 높고, 무기산계 습식 에칭액에 의해 매우 용이하게 에칭되어 버린다. 그로 인해, 소스·드레인 전극의 습식 에칭액에 의한 가공 시에, IGZO막이 소실되어 TFT의 제작이 곤란해지거나, TFT 특성 등이 저하된다는 문제가 있다(즉, 상기 (ⅱ)의 소스·드레인 전극 가공 시의 습식 에칭 내성이 떨어짐). 이러한 문제를 해결하기 위해서, 소스·드레인 전극 가공용 에칭액으로서, IGZO를 에칭하지 않는 약액(NH₄F와 H₂O₂의 혼합액)을 사용하는 것도 검토되고 있지만, 상기 약액의 수명은 짧고, 불안정하기 때문에 양산성이 떨어진다.

상술한 (ⅱ)의 소스·드레인 전극의 습식 에칭에 수반하는 TFT 특성 등의 저하는, 특히 백 채널 에치(BCE) 구조의 TFT에서 보인다.

즉, 산화물 반도체를 사용한 보텀 게이트 박막 트랜지스터의 구조는, 도 1a에 나타내는, 에치 스토퍼층(9)을 갖는 에치 스톱형(ESL형)과, 도 1b에 나타내는, 에치 스토퍼층을 갖지 않는 백 채널 에치형(BCE형)의 2종류로 크게 구별된다. 이들 도면에 있어서, 공통되는 구성에는 동일한 번호를 부여하고 있으며, 도면 중, 부호 1은 기판, 2는 게이트 전극, 3은 게이트 절연막, 4는 산화물 반도체층, 5는 소스·드레인 전극, 6은 보호막(절연막), 7은 콘택트 홀, 8은 투명 도전막이다.

도 1a에 있어서의 에치 스토퍼층(9)은, 소스·드레인 전극(5)에 에칭을 실시할 때에 산화물 반도체층(4)이 대미지를 받아서 트랜지스터 특성이 저하되는 것을 방지할 목적으로 형성되는 것이다. 도 1a에 의하면, 소스·드레인 전극 가공 시에 반도체층 표면에 대한 대미지가 적기 때문에, 양호한 TFT 특성을 쉽게 얻을 수 있다. 상기 에치 스토퍼층으로서는, 일반적으로 SiO₂ 등의 절연막이 사용된다.

이에 반해, 도 1b에서는, 에치 스토퍼층을 갖지 않으므로, 공정수를 간략화할 수 있어, 생산성이 우수하다. 즉, 제조 방법에 따라서는 에칭 시에 에치 스토퍼층을 형성하지 않아도 산화물 반도체층(4)에 대미지를 주지 않는 경우도 있고, 예를 들어 리프트 오프법에 의해 소스·드레인 전극(5)을 가공할 경우에는 산화물 반도체층(4)에 대한 대미지가 없기 때문에 에치 스토퍼층은 불필요하다. 그 경우에는, 도 1b의 BCE 구조가 사용된다. 또는, 에치 스토퍼층이 없더라도 양호한 TFT 특성을 발휘할 수 있도록 개발된 특별한 습식 에칭액을 사용할 경우, 도 1b의 BCE 구조를 사용할 수 있다.

상술한 바와 같이 박막 트랜지스터의 제작 비용 저감이나 공정 간략화의 관점에서는, 에치 스토퍼층을 갖지 않는 도 1b의 BCE 구조의 사용이 권장되지만, 전술한 습식 에칭 시의 문제가 강하게 염려된다. 물론, 도 1a의 ESL 구조에 있어서도, 습식 에칭액의 종류에 따라서는, 상기 문제가 발생할 우려가 있다.

이러한 문제를 감안하여, 특허문헌 1에는 IGZO에 소정량의 Sn을 첨가하여, 소스 전극·드레인 전극을 습식 에칭할 때에 사용하는 무기산계 습식 에칭액(예를 들어 인산/질산/아세트산의 혼산 습식 에칭액)에 대한 내성을 높여, 반도체층의 침식을 억제하는 기술이 개시되어 있다. 구체적으로는, 상기 특허문헌 1의 실시예 표 2에는, In, Ga, Zn, Sn의 전량에 대한 Sn의 원자 비율이 0.015 내지 0.070(1.5 내지 7%)의 범위로 제어된 반도체막을 갖는 BCE형 박막 트랜지스터에서는, TFT 특성의 편차가 작아진 것이 기재되어 있다. 그러나 상기 특허문헌 1에서는 스트레스 내성의 향상에 대하여 전혀 유의하고 있지 않다.

일본 특허 공개 제2011-108873호 공보

고체 물리, VOL44, P621(2009) Nature, VOL432, P488(2004)

본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적은 산화물 반도체층 박막을 구비한 박막 트랜지스터에 있어서, 높은 전계 효과 이동도를 유지하면서, 광이나 바이어스 스트레스 등에 대하여 임계값 전압의 변화량이 작아 스트레스 내성이 우수한 동시에, 소스·드레인 전극을 패터닝할 때에 사용되는 습식 에칭액에 대하여 우수한 내성을 갖는 반도체층용 산화물, 상기 반도체층용 산화물의 성막에 사용되는 스퍼터링 타깃, 상기 반도체층용 산화물을 구비한 박막 트랜지스터 및 상기 박막 트랜지스터를 구비한 표시 장치를 제공하는 데 있다.

상기 과제를 해결할 수 있는 본 발명의 반도체층용 산화물은, 기판 위에 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연막, 반도체층 및 보호막을 구비한 박막 트랜지스터의 반도체층에 사용되는 산화물이며, 상기 산화물은 In, Zn, Ga, Sn 및 O로 구성되는 동시에, 상기 산화물 중, 산소를 제외한 전체 금속 원소(In, Zn, Ga 및 Sn)에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], [Ga] 및 [Sn]으로 했을 때, 하기 식 (1) 내지 (4)를 만족하는 데에 요지를 갖는 것이다.

1.67×[Zn]＋1.67×[Ga]≥100 … (1)

([Zn]/0.95)＋([Sn]/0.40)＋([In]/0.4)≥100 … (2)

[In]≤40 … (3)

[Sn]≥5 … (4)

본 발명의 반도체층용 산화물의 바람직한 실시 형태에 있어서는, 또한 하기 식 (5) 내지 (8)을 만족한다.

12≤[In]≤20 … (5)

17≤[Sn]≤25 … (6)

15≤[Ga]≤20 … (7)

40≤[Zn]≤50 … (8)

본 발명의 반도체층용 산화물은, 캐리어 밀도가 1×10¹⁵ 내지 1×10¹⁷/㎤인 것이 바람직하다.

본 발명에는, 상기 반도체층용 산화물을 박막 트랜지스터의 반도체층으로서 구비한 박막 트랜지스터도 본 발명의 범위 내에 포함된다.

본 발명의 박막 트랜지스터의 바람직한 실시 형태에 있어서, 상기 반도체층의 밀도는 6.0g/㎤ 이상이다.

본 발명에는, 상기 박막 트랜지스터를 구비한 표시 장치도 포함된다.

본 발명의 스퍼터링 타깃은, 상기 어느 하나에 기재된 반도체층용 산화물을 형성하기 위한 스퍼터링 타깃이며, In, Zn, Ga 및 Sn을 포함하고, 전체 금속 원소에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], [Ga] 및 [Sn]으로 했을 때, 하기 식 (1) 내지 (4)를 만족하는 데에 요지를 갖는 것이다.

1.67×[Zn]＋1.67×[Ga]≥100 … (1)

([Zn]/0.95)＋([Sn]/0.40)＋([In]/0.4)≥100 … (2)

[In]≤40 … (3)

[Sn]≥5 … (4)

본 발명의 스퍼터링 타깃의 바람직한 실시 형태에 있어서는, 또한 하기 식 (5) 내지 (8)을 만족한다.

12≤[In]≤20 … (5)

17≤[Sn]≤25 … (6)

15≤[Ga]≤20 … (7)

40≤[Zn]≤50 … (8)

본 발명에 따르면, 이동도가 높고, 박막 트랜지스터의 스위칭 특성 및 스트레스 내성(광 조사 및 마이너스 바이어스 인가 전후의 임계값 전압의 시프트량이 적은 것)이 우수한 동시에, 소스·드레인 전극을 패터닝할 때에 사용되는 습식 에칭액에 대하여 우수한 내성(습식 에칭 내성)을 갖는 박막 트랜지스터의 반도체층용 산화물을 제공할 수 있었다. 본 발명의 산화물을 구비한 박막 트랜지스터를 사용하면, 신뢰성이 높은 표시 장치가 얻어진다.

상기와 같이 본 발명의 산화물은, 습식 에칭 내성이 우수하기 때문에, 특히 BCE 구조의 박막 트랜지스터에 적절하게 사용되지만, 이에 한정되지 않고, ESL 구조의 박막 트랜지스터에도 적용 가능하며, 습식 에칭액의 종류 등에 관계없이, 양호한 특성을 발휘할 수 있는 것이다.

도 1a는, 산화물 반도체층을 구비하고, 에치 스토퍼층을 사용한 에치 스톱(ESL)형 TFT를 설명하기 위한 개략 단면도이다.
도 1b는, 산화물 반도체층을 구비하고, 에치 스토퍼층을 사용하지 않는 백 채널 에치(BCE)형 TFT의 개략 단면 구조이다.
도 2a는, 본 발명에서 규정하는 식 (1)을 만족하는 영역과, 스트레스 내성의 판정의 관계를 나타내는 그래프이다.
도 2b는, 본 발명에서 규정하는 식 (2)를 만족하는 영역과, 이동도의 판정의 관계를 나타내는 그래프이다.
도 2c는, 본 발명에서 규정하는 식 (1) 및 식 (2)를 만족하는 영역과, 스트레스 내성 및 이동도의 판정의 관계를 나타내는 그래프이다.
도 3a는, 제1 실시예에 있어서, 표 1의 No.1(본 발명예)의 산화물 반도체를 사용하여 제작한 TFT의 Id-Vg 특성을 도시하는 도면이다.
도 3b는, 제1 실시예에 있어서, 표 1의 No.1(본 발명예)의 산화물 반도체를 사용하여 제작한 TFT의 광 스트레스 내성의 결과이다.
도 4a는, 제1 실시예에 있어서, 표 1의 No.1 내지 9([Ga]=10 원자% 이상, 20 원자% 미만)의 In-Zn-Sn상도이며, (1)식의 관계를 만족하는 영역(화살표 부분)을 나타낸다.
도 4b는, 제1 실시예에 있어서, 표 1의 No.10 내지 16([Ga]=20 원자% 이상, 30 원자% 미만)의 In-Zn-Sn상도이며, (1)식 및 (2)식의 관계를 만족하는 영역(화살표 부분)을 나타낸다.
도 4c는, 제1 실시예에 있어서, 표 1의 No.17 내지 24([Ga]=30 원자% 이상, 40 원자% 미만)의 In-Zn-Sn상도이며, (1)식 및 (2)식의 관계를 만족하는 영역(화살표 부분)을 나타낸다.
도 5는, 제2 실시예의 In-Ga-Zn-Sn-O에 있어서, 전체 금속 원소에 차지하는 Sn량이, 소스·드레인 전극의 습식 에칭 속도에 미치는 영향을 조사한 그래프이다.

본 발명자들은, In, Ga 및 Zn의 금속 원소를 포함하는 산화물(IGZO)을 TFT의 활성층에 사용했을 때의 TFT 특성, 스트레스 내성 및 습식 에칭 내성을 향상시키기 위해, 검토를 거듭해 왔다. 그 결과, IGZO에 Sn을 첨가한 IZGTO이며, 또한 IZGTO를 구성하는 금속 원소의 함유량이 적절하게 제어된 IZGTO를 사용하면 소기의 목적이 달성되는 것을 발견하고, 본 발명을 완성하였다.

또한, 본 명세서에 있어서, In, Zn, Ga, Sn 및 O로 구성되는 산화물을 IZGTO로 줄여 쓰는 경우가 있다.

즉, 본 발명의 반도체층용 산화물은, 기판 위에 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연막, 반도체막 및 보호막을 구비한 박막 트랜지스터의 반도체층에 사용되는 산화물이며, 상기 산화물은 In, Zn, Ga, Sn 및 O로 구성되는 동시에, 상기 산화물 중, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], [Ga] 및 [Sn]으로 했을 때, 하기 식 (1) 내지 (4)를 만족하는 데에 특징이 있다.

1.67×[Zn]＋1.67×[Ga]≥100 … (1)

([Zn]/0.95)＋([Sn]/0.40)＋([In]/0.4)≥100 … (2)

[In]≤40 … (3)

[Sn]≥5 … (4)

본 명세서에 있어서 [In]이란, 산소(O)를 제외한 전체 금속 원소(In, Zn, Ga 및 Sn)에 대한 In의 함유량(원자%)을 의미한다. 마찬가지로, [Zn], [Ga] 및 [Sn]은, 각각, 산소(O)를 제외한 전체 금속 원소(In, Zn, Ga 및 Sn)에 대한 Zn, Ga 및 Sn의 함유량(원자%)을 의미한다.

본 명세서에 있어서「TFT 특성이 우수한」이란, 이후에 설명하는 실시예에 기재된 방법으로 임계값 전압(Vth) 및 전계 효과 이동도(μ_FE)를 측정했을 때, Vth(절댓값)≤5V, 또한 μ_FE≥4.9㎡/Vs를 만족하는 것을 의미한다.

본 명세서에 있어서「스트레스 내성이 우수한」이란, 이후에 설명하는 실시예에 기재된 방법으로, 시료에 백색광을 조사하면서, 게이트 전극에 마이너스 바이어스를 계속하여 인가하는 스트레스 인가 시험을 2시간 행했을 때, 스트레스 인가 시험 전후의 임계값 전압(Vth)의 시프트량(ΔVth(절댓값))이 4.8V 이하인 것을 의미한다.

본 명세서에 있어서「습식 에칭성이 우수한」이란, 소스·드레인 전극을 습식 에칭액으로 패터닝했을 때, 소스·드레인 전극은 에칭되지만, 산화물 반도체층은 상기 습식 에칭액에 대하여 불용성인 것을 의미한다. 본 명세서에서는, 측정의 간편화를 위해, 이후에 설명하는 실시예에 나타낸 바와 같이, 기판에 산화물 반도체 박막을 성막하고, 소스·드레인 전극용 습식 에칭액[인산: 질산: 아세트산=70: 2: 10(질량비)을 사용]으로 패터닝했을 때의 에칭 속도를 측정하고 있으며, 이때의 에칭 속도가 1Å/sec 이하인 것을,「습식 에칭성이 우수함」이라고 부른다. 상기 범위의 에칭 속도를 갖는 것은, 산화물 반도체 박막이 상기 습식 에칭액에 의해 에칭되기 어려우므로, 산화물 반도체층의 표면(백 채널)측이 상기 습식 에칭액에 의해 깎이거나, 대미지가 생겨서 TFT 특성이나 스트레스 내성이 저하되지 않는다.

이하, 본 발명의 반도체층용 산화물에 대하여 상세하게 설명한다.

상술한 바와 같이 본 발명의 반도체층용 산화물(산화물 반도체 박막)은 In, Zn, Ga, Sn 및 O(IZGTO)로 구성되는 아몰퍼스 산화물이며, 상기 식 (1) 내지 (4)를 만족하는 것이다.

전술한 바와 같이, In, Ga, Zn 및 O로 구성되는 IGZO는 반도체층용 산화물로서 알려져 있다. 이 중, In은 전기 전도성의 향상, Ga는 산소 결손의 저감, Zn은 아몰퍼스 구조의 안정화에 기여하고 있다고 여겨지고 있다.

그리고 본 발명자들의 검토 결과에 의하면, 상기 IGZO에 있어서 Sn을 첨가한 IZGTO를 사용하고, 또한

(i) Zn과 Ga로 구성되는 상기 식 (1)을 만족하는 것은, 주로 스트레스 내성이 향상되고(ΔVth≤4.8V),

(ⅱ) Zn, Sn 및 In으로 구성되는 상기 식 (2)를 만족하는 것은, 주로 이동도가 향상되고(μ_FE≥4.9㎡/Vs),

(ⅲ) 전체 금속 원소 중의 In비([In])를 규정한 상기 식 (3)을 만족하는 것은, 주로 TFT 특성이나 스트레스 내성이 향상되고,

(ⅳ) 전체 금속 원소 중의 Sn비([Sn])를 규정한 상기 식 (4)를 만족하는 것은, 주로 습식 에칭 내성(나아가 TFT 특성, 스트레스 내성, 이동도)이 향상되는 것을 발견하였다. 그리고 상기 식 (1) 내지 (4)의 전부를 만족하도록 IZGTO의 조성을 제어하면, 원하는 특성을 모두 겸비한 산화물 반도체층을 얻을 수 있는 것을 발견하고, 본 발명을 완성하였다.

참고를 위해, 도 2a에, 이후에 설명하는 실시예의 결과에 의거하여, 상기 식 (1)을 만족하는 영역과, 스트레스 내성의 판정 결과(A, B, D)의 관계를 그래프화하여 나타낸다. 도 2a에서는, 스트레스 내성의 판정 결과가「A」또는「B」인 경우를「○」로 나타내고, 스트레스 내성의 판정 결과가「D」인 경우를「×」로 나타낸다. 도 2a에 도시한 바와 같이, 식 (1)을 만족하는 것은, 스트레스 내성이 양호한 것을 알 수 있다.

도 2b에는, 이후에 설명하는 실시예의 결과에 의거하여, 상기 식 (2)를 만족하는 영역과, 이동도의 판정 결과(A, B, D)의 관계를 그래프화하여 나타낸다. 도 2b에서는, 이동도의 판정 결과가「A」또는「B」인 경우를「○」로 나타내고, 스트레스 내성의 판정 결과가「D」인 경우를「×」로 나타낸다. 도 2b에 도시한 바와 같이, 식 (2)를 만족하는 것은, 높은 이동도를 갖는 것을 알 수 있다.

도 2c에는, 상기 식 (1) 및 식 (2)의 양쪽을 만족하는 영역과, 스트레스 내성 및 이동도의 판정 결과의 관계를 그래프화하여 나타낸다. 도 2c에서는, 스트레스 내성 및 이동도의 판정 결과가 양쪽 모두「A」또는「B」인 경우를「○」로 나타내고, 스트레스 내성 및 이동도의 판정 결과 중 적어도 한쪽이「D」인 경우를「×」로 나타낸다. 도 2c에 도시한 바와 같이, 이들 식 (1) 및 식 (2)를 양쪽 모두 만족하는 것은, 스트레스 내성이 우수하고, 또한 높은 이동도를 갖는 것을 알 수 있다.

먼저 상기 식 (1)에 대하여 설명한다. 상기 식 (1)은 IZGTO를 구성하는 금속 원소 중, Zn 및 Ga로 구성되고, 스트레스 내성의 향상에 기여하는 식이다. 이후에 설명하는 실시예에 나타낸 바와 같이, 상기 식 (1)의 관계를 만족하지 않는 것은, 가령 다른 요건을 만족해도, 광 스트레스 시험에 대한 임계값 전압의 시프트량이 4.8V를 초과하여, 스트레스 내성이 저하되는 것을 알 수 있었다.

상기 식 (1)은 이하와 같이 하여 도출된 것이다. 즉, 전압 인가나 광 조사 등의 스트레스에 의한 TFT 특성의 열화는, 스트레스 인가 중에 반도체 그 자체나 반도체와 게이트 절연막의 계면에 결함이 형성되는 것에 기인하는 것이 알려져 있다. 게이트 절연막으로서는, SiO₂, Si₃N₄, Al₂O₃, HfO₂와 같은 절연체가 일반적으로 자주 사용된다. 이때, 반도체층과 절연막의 계면은 다른 종류의 재료가 접촉되기 때문에, 특히 결함이 형성되기 쉽다고 여겨지고 있다. 따라서 스트레스 내성을 향상시키기 위해서는, 특히 반도체층과 절연막의 상기 계면의 취급(제어)이 매우 중요하다고 생각된다. 본 발명자들에 의한 대부분의 기초 실험에 의하면, IZGTO에 있어서, In, Ga, Zn 및 Sn의 전체 금속 원소에 대한 In 및 Sn의 비율이 많아지면 스트레스 내성이 저하되고, Ga 및 Zn의 비율을 많게 하면 스트레스 내성이 향상되는 것이 판명되었다. 이것은, Ga 및 Zn의 함유량을 많게 하면 IZGTO의 구조가 안정화되어, 신뢰성 저하의 요인이 되는 산소 결손의 발생이 억제되기 때문이라 추정된다.

상기 식 (1)의 좌변으로 규정되는 값(1.67×[Zn]＋1.67×[Ga])을 (1)값으로 했을 때, 상기 작용을 더욱 유효하게 발휘시키기 위한 상기 (1)값은, 바람직하게는 103 이상이며, 보다 바람직하게는 105 이상이다. 단, 상기 (1)값이 지나치게 커지면, 캐리어 밀도가 저하되어서 TFT의 전계 효과 이동도가 감소하는 등의 문제가 있으므로, 대략 150 이하로 제어하는 것이 바람직하다. 보다 바람직하게는 142 이하이다. 구체적으로는, 이후에 설명하는 (2) 내지 (4)식과의 밸런스를 고려하여, 원하는 특성이 유효하게 발휘되도록, 적절한 범위를 설정하는 것이 바람직하다.

다음으로 상기 식 (2)에 대하여 설명한다. 상기 식 (2)는 IZGTO를 구성하는 금속 원소 중, Zn, Sn 및 In으로 구성되고, 주로 이동도의 향상에 기여하는 식이다. 이후에 설명하는 실시예에 나타낸 바와 같이, 상기 식 (2)의 관계를 만족하지 않는 것은, 가령 다른 요건을 만족해도, 이동도가 저하되고, 나아가 전체 금속 원소 중의 Zn비([Zn]) 등에 따라서는 스트레스 내성이 저하되고, 원하는 레벨을 확보할 수 없는 것을 알 수 있었다.

상기 식 (2)는 이하와 같이 하여 도출된 것이다. 즉, 본 발명자들이 In, Ga, Zn 및 Sn의 각 원소와 이동도의 관계를 상세하게 조사한 결과, In, Ga, Zn 및 Sn의 전체 금속 원소에 대한 Ga 및 Zn의 양이 증가하면, 상대적으로 전자의 전도 경로를 담당하고 있는 In이나 Sn의 양이 저하되고, 결과적으로 이동도가 저하되는 것이 판명되었다(이후에 설명하는 도 4를 참조). 상기 지식에 의거하여, 다시 검토를 행한 결과, Ga를 제외한 Zn, Sn, In과의 관계로 설정되는 상기 식 (2)가 이동도 향상의 지표로서 유효한 것을 밝혀냈다.

즉, 본 발명자들의 검토 결과에 의하면, In, Ga, Zn 및 Sn의 전체 금속 원소에 대한 In 및 Sn의 비율이 많아지면, 산화물 반도체 중의 캐리어 밀도가 증가하여 도체화되어 버려, 반도체로서의 특성을 나타내지 않게 되는 것이 판명되었다. 반대로, In, Ga, Zn 및 Sn의 전체 금속 원소에 대한 In 및 Sn의 비율이 적어지고, Zn이나 Ga의 비율이 많아지면, TFT를 제작했을 때에 스위칭 동작을 하지만, 전자의 전도 경로를 담당하고 있는 In이나 Sn의 함유량이 적기 때문에, 이동도가 저하되는 것이 판명되었다. 또한, Zn도 아몰퍼스 구조의 안정화에 기여하기 때문에, 이동도의 향상에 기여하는 것도 판명되었다. 즉, 스위칭 특성과 고이동도를 양립하기 위해서는, 전체 금속 원소에 대한 상기 원소의 비율을 적절한 범위로 조정할 필요가 있는 것을 알 수 있었다. 따라서, 또한 수많은 기초 실험을 거듭한 결과, 이동도 향상에 관련된 식으로서, 상기 식 (2)를 설정하였다. 또한, 반도체 특성을 나타내기 위해서는, 전체 금속 원소에 대한 In 및 Sn의 비율을 소정 범위 이하로 제어할 필요가 있지만, 이것은 전술한 식 (1)에 규정한 바와 같이 Ga 및 Zn의 비율을 제어함으로써, 간접적으로 제어되게 된다.

상기 식 (2)의 좌변으로 규정되는 값(([Zn]/0.95)＋([Sn]/0.40)＋([In]/0.4))을 (2)값으로 했을 때, 상기 작용을 더욱 유효하게 발휘시키기 위한 상기 (2)값은, 바람직하게는 103 이상이며, 보다 바람직하게는 105 이상이다. 단, 상기 (2)값이 지나치게 커지면, 산화물 반도체 중의 산소와의 결합이 불안정해져, TFT 특성에 편차가 발생하거나, 광이나 전압에 대한 스트레스 내성이 저하되므로, 대략 180 이하로 제어하는 것이 바람직하다. 보다 바람직하게는 160 이하이다. 구체적으로는, 상기 (1)식 및 이후에 설명하는 (3) 내지 (4)식과의 밸런스를 고려하여, 원하는 특성이 유효하게 발휘되도록, 적절한 범위를 설정하는 것이 바람직하다.

또한, 상기 식 (3)은 전체 금속 원소 중의 In량([In])을 규정한 것이며, 상기 식 (1)과 함께, 주로 스트레스 내성의 향상에 기여하는 식이다. 본 발명자들이 IZGTO의 트랜지스터 특성을 상세하게 조사한 결과, 전체 금속 원소 중의 In량이 증가함에 따라, 이동도는 향상되는 경향이 있지만, 한편 In량이 지나치게 많아지면 캐리어 밀도가 증가되어, 임계값 전압(Vth)이 크게 마이너스측으로 시프트하고, 노멀리 온의 특성을 나타내는 것을 알 수 있었다. 일반적으로 트랜지스터 특성으로서, 임계값 전압은 가능한 한 0V 부근에 있는 것이 바람직하다고 여겨지기 때문에, 상기 식 (3)에 나타낸 바와 같이, 전체 금속 원소에 대한 In량을 40% 이하로 억제하는 것으로 하였다.

상기 식 (3)의 좌변으로 규정되는 값([In])에 대해서, In에 의한 상기 작용을 더욱 유효하게 발휘시키기 위한 [In]은, 바람직하게는 35% 이하이고, 보다 바람직하게는 30% 이하이다. 단, [In]이 지나치게 작아지면, 캐리어 밀도가 저하되고, 또한 전자의 전도 경로가 감소되어, 이동도가 저하되는 등의 문제가 있으므로, 대략 그 하한을 5% 이상으로 제어하는 것이 바람직하다. 보다 바람직하게는 10% 이상이다. 구체적으로는, 상기 (1) 내지 (2)식 및 이후에 설명하는 (4)식과의 밸런스를 고려하여, 원하는 특성이 유효하게 발휘되도록, 적절한 범위를 설정하는 것이 바람직하다. (1) 내지 (4)식의 밸런스를 고려한 면에서, 특히 바람직한 [In]의 범위는, 하기 식 (5)를 만족하는 범위이다.

12≤[In]≤20 … (5)

또한, 상기 식 (4)는 전체 금속 원소 중의 Sn량([Sn])을 규정한 것이며, 주로 습식 에칭 내성 향상의 관점에서 설정된 것이다. 이후에 설명하는 실시예에 나타낸 바와 같이, 상기 식 (4)의 관계를 만족하지 않는 것은, 가령 다른 요건을 만족해도, 습식 에칭 속도가 증가되는 것이 판명되었다. 습식 에칭 속도의 증가는, 소스·드레인 전극을 습식 에칭할 때, 소스·드레인 전극을 구성하는 박막의 막 두께 감소나 표면에 대한 대미지 증가를 초래하기 때문에, TFT 특성의 저하를 초래한다.

또한 본 발명자들의 검토 결과에 의하면, IGZO에 첨가된 소정량의 Sn은, 상술한 바와 같이 TFT 제작의 프로세스 중에 사용되는 습식 에칭액에 대한 에칭 속도 저하 작용뿐만 아니라, 이동도 향상 작용도 갖는 것을 알 수 있었다. 또한 소정량의 Sn은, 산화물 반도체 표면의 에칭액에 의한 대미지를 저감하여, 스트레스 내성 향상 작용도 갖는 등, 화학적 안정성을 향상시키는 작용이 있는 것을 알 수 있었다.

상기 식 (4)의 좌변값([Sn])에 대해서, Sn에 의한 상기 작용을 더욱 유효하게 발휘시키기 위한 [Sn]은, 바람직하게는 6% 이상이며, 보다 바람직하게는 8% 이상이다. 단, [Sn]이 지나치게 커지면, 산화물 반도체 가공용 습식 에칭액으로서 범용되는 옥살산 등의 유기산에 불용이 되어, 산화물 반도체의 가공을 할 수 없게 되므로, 대략 그 상한을 50% 이하로 제어하는 것이 바람직하다. 보다 바람직하게는 40% 이하이다. 구체적으로는, 상기 (1) 내지 (3)식과의 밸런스를 고려하여, 원하는 특성이 유효하게 발휘되도록, 적절한 범위를 설정하는 것이 바람직하다. (1) 내지 (4)식의 밸런스를 고려한 면에서, 특히 바람직한 [Sn]의 범위는, 하기 식 (6)을 만족하는 범위이다.

17≤[Sn]≤25 … (6)

또한 본 발명의 반도체층용 산화물은, 상기 식 (1) 내지 (4)의 관계를 만족하는 것을 전제로 한 다음, 다시 전체 금속 원소 중의 Ga량([Ga])을 적절하게 제어하는 것이 바람직하다. 구체적으로는, [Ga]를, 대략 10 내지 40%의 범위 내로 제어하는 것이 바람직하다. [Ga]가 10% 미만에서는, 산소와의 결합이 불안정해져 광 스트레스 내성이 저하된다. 한편, [Ga]가 40% 초과에서는, 캐리어 밀도가 감소되어 이동도가 저하된다. 특히 바람직한 [Ga]의 범위는, 하기 식(7)을 만족하는 범위이다.

15≤[Ga]≤20 … (7)

또한 본 발명의 반도체층용 산화물은, 상기 식 (1) 내지 (4)의 관계를 만족하는 것을 전제로 한 다음, 다시 전체 금속 원소 중의 Zn량([Zn])을 적절하게 제어하는 것이 바람직하다. 구체적으로는, [Zn]을, 대략 10 내지 80%의 범위 내로 제어하는 것이 바람직하다. [Zn]이 10% 미만에서는, 아몰퍼스 구조가 불안정해져, TFT가 스위칭 동작하지 않는다. 한편, [Zn]이 80% 초과에서는, 산화물 반도체 박막이 결정화되거나, [In]이나 [Sn]이 상대적으로 감소되기 때문에 이동도가 저하되게 된다. 특히 바람직한 [Zn]의 범위는, 하기 식 (8)을 만족하는 범위이다.

40≤[Zn]≤50 … (8)

본 발명의 반도체층용 산화물의 바람직한 실시 형태에 있어서는, 상기 식 (5) 내지 (8) 모두를 동시에 만족한다.

또한, 전술한 특허문헌 1도, 본 발명과 마찬가지로, 습식 에칭 내성이 우수한 IZGTO에 관한 것이지만, 이하의 점에서, 본 발명과는 크게 상이하다.

먼저, 양자에 있어서의 습식 에칭 내성의 의미 내용은 크게 상이하다. 즉, 본 발명에 있어서의 습식 에칭 내성은, 전술한 바와 같이「소스·드레인 전극 가공용 에칭액에 대하여 산화물 반도체층이 불용인 것」을 의미하는 것에 반해, 상기 특허문헌 1에서는,「옥살산 등으로 대표되는 산화물 반도체 가공용 습식 에칭액에 대한 에칭되기 쉬운 것, 바꾸어 말하면, 옥살산 등의 유기계 에칭액에 의한 습식 에칭 속도가 빠른 것」을 의미하고 있다. 실제로, 상기 특허문헌 1의 실시예에서는,「박막의 가공성」으로서, 옥살산계 습식 에칭액의 ITO-06N(간또 가가꾸 가부시끼가이샤 제조)을 사용하여, 35℃에서의 에칭 속도가 50㎚/분 이상인 것을「가능」, 20㎚/분 이상, 50㎚/분 미만인 것을「곤란」, 20㎚/분 미만인 것을「불가능」이라고 평가하고 있으며, 이 평가 기준에 의거하여, [Sn]이 10% 이상인 IZGTO는, 상기 특성이 저하된다고 하여 배제하고 있다. 그러나 본 발명자들의 검토 결과에 의하면, [Sn]이 5% 미만이 되면, 본 발명에서 규정하는 습식 에칭 내성이 저하되어, 원하는 습식 에칭 속도를 얻을 수 없는 경우가 판명되었다(이후에 설명하는 실시예의 표 1의 No.26을 참조). 또한, 본 발명의 조성을 만족하는 것은, 옥살산 등의 유기계 에칭액에 의한 습식 에칭 속도도 빠르고, 특허문헌 1에서 규정하는 습식 에칭 내성도 우수한 것을 확인하고 있다.

또한 상기 특허문헌 1에서는, 본 발명과 같이 스트레스 내성의 향상은 전혀 고려하고 있지 않기 때문에, IZGTO의 실질적인 조성 범위는 상이하다. 구체적으로는, 전술한 바와 같이 [Sn]의 범위가 실질적으로 상이한 것(특허문헌 1의 실시예에서는 최대라도 7% 이하) 외에, [In]의 범위(특허문헌 1에서는 40% 이상인 것이 대상), [Ga]의 바람직한 범위(특허문헌 1에서는 20 내지 40%인 것이 대상) 등이 상이하다. 실제로, 특허문헌 1에 기재된 IZGTO를 사용하여 실험을 행해도, [Sn]이 적기 때문에, 본 발명에서 규정하는 습식 에칭 내성을 얻을 수 없을 뿐만 아니라, 원하는 스트레스 내성도 얻을 수 없었다(이후에 설명하는 실시예의 표 1의 No.26을 참조). 이들의 결과로부터, 상기 특허문헌 1과 같이 IZGTO를 구성하는 각 금속 원소의 비율을 개별로 제어하는 것만으로는, 본 발명에서 규정하는 원하는 특성을 모두 만족시킬 수는 없고, 또한 2종류 이상의 금속 원소로 구성되는 상기 식 (1)이나 식 (2)의 범위를 만족하도록 제어하는 것이 매우 중요한 것을 알 수 있다.

이상, 본 발명에 사용되는 반도체층용 산화물(산화물 반도체 박막)에 대하여 설명하였다.

상기 산화물 박막은, 스퍼터링법에 의해 스퍼터링 타깃(이하「타깃」이라고 하는 경우가 있음)을 사용하여 성막하는 것이 바람직하다. 스퍼터링법에 의하면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다. 또한, 도포법 등의 화학적 성막법에 의해 산화물을 형성해도 된다.

스퍼터링법에 사용되는 타깃으로서, 전술한 원소를 포함하고, 원하는 산화물과 동일한 조성의 스퍼터링 타깃을 사용하는 것이 바람직하고, 이에 의해 조성 어긋남이 적어, 원하는 성분 조성의 박막을 형성할 수 있다. 구체적으로는 상기 타깃으로서, In, Ga, Zn 및 Sn을 포함하고, 상기 (1) 내지 (4)식의 관계(보다 바람직하게는 상기 (1) 내지 (8)식의 관계)를 만족하는 타깃을 사용하는 것이 바람직하다.

또는, 조성이 다른 두 가지의 타깃을 동시 방전하는 코스퍼터법(Co-Sputter법)을 사용하여 성막해도 된다. 예를 들어, In, Ga, Zn 및 Sn의 각 원소의 산화물 타깃(예를 들어, In₂O₃, ZnO, SnO₂, Ga₂O₃ 등) 또는 상기 원소 중 적어도 2종류 이상을 포함하는 혼합물의 산화물 타깃을 사용할 수도 있다.

상기 타깃은, 예를 들어 분말 소결법에 의해 제조할 수 있다.

상기 타깃을 사용하여 스퍼터링법으로 성막할 경우, 스퍼터링 성막 시에 박막 중으로부터 이탈하는 산소를 보간하고, 산화물 반도체층의 밀도를 가능한 한 높게 하기(바람직하게는 6.0g/㎤ 이상) 위해서는, 성막 시의 가스압, 산소 첨가량(산소의 분압), 스퍼터링 타깃에의 투입 파워, 기판 온도, T-S간 거리(스퍼터링 타깃과 기판의 거리) 등을 적절하게 제어하는 것이 바람직하다.

구체적으로는, 예를 들어 하기 스퍼터링 조건으로 성막하는 것이 바람직하다.

성막 시의 바람직한 가스압은, 대략 1 내지 3mTorr이다. 이와 같이, 스퍼터의 방전이 안정될 정도로 가스압을 낮게 하면, 스퍼터 원자끼리의 산란이 없어져서 치밀(고밀도)한 막을 성막할 수 있다고 생각된다.

산소 첨가량은, 반도체로서의 동작을 나타내도록, 반도체(반도체용 산화물)의 캐리어 농도(캐리어 밀도)가 대략, 1×10¹⁵ 내지 1×10¹⁷/㎤가 되도록 제어하는 것이 바람직하다. 가장 적절한 산소 첨가량은 스퍼터링 장치, 타깃의 조성, TFT 제작 프로세스 등에 따라 적절하게 제어하면 된다. 이후에 설명하는 실시예에서는, 첨가 유량비로 O₂/(Ar＋O₂)=4%로 하였다.

투입 파워는 높을수록 좋고, 대략 DC 또는 RF로 2.0W/㎠ 이상으로 설정하는 것이 권장된다.

성막 시의 기판 온도는, 대략 실온 내지 200℃의 범위 내로 제어하는 것이 권장된다. 기판 온도는, 가능한 한 높은 편이 좋다.

또한 산화물의 밀도는, 성막 후의 열처리 조건에 의해서도 영향을 받기 때문에, 적절하게 제어하는 것이 바람직하다. 성막 후의 열처리 조건은, 예를 들어 대기 분위기 하에서, 대략 250 내지 400℃에서 10분 내지 3시간 행하는 것이 권장된다. 상기 열처리로서, 예를 들어 후술하는 프레어닐 처리(산화물 반도체층을 습식 에칭한 후의 패터닝 직후에 행하여지는 열처리)를 들 수 있다.

상기와 같이 하여 성막되는 산화물 반도체층의 바람직한 막 두께는, 대략 10㎚ 이상, 200㎚ 이하이다.

본 발명에는, 상기 산화물을 TFT의 반도체층으로서 구비한 TFT도 포함된다. TFT는 기판 위에, 게이트 전극, 게이트 절연막, 상기 산화물의 반도체층, 소스 전극, 드레인 전극을 적어도 갖고 있으면 되고, 그 구성은 통상 사용되는 것이면 특별히 한정되지 않는다.

상기 산화물 반도체층의 밀도는 6.0g/㎤ 이상인 것이 바람직하다. 산화물 반도체층의 밀도가 높아지면 막 내의 결함이 감소되어 막질이 향상되고, 또한 원자간 거리가 작아지기 때문에, TFT 소자의 전계 효과 이동도가 크게 증가하여, 전기 전도성도 높아지고, 광 조사에 대한 스트레스의 안정성이 향상된다. 상기 산화물 반도체층의 밀도는 높을수록 좋고, 보다 바람직하게는 6.1g/㎤ 이상이며, 더욱 바람직하게는 6.2g/㎤ 이상이다. 또한, 산화물 반도체층의 밀도는, 이후에 설명하는 실시예에 기재된 방법에 의해 측정한 것이다.

이하, 상기 도 1b(나아가 도 1a)를 참조하면서, TFT의 제조 방법의 바람직한 실시 형태를 설명한다. 후술하는 실시예에서는, 프로세스 수가 적어 비용 저감에 유리한 도 1b의 BCE형 TFT를 제작하였다.

상기 도면 및 이하의 제조 방법은, 본 발명의 바람직한 실시 형태의 일례를 나타내는 것이며, 이에 한정하는 취지는 아니다. 예를 들어 도 1b에는, 보텀 게이트형 구조의 TFT를 나타내고 있지만 이에 한정되지 않고, 산화물 반도체층 위에 게이트 절연막과 게이트 전극을 차례로 구비하는 톱 게이트형의 TFT라도 된다.

도 1b에서는, 기판(1) 위에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 산화물 반도체층(4)이 형성되어 있다. 산화물 반도체층(4) 위에는 소스·드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통하여 투명 도전막(8)이 드레인 전극(5)에 전기적으로 접속되어 있다.

기판(1) 위에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고, 통상 사용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 금속의 종류도 특별히 한정되지 않고 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극(2)의 형성에는, 전기 저항률이 낮은 Al, Cu 등의 금속이나, 내열성이 높은 Mo, Cr, Ti 등의 고융점 금속이나, 이들의 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막(3)의 형성에는, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등이 대표적으로 사용된다. 그 밖에, Al₂O₃이나 Y₂O₃ 등의 산화물이나, 이들을 적층한 것을 사용할 수도 있다.

계속해서 산화물 반도체층(4)을 형성한다. 산화물 반도체층은, 상술한 바와 같이, 박막과 동일 조성의 스퍼터링 타깃을 사용한 DC 스퍼터링법 또는 RF 스패터링법에 의해 성막하는 것이 바람직하다. 또는, 복수 종류의 스퍼터링 타깃을 사용한 코스퍼터법에 의해 성막해도 된다.

산화물 반도체층(4)을 습식 에칭한 후, 패터닝한다. 패터닝 직후에, 산화물 반도체층(4)의 막질 개선을 위하여 열처리(프레어닐)를 행하는 것이 바람직하고, 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상하게 된다.

프레어닐 후, 소스·드레인 전극(5)을 형성한다. 소스·드레인 전극의 종류는 특별히 한정되지 않으며 범용되고 있는 것을 사용할 수 있다. 예를 들어 게이트 전극과 마찬가지로 Al, Mo, Cu 등의 금속 또는 합금을 사용해도 되고, 순(純)Ti를 사용해도 된다.

소스·드레인 전극(5)의 형성 방법으로서는, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 포토리소그래피에 의해 패터닝하고, 습식 에칭을 행함으로써 전극을 형성할 수 있다.

그러나, 이 방법에서는 습식 에칭 시에 산화물 반도체층(4)이 에칭되어서 대미지를 받아, 산화물 반도체(4)의 표면에 결함이 발생하므로, 트랜지스터 특성이 저하될 우려가 있다. 이러한 문제를 피하기 위해, 도 1a에 도시한 바와 같이, 산화물 반도체층(4) 위에 SiO₂ 등의 에치 스토퍼층(9)을 형성하고, 산화물 반도체층(4)을 보호하는 방법을 채용해도 된다. 도 1a에 있어서 에치 스토퍼층(9)은, 소스·드레인 전극(5)을 성막하기 전에 성막 및 패터닝되어, 채널 표면을 보호하도록 구성되어 있다.

소스·드레인 전극(5)의 다른 형성 방법으로서는, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 리프트 오프법에 의해 전극을 형성하는 방법을 들 수 있다. 이 방법에 의하면, 습식 에칭을 행하지 않고 전극을 가공하는 것도 가능하다.

이어서, 산화물 반도체층(4) 위에 보호막(절연막)(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. 산화물 반도체막의 표면은, CVD에 의한 플라즈마 대미지에 의해 용이하게 도통화되어 버린다(아마 산화물 반도체 표면에 생성되는 산소 결손이 전자 도너가 되기 때문이라 추정된다). 그로 인해, 이 문제를 피하기 위해, 이후에 설명하는 실시예에서는, 보호막의 성막 전에 N₂O 플라즈마 조사를 행하였다. N₂O 플라즈마의 조사 조건은, 하기 문헌에 기재된 조건을 채용하였다.

J.Park 등, Appl.Phys.Lett., 93, 053505(2008).

이어서, 통상의 방법에 의거하여, 콘택트 홀(7)을 통하여 투명 도전막(8)을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막 및 드레인 전극의 종류는 특별히 한정되지 않으며, 통상 사용되는 것을 사용할 수 있다. 드레인 전극으로서는, 예를 들어 전술한 소스·드레인 전극으로 예시한 것을 사용할 수 있다.

본 출원은, 2012년 5월 30일에 출원된 일본 특허 출원 제2012-123756호에 의거하는 우선권의 이익 및 2013년 3월 29일에 출원된 일본 특허 출원 제2013-073723호에 의거하는 우선권의 이익을 주장하는 것이다. 2012년 5월 30일에 출원된 일본 특허 출원 제2012-123756호의 명세서 전체 내용 및 2013년 3월 29일에 출원된 일본 특허 출원 제2013-073723호의 명세서 전체 내용이, 본 출원에 참고를 위해 원용된다.

[실시예]

이하, 실시예를 들어서 본 발명을 보다 구체적으로 설명하는데, 본 발명은 하기 실시예에 의해 제한되지 않고, 전·후술하는 취지에 적합할 수 있는 범위에서 변경을 더하여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.

<제1 실시예>

전술한 방법에 의거하여, 도 1b에 나타내는 TFT를 제작하고, 보호막(절연막)(6)의 형성 후의 TFT 특성을 평가하였다. 본 실시예에서는, 도 1a에 기재된 에치 스토퍼층(9)은 형성하고 있지 않다.

먼저, 유리 기판(1)(코닝사 제조 이글 2000, 직경 100㎜×두께 0.7㎜) 위에, 게이트 전극(2)으로서 100㎚의 Mo박막과, 게이트 절연막(3)으로서 200㎚의 SiO₂막을 차례로 성막하였다.

게이트 전극(2)은, 순(純)Mo의 스퍼터링 타깃을 사용하여, DC 스퍼터법에 의해 형성하였다. 스퍼터링 조건은, 성막 온도: 실온, 성막 파워 밀도: 3.8W/㎠, 캐리어 가스: Ar, 성막 시의 가스압: 2mTorr, Ar 가스 유량: 20sccm으로 하였다.

또한 게이트 절연막(3)은, 플라즈마 CVD법을 사용하여, 캐리어 가스: SiH₄와 N₂O의 혼합 가스, 성막 파워 밀도: 0.96W/㎠, 성막 온도: 320℃, 성막 시의 가스압: 133Pa로 형성하였다.

이어서, 이후에 설명하는 표 1에 기재된 다양한 조성의 산화물 반도체막(IZGTO, 막 두께 40㎚)을 당해 산화물 박막에 가까운 조성을 갖는 각 스퍼터링 타깃을 사용하여 하기 조건의 스퍼터링법에 의해 성막하였다.

스퍼터링 장치: 가부시끼가이샤 알팩샤 제조「CS-200」

기판 온도: 실온

가스압: 1mTorr

산소 분압: 100×O₂/(Ar＋O₂)=4%

성막 파워 밀도: 2.55W/㎠

비교를 위하여, 종래의 산화물 박막[IGZO, In: Ga: Zn=1: 1: 0.8(원자%), 막 두께 40㎚]을 상기와 마찬가지로 하여 성막했다(표 1 중의 No.25).

이와 같이 하여 얻어진 산화물 반도체막의 금속 원소의 각 함유량은, XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다. 상세하게는, 최표면으로부터 5㎚ 정도 깊이까지의 범위를 Ar 이온에 의해 스퍼터링한 후, 하기 조건에 의해 분석을 행하였다. 또한, XPS법으로 측정하는 산화물 박막은, Si 기판 위에 상기와 동일한 조성의 박막을 40㎚ 성막한 시료를 사용하였다.

X선원: Al Kα

X선 출력: 350W

광전자 취출각: 20°

상기와 같이 하여 산화물 반도체막을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 습식 에천트액으로서는, 산화물 반도체용의 옥살산계 습식 에칭액인 간또 가가꾸 제조「ITO-07N」을 사용하였다. 본 실시예에서는, 비교예의 IGZO(표 1의 No.25)를 포함하여, 실험을 행한 모든 산화물 박막에 대해서, 습식 에칭에 의한 잔사는 없고, 산화물 반도체를 적절하게 에칭할 수 있었던 것을 확인하고 있다.

상기 산화물 반도체막을 패터닝한 후, 막질을 향상시키기 위하여 프레어닐 처리를 행하였다. 프레어닐은, 대기 분위기에서 350℃에서 1시간 행하였다.

이어서, 소스·드레인 전극으로서, 순Mo(막 두께 200㎚)를 스퍼터링법에 의해 상기 산화물 반도체층 위에 성막하였다. Mo의 성막 조건은, 투입 파워: DC300W, 가스압: 2mTorr, 기판 온도: 실온으로 하였다. 계속해서, 포토리소그래피에 의해 상기 전극을 패터닝하였다. 구체적으로는, 인산: 질산: 아세트산=70: 2: 10(질량비)의 혼합액으로 이루어지는 혼산 에천트를 사용하여, 습식 에칭에 의해 가공하였다.

이와 같이 하여 소스·드레인 전극(5)을 형성한 후, 산화물 반도체 TFT를 보호하기 위한 보호막(6)을 형성하였다. 보호막(6)으로서, SiOx(막 두께 200㎚)와 SiNx(막 두께 150㎚)의 적층막(합계 막 두께 350㎚)을 사용하였다. 상기 SiOx 및 SiNx의 형성은, 전술한 게이트 절연막과 마찬가지로 하여 행하였다. SiOx막의 형성에는, N₂O 및 SiH₄의 혼합 가스를 사용하고, SiNx막의 형성에는 SiH₄, N₂, NH₃의 혼합 가스를 사용하였다. 어떠한 경우도 성막 파워 밀도를 0.32W/㎠, 성막 온도를 150℃로 하였다.

이어서 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하였다. 이어서, DC 스퍼터링법을 사용하여, 캐리어 가스: 아르곤 및 산소의 혼합 가스, 성막 파워 밀도: 2.56W/㎠, 가스압: 5mTorr에 의해, 투명 도전막(8)으로서 ITO막(막 두께 80㎚)을 성막하고, 도 1b의 TFT를 제작하였다.

이와 같이 하여 얻어진 각 TFT에 대해서, 이하의 특성을 조사하였다.

(1) 트랜지스터 특성의 측정

트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성)의 측정은, Agilent Technology사 제조「HP4156C」의 반도체 파라미터 애널라이저를 사용하였다. 상세한 측정 조건은 이하와 같다.

소스 전압: 0V

드레인 전압: 10V

게이트 전압: -30 내지 30V(측정 간격: 0.25V)

기판 온도: 실온

(2) 임계값 전압(Vth)

임계값 전압이란, 대략적으로 말하면, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 드레인 전류가 온 전류와 오프 전류 사이의 1nA 부근일 때의 전압을 임계값 전압이라 정의하고, 각 TFT마다 임계값 전압을 측정하였다.

임계값 전압은 0V 부근일수록 좋고, 또한 임계값 전압이 마이너스측에 있으면 박막 트랜지스터를 오프 상태로 했을 때에 누설 전류가 발생하는 경우가 있다. 따라서, 본 실시예에서는 Vth가 0.0V 이상 1.0V 이하인 경우를「A」, 1V 초과 5V 이하인 경우를「B」, 0.0V 미만-5V 이상인 경우를「C」, 5V 초과 또는 -5V 미만인 경우를「D」라고 평가하였다.

(3) 전계 효과 이동도(μ_FE)

전계 효과 이동도 μ_FE는, TFT 특성으로부터, Vg>Vd-Vth인 포화 영역에서 도출하였다. 포화 영역에서는, Vg를 게이트 전압, Vd를 드레인 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널 폭, Ci를 게이트 절연막의 정전 용량, μ_FE를 전계 효과 이동도로 하였다. μ_FE는 이하의 식으로부터 도출된다. 본 실시예에서는, 선형 영역을 만족시키는 게이트 전압 부근에 있어서의 드레인 전류- 게이트 전압 특성(Id-Vg 특성)의 기울기로부터 전계 효과 이동도μ를 도출하였다. 본 실시예에서는, 후술하는 스트레스 인가 시험 실시 후의 전계 효과 이동도μ_FE를 표 1에 기재하였다.

전계 효과 이동도μ_FE는, 박막 트랜지스터의 스위칭 속도에 관계되어 있으며, 높을수록 좋다. 따라서, 본 실시예에서는 μ_FE가 4.9㎠/Vs 미만인 경우를「D」, 4.9㎠/Vs 이상 7.0㎠/Vs 미만인 경우를「B」, 7.0㎠/Vs 이상인 경우를「A」라 평가하였다.

(4) 스트레스 내성(ΔVth)

본 실시예에서는, 실제 액정 패널 구동 시의 환경(스트레스)을 모의하고, 시료에 광(백색광)을 조사하면서, 게이트 전극에 마이너스 바이어스를 계속해서 거는 스트레스 인가 시험을 행하고, 스트레스 인가 시험 전후의 임계값 전압의 변동값(임계값 전압 시프트량: ΔVth)을 TFT 특성에 있어서의 광 스트레스 내성의 지표로 하였다. 광 스트레스 내성은 액정 디스플레이를 구동하는 면에서 중요한 특성이다.

스트레스 인가 시험의 조건은 이하와 같다.

·소스 전압: 0V

·드레인 전압: 10V

·게이트 전압: -20V

·기판 온도: 60℃

·스트레스 인가 시간: 2시간

·광원: 백색 LED(PHILIPTS사 제조 LED LXHL-PW01)

스트레스 인가 시험 전후의 임계값 전압 시프트량(ΔVth)은 적을수록 좋다. 본 실시예에서는, 임계값 전압 변화량이 2.0V 미만인 경우를「A」, 2.0V 이상 4.8V 이하인 경우를「B」, 4.8V 초과인 경우를「D」라 평가하였다.

(5) 습식 에칭 내성

습식 에칭 내성은, 이하의 시료를 사용하여 평가하였다. 구체적으로는, 유리 기판 위에 각 산화물 반도체층을 성막한 시료를 준비하고, 습식 에칭액[인산: 질산: 아세트산=70: 2: 10(질량비), 액온: 실온] 중에, 상기 시료를 침지하여 에칭을 행하였다. 에칭 전후의 산화물 반도체 박막의 막 두께의 변화(절삭량)를 측정하고, 에칭 시간과의 관계에 의거하여, 에칭 속도(Å/초)를 산출하였다. 또한, 습식 에칭 내성의 평가에 사용한 유리 기판의 종류 및 산화물 반도체층의 성막 조건은, 전술한 TFT의 제작 조건과 같다.

본 실시예에서는, 에칭 속도가 1Å/초 이하인 경우를「B(합격)」, 1Å/초 초과인 경우를「D(불합격)」이라 판정하였다. 상기 합격 기준을 만족하는 박막에서는, 소스·드레인 전극을 습식 에칭 가공할 때에, 산화물 반도체층의 표면(백 채널)측이 에칭액에 의해 깎이거나, 대미지가 생기는 일이 없어, TFT 특성이나 스트레스 내성이 우수하다.

(6) 산화물막의 밀도 측정

또한, 일부의 시료에 대해서, 산화물막의 밀도를, XRR(X선 반사율법)을 사용하여 측정하였다. 상세한 측정 조건은 이하와 같다.

·분석 장치: 가부시끼가이샤 리가꾸 제조 수평형 X선 회절 장치 Smart Lab

·타깃: Cu(선원: Kα선)

·타깃 출력: 45kV-200mA

·막 밀도 측정용 시료의 제작

유리 기판 위에 각 조성의 산화물을 하기 스퍼터링 조건으로 성막한(막 두께 100㎚) 후, 전술한 TFT 제조 과정에 있어서의 프레어닐 처리를 모의하여, 당해 프레어닐 처리와 같은 열처리를 실시한 한 것을 사용

스퍼터 가스압: 1mTorr, 3mTorr 또는 5mTorr

산소 분압: 100×O₂/(Ar＋O₂)=2%

성막 파워 밀도: DC 2.55W/㎠

열처리: 대기 분위기에서 350℃에서 1시간

(7) 캐리어 밀도의 측정

또한, 일부의 시료에 대해서, 산화물막의 캐리어 밀도를, 홀 측정 장치(도요 테크니카샤 제조「Resitest 8310」)를 사용하여 van der Paw법에 의해 측정하였다. 홀 측정에 사용한 시료는, 유리 기판 위에 소자로서 한 변이 5㎜인 정사각 형상의 산화물 반도체 박막(막 두께 200㎚)을 마스크 스퍼터(스패터)법으로 형성한 후, 마찬가지로 마스크 스퍼터(스패터)법을 사용하여 Mo 전극을 산화물 반도체 박막의 정사각형 패턴의 네 구석에 형성하였다. 4개의 전극에 각각 전극선을 도전성 페이스트를 사용하여 부착하고, 비저항 및 홀 계수의 측정 결과로부터 캐리어 밀도를 산출하였다. 측정은, 인가 자계를 0.5T, 측정 온도를 실온으로 하여 행하였다.

이들의 결과(막 밀도, 캐리어 밀도를 제외한)를 표 1에 통합하여 나타낸다. 표 1 중,「-」는 스위칭 특성을 나타내지 않았으므로, 측정하고 있지 않은 것이다.

표 1에 있어서, 각 특성의 란에는, 측정값과 평가의 란을 마련하고 있다. 또한, 표 1의 최우측란에는 종합 평가의 란을 마련하고, 상기 특성(임계값 전압, 스트레스 내성, 전계 효과 이동도, 습식 에칭 내성) 중「D」가 1개도 없고 또한「A」가 3개 이상인 경우에는「A」,「D」가 1개도 없고 또한「A」가 2개 이하인 경우에는「B」,「D」가 1개인 경우에는「D」로 하였다.

또한, 표 1의 No.25에는, 비교를 위하여 사용한 IGZO의 결과도 병기하고 있다.

표 1로부터, 이하와 같이 고찰할 수 있다.

먼저, No.1 내지 5, 7, 11 내지 13, 15 내지 17, 20 내지 22는, 모두, 본 발명의 요건을 모두 만족하는 예이며, 모든 특성이 양호했다(종합 평가의 란=A 또는 B). 이들 중에서도, No.1, 4는, 본 발명의 바람직한 형태인 (5) 내지 (8)식의 관계를 모두 만족하는 예이므로, 특히 우수한 특성을 나타냈다(종합 평가의 란=A).

상기 예 중, No.1, 2의 막 밀도는, 각각 6.14g/㎤, 6.11g/㎤이며, 모두 본 발명의 합격 기준(6.0g/㎤ 이상)을 만족하는 것이었다. 또한, No.1, 2 이외의 상기 예에 있어서도, 모두 본 발명의 합격 기준을 만족하는 것을 확인하고 있다.

상기 예 중, No.1, 2 및 4의 캐리어 밀도는 각각 4.0×10¹⁵/㎤, 2.3×10¹⁶/㎤, 1.5×10¹⁵/㎤이며, 모두 본 발명의 합격 기준(1×10¹⁵ 내지 1×10¹⁷/㎤)을 만족하는 것이었다. 또한, No.1, 2, 4 이외의 상기 예에 있어서도, 모두 본 발명의 합격 기준을 만족하는 것을 확인하고 있다.

이에 반해, 본 발명에서 규정하는 어느 하나의 요건을 만족하지 않는 것은, 원하는 특성을 모두 만족할 수 없었다.

먼저, No.6, 8, 10, 14, 18 및 23은, 모두 (1)식의 관계를 만족하지 않는 예이며, 스트레스 내성이 저하되었다. 또한, No.19는, (2)식의 관계를 만족하지 않는 예이며, 이동도가 저하되었다. No.24는, [Sn]이 작아서 (4)식의 관계를 만족하지 않고, 또한 (2)식의 관계를 만족하지 않는 예이며, 스트레스 내성, 이동도 및 습식 에칭 내성이 저하되었다.

한편, No.9는, [Sn]이 작아서 (4)식의 관계를 만족하지 않는 예이며, 습식 에칭 내성이 저하되었다. 또한, 산화물 반도체 표면에 대미지가 발생하여 도체화되고, 스위칭 특성을 나타내지 않았기 때문에, 이동도, Vth 및 ΔVth를 측정할 수 없었다(어떠한 란도「-」).

또한, Sn을 포함하지 않는 No.25에서는, 스트레스 내성이 낮고, 게다가 (4)식의 관계를 만족시키지 않으므로, 습식 에칭 내성이 저하되었다.

No.26은, 전술한 특허문헌 1에 기재된 IZGTO의 조성을 모의하여 실험을 행한 것이다. 즉, No.26은, [Sn]이 작아서 (4)식의 관계를 만족하지 않고, [In]이 커서 (3)식의 관계를 만족하지 않고, 또한 (1)식의 관계를 만족하지 않으므로, 습식 에칭 내성이 저하되는 동시에, 스트레스 내성도 저하되었다.

No.27은, [Sn]이 작은 예이며, 습식 에칭 내성이 저하되고, 또한 스트레스 내성도 저하되었다. 이것은, 습식 에칭 내성의 저하에 수반하여, 산화물 반도체의 백 채널에 대미지가 생겼기 때문이라 추정된다.

참고를 위해, 표 1의 No.1(본 발명예)의 IZGTO막을 반도체층에 사용한 TFT에 대해서, Id-Vg 특성을 측정한 결과를 도 3a에, 광 스트레스에 내성의 결과를 도 3b에, 각각 나타낸다.

상기한 Id-Vg 특성은, 소스·드레인 전극에 각각 0V, 10V 인가하고, 게이트 전압을 -30 내지 30V까지 변화시켜서 드레인 전류를 측정했을 때의 결과이다. 도 3a에 도시한 바와 같이, 게이트 전압을 마이너스측으로부터 플러스측으로 증가시켜 가면 Vg=0V 부근에서 드레인 전류 Id가 급격하게 증가되고 있는 모습을 알 수 있다. 이렇게 본 발명예의 IZGTO막을 사용한 TFT는, 드레인 전류가 낮은 오프 상태로부터 드레인 전류가 높은 온 상태로 이행하여, 양호한 스위칭 특성을 나타내는 것을 알 수 있다. 또한, 도 3a의 Id-Vg 특성으로부터 산출한 각종 특성은, 임계값 전압 Vth=0.0V, 전계 효과 이동도 μ_FE=7.9㎠/Vs(표 1의 No.1을 참조), S값=0.3V/decade(표 1에는 나타내지 않음)였다.

도 3b는, 광 스트레스 내성을 조사한 결과이다. 상술한 바와 같이 본 실시예에서는, 게이트 전극에 마이너스 바이어스를 인가하면서 백색광을 조사하고 있지만, 광 조사에 의해 발생한 정공이 반도체 중이나 게이트 절연막과 반도체층의 계면에 포획되므로, 임계값 전압이 시간과 함께 마이너스측으로 시프트하는 모습이 관측되었다. 도 3b로부터, 광 스트레스에 의한 임계값 전압의 시프트량은 1.8V인 것을 알 수 있다.

도 4는, 표 1의 No.1 내지 24의 IZGTO에 대해서, In, Zn, Sn의 3원소의 원자수비를, Ga량에 따라서 나타낸 In-Zn-Sn상도이며, 각 도면에, 식 (1) 내지 (2)의 관계를 만족하는 영역을 도시하고 있다. 도 4a는 No.1 내지 9([Ga]=10 원자% 이상, 20 원자% 미만)의 결과를, 도 4b는 No.10 내지 16([Ga]=20 원자% 이상, 30 원자% 미만)의 결과를, 도 4c는 No.17 내지 24([Ga]=30 원자% 이상, 40 원자% 미만)의 결과를, 각각 나타내고 있다. 각 도면에 있어서, 본 발명의 요건을 만족하는 것은 ●을, 만족하지 않는 것은 ×을 부여하고 있다.

여기서, 특히 이동도에 착안하면, Ga의 함유량([Ga])이 증가함에 따라(도 a→도 c), 이동도는 낮아지는 경향이 보였다. 또한, Zn이 과잉으로 존재하면, 상대적으로 전자의 전도 경로가 되는 In이나 Sn의 양이 감소되므로, 고Zn 영역도 이동도가 저하되어 버린다. 즉, (2)식은 간접적으로 이동도를 만족하는 Zn, Ga의 상한을 나타내고 있다고 볼 수도 있고, 도 4에서는 Ga가 많아짐에 따라, (2)식을 만족하는 영역이 좁아진다. 예를 들어 No.19(Ga=35.3%)나 No.24(Ga=37.0%)는 Ga가 많고, 또한 도 4c의 In-Zn-Sn상도에 있어서 Zn이 높은 양으로 시프트하고 있으므로, 상기 식 (2)의 관계를 만족하지 않고, 이동도가 저하되었다. 따라서, Ga가 높고, In-Zn-Sn상도에 있어서의 고Zn측의 조성에서는 이동도가 낮아지는 것을 알 수 있다.

또한, 스트레스 내성에 착안하면, In-Zn-Sn상도에 있어서 In이나 Sn의 함유량이 비교적 많은 영역에서, ΔVth가 크게 되어 스트레스 내성이 저하되는 경향이 보였다(예를 들어 No.6, 10). 또한, Ga의 증가에 수반하여, 고Zn 영역을 포함하는 스트레스 내성의 영역(즉, (1)식을 만족하는 영역)은 넓어지는 것도 알 수 있다. 이것은 Ga가 산화물 반도체 중의 산소와의 결합을 안정화시키는 작용(즉, 산소 결함의 저감 작용)이 있기 때문이며, Ga가 많아짐에 따라, In: Sn: Zn의 조성 범위는 넓어진다. 또한, Zn도 Ga와 마찬가지로, 아몰퍼스 구조를 안정화하는 작용을 갖고 있으며, 고Zn측에서는 스트레스 내성이 한층 높아지는 것을 나타내고 있다.

<제2 실시예>

본 실시예에서는, IZGTO에 있어서의 전체 금속 원소 중의 Sn량[Sn]과, 습식 에칭 내성의 관계를 조사하였다. 습식 에칭 시험은, 전술한 제1 실시예와 마찬가지로 하여 행하였다.

상세하게는, 산화물 박막으로서, IZGTO를 구성하는 In, Zn, Ga 및 Sn에 대해서, Sn 이외의 금속 원소의 조성비는 일정[In: Ga: Zn=20: 30: 50(원자%)]하게 하고, 전체 금속 원소 중의 Sn량을 다양하게 변화시킨 것을 사용하였다. 상기 박막은, Sn량이 다른 스퍼터링 타깃을 사용하여 스퍼터링법으로 성막하였다.

이들의 결과를 도 5에 도시한다. 도 5에 있어서, 횡축은 전체 금속 원소의 합계량에 대한 Sn량([Sn])이며, 종축은 습식 에칭 속도이다.

도 5로부터, Sn량이 5% 미만이 되면, 습식 에칭 속도가 급격하게 상승하는 것을 알 수 있다. 이에 반해, Sn량이 5% 이상에서는, 습식 에칭 속도는 매우 작고, 산화물 박막은 에칭되지 않는 것을 알 수 있다.

1: 기판
2: 게이트 전극
3: 게이트 절연막
4: 산화물 반도체층
5: 소스·드레인 전극
6: 보호막(절연막)
7: 콘택트 홀
8: 투명 도전막
9: 에치 스토퍼층

Claims

기판 위에, 소스 전극, 드레인 전극, 게이트 전극, 게이트 절연막, 반도체층 및 보호막을 구비한 박막 트랜지스터의 반도체층에 사용되는 산화물이며,
상기 산화물은, In, Zn, Ga, Sn 및 O로 구성되는 동시에,
상기 산화물 중, 산소를 제외한 전체 금속 원소에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], [Ga] 및 [Sn]으로 했을 때, 하기 식 (1) 내지 (6)을 만족하는 것을 특징으로 하는, 반도체층용 산화물.
1.67×[Zn]＋1.67×[Ga]≥100 … (1)
([Zn]/0.95)＋([Sn]/0.40)＋([In]/0.4)≥100 … (2)
12≤[In]≤20 … (3)
17≤[Sn]≤25 … (4)
15≤[Ga]≤20 … (5)
40≤[Zn]≤50 … (6)
삭제
제1항에 있어서, 캐리어 밀도가 1×10¹⁵ 내지 1×10¹⁷/㎤인, 반도체층용 산화물.
제1항 또는 제3항에 기재된 반도체층용 산화물을 박막 트랜지스터의 반도체층으로서 구비한 것을 특징으로 하는, 박막 트랜지스터.
제4항에 있어서, 상기 반도체층의 밀도는 6.0g/㎤ 이상인, 박막 트랜지스터.
제1항 또는 제3항에 기재된 반도체층용 산화물을 형성하기 위한 스퍼터링 타깃이며,
In, Zn, Ga 및 Sn을 포함하고, 전체 금속 원소에 대한 각 금속 원소의 함유량(원자%)을 각각, [In], [Zn], [Ga] 및 [Sn]으로 했을 때, 하기 식 (1) 내지 (6)을 만족하는 것을 특징으로 하는, 스퍼터링 타깃.
1.67×[Zn]＋1.67×[Ga]≥100 … (1)
([Zn]/0.95)＋([Sn]/0.40)＋([In]/0.4)≥100 … (2)
12≤[In]≤20 … (3)
17≤[Sn]≤25 … (4)
15≤[Ga]≤20 … (5)
40≤[Zn]≤50 … (6)
삭제
제4항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는, 표시 장치.
제5항에 기재된 박막 트랜지스터를 구비한 것을 특징으로 하는, 표시 장치.