JP5718072B2 - 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ - Google Patents

Description

本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）の半導体層用酸化物および上記酸化物を成膜するためのスパッタリングターゲット、並びに薄膜トランジスタに関するものである。

アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度（電界効果移動度とも呼ばれる。以下、単に「移動度」と呼ぶ場合がある。）を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。

酸化物半導体の例として、例えばＩｎ含有の非晶質酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏなど）が挙げられるが、希少金属であるＩｎを使用しており、大量生産プロセスにおいては材料コストの上昇が懸念される。そこで、Ｉｎを含まず材料コストを低減でき、大量生産に適した酸化物半導体として、ＺｎにＳｎを添加してアモルファス化したＺｎ−Ｓｎ−Ｏ（以下、ＺＴＯで代表させる場合がある。）系の酸化物半導体が提案されている（例えば特許文献１）。

酸化物半導体を薄膜トランジスタの半導体層として用いる場合、キャリア濃度（移動度）が高いだけでなく、ＴＦＴのスイッチング特性（トランジスタ特性、ＴＦＴ特性）に優れていることが要求される。具体的には、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ、サブスレッショルド スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）が低く、（４）しきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が時間的に変化せず安定であり（基板面内で均一であることを意味する）、且つ、（５）移動度が高いこと、などが要求される。

上記のうちＴＦＴの性能を示すものとして特に重要となるのが（５）の移動度であり、移動度が高い程ＴＦＴのスイッチング速度が速くなり、より高性能なトランジスタが得られる。近年、液晶ディスプレイなどの表示デバイスでは大画面化、高精細化、高速駆動化などが急速に進んでおり、これに伴って高い移動度を有する半導体材料が切望されている。ここで移動度μ（ｃｍ²／Ｖｓ）は、電子や正孔といったキャリアの速度Ｖ（ｃｍ／ｓ）と電場Ｅ（Ｖ）を用いて、Ｖ＝μＥと定義される。よって、移動度を高めるには半導体膜中の欠陥を低減してキャリアの散乱を抑制し、平均自由行程を長くすることが必要である。

ここで、キャリア密度は、酸化物半導体膜に含まれる酸素欠損量を制御することによって調整することができる。酸素欠損量を制御する方法として、例えば酸化物半導体をスパッタリングにて成膜する際に用いられるプロセスガスの酸素分圧を調整したり、酸化物半導体膜を成膜後、酸素または大気雰囲気中で熱処理を行う方法などが挙げられる。

一方、酸化物半導体を表示デバイス等に適用する際、安定したＴＦＴ特性を確保するため、酸化物半導体表面に保護膜を形成する必要がある。保護膜としては一般に、ＳｉＯｘ、ＳｉＮｘ、ＳｉＯＮ、ＡｌＯｘなどの絶縁体酸化物が用いられる。上記保護膜の成膜には、プラズマＣＶＤ法やスパッタリング法などが汎用されている。例えばＳｉＯｘ保護膜をプラズマＣＶＤ法で成膜するには、例えばＳｉＨ₄とＮ₂Ｏの混合ガスを工業用周波数１３．５６ＭＨｚの高周波プラズマ中で反応させてＳｉＯｘを形成し、酸化物半導体膜上に堆積させる方法が行なわれる。

しかし、プラズマＣＶＤ法やスパッタリング法などで保護膜を成膜すると、プラズマなどによって高速化されたラジカルや分子が酸化物半導体表面に衝突するため、酸化物半導体表面に欠陥が形成されることがある。具体的には、プラズマＣＶＤ法やスパッタリング法による成膜時に使用するガス成分や、スパッタリングされて高速に加速した分子などが酸化物半導体表面に衝突し、酸化物半導体中に含まれる酸素が脱離する現象（酸素欠損）が生じる。この酸素欠損は、酸化物半導体膜中のキャリアを過剰に増加させる原因となり、酸化物半導体膜が導体化して安定したスイッチング特性が得られなくなったり、しきい値電圧が負側へ大きくシフトするなど、ＴＦＴ特性に深刻な影響を与える。

上記では酸素欠損によるキャリアの過剰増加について述べたが、水素についても同様の問題が見られる。例えばＳｉＯｘやＳｉＮｘなどの保護膜に含まれる水素が酸化物半導体膜中に拡散すると、キャリアが過剰に生成する要因となるため、ＴＦＴ特性に悪影響を及ぼす。

このような酸素や水素によるＴＦＴ特性の劣化を低減するため、例えば非特許文献１には、保護膜を形成する直前にＮ₂Ｏプラズマを酸化物半導体表面に照射し、酸化物半導体表面を予め過剰酸化させる方法などが提案されている。しかし、この方法はＮ₂Ｏプラズマの照射条件（投入電力、時間、基板温度など）などの調整が難しいうえ、保護膜の成膜条件や膜質、さらには酸化物半導体の膜質ごとに上記の照射条件を調整する必要があるため、チューニングが非常に難しい。また、上記方法はプロセスマージンも広くないため、大型の基板でＴＦＴを作製する際に基板面内ばらつきが生じたり、バッチごとにＴＦＴ特性が変化するなど、歩留まりが低下する恐れがある。更に上記方法では、保護膜形成前にＮ_２Ｏプラズマ処理用チャンバーを追加する必要があるなど、生産性の低下や生産コストの増加などの問題もある。

特開２００７−１４２１９６号公報

Ｊ． Ｐａｒｋら、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，１９９３，０５３５０５（２００８）

上述したようにＺＴＯなどの酸化物半導体では、ＴＦＴ素子の保護膜（絶縁膜）形成プロセスの際、半導体層が導体化して安定したスイッチング挙動が得られないという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、ＺＴＯ系酸化物半導体を備えた薄膜トランジスタのスイッチング特性に優れており、特に保護膜形成やソース−ドレイン電極形成などによるＴＦＴ特性の劣化を抑制し得、良好なＴＦＴ特性を安定して得ることが可能であり、しかも低コストで歩留まり向上も実現可能な、薄膜トランジスタ半導体層用酸化物、および上記酸化物の成膜に用いられるスパッタリングターゲット、並びに当該酸化物を用いた薄膜トランジスタを提供することにある。

上記課題を解決することのできた本発明に係る薄膜トランジスタの半導体層用酸化物は、Ｚｎ、Ｓｎ、およびＳｉを含むところに要旨を有するものである。

本発明の好ましい実施形態において、半導体層用酸化物に含まれるＺｎおよびＳｎの含有量（原子％）をそれぞれ、［Ｚｎ］および［Ｓｎ］としたとき、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比は０．８以下である。

本発明の好ましい実施形態において、半導体層用酸化物に含まれるＳｉの含有量（原子％）を［Ｓｉ］とすると、［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）の比は０．０１以上０．３０以下である。

本発明には、上記酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタも包含される。

上記半導体層の密度は、５．８ｇ／ｃｍ³以上であることが好ましい。

また、上記課題を解決し得た本発明のスパッタリングターゲットは、上記のいずれかに記載の酸化物を形成するためのスパッタリングターゲットであって、Ｚｎ、Ｓｎ、およびＳｉを含むところに要旨を有するものである。

本発明の好ましい実施形態において、スパッタリングターゲットに含まれるＺｎおよびＳｎの含有量（原子％）をそれぞれ、［Ｚｎ］および［Ｓｎ］としたとき、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比は０．８以下である。

本発明の好ましい実施形態において、スパッタリングターゲットに含まれるＳｉの含有量（原子％）を［Ｓｉ］とすると、［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）の比は０．０１以上０．３０以下である。

本発明によれば、薄膜トランジスタのスイッチング特性に優れた半導体層用ＺＴＯ系酸化物が得られた。本発明の半導体層用酸化物を用いれば、酸化物半導体膜上に保護膜を成膜する際、プラズマダメージによる酸素欠損や保護膜からの水素拡散などによるＴＦＴ特性の劣化を抑制し、良好な特性を安定して得ることが可能な薄膜トランジスタを提供することができる。その結果、上記薄膜トランジスタを用いれば、信頼性の高い表示装置が得られる。

図１は、酸化物半導体を備えた薄膜トランジスタを説明するための概略断面図である。 図２は、実施例１におけるトランジスタ特性、しきい値電圧、Ｓ値、および移動度の測定箇所を説明する図である。 図３は、従来例（Ｚｎ−Ｓｎ−Ｏ、ＺＴＯ）を用いたときの保護膜成膜前後のＴＦＴ特性を示す図である。 図４は、本発明例（Ｚｎ−Ｓｎ−Ｓｉ−Ｏ）を用いたときの保護膜成膜前後のＴＦＴ特性を示す図である。 図５は、Ｚｎ−Ｓｎ−Ｘ−Ｏ（Ｘ＝ＳｉまたはＮｉ）における、Ｘ添加量と移動度の関係を示すグラフである。

本発明者らは、ＺｎおよびＳｎを含む酸化物（Ｚｎ−Ｓｎ−Ｏ）をＴＦＴの活性層（半導体層）に用いたときのＴＦＴ特性（特に保護膜形成後のＴＦＴ特性）を向上させるため、種々検討を重ねてきた。その結果、ＺＴＯ中にＳｉを含む酸化物（Ｚｎ−Ｓｎ−Ｓｉ−Ｏ）をＴＦＴの半導体層に用いれば所期の目的が達成されることを見出し、本発明を完成した。後記する実施例に示すように、Ｚｎ−Ｓｎ−Ｓｉ−Ｏを酸化物半導体に用いたＴＦＴは、Ｓｉを添加しない従来のＺｎ−Ｓｎ−Ｏを用いた場合に比べ、特に保護膜形成後のＴＦＴ特性に極めて優れていることが分った。

すなわち、本発明に係る薄膜トランジスタ（ＴＦＴ）の半導体層用酸化物は、Ｚｎ、Ｓｎ、およびＳｉを含むところに特徴がある。本明細書では、本発明の酸化物をＺＴＯ−ＳｉまたはＺＴＯ＋Ｓｉで表わす場合がある。

まず、本発明の酸化物を構成する母材成分である金属（ＺｎおよびＳｎ）について説明する。

上記金属（Ｚｎ、Ｓｎ）について、各金属間の比率は、これら金属を含む酸化物（Ｚｎ−Ｓｎ−Ｏ）がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。結晶相が形成されると、トランジスタ特性のばらつきが大きくなるなどの問題が生じる。

ここで、半導体層用酸化物に含まれるＺｎおよびＳｎの含有量（原子％）をそれぞれ、［Ｚｎ］および［Ｓｎ］としたとき、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の好ましい比（以下、Ｚｎ比で代表させる場合がある。）は０．８以下であり、これにより、保護膜成膜後も所望のＴＦＴ特性が得られる。一方、上記比が小さくなるとエッチング性が低下するなどの問題があるため、上記比を０．２以上とすることが好ましい。上記比は、０．３以上０．７５以下であることがより好ましい。

本発明の酸化物は、Ｚｎ−Ｓｎ−Ｏ中にＳｉを含有するところに特徴がある。Ｓｉの添加により、プラズマダメージによって形成される酸化物表面の酸素欠陥や、保護膜からの水素拡散などによるＴＦＴ特性の劣化を抑制することができ、保護膜形成後も良好な特性を維持することができる。具体的には、共有結合性が強い元素であり、且つ、ＺｎやＳｎと比較して酸素と強く結合するＳｉを添加することにより、酸化物半導体層の構造が安定化するものと推測される。

また、Ｓｉの添加により不純物導入による移動度の低下も抑えられるようになる。Ｚｎ−Ｓｎ−Ｏ系酸化物半導体に不純物が混入すると、不純物散乱により電子の平均自由工程が短くなるため、不純物量の増加に伴って移動度が低下する。しかし、Ｚｎ−Ｓｎ−Ｏ系酸化物半導体にＳｉを添加した本発明のＺｎ−Ｓｎ−Ｓｉ−Ｏ酸化物半導体を用いれば、後記する実施例に示すように移動度の低下が起こり難く、高い移動度を維持したまま上記効果（上述した酸素欠陥や水素拡散の防止効果）を発揮することができる。

本発明の酸化物（ＺＴＯ−Ｓｉ）を構成する全金属元素（Ｚｎ、Ｓｎ、Ｓｉ）に含まれるＳｉの好ましい比率［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）（以下、Ｓｉ比で代表させる場合がある。）は、保護膜形成の成膜条件やキャリア密度などを考慮して決定され得るが、おおむね、０．０１以上０．３０以下であることが好ましい。なお、上記Ｓｉ比が多すぎると、半導体中のキャリア密度の低下、または移動度が低下するため、オン電流が減少し易くなるため、上記Ｓｉ比のより好ましい上限は０．２以下であり、更に好ましくは０．１以下である。

なお、本発明において、移動度の好ましい範囲は線形領域にて１０ｃｍ²／Ｖｓ以上であり、より好ましくは１３ｃｍ²／Ｖｓ以上、更に好ましくは１５ｃｍ²／Ｖｓ以上である。

以上、本発明の酸化物について説明した。

上記酸化物は、スパッタリング法にてスパッタリングターゲット（以下「ターゲット」ということがある。）を用いて成膜することが好ましい。塗布法などの化学的成膜法によって酸化物を形成することもできるが、スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。

スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のターゲットを用いることが好ましく、これにより、所望の酸化物と同一組成の薄膜を形成することができる。具体的にはターゲットとして、Ｚｎ、Ｓｎ、Ｓｉを含む酸化物ターゲット、好ましくは上記Ｚｎ比や上記Ｓｉ比率が適切に制御されたターゲットを用いることができる。

あるいは、組成の異なる二つのターゲットを同時放電するコスパッタ法（Ｃｏ−Ｓｐｕｔｔｅｒ法）を用いても成膜しても良く、放電の際にそれぞれのターゲットにかかる投入電力密度を調整することによって所望の組成の酸化物半導体膜を成膜することができる。あるいは、例えばＺｎＯのターゲットと、ＳｎＯ₂のターゲットと、Ｓｉを含有するＳｉＯ₂などのターゲットの三つを用意し、コスパッタ法によって所望とするＺｎ−Ｓｎ−Ｓｉ−Ｏの酸化物膜を成膜することができる。

上記ターゲットは、例えば粉末焼結法によって製造することができる。

上記ターゲットを用いてスパッタリングするに当たっては、基板温度を室温とし、酸素添加量を適切に制御して行なうことが好ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が１０¹⁵〜１０¹⁶ｃｍ^-3となるように酸素量を添加することが好ましい。本実施例における酸素添加量は添加流量比でＯ₂／（Ａｒ＋Ｏ₂）＝２％とした。

また、上記酸化物をＴＦＴの半導体層としたときの、酸化物半導体層の好ましい密度は５．８ｇ／ｃｍ³以上である(後述する。)が、このような酸化物を成膜するためには、スパッタリング成膜時のガス圧、スパッタリングターゲットへの投入パワー、基板温度などを適切に制御することが好ましい。例えば成膜時のガス圧を低くするとスパッタ原子同士の散乱がなくなって緻密（高密度）な膜を成膜できると考えられるため、成膜時の全ガス圧は、スパッタの放電が安定する程度で低い程良く、おおむね０．５〜５ｍＴｏｒｒの範囲内に制御することが好ましく、１〜３ｍＴｏｒｒの範囲内であることがより好ましい。また、投入パワーは高い程良く、おおむねＤＣまたはＲＦにて２．０Ｗ／ｃｍ²以上に設定することが推奨される。成膜時の基板温度も高い程良く、おおむね室温〜２００℃の範囲内に制御することが推奨される。

上記のようにして成膜される酸化物の好ましい膜厚は３０ｎｍ以上２００ｎｍ以下であり、より好ましくは３０ｎｍ以上１５０ｎｍ以下である。

本発明には、上記酸化物をＴＦＴの半導体層として備えたＴＦＴも包含される。ＴＦＴは、基板上に、ゲート電極、ゲート絶縁膜、上記酸化物の半導体層、ソース電極、ドレイン電極、保護膜（絶縁膜）を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。

ここで、上記酸化物半導体層の密度は５．８ｇ／ｃｍ³以上であることが好ましい。酸化物半導体層の密度が高くなると膜中の欠陥が減少して膜質が向上し、また原子間距離が小さくなるため、ＴＦＴ素子の電界効果移動度が大きく増加し、電気伝導性も高くなり、光照射に対するストレスへの安定性が向上する。上記酸化物半導体層の密度は高い程良く、より好ましくは５．９ｇ／ｃｍ³以上であり、更に好ましくは６．０ｇ／ｃｍ³以上である。なお、酸化物半導体層の密度は、後記する実施例に記載の方法によって測定したものである。

以下、図１を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図１および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型構造のＴＦＴを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴであっても良い。

図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上にはソース・ドレイン電極５が形成され、その上に保護膜（絶縁膜）６が形成され、コンタクトホール７を介して透明導電膜８がドレイン電極５に電気的に接続されている。

基板１上にゲート電極２およびゲート絶縁膜３が形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、電気抵抗率の低いＡｌやＣｕの金属、これらの合金を好ましく用いることができる。また、ゲート絶縁膜３としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Ａｌ₂Ｏ₃やＹ₂Ｏ₃などの酸化物や、これらを積層したものを用いることもできる。

次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述したように、薄膜と同組成のスパッタリングターゲットを用いたＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが好ましい。あるいは、コスパッタ法により成膜しても良い。

酸化物半導体層４をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層４の膜質改善のために熱処理（プレアニール）を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。

プレアニールの後、ソース・ドレイン電極５を形成する。ソース・ドレイン電極５の種類は特に限定されず、汎用されているものを用いることができる。例えばゲート電極２と同様ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のように純Ｔｉを用いても良い。

ソース・ドレイン電極５の形成方法としては、例えばマグネトロンスパッタリング法によって金属薄膜を成膜した後、リフトオフ法によって形成することができる。あるいは、上記のようにリフトオフ法によって電極を形成するのではなく、予め所定の金属薄膜をスパッタリング法によって形成した後、パターニングによって電極を形成する方法もあるが、この方法では、電極のエッチングの際に酸化物半導体層にダメージが入るため、トランジスタ特性が低下する。そこで、このような問題を回避するために酸化物半導体層の上に予め保護膜を形成した後、電極を形成し、パターニングする方法も採用されており、後記する実施例では、この方法を採用した。

次に、酸化物半導体層４の上に保護膜（絶縁膜）６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜する。酸化物半導体層４の表面は、ＣＶＤによるプラズマダメージによって容易に導通化してしまう（おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。）ため、上記問題を回避するため、後記する実施例では、保護膜の成膜前にＮ₂Ｏプラズマ照射を行った。Ｎ₂Ｏプラズマの照射条件は、前述した非特許文献１に記載の条件を採用した。

次に、常法に基づき、コンタクトホール７を介して透明導電膜８をドレイン電極５に電気的に接続する。透明導電膜およびドレイン電極の種類は特に限定されず、通常用いられるものを使用することができる。ドレイン電極としては、例えば前述したソース・ドレイン電極で例示したものを用いることができる。

以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。

実施例１
前述した方法に基づき、図１に示す薄膜トランジスタ（ＴＦＴ）を作製し、保護膜形成前後のＴＦＴ特性を評価した。

まず、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極としてＴｉ薄膜を１００ｎｍ、およびゲート絶縁膜ＳｉＯ₂（２０
０ｎｍ）を順次成膜した。ゲート電極は純Ｔｉのスパッタリングターゲットを使用し、ＤＣスパッタ法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒにて成膜した。また、ゲート絶縁膜はプラスマＣＶＤ法を用い、キャリアガス：ＳｉＨ₄とＮ₂Ｏの混合ガス、成膜パワー：１００Ｗ、成膜温度：３００℃にて成膜した。

次に、表１および表２に記載の種々の組成の酸化物薄膜を、スパッタリングターゲット（後記する。）を用いてスパッタリング法によって成膜した。酸化物薄膜としては、Ｚｎ−Ｓｎ−Ｏ中にＳｉを含むＺＴＯ−Ｓｉ（本発明例）のほか、比較のため、Ｓｉを含まないＺＴＯ（従来例）、およびＳｉの代わりにＮｉを含むＺＴＯ−Ｎｉ（比較例）も成膜した。スパッタリングに使用した装置は（株）アルバック製「ＣＳ−２００」であり、スパッタリング条件は以下のとおりである。
基板温度：室温
ガス圧：５ｍＴｏｒｒ
酸素分圧：Ｏ₂／（Ａｒ＋Ｏ₂）＝２％
膜厚：５０ｎｍ
使用ターゲットサイズ：φ４インチ×５ｍｍ

Ｚｎ−Ｓｎ−Ｏ（従来例）の成膜に当たっては、Ｚｎ：Ｓｎの比（原子％比）が６：４の酸化物ターゲット（Ｚｎ−Ｓｎ−Ｏ）とＺｎＯの酸化物ターゲットを同時放電するＣｏ−Ｓｐｕｔｔｅｒ法を用いて成膜した。また、Ｚｎ−Ｓｎ−Ｓｉ−ＯまたはＺｎ−Ｓｎ−Ｎｉ−Ｏの成膜に当たっては、上記ＺＴＯの成膜に用いたターゲット［すなわち、Ｚｎ：Ｓｎの比（原子％比）が６：４である酸化物ターゲット（ＺＴＯ）とＺｎＯのターゲット］と、ＳｉＯ₂またはＮｉＯの酸化物ターゲットとを用い、同時放電するＣｏ−Ｓｐｕｔ
ｔｅｒ法を用いて成膜した。なお、Ｚｎ−Ｓｎ−Ｓｉ−Ｏ中のＳｉ比、またはＺｎ−Ｓｎ−Ｎｉ−Ｏ中のＮｉ比は、Ｓｉ比またはＮｉ比が表１または表２に記載の範囲となるように投入電力密度を調整した。

このようにして得られた酸化物薄膜中の金属元素の各含有量は、ＸＰＳ（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した。詳細には、最表面から１ｎｍ程度深さまでの範囲をＡｒイオンにてスパッタリングした後、下記条件にて分析を行なった。
Ｘ線源：Ａｌ Ｋα
Ｘ線出力：３５０Ｗ
光電子取り出し角：２０°

上記のようにして酸化物薄膜を成膜した後、フォトリソグラフィおよびウエットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学製「ＩＴＯ−０７Ｎ」を使用した。本実施例では、実験を行なった酸化物薄膜について光学顕微鏡観察によりウェットエッチング性を評価した。評価結果より実験を行なった全ての組成でウエットエッチングによる残渣はなく、適切にエッチングできたことを確認している。

酸化物半導体膜をパターニングした後、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気圧下にて、３５０℃で１時間行なった。

次に、純Ｔｉを使用し、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｔｉ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｔｉ薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。

このようにしてソース・ドレイン電極を形成した後、酸化物半導体層を保護するための保護膜を形成した。保護膜として、ＳｉＯ₂（膜厚２００ｎｍ）とＳｉＮ（膜厚２００ｎｍ）の積層膜（合計膜厚４００ｎｍ）を用いた。上記ＳｉＯ₂およびＳｉＮの形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行なった。本実施例では、Ｎ₂Ｏガスによってプラズマ処理を行った後、ＳｉＯ₂膜、およびＳｉＮ膜を順次形成した。ＳｉＯ₂膜の形成にはＮ₂ＯおよびＳｉＨ₄の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ₄、Ｎ₂、ＮＨ₃の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。

次にフォトリソグラフィ、およびドライエッチングにより、保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜（膜厚８０ｎｍ）を成膜し、図１のＴＦＴを作製した。

このようにして得られた各ＴＦＴについて、以下のようにして、保護膜形成前後における（１）トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）、（２）しきい値電圧、（３）Ｓ値、および（４）電界効果移動度を測定した。本実施例では、図２に示すように６インチ基板面内（φ＝１５０ｍｍ）の９箇所について下記（１）〜（４）の測定を行ったときの最小値と最大値を求め、基板面内のばらつきを評価した。

（１）トランジスタ特性の測定
トランジスタ特性の測定はＮａｔｉｏｎａｌ Ｉｎｓｔｒｕｍｅｎｔｓ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧 ：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧 ：−３０〜３０Ｖ（測定間隔：１Ｖ）

（２）しきい値電圧（Ｖｔｈ）
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各ＴＦＴ毎のしきい値電圧を測定した。

（３）Ｓ値
Ｓ値は、ドレイン電流を一桁増加させるのに必要なゲート電圧の最小値とした。

（４）電界効果移動度
電界効果移動度は、ＴＦＴ特性からＶ_g＞Ｖ_d−Ｖ_thである線形領域にて導出した。線形領域ではＶ_g、Ｖ_dをそれぞれゲート電圧、ドレイン電圧、Ｉ_dをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃ_ｉをゲート絶縁膜の静電容量、μ_FEを電界効果移動度は以下の式から導出される。本実施例では、線形領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉ_d−Ｖ_g特性）の傾きから電界効果移動度μ_FEを導出した。

これらの結果を表１および２、並びに図３および図４に示す。これらの表には「移動度判定」の欄を設け、移動度の最小値が１０ｃｍ²／Ｖｓ以上であり、且つ、最大値と最小値の差が６以下の範囲に抑えられて基板面内ばらつきが小さいものを「○」と評価し、それ以外のものを「×」とした。更に、Ｖｔｈについて、これらの表に「Ｖｔｈばらつき」の欄を設け、各例について最大値と最小値の差を記入すると共に、「Ｖｔｈばらつき判定」の欄を設け、上記Ｖｔｈばらつきが１０以下であって基板面内ばらつきが小さいものを「○」と評価し、それ以外のものを「×」とした。また、これらの表の最右欄に「総合判定」の欄を設け、いずれの特性もすべて良好なものに「○」を付け、いずれか一つでも劣るものに「×」を付けた。

まず、表１について考察する。表１は、［Ｚｎ］＋［Ｓｎ］に対する［Ｚｎ］の原子比（Ｚｎ比）がすべて０．６０（一定）の例である。このうちＮｏ．１および３は、従来のＺＴＯ（Ｓｉの添加なし）を用いた例であり、Ｎｏ．１は保護膜の成膜前、Ｎｏ．３は保護膜の成膜後の結果を示している。また、Ｎｏ．１０は、Ｓｉの代わりにＮｉを添加した例である。

まず、従来のＺＴＯを用いたときは、Ｎｏ．１および３に示すように保護膜の成膜前後で移動度の大きな変化は見られなかったが、保護膜成膜後のＳ値としきい値電圧Ｖｔｈは大きくばらつき、或る箇所ではＶｔｈが−３０Ｖ未満と、スイッチング素子として機能しない箇所が見られた（Ｖｔｈばらつき判定×）。

更に上記の試料（Ｚｎ比＝０．６０）を用い、保護膜成膜前後におけるＴＦＴ特性の基板面内分布変化を調べた結果を図３に示す。図３（ａ）は保護膜成膜前の結果を示すグラフであり、前述した表１のＮｏ．１に対応する。図３（ｂ）は保護膜成膜後の結果を示すグラフであり、前述した表１のＮｏ．３に対応する。図３において、図中の番号は、図２の測定箇所（ポイント１〜９）を示す。

図３（ａ）に示すように保護膜の成膜前では、ゲート電圧Ｖｇが−３０Ｖから３０Ｖへ変化するに伴い、ドレイン電流Ｉｄが８桁程度増加しており、良好なスイッチング特性を示していることがわかる。また、基板面内の特性分布についても、しきい値電圧は−５〜−２Ｖの範囲におさまっていた。

一方、保護膜の成膜後は図３（ｂ）に示すように、ＴＦＴ特性は基板面内で大きくばらついており、ポイント７〜９のように良好なスイッチング特性を示すものもあるが、ポイント１〜３ではスイッチング特性を全く示さず、酸化物半導体層が導体化していることが分かる。これは、保護膜成膜時のプラズマ照射によって酸化物半導体表面が損傷したためと推察される。

これに対し、Ｓｉを含有し、［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］に対する［Ｓｉ］の原子比（Ｓｉ比）が本発明の好ましい範囲（０．０１以上０．３０以下）を満足するものは、表１、更には図４（後記する。）に示すように、保護膜の成膜前後ですべて良好な特性を示した。

詳細には、Ｎｏ．２（保護膜の成膜前）およびＮｏ．４（保護膜の成膜後）は、上記Ｓｉ比が０．０５の例であるが、表１に示すように保護膜成膜前後で移動度およびＳ値の大きな変化は見られず良好な値を示すと共に、保護膜成膜後のしきい値電圧Ｖｔｈも、−２〜−１０Ｖの範囲内であり、スイッチング素子として有用であることが分かった。同様にＳｉ比を本発明の好ましい範囲で変化させたＮｏ．５〜８（保護膜成膜後）についても、いずれの特性も良好であることが分かった。なお、上記Ｎｏ．５〜８については、保護膜成膜前のデータを示していないが、いずれも良好な特性を有することを確認している。

一方、上記のＳｉ比が本発明の好ましい上限（０．３０）を超えるＮｏ．９は、Ｖｔｈばらつきは抑制されたが、移動度が低下した。

また、Ｓｉの代わりにＮｉを添加したＮｏ．１０は、移動度が低く、Ｖｔｈばらつきも大きい。

図４は、Ｓｉ比＝０．０５の試料を用い、前述した図３と同様にして保護膜成膜前後におけるＴＦＴ特性の基板面内分布変化を調べた結果を示す。図４（ａ）は保護膜成膜前の結果を示すグラフであり、前述した表１のＮｏ．２に対応する。図４（ｂ）は保護膜成膜後の結果を示すグラフであり、前述した表１のＮｏ．４に対応する。図４において、図中の番号は、図２の測定箇所（ポイント１〜９）を示す。

図４（ｂ）と、Ｓｉを添加しない前述した図３（ｂ）を対比すると明らかなように、Ｓｉの添加によって保護膜成膜後の基板面内ばらつきが解消され、いずれの箇所でも良好なスイッチング特性を有することが分かる。また、保護膜成膜後のＴＦＴ特性は、保護膜形成前［図４（ａ）］と殆ど遜色のないものであることも分かった。

上記の結果より、ＺＴＯ中にＳｉを好ましい範囲で添加することにより、高い移動度などを具備したまま、特に保護膜成膜後のＶｔｈばらつきが有効に抑えられることが分かった。すなわち、Ｓｉの添加は、ＺＴＯ系酸化物半導体の構造安定に大きく寄与しており、酸素欠損が生成し易い保護膜成膜プロセスにおいてもＴＦＴ特性の劣化が生じないことが確認された。

次に表２について考察する。表２には、上記Ｓｉ比を全て０．０５（一定）とし、Ｚｎ比を表２に示すように変化させた例について、保護膜成膜後の結果を示している。表２中、「−」は測定不能を意味する。

表２に示すように、Ｚｎ比が本発明の好ましい範囲（０．８以下）に制御されたＮｏ．１〜５は、いずれも良好な特性を示している。これに対し、Ｚｎ比が本発明の好ましい上限を超えるＮｏ．６では、移動度が低くスイッチング特性を示さなかった。これは、Ｚｎ比が大きくなるとＺｎの結晶相が形成され、キャリア濃度を安定して制御できないためと推察される。

次に図５について考察する。図５は、Ｓｉの添加量が移動度に及ぼす影響を調べた結果を示すグラフである。ここでは、比較のため、Ｓｉの代わりにＮｉを添加したときの結果も示している。詳細には、ＺＴＯに添加する元素をＸ元素（Ｘ元素＝ＳｉまたはＮｉ）としたとき、［Ｚｎ］＋［Ｓｎ］＋［Ｘ］に占める［Ｘ］の原子比（Ｘ比）を、図５に示すように変化させたときの、保護膜成膜後の移動度μを、上記と同様にして測定した。なお、Ｚｎ比はいずれも０．６である。ここでは、移動度μ≧１０ｃｍ²／Ｖｓを合格目安としている。

図５に示すように、Ｎｉを添加した場合は、Ｎｉ比が増加するにつれ、移動度が急激に低下した。これは、酸化物半導体中に含まれるＮｉがキャリアを散乱する不純物として働いているためと推察される。

これに対し、Ｓｉを添加した場合は、Ｓｉ比が増加するにつれ、移動度は低下する傾向が見られたが、移動度の低下度合いはＮｉに比べて著しく小さく、Ｓｉ比を、本発明の好ましい上限である０．３に高めても移動度は合格目安の１０ｃｍ²／Ｖｓを下回らないこ
とが分かった。これは、Ｓｉが電子の動きを妨げない安定な格子位置に配置され、キャリアの散乱が小さく移動度を低下させ難いためと考えられる。

以上の実験結果を総合的に勘案すると、Ｘ元素としてＳｉを添加し、Ｓｉ比およびＺｎ比を好ましい範囲に制御することにより、保護膜成膜後も高い移動度が得られ、基板面内ばらつきが少ない良好なＴＦＴが得られることが実証された。

なお、Ｓｉを添加した酸化物は、ウエットエッチング加工も良好に行なわれたことから、アモルファス構造であると推察される。

実施例２
本実施例では、表１のＮｏ．４に対応する組成の酸化物［Ｚｎ−Ｓｎ−５ａｔ％Ｓｉ−Ｏ、［Ｚｎ］：［Ｓｎ］＝６：４、Ｚｎ比＝［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）＝０．６、Ｓｉ比＝［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）＝０．０５）を用い、スパッタリング成膜時のガス圧を１ｍＴｏｒｒ、または５ｍＴｏｒｒに制御して得られた酸化物膜（膜厚１００ｎｍ）の密度を測定した。更に、前述した実施例１と同様にして作成したＴＦＴについて、キャリア移動度（電界効果移動度）は、以下の式を用いて移動度を算出した。本実施例ではこのようにして得られる飽和移動度が５ｃｍ^2／Ｖｓ以上のものを合格とした。更に、ストレス試験（光照射＋負バイアスを印加）後のしきい値電圧の変化量（ΔＶｔｈ）を調べた。これらの測定方法は、以下のとおりである。

（酸化物膜の密度の測定）
酸化物膜の密度は、ＸＲＲ（Ｘ線反射率法）を用いて測定した。詳細な測定条件は以下のとおりである。

・分析装置：（株）リガク製水平型Ｘ線回折装置ＳｍａｒｔＬａｂ
・ターゲット：Ｃｕ（線源：Ｋα線）
・ターゲット出力：４５ｋＶ−２００ｍＡ
・測定試料の作製
ガラス基板上に各組成の酸化物を下記スパッタリング条件で成膜した（膜厚１００ｎｍ）後、前述した実施例１のＴＦＴ製造過程におけるプレアニール処理を模擬して、当該プレアニール処理と同じ熱処理を施したしたものを使用
スパッタガス圧：１ｍＴｏｒｒまたは５ｍＴｏｒｒ
酸素分圧：Ｏ₂／（Ａｒ＋Ｏ₂）＝２％
成膜パワー密度：ＤＣ２．５５Ｗ／ｃｍ²
熱処理：大気雰囲気にて３５０℃で１時間

（ストレス耐性の評価：ストレスとして光照射＋負バイアスを印加）
本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に負バイアスをかけながら光を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い４００ｎｍ程度を選択した。
ゲート電圧：−２０Ｖ
基板温度：６０℃
光ストレス
波長：４００ｎｍ
照度（ＴＦＴに照射される光の強度）：０．１μＷ／ｃｍ²
光源：ＯＰＴＯＳＵＰＰＬＹ社製ＬＥＤ（ＮＤフィルターによって光量を調整）
ストレス印加時間：３時間

詳細には、ストレス印加前後のしきい値電圧（Ｖｔｈ）を上記の方法に基づき、測定し、その差（ΔＶｔｈ）を測定した。

これらの結果を表３に示す。

表３より、本発明で規定するＸ群元素のＳｉを含む表３の酸化物は、いずれも５．８ｇ／ｃｍ³以上の高い密度が得られた。詳細には、ガス圧＝５ｍＴｏｒｒのとき（Ｎｏ．２）の膜密度は５．８ｇ／ｃｍ³であったのに対し、ガス圧＝１ｍＴｏｒｒのとき（Ｎｏ．１）の膜密度は６．２ｇ／ｃｍ³であり、ガス圧力が低くなるにつれ、より高い密度が得られた。また、膜密度の上昇に伴い、ストレス試験によるしきい値電圧シフト量ΔＶｔｈの絶対値も減少した。

以上の実験結果より、酸化物膜の密度はスパッタリング成膜時のガス圧によって変化し、当該ガス圧を下げると膜密度が上昇し、これに伴って電界効果移動度も大きく増加し、ストレス試験（光照射＋負バイアスストレス）におけるしきい値電圧シフト量ΔＶｔｈの絶対値も減少することが分かった。これは、スパッタリング成膜時のガス圧を低下させることにより、スパッタリングされた原子（分子）の動乱が抑えられ、膜中の欠陥が少なくなって移動度や電気伝導性が向上し、ＴＦＴの安定性が向上したためと推察される。

１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ ソース・ドレイン電極
６ 保護膜（絶縁膜）
７ コンタクトホール
８ 透明導電膜

Claims (10)

1. 薄膜トランジスタの半導体層に用いられる酸化物であって、
   前記酸化物は、Ｚｎ、Ｓｎ、およびＳｉを含み、
   前記酸化物に含まれるＳｉ、Ｚｎ、およびＳｎの含有量（原子％）をそれぞれ、［Ｓｉ］、［Ｚｎ］、および［Ｓｎ］とすると、［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）の比は０．０１以上０．１以下であることを特徴とする薄膜トランジスタの半導体層用酸化物。
2. ［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比は０．８以下である請求項１に記載の酸化物。
3. 薄膜トランジスタの半導体層に用いられる酸化物であって、
   前記酸化物は、Ｚｎ、Ｓｎ、およびＳｉを含み、
   前記酸化物に含まれるＳｉ、Ｚｎ、およびＳｎの含有量（原子％）をそれぞれ、［Ｓｉ］、［Ｚｎ］、および［Ｓｎ］とすると、［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）の比は０．０１以上０．３０以下であることを特徴とする薄膜トランジスタの半導体層用酸化物（但し、ＺｎＯを４５質量％、ＳｎＯ ₂ を４５質量％、ＳｉＯ ₂ を１０質量％含む原料粉末に４０ＭＰａの圧力を印加し、直流パルス電流を通電して昇温速度５０℃／分でピーク電流値を２９５０Ａまで上昇させて１０００℃に加熱し、５分間保持して得られた酸化物焼結体からなるスパッタリングターゲットを用いた酸化物を除く。）。
4. ［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比は０．８以下である請求項３に記載の酸化物。
5. 請求項１〜４のいずれかに記載の酸化物を薄膜トランジスタの半導体層として備えた薄膜トランジスタ。
6. 前記半導体層の密度は５．８ｇ／ｃｍ³以上である請求項５に記載の薄膜トランジスタ。
7. 請求項１に記載の酸化物を形成するためのスパッタリングターゲットであって、Ｚｎ、Ｓｎ、およびＳｉを含み、
   前記スパッタリングターゲットに含まれるＳｉの含有量（原子％）を［Ｓｉ］とすると、［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）の比は０．０１以上０．１以下であることを特徴とするスパッタリングターゲット。
8. 請求項２に記載の酸化物を形成するためのスパッタリングターゲットであって、Ｚｎ、Ｓｎ、およびＳｉを含み、
   前記スパッタリングターゲットに含まれるＳｉ、Ｚｎ、およびＳｎの含有量（原子％）をそれぞれ、［Ｓｉ］、［Ｚｎ］、および［Ｓｎ］とすると、［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）の比は０．０１以上０．１以下であり、且つ、［Ｚｎ］および［Ｓｎ］としたとき、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比は０．８以下であることを特徴とするスパッタリングターゲット。
9. 請求項３に記載の酸化物を形成するためのスパッタリングターゲットであって、Ｚｎ、Ｓｎ、およびＳｉを含み、
   前記スパッタリングターゲットに含まれるＳｉ、Ｚｎ、およびＳｎの含有量（原子％）をそれぞれ、［Ｓｉ］、［Ｚｎ］、および［Ｓｎ］とすると、［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）の比は０．０１以上０．３０以下であることを特徴とするスパッタリングターゲット（但し、ＺｎＯを４５質量％、ＳｎＯ ₂ を４５質量％、ＳｉＯ ₂ を１０質量％含む原料粉末に以下の焼結条件を施して焼結して得られた酸化物焼結体からなるスパッタリングターゲットを除く。）。
10. 請求項４に記載の酸化物を形成するためのスパッタリングターゲットであって、Ｚｎ、Ｓｎ、およびＳｉを含み、
    前記スパッタリングターゲットに含まれるＳｉ、Ｚｎ、およびＳｎの含有量（原子％）をそれぞれ、［Ｓｉ］、［Ｚｎ］、および［Ｓｎ］とすると、［Ｓｉ］／（［Ｚｎ］＋［Ｓｎ］＋［Ｓｉ］）の比は０．０１以上０．３０以下であり、且つ、［Ｚｎ］／（［Ｚｎ］＋［Ｓｎ］）の比は０．８以下であることを特徴とするスパッタリングターゲット（但し、ＺｎＯを４５質量％、ＳｎＯ ₂ を４５質量％、ＳｉＯ ₂ を１０質量％含む原料粉末に４０ＭＰａの圧力を印加し、直流パルス電流を通電して昇温速度５０℃／分でピーク電流値を２９５０Ａまで上昇させて１０００℃に加熱し、５分間保持して得られた酸化物焼結体からなるスパッタリングターゲットを除く。）。