KR101625914B1 - 고속 비트 클록없는 고속 데이터 테스팅 - Google Patents
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Abstract
고속 비트 클록을 생성하지 않으면서 고속 데이터 경로를 테스팅하기 위한 시스템 및 방법은, 테스팅을 위해 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하는 단계를 포함한다. 코히런트 클록 데이터 패턴들은 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 드라이빙되며, 여기서, 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스하다. 제 1 고속 데이터 경로는, 샘플링된 제 1 고속 데이터 경로를 생성하도록 코히런트 클록 데이터 패턴들에 의해 샘플링되며, 그 후, 그 샘플링된 제 1 고속 데이터 경로는 저속 기본 클록의 속도로 테스팅된다.
Description
기재된 실시예들은 고속 데이터 시퀀스들을 테스팅하기 위한 설계들에 관한 것이다. 더 상세하게, 실시예들은, 고속 비트 클록들을 생성하지 않으면서, 데이터 패턴들로부터 고속 비트 클록들을 에뮬레이팅(emulate)함으로써 다수의 고속 데이터 채널들을 테스팅하기 위한 설계들에 관한 것이다.
테스팅 및 테스트가능성(testability)을 위한 설계들은 집적 회로들의 설계 및 제조에서 중요한 역할을 한다. 현대의 멀티미디어 애플리케이션들은 매우 빠른 속도의 데이터 송신 및 수신을 수반한다. 송신기(TX) 및 수신기(RX) 디바이스들에서의 데이터 채널들은, TX 및 RX 회로들의 물리 계층(PHY) 구현에서 결점들 및 에러들을 노출시키기 위해 동작 속도로 테스팅될 필요가 있을 수도 있다. 데이터 채널들의 급속(at speed) 테스팅은 일반적으로, 데이터 채널들의 비트 속도들에 대응하는 속도들의 클록들을 요구한다. 그러나, 테스트 모드에서 그러한 고속 클록들을 생성하는 것은 종종 비현실적이고 전력 집약적이다.
예를 들어, HDMI(High-Definition Multimedia Interface)는 대중적으로, DVD 플레이어들 및 개인용 컴퓨터들과 같은 디지털 비디오 소스들을 텔레비젼들 및 컴퓨터 모니터들과 같은 디지털 디스플레이 디바이스들에 접속시키는데 사용된다. HDMI 컴포넌트는, 소스 비디오의 RGB(Red Green Blue) 컴포넌트들과 같은 데이터의 다수의 채널들을 압축된 병렬 포맷으로 수용하고, 압축되지 않은 직렬 디지털 데이터 스트림들로서 데이터를 디지털 디스플레이 디바이스들에 송신할 수도 있다.
도 1을 참조하면, 종래의 HDMI TX PHY(100)가 도시되어 있다. 직렬변환기(serializer)(110)의 입력 포트들(103a-c)은 도시된 바와 같이, RGB 데이터 채널들(102a-c)을 각각 수용한다. RGB 데이터 채널들(102a-c)의 각각은 10-비트 폭 버스들이며, PLL(Phase Locked Loop)(112)로부터 도출된 픽셀 클록(106)을 사용하여 148.5MHz의 표준 주파수로 클록된다. 데이터는 직렬변환기(110)에 의해 직렬변환되고, 단일 비트 RGB 데이터 버스들(104a-c)로서 출력 포트들(105a-c) 상에서 드라이빙(drive)된다. 직렬변환으로 인해, 데이터 버스들(104a-c)의 각각은 픽셀 클록(106)의 단일 사이클에서 10개의 데이터 비트들을 반송(carry)한다. 즉, 데이터 버스들(104a-c)은 픽셀 클록의 비트 레이트의 10배인 10x148.5MHz, 즉 1.485GHz로 드라이빙된다.
따라서, 데이터 버스들(104a-c) 상에서 송신된 직렬변환된 데이터를 적절히 테스팅하기 위해, 1.485GHz 비트 클록이 생성될 필요가 있다. 그러한 고속들로 클록들을 생성 및 동작시키는 것은 매우 높은 전력 소비를 초래한다. 또한, 테스트 모드에서, 종래의 클록 생성 방법들을 사용하여 그러한 고주파수 클록들을 생성하는 것이 종종 가능하지 않다. 데이터 송신에 대한 속도 및 주파수 요구들이 증가하게 됨에 따라, 문제가 악화된다. 따라서, 고속 비트 클록들과 연관된 전술된 문제들을 회피하면서, 데이터 버스들(103a-c)과 같은 고속 데이터 채널들을 효율적으로 테스팅하기 위한 필요성이 당업계에 존재한다.
예시적인 실시예들은 고속 비트 클록을 생성하지 않으면서 고속 데이터 경로를 테스팅하기 위한 시스템들 및 방법에 관한 것이다.
예를 들어, 예시적인 실시예는, 테스팅을 위해 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하는 단계, 및 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트(coherent) 클록 데이터 패턴들을 드라이빙하는 단계 - 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스함 - 를 포함하는, 고속 데이터 경로를 테스팅하는 방법에 관한 것이다. 그 후, 제 1 고속 데이터 경로는 샘플링된 제 1 고속 데이터 경로를 생성하도록 코히런트 클록 데이터 패턴들에 의해 샘플링되고, 샘플링된 제 1 고속 데이터 경로는 저속 기본 클록의 속도로 테스팅된다.
다른 예시적인 실시예는, 복수의 데이터 경로들, 저속 기본 클록, 및 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하도록 구성된 선택 로직을 포함하는, 고속 데이터 경로를 테스팅하기 위한 장치에 관한 것이다. 패턴 생성기는, 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트 클록 데이터 패턴들을 드라이빙하도록 구성되며, 여기서, 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스하다. 직병렬변환기는, 샘플링된 제 1 고속 데이터 경로를 생성하기 위해 코히런트 클록 데이터 패턴들을 사용함으로써 제 1 고속 데이터 경로를 샘플링하도록 구성되고, 체커(checker)는 저속 기본 클록의 속도로, 샘플링된 제 1 고속 데이터 경로를 테스팅하도록 구성된다.
또 다른 예시적인 실시예는, 테스팅을 위해 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하기 위한 수단, 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트 클록 데이터 패턴들을 드라이빙하기 위한 수단 - 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스함 -, 샘플링된 제 1 고속 데이터 경로를 생성하도록 코히런트 클록 데이터 패턴들에 의해 제 1 고속 데이터 경로를 샘플링하기 위한 수단, 및 저속 기본 클록의 속도로, 샘플링된 제 1 고속 데이터 경로를 테스팅하기 위한 수단을 포함하는, 고속 데이터 경로를 테스팅하기 위한 시스템에 관한 것이다.
추가적인 예시적인 실시예는, 프로세서에 의해 실행될 경우, 프로세서로 하여금 고속 데이터 경로를 테스팅하기 위한 동작들을 수행하게 하는 비-일시적인 컴퓨터-판독가능 저장 매체에 관한 것이며, 그 비-일시적인 컴퓨터-판독가능 저장 매체는: 테스팅을 위해 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하기 위한 코드, 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트 클록 데이터 패턴들을 드라이빙하기 위한 코드 - 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스함 -, 샘플링된 제 1 고속 데이터 경로를 생성하도록 코히런트 클록 데이터 패턴들에 의해 제 1 고속 데이터 경로를 샘플링하기 위한 코드, 및 저속 기본 클록의 속도로, 샘플링된 제 1 고속 데이터 경로를 테스팅하기 위한 코드를 포함한다.
또 다른 예시적인 실시예는, 테스팅을 위해 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하기 위한 단계, 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트 클록 데이터 패턴들을 드라이빙하기 위한 단계 - 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스함 -, 샘플링된 제 1 고속 데이터 경로를 생성하도록 코히런트 클록 데이터 패턴들에 의해 제 1 고속 데이터 경로를 샘플링하기 위한 단계, 및 저속 기본 클록의 속도로, 샘플링된 제 1 고속 데이터 경로를 테스팅하기 위한 단계를 포함하는, 고속 데이터 경로를 테스팅하는 방법에 관한 것이다.
첨부한 도면들은, 본 발명의 실시예들의 설명을 보조하도록 제공되며, 실시예들의 제한이 아니라 실시예들의 예시를 위해서만 제공된다.
도 1은 종래의 HDMI TX의 일 예시이다.
도 2는 HDMI TX PHY로부터 출력된 고속 데이터를 테스팅하기 위한 예시적인 실시예를 도시한다.
도 3은 도 2의 예시적인 실시예에 도시된 직병렬변환기(deserializer)의 확대도를 도시한다.
도 4는 도 3의 직병렬변환기에 도시된 프로그래밍가능 지연 로직의 확대도를 도시한다.
도 5는 도 3의 직병렬변환기에 도시된 디멀티플렉서(demux)의 확대도를 도시한다.
도 6은 고속 데이터 경로를 테스팅하기 위한 예시적인 방법을 상세히 나타낸 흐름도이다.
도 7은, 본 발명의 실시예가 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템(700)을 도시한다.
도 2는 HDMI TX PHY로부터 출력된 고속 데이터를 테스팅하기 위한 예시적인 실시예를 도시한다.
도 3은 도 2의 예시적인 실시예에 도시된 직병렬변환기(deserializer)의 확대도를 도시한다.
도 4는 도 3의 직병렬변환기에 도시된 프로그래밍가능 지연 로직의 확대도를 도시한다.
도 5는 도 3의 직병렬변환기에 도시된 디멀티플렉서(demux)의 확대도를 도시한다.
도 6은 고속 데이터 경로를 테스팅하기 위한 예시적인 방법을 상세히 나타낸 흐름도이다.
도 7은, 본 발명의 실시예가 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템(700)을 도시한다.
본 발명의 양상들은 본 발명의 특정한 실시예들에 관한 다음의 설명 및 관련 도면들에 기재되어 있다. 대안적인 실시예들은 본 발명의 범위를 벗어나지 않으면서 고안될 수도 있다. 부가적으로, 본 발명의 잘 알려진 엘리먼트들은, 본 발명의 관련 세부사항들을 불명료하게 하지 않기 위해 상세히 설명되지 않거나 생략될 것이다.
단어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것" 을 의미하도록 여기에서 사용된다. "예시적인" 것으로서 여기에 설명된 임의의 실시예는 반드시 다른 실시예들보다 바람직하거나 유리한 것으로서 해석될 필요는 없다. 유사하게, 용어 "본 발명의 실시예들"은, 본 발명의 모든 실시예들이 설명된 특성, 이점 또는 동작 모드를 포함하는 것을 요구하지는 않는다.
여기에 사용된 용어는, 단지 특정한 실시예들을 설명하려는 목적을 위한 것이며, 본 발명의 실시예들을 제한하도록 의도되지 않는다. 여기에 사용된 바와 같이, 단수 표현들은, 문맥이 달리 명확히 표시하지 않으면, 복수형들을 또한 포함하도록 의도된다. 여기에 사용될 경우, 용어들 "구비하다", "구비하는", "포함하다" 그리고/또는 "포함하는" 은 나타낸 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 그 초과의 다른 특성들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 이들의 그룹들의 존재 또는 부가를 배제하는 것이 아님을 추가적으로 이해할 것이다.
추가적으로, 많은 실시예들은, 예를 들어, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 동작들의 시퀀스들의 관점들에서 설명된다. 여기에 설명된 다양한 동작들이 특정한 회로들(예를 들어, 주문형 집적 회로(ASIC)들)에 의해, 하나 또는 그 초과의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이 둘의 조합에 의해 수행될 수 있음을 인식할 것이다. 부가적으로, 여기에 설명된 동작들의 이들 시퀀스는, 실행 시에 연관 프로세서로 하여금 여기에 설명된 기능을 수행하게 할 컴퓨터 명령들의 대응하는 세트가 저장된 임의의 형태의 컴퓨터 판독가능 저장 매체 내에서 전체적으로 구현되는 것으로 고려될 수 있다. 따라서, 본 발명의 다양한 양상들은 다수의 상이한 형태들로 구현될 수도 있으며, 그 양상들 모두는 청구된 요지의 범위 내에 있는 것으로 고려된다. 부가적으로, 여기에 설명된 실시예들의 각각에 대해, 임의의 그러한 실시형태들의 대응하는 형태는, 예를 들어, 설명된 동작을 수행 "하도록 구성된 로직" 으로서 여기에서 설명될 수도 있다.
기재된 실시예들은 고속 비트 클록들을 생성하지 않으면서 고속 데이터 경로들을 테스팅하기 위한 시스템들 및 방법을 포함한다. 미리 결정된 데이터 패턴들은 고속 코히런트 클록들을 에뮬레이팅하기 위해 데이터 채널들에서 사용된다. 여기에 사용된 바와 같이, 용어 "코히런트"는 일반적으로 위상에서 동기화되는 것을 지칭한다. 복수의 데이터 채널들은, 급속 테스팅을 위해 제 1 데이터 채널을 선택하고, 코히런트 클록 데이터 패턴들에 대한 나머지 데이터 채널들을 이용함으로써 테스팅될 수도 있다. 테스트되는 데이터 채널의 선택은 회전될 수도 있어서, 모든 데이터 채널들이 유사하게 테스팅될 수도 있다.
실시예들은 이제, HDMI TX PHY를 테스팅하기 위한 예시적인 시스템들 및 방법을 참조하여 설명될 것이다. 그러나, 기재된 기술들이 HDMI로 제한되는 것으로서 해석되는 것이 아니라, 임의의 데이터 채널 또는 데이터 경로를 테스팅하기 위해 동등하게 적용가능함을 이해할 것이다.
도 2를 참조하면, HDMI TX PHY(200)로부터 출력된 고속 데이터를 테스팅하기 위한 예시적인 시스템이 도시되어 있다. 도 1에 도시된 종래의 직렬변환기(110)와 유사하게, 직렬변환기(210)는 데이터 채널들(202a-c) 각각으로부터 입력 포트들(203a-c)에서 10-비트 폭 RGB 데이터를 수용한다. 직렬변환기(210)는 출력 포트들(205a-c) 각각으로부터, 데이터 버스들(204a-c) 상에서 직렬변환된 단일 비트 RGB 데이터를 출력한다. 도 1의 HDMI TX PHY(100)에 관해, 데이터 버스들(204a-c)의 데이터 속도는 데이터 채널들(202a-c)의 데이터 속도에 10배이다. PLL(Phase Locked Loop)(212)로부터 도출된 픽셀 클록(206)은 직렬변환기(210)를 클록하는데 사용된다. 예시의 목적들을 위해, 픽셀 클록(206)은 148.5MHz 주파수를 갖는 것으로 가정된다. 따라서, 데이터 버스들(204a-c)의 비트 속도는 일 예시적인 실시예에서 1.485GHz이다.
상술된 바와 같이, 데이터 버스들(204a-c) 상에서 출력 데이터를 테스팅하기 위해 1.485GHz 클록을 생성하는 것을 회피하는 것이 바람직하다. 따라서, 패턴 생성기(220)는, 대응하는 고속 비트 클록을 요구하지 않으면서, 고속 출력 데이터 버스들(204a-c)을 테스팅하는 것을 보조하는데 이용된다. 패턴 생성기(220)는 픽셀 클록(206)에 의해 클록되고, 픽셀 클록(206)과 코히런트한 데이터 패턴들을 생성하며, 수정된 주파수들을 이용하여 픽셀 클록(206)의 작동을 에뮬레이팅한다. 예를 들어, "clk1x"로 표시된 데이터 패턴은, 픽셀 클록(206)의 하나의 사이클에서 10-비트 데이터 채널의 모든 10비트 상에서 값 1을, 후속하여 다음의 사이클에서 모든 10-비트 상에서 0을 드라이빙하는 것을 포함한다. 이러한 패턴은 1들 및 0들의 교번 사이클들을 이용하여 반복된다. clk1x 데이터 패턴을 갖는 10-비트 데이터 채널이 직렬변환기(210)에 의해 직렬변환된 경우, 직렬변환된 출력 데이터 버스는 상수값 1의 10개의 사이클들, 후속하여 상수값 0의 10개의 사이클들, 후속하여 상수값 1의 10개의 사이클들 등을 포함할 것임을 인식할 것이다. 출력 데이터 버스가 픽셀 클록(206)의 10x 속도의 비트 속도에 있기 때문에, 출력 데이터 버스는 본질적으로 픽셀 클록(206)의 주파수의 모든 각각의 사이클에서 1과 0 사이의 클록 토글링과 비슷하다. 따라서, 이러한 데이터 패턴은, 그것이 픽셀 클록(206)과 코히런트하고, 동일한 속도의 픽셀 클록(206)에 있으므로, clk1x로 표시된다.
유사하게, "clk5x"로 표시된 데이터 패턴은, 클록 사이클마다 10-비트 폭 데이터 채널들 상에서 "1010101010"과 같은 교번하는 1들 및 0들을 갖는 패턴을 포함한다. 인식될 바와 같이, 그러한 패턴이 직렬변환되는 경우, 직렬변환된 출력 데이터는 clk1x의 5x속도인 속도에서 1과 0 사이의 클록 토글링을 에뮬레이팅한다. 최종적으로, 데이터 버스들(204a-c) 상의 데이터 속도가 clk1x의 10x 속도이므로, 직렬변환기(210)로부터의 데이터 버스들(204a-c) 상의 데이터 출력이 "clk10x"에 의해 표시된 클록에 의해 클록됨을 또한 인식할 것이다.
이제 도 2를 참조하면, 추가적으로 후술될 바와 같이, RGB 데이터 채널들(202a-c)의 제 1 데이터 채널이 테스팅을 위해 선택되며, 그 후, 데이터 채널들은 테스팅 목적들을 위해 회전된다. 멀티플렉서(Mux)(218)는, 테스트되는 데이터 채널이 일반적인 동작 데이터를 반송하게 하면서, 패턴 생성기(220)로부터의 clk1x 및 clk5x와 같은 데이터 패턴들을 다른 2개의 데이터 채널들 상에서 트랜스포즈(transpose)하도록 구성된다.
도 2에 도시된 바와 같이, R 데이터 채널(202a)이 먼저 테스팅을 위해 선택된다. 또한 도시된 바와 같이, clk5x에 대응하는 데이터 패턴은 G 데이터 채널 상(202b)으로 드라이빙되고, clk1x에 대응하는 데이터 패턴은 B 데이터 채널(202c) 상으로 드라이빙된다. 직렬변환기(210)는 이들 데이터 채널들(202a-c) 각각에서 데이터를 직렬변환하고, RGB 데이터 버스들(204a-c) 상에서 직렬변환된 데이터를 출력한다. RGB 데이터 버스들(204a-c)이 1.485GHz의 비트 속도로 드라이빙되며, 1.485GHz의 대응하는 비트 클록이 이용가능하지 않음을 상기할 것이다. 테스트되는 R 데이터 버스(204a)에서 직렬변환된 데이터의 정확도를 테스팅하기 위해, 모든 3개의 데이터 버스들(204a-c)이 특수화된 직병렬변환기 블록, 즉 직병렬변환기(214)로 피드(feed)된다.
본질적으로, 직병렬변환기(214)는, 데이터 버스들(204a-c)로부터 1.485GHz 데이터를 수신하고, 그들을 148.5MHz의 비트 속도에서 병렬 데이터로 변환하도록 동작한다. 그 후, 체커(216) 내의 비교 로직은, 결함들에 대하여 R 데이터 버스(204a)에 대한 직병렬변환기(214)로부터 출력된 직병렬변환된 데이터에 대하여 R 채널(202a) 상의 본래의 입력 데이터를 체크하는데 사용된다.
이제 도 3을 참조하면, 직병렬변환기(214)의 상세한 설명이 이제 제공될 것이다. 멀티플렉서들(304a-c)은 도시된 바와 같이 RGB 데이터 버스들(204a-c)을 수신한다. 선택 라인들(320)은 테스트되는 데이터 버스, 이러한 경우에서는 멀티플렉서(304a)의 출력으로서 R 데이터 버스(204a)를 선택하도록 구성된다. 멀티플렉서(304b)는 clk5x 데이터 패턴을 반송하는 G 데이터 버스(204b)를 선택하고, 멀티플렉서(304c)는 clk1x 데이터 패턴을 반송하는 B 데이터 버스(204c)를 선택한다.
멀티플렉서(304a)의 출력은 프로그래밍가능 지연 로직(306) 상으로 전달된다. 본질적으로, 프로그래밍가능 지연 로직(306)은, 테스트되는 데이터 버스의 프로그래밍가능 지연 제어가 코히런트 클록 데이터 패턴들 clk1x 및 clk5x에 대한 정밀한 튜닝된 정렬을 가능하게 한다. 멀티플렉서(304b 및 304c)의 출력들은 지연 엘리먼트들(308 및 310)을 통해 각각 전달된다. 예시적인 실시예들은 지연 엘리먼트들(308 및 310)에 대한 프로그래밍가능 지연 제어를 또한 포함할 수 있다. 그러나, 테스트되는 데이터 버스의 지연을 프로그래밍가능 지연 로직 블록(306) 내에서 조정하는 것이 일반적으로 충분하며, 더 간단한 고정된 지연 로직이 지연 엘리먼트들(308 및 310)에 대해 이용될 수 있다.
도 4를 참조하면, 프로그래밍가능 지연 로직(306)의 예시적인 구현이 도시되어 있다. 버퍼 엘리먼트들(402-418)의 세트는 도시된 바와 같이 직렬로 접속되어 있다. 멀티플렉서(304a)의 출력과 같은 입력 데이터는 포트 "in"를 통해 제 1 버퍼 엘리먼트(402)로 피드된다. 입력 데이터는, 횡단(traverse)된 버퍼 엘리먼트들의 수에 기초하여, 매우 고속(fast3)으로부터 매우 저속(slow4)까지의 범위에 있는 지연들을 초래한다. 디폴트 지연(DF)은 버퍼 엘리먼트(408)의 출력에 할당된다. 그 후, 멀티플렉싱(muxing) 구조들(420, 422, 및 424)은, 버퍼 엘리먼트들(402-418) 중 하나의 출력을 선정함으로써 원하는 양만큼 지연된 입력 데이터를 선택하는데 사용된다. 따라서, 프로그래밍가능 지연 로직(306)은 테스트되는 데이터 버스를 코히런트 클록 데이터 패턴들에 정렬시킬 시에 정밀한 튜닝된 제어를 위해 유리하게 이용된다.
이제 도 3을 참조하면, 그 후, 프로그래밍가능 지연 로직(306)의 출력 D10x_d는, D 플립-플롭들 Dff(312) 및 Dff(314)를 사용하여 짝수 및 홀수 데이터로 clk5x_d(clk5x의 지연된 버전)에 의해 샘플링된다. Dff(312) 및 Dff(314)는, D10x_d의 속도의 절반인 clk5x_d에 의해 클록된다. clk5x에 의한 모든 각각의 샘플링 이후 이용가능한 Dff(312)의 출력을 "evenData"로서 지칭하면, 인버터(318a)로부터 출력된 clk5x_d의 인버팅된 버전이 "oddData"를 제공한다는 것이 관측될 것이다. 예를 들어, [r0, r1, r2, r3, r4, r5, r6, r7, r8, r9]로서 표시된 직렬변환된 데이터의 10개의 비트들에 대해, evenData는 세트 [r0, r2, r4, r6, r8]를 포함할 것이고, oddData는 세트 [r1, r3, r5, r7, r9]를 포함할 것이다. 코히런트 클록 clk5x_d는, 코히런트 클록 clk5x_d2의 지연된 버전을 형성하도록 인버터들(318a 및 318b)에 의해 지연된다. 유사하게, 코히런트 클록 clk1x_d는, clk1x_d2를 형성하도록 2개의 인버터들에 의해 지연된다. 이러한 방식으로 획득된 서브세트들 evenData 및 oddData는, 코히런트 클록들의 지연된 버전들 clk1x_d2 및 clk5x_d2와 함께 디멀티플렉서(316)로 피드된다.
디멀티플렉서(316)의 상세한 동작은 이제 도 5를 참조하여 제공될 것이다. 도 5에 도시된 바와 같이, 시프트 레지스터들(502 및 504)은 evenData 및 oddData를 각각 수용한다. 시프트 레지스터(502)는 네거티브-에지 트리거링되는 반면, 시프트 레지스터(504)는 포지티브-에지 트리거링된다. 플립-플롭들(FF(514), FF(516), 및 FF(518))은 clk5x_d2에 의해 클록된다. FF(514) 및 FF(518)는 네거티브-에지 트리거링되는 반면, FF(516)는 포지티브-에지 트리거링된다. 코히런트 클록 clk1x_d2는, clk5x_d2의 하강 에지들에서 FF(514)에 의해 샘플링되며, clk1x_d2의 이러한 샘플링된 버전은 시프트 레지스터(502)를 클록한다. 상기 로지컬 어레인지먼트(arrangement)가 본질적으로 시프트 레지스터로 하여금, 코히런트 클록 clk5x_d2의 클록 사이클마다 evenData의 하나의 비트를 시프트 아웃(shift out)하게 함을 인식할 것이다. clk1x_d2의 하나의 사이클(또는 clk5x_d2의 5개의 사이클들)의 시간 기간에 걸쳐, evenData의 모든 5개의 비트들이 FF(506)에 저장되도록, clk5x_d2의 5개의 연속하는 사이클들에서 시프트 아웃된 evenData의 5개의 비트들은 5-비트 폭 레지스터들에 저장된다.
유사하게, 시프트 레지스터(504), FF(516), FF(518) 및 FF(510)의 결합은, clk1x_d2의 하나의 사이클의 시간 기간에 걸쳐 FF(510)에서 oddData의 5개의 비트들을 저장하도록 동작한다. 그 후, oddData 및 evenData는 도 5에 도시된 바와 같이, clk5x_d2에 의해 샘플링된 바와 같은 clk1x_d2에 의해 클록된 FF(508) 및 FF(512)에 의해 샘플링된다. FF(508) 및 FF(512)의 출력들은 이제 픽셀 클록(206)으로 정렬되고, 함께 병합되어, (다시 도 2를 참조하면) 직병렬변환기(214)의 10-비트 병렬 출력을 형성한다. 그 후, R 데이터 버스(204a) 내의 데이터는, 체커(216)에 저장된 R 채널 데이터(202a)로부터의 입력 데이터와 비교된다. 비교는, 존재한다면, HDMI TX PHY(200)에서의 기능적인 정확도 및 결함들을 나타낸다.
따라서, 148.5MHz R 데이터 채널(202a) 내의 데이터는 HDMI TX PHY(200)에서 1.485GHz R 데이터 버스(204a)를 제공하도록 직렬변환기(210)에 의해 직렬변환될 수 있고; HDMI TX PHY(200)는, G 및 B 데이터 채널들(202b-c) 상에서 코히런트 클록 데이터 패턴들 clk1x 및 clk5x를 사용함으로써, 1.485GHz 클록의 생성을 요구하지 않으면서 테스팅될 수 있다. 일단 R 데이터를 직렬변환하기 위한 데이터 경로가 만족스럽게 테스팅되면, 상술된 테스팅은 회전될 수 있다. 예를 들어, G 데이터를 직렬변환하기 위한 데이터 경로는 테스트되는 데이터 경로로서 선정될 수 있고, R 데이터 채널(202a) 및 B 데이터 채널(202c)은 코히런트 클록 데이터 패턴들 clk1x 및 clk5x를 반송하는데 이용될 수 있다. 유사하게, B 데이터를 직렬변환하기 위한 데이터 경로는, clk1x 및 clk5x를 반송하는 R 및 G 데이터 채널들(202a-b)을 이용하여 테스팅될 수 있다. 도 3에 도시된 바와 같이, 멀티플렉서들(304a-c)은 테스팅 목적들을 위하여 3개의 RGB 데이터 경로들을 통해 회전하는 상기 프로세스에 대해 사용될 수도 있다.
당업자들은, 상기 기술들이 대응하는 고속 클록들의 생성을 회피하면서, 임의의 고속 데이터 경로를 테스팅하도록 확장될 수 있음을 인식할 것이다. 코히런트 클록 데이터 패턴들은 clk1x 및 clk5x로 제한될 필요는 없지만, 적절한 코히런트 클록들은 회로 필요성들에 기초하여 설계될 수도 있다.
또한, 실시예들이 여기에 기재된 프로세스들을 수행하기 위한 다양한 방법들을 포함함을 인식할 것이다. 예를 들어, 도 6에 도시된 바와 같이, 실시예는, 복수의 데이터 경로들로부터 테스트 데이터 경로를 테스트되는 고속 데이터 경로로서 선택하는 단계(블록(602))를 포함하는, 고속 데이터 경로를 테스팅하는 방법을 포함할 수 있다. 코히런트 클록 데이터 패턴들은 복수의 데이터 경로들 내의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 드라이빙되며, 여기서, 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스하다(블록(604)). 테스트 데이터 경로는, 샘플링된 테스트 데이터 경로를 생성하도록 코히런트 클록 데이터 패턴들에 의해 샘플링되어(블록(606)), 샘플링된 테스트 데이터 경로가 저속 기본 클록을 사용하여 테스팅될 수 있게 한다(블록(608)). 일단 테스트 데이터 경로가 테스팅되면, 나머지 데이터 경로들 중 하나가 테스트되는 고속 데이터 경로로서 선택되고(블록(610)), 프로세스는 블록(602)으로 리턴한다.
이 분야의 당업자들은, 정보 및 신호들이 다양한 상이한 기법들 및 기술들 중 임의의 기법 및 기술을 이용하여 표현될 수 있음을 인식할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광학 필드들 또는 광학 입자들, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
이 분야의 당업자들은, 여기에 기재된 실시예들과 관련하여 설명된 다양한 예시적인 로지컬 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어 또는 양자의 조합들로서 구현될 수도 있음을 추가적으로 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환가능성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들, 및 단계들은 그들의 기능 관점들에서 일반적으로 상술되었다. 그러한 기능이 하드웨어로 구현되는지 또는 소프트웨어로 구현되는지 여부는 특정 애플리케이션, 및 전체 시스템에 부과된 설계 제한들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수도 있지만, 그러한 구현 결정들이 본 개시의 범위를 벗어나게 하는 것으로서 해석되지는 않아야 한다.
여기에 기재된 실시예들과 관련하여 설명된 방법들, 시퀀스들 및/또는 알고리즘들은 직접적으로 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 결합으로 구현될 수도 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 저장 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다.
따라서, 본 발명의 실시예는, 대응하는 고속 비트 클록들의 생성을 요구하지 않으면서, 고속 데이터 경로들을 테스팅하기 위한 방법을 수록한 컴퓨터 판독가능 매체들을 포함할 수 있다. 따라서, 본 발명은 도시된 예들로 제한되지 않으며, 여기에 설명된 기능을 수행하기 위한 임의의 수단은 본 발명의 실시예들에 포함된다.
도 7은, 본 발명의 실시예가 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템(700)을 도시한다. 예시의 목적들을 위해, 도 7은 3개의 원격 유닛들(720, 730, 및 750) 및 2개의 기지국들(740)을 도시한다. 도 7에서, 원격 유닛(720)은 모바일 전화기로서 도시되고, 원격 유닛(730)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(750)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화기들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, GPS 가능한 디바이스들, 네비게이션 디바이스들, 셋탑 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 검침(meter reading) 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 결합일 수도 있다. 도 7이 본 발명의 교시들에 따른 원격 유닛들을 도시하지만, 본 발명은 이들 예시적인 도시된 유닛들로 제한되지 않는다. 본 발명의 실시예들은, 테스트 및 특성화를 위해 메모리 및 온-칩 회로를 포함한 액티브 집적 회로를 포함하는 임의의 디바이스에서 적절히 이용될 수도 있다.
상술된 디바이스들 및 방법들은 통상적으로, 컴퓨터 판독가능 매체들 상에 저장된 GDSII 및 GERBER 컴퓨터 파일들로 설계 및 구성된다. 이들 파일들은 차례로, 이들 파일들에 기초하여 디바이스들을 제조하는 제조 핸들러들에게 제공된다. 결과적인 제품들은 반도체 웨이퍼들이며, 그 후, 그 웨이퍼들은 반도체 다이로 절단되고 반도체 칩으로 패키징된다. 그 후, 칩들은 상술된 디바이스들에서 이용된다.
상기 발명이 본 발명의 예시적인 실시예들을 나타내지만, 다양한 변화들 및 변경들이 첨부된 청구항들에 의해 정의된 바와 같은 본 발명의 범위를 벗어나지 않으면서 여기서 행해질 수 있음을 유의해야 한다. 여기에 설명된 본 발명의 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정한 순서로 수행될 필요는 없다. 또한, 본 발명의 엘리먼트들이 단수로 설명 또는 청구될 수도 있지만, 단수로의 제한이 명시적으로 나타나지 않으면 복수가 고려된다.
Claims (42)
- 기능적 정확도를 위해 고속 데이터 경로를 테스팅하는 방법으로서,
테스팅을 위해 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하는 단계;
상기 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트(coherent) 클록 데이터 패턴들을 드라이빙(drive)하는 단계 - 상기 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스(coherence)함 -;
샘플링된 제 1 고속 데이터 경로를 생성하기 위하여 상기 코히런트 클록 데이터 패턴들에 의해 상기 제 1 고속 데이터 경로를 샘플링하는 단계; 및
저속 기본 클록의 속도에서, 상기 제 1 고속 데이터 경로 내의 데이터와 상기 샘플링된 제 1 고속 데이터 경로 내의 데이터를 비교하는 단계를 포함하는, 고속 데이터 경로를 테스팅하는 방법. - 제 1 항에 있어서,
상기 제 1 고속 데이터 경로를 선택-해제(de-select)하는 단계, 및 테스팅을 위해 상기 복수의 데이터 경로들로부터 제 2 고속 데이터 경로를 선택하는 단계를 더 포함하는, 고속 데이터 경로를 테스팅하는 방법. - 제 2 항에 있어서,
상기 제 1 고속 데이터 경로 상에서 코히런트 클록 데이터 패턴들을 드라이빙하는 단계를 더 포함하는, 고속 데이터 경로를 테스팅하는 방법. - 제 1 항에 있어서,
상기 코히런트 클록 데이터 패턴들의 속도들은 상기 저속 기본 클록의 속도의 배수들인, 고속 데이터 경로를 테스팅하는 방법. - 제 4 항에 있어서,
제 1 코히런트 클록 데이터 패턴의 속도는, 상기 저속 기본 클록의 속도의 5배인, 고속 데이터 경로를 테스팅하는 방법. - 제 4 항에 있어서,
제 2 코히런트 클록 데이터 패턴의 속도는 상기 저속 기본 클록의 속도의 10배인, 고속 데이터 경로를 테스팅하는 방법. - 제 1 항에 있어서,
상기 복수의 데이터 경로들은, 직렬변환기(serializer)에 의해 고속 직렬 데이터로 변환된 저속 병렬 데이터를 포함하는, 고속 데이터 경로를 테스팅하는 방법. - 제 7 항에 있어서,
상기 직렬변환기는 HDMI(high definition multimedia interface) 송신기에 통합되는, 고속 데이터 경로를 테스팅하는 방법. - 기능적 정확도를 위해 고속 데이터 경로를 테스팅하기 위한 장치로서,
복수의 데이터 경로들;
저속 기본 클록;
상기 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하도록 구성된 선택 로직;
상기 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트 클록 데이터 패턴들을 드라이빙하도록 구성된 패턴 생성기 - 상기 코히런트 클록 데이터 패턴들은 상기 저속 기본 클록과 코히런스함 -;
샘플링된 제 1 고속 데이터 경로를 생성하기 위해 상기 코히런트 클록 데이터 패턴들을 사용함으로써 상기 제 1 고속 데이터 경로를 샘플링하도록 구성된 직병렬변환기(deserializer); 및
저속 기본 클록의 속도에서, 상기 제 1 고속 데이터 경로 내의 데이터와 상기 샘플링된 제 1 고속 데이터 경로 내의 데이터를 비교하도록 구성된 체커(checker)를 포함하는, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 9 항에 있어서,
상기 선택 로직은, 상기 제 1 고속 데이터 경로를 선택-해제하고, 테스팅을 위해 상기 복수의 데이터 경로들로부터 제 2 고속 데이터 경로를 선택하도록 추가적으로 구성되는, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 10 항에 있어서,
상기 패턴 생성기는, 상기 제 1 고속 데이터 경로 상에서 코히런트 클록 데이터 패턴을 드라이빙하도록 구성되는, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 9 항에 있어서,
상기 코히런트 클록 데이터 패턴들의 속도들은 상기 저속 기본 클록의 속도의 배수들인, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 12 항에 있어서,
제 1 코히런트 클록 데이터 패턴의 속도는 상기 저속 기본 클록의 속도의 5배인, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 12 항에 있어서,
제 2 코히런트 클록 데이터 패턴의 속도는 상기 저속 기본 클록의 속도의 10배인, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 9 항에 있어서,
상기 복수의 데이터 경로들로부터의 저속 병렬 데이터를 고속 직렬 데이터로 변환하도록 구성된 직렬변환기를 더 포함하는, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 15 항에 있어서,
상기 직렬변환기는 HDMI(high definition multimedia interface) 송신기에 구현되는, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 9 항에 있어서,
상기 직병렬변환기는,
프로그래밍가능한 지연값만큼 상기 제 1 고속 데이터 경로를 지연시키도록 구성된 프로그래밍가능한 지연 로직;
제 1 코히런트 클록 데이터 패턴을 지연시키도록 구성된 제 1 고정 지연 로직;
제 2 코히런트 클록 데이터 패턴을 지연시키도록 구성된 제 2 고정 지연 로직;
제 1 샘플 데이터 세트를 생성하기 위해, 상기 제 1 코히런트 클록 데이터 패턴의 제 1 클록 에지에서 상기 제 1 고속 데이터 경로를 샘플링하도록 구성된 제 1 플립-플롭;
제 2 샘플 데이터 세트를 생성하기 위해, 상기 제 1 코히런트 클록 데이터 패턴의 제 2 클록 에지에서 상기 제 1 고속 데이터 경로를 샘플링하도록 구성된 제 2 플립-플롭; 및
제 1 샘플링된 데이터 세트, 제 2 샘플 데이터 세트, 및 상기 제 1 코히런트 클록 데이터 패턴 및 상기 제 2 코히런트 클록 데이터 패턴의 지연된 버전들을 수용하고, 상기 샘플링된 제 1 고속 데이터 경로를 생성하도록 구성된 디멀티플렉서(demux)를 더 포함하는, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 17 항에 있어서,
상기 제 1 코히런트 클록 데이터 패턴의 속도는 상기 저속 기본 클록의 속도의 5배인, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 17 항에 있어서,
상기 제 2 코히런트 클록 데이터 패턴의 속도는 상기 저속 기본 클록의 속도와 동일한, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 17 항에 있어서,
상기 디멀티플렉서는 상기 제 1 샘플링된 데이터 세트 및 제 2 샘플링된 데이터 세트를 수용하고, 샘플링된 고속 데이터 경로를 생성하도록 구성된 시프트 레지스터들을 포함하며,
상기 샘플링된 고속 데이터 경로는 상기 저속 기본 클록과 동기화되는, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 9 항에 있어서,
상기 장치는 적어도 하나의 반도체 다이에 통합되는, 고속 데이터 경로를 테스팅하기 위한 장치. - 제 9 항에 있어서,
상기 장치는 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택되는 디바이스에 통합되는, 고속 데이터 경로를 테스팅하기 위한 장치. - 기능적 정확도를 위해 고속 데이터 경로를 테스팅하기 위한 시스템으로서,
테스팅을 위해 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하기 위한 수단;
상기 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트 클록 데이터 패턴들을 드라이빙하기 위한 수단 - 상기 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스함 -;
샘플링된 제 1 고속 데이터 경로를 생성하기 위하여 상기 코히런트 클록 데이터 패턴들에 의해 상기 제 1 고속 데이터 경로를 샘플링하기 위한 수단; 및
저속 기본 클록의 속도에서, 상기 제 1 고속 데이터 경로 내의 데이터와 상기 샘플링된 제 1 고속 데이터 경로 내의 데이터를 비교하기 위한 수단을 포함하는, 고속 데이터 경로를 테스팅하기 위한 시스템. - 제 23 항에 있어서,
상기 제 1 고속 데이터 경로를 선택-해제하기 위한 수단, 및 테스팅을 위해 상기 복수의 데이터 경로들로부터 제 2 고속 데이터 경로를 선택하기 위한 수단을 더 포함하는, 고속 데이터 경로를 테스팅하기 위한 시스템. - 제 24 항에 있어서,
상기 제 1 고속 데이터 경로 상에서 코히런트 클록 데이터 패턴들을 드라이빙하기 위한 수단을 더 포함하는, 고속 데이터 경로를 테스팅하기 위한 시스템. - 제 23 항에 있어서,
상기 코히런트 클록 데이터 패턴들의 속도들은 상기 저속 기본 클록의 속도의 배수들인, 고속 데이터 경로를 테스팅하기 위한 시스템. - 제 23 항에 있어서,
상기 복수의 데이터 경로들은, 직렬변환기에 의해 고속 직렬 데이터로 변환된 저속 병렬 데이터를 포함하는, 고속 데이터 경로를 테스팅하기 위한 시스템. - 제 27 항에 있어서,
상기 직렬변환기는 HDMI(high definition multimedia interface) 송신기에 구현되는, 고속 데이터 경로를 테스팅하기 위한 시스템. - 제 23 항에 있어서,
상기 시스템은 적어도 하나의 반도체 다이에 통합되는, 고속 데이터 경로를 테스팅하기 위한 시스템. - 제 23 항에 있어서,
상기 시스템은 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택되는 디바이스에 통합되는, 고속 데이터 경로를 테스팅하기 위한 시스템. - 프로세서에 의해 실행될 경우, 상기 프로세서로 하여금 기능적 정확도를 위해 고속 데이터 경로를 테스팅하기 위한 동작들을 수행하게 하는 코드를 포함하는 컴퓨터-판독가능 저장 매체로서,
테스팅을 위해 복수의 데이터 경로들로부터 제 1 고속 데이터 경로를 선택하기 위한 코드;
상기 복수의 데이터 경로들의 나머지 데이터 경로들 중 하나 또는 그 초과 상에서 코히런트 클록 데이터 패턴들을 드라이빙하기 위한 코드 - 상기 코히런트 클록 데이터 패턴들은 저속 기본 클록과 코히런스함 -;
샘플링된 제 1 고속 데이터 경로를 생성하기 위하여 상기 코히런트 클록 데이터 패턴들에 의해 상기 제 1 고속 데이터 경로를 샘플링하기 위한 코드; 및
저속 기본 클록의 속도에서, 상기 제 1 고속 데이터 경로 내의 데이터와 상기 샘플링된 제 1 고속 데이터 경로 내의 데이터를 비교하기 위한 코드를 포함하는, 컴퓨터-판독가능 저장 매체. - 제 31 항에 있어서,
상기 제 1 고속 데이터 경로를 선택-해제하기 위한 코드, 및 테스팅을 위해 상기 복수의 데이터 경로들로부터 제 2 고속 데이터 경로를 선택하기 위한 코드를 더 포함하는, 컴퓨터-판독가능 저장 매체. - 제 32 항에 있어서,
상기 제 1 고속 데이터 경로 상에서 코히런트 클록 데이터 패턴들을 드라이빙하기 위한 코드를 더 포함하는, 컴퓨터-판독가능 저장 매체. - 제 31 항에 있어서,
상기 코히런트 클록 데이터 패턴들의 속도들은 상기 저속 기본 클록의 속도의 배수들인, 컴퓨터-판독가능 저장 매체. - 제 31 항에 있어서,
상기 컴퓨터-판독가능 저장 매체는 적어도 하나의 반도체 다이에 통합되는, 컴퓨터-판독가능 저장 매체. - 제 31 항에 있어서,
상기 프로세서는 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택되는 디바이스에 통합되는, 컴퓨터-판독가능 저장 매체. - 삭제
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