JP4971777B2 - 半導体集積回路 - Google Patents
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Description
上記シリアルデータの変化点を検出してリカバークロックを生成し、上記シリアルデータとともに出力するCDR回路と、
上記リカバークロックの位相をコードに対応したシフト量分シフトして出力するとともに、上記CDR回路から入力されたシリアルデータの位相を所定量シフトして出力する位相調整回路と、
上記コードとそのコードに対応するビット・エラー・レートを記憶するレジスタとを備え、
上記デシリアライザは、上記位相がシフトされたリカバークロックに基づいて、上記位相調整回路から入力されたシリアルデータをパラレルデータに変換する半導体集積回路を提供するものである。
図2は本発明の半導体集積回路に用いられる位相調整回路の内部構成を表す一実施形態の概略図である。図2に示す位相調整回路18は、入力されるクロックとシリアルデータの位相を遅らせることができる回路であって、コード発生回路22と、位相インタポレータ23、および0.5UIの遅延回路24と1UIの遅延回路25とを備える。
図3は、表1に従った所定のコードに対応した1,0の判定タイミングを示す図である。図に示すように、例えば、コード0x00ではシフト量0UIのタイミングで、コード0x10ではシフト量0.5UIのタイミングで、コード0x1Fではシフト量0.96875UIのタイミングでデータの1,0の判定を行なっている。
11 パターンジェネレータ
12 エラーディテクタ
13,32 BIST回路
15 シリアライザ
14,16,33,34 セレクタ
17 CDR回路
18 位相調整回路
19 デシリアライザ
20 レジスタ
21 演算回路
22 コード発生回路
23 位相インタポレータ
24 0.5UI遅延回路
25 1UI遅延回路
31 トランシーバ
35 トランスミッタ部
36 レシーバ部
Claims (3)
- テスト用パラレルデータを生成するパターンジェネレータと、該テスト用パラレルデータをシリアルデータに変換するシリアライザと、前記シリアルデータを入力してパラレルデータに変換するデシリアライザと、前記テスト用パラレルデータと前記デシリアライザにより変換されたパラレルデータを照合しビット・エラー・レートを算出するエラーディテクタを有する半導体集積回路において、
前記シリアルデータの変化点を検出してリカバークロックを生成し、前記シリアルデータとともに出力するCDR回路と、
前記リカバークロックの位相をコードに対応したシフト量分シフトして出力するとともに、前記CDR回路から入力されたシリアルデータの位相を所定量シフトして出力する位相調整回路と、
前記コードと該コードに対応するビット・エラー・レートを記憶するレジスタとを備え、
前記デシリアライザは、前記位相がシフトされたリカバークロックに基づいて、前記位相調整回路から入力されたシリアルデータをパラレルデータに変換することを特徴とする半導体集積回路。 - 前記レジスタに記憶されたコードと該コードに対するビット・エラー・レートを読み出し、前記シリアルデータのジッタ量を算出する演算回路とを備えたことを特徴とする請求項1に記載の半導体集積回路。
- 前記位相調整回路は、前記リカバークロックの位相シフト量に対応したコードを順次発生するコード発生回路と、前記コードに従って前記リカバークロックの位相をシフトする位相インタポレータとを備えたことを特徴とする請求項1又は2に記載の半導体集積回路。
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