CN103703508B - 在没有高速位时钟情况下的高速数据测试 - Google Patents

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Abstract

用于在不产生高速位时钟的情况下测试高速数据路径的***和方法包含从多个数据路径中选择第一高速数据路径进行测试。在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式，其中所述一致时钟数据样式与低速基础时钟一致。通过所述一致时钟数据样式对所述第一高速数据路径进行取样以产生经取样第一高速数据路径，接着以所述低速基础时钟的速度对所述经取样第一高速数据路径进行测试。

Description

在没有高速位时钟情况下的高速数据测试
技术领域
所揭示的实施例是针对用于测试高速数据序列的设计。更明确地说，实施例是针对用于在不产生高速位时钟的情况下通过根据数据样式模拟高速位时钟来测试多个高速数据通道的设计。
背景技术
用于进行测试的设计以及可测试性在集成电路的设计和制造中至关重要。现有技术水平的多媒体应用涉及极高速数据发射和接收。可能需要以可操作速度对发射器(TX)和接收器(RX)装置中的数据通道进行测试，以便暴露在TX和RX电路的物理层(PHY)实施中的故障和错误。数据通道的高速测试通常需要速度与数据通道的位速度对应的时钟。然而，在测试模式中产生此些高速时钟通常是不切实际的并且是功率密集的。
举例来说，高清晰度多媒体接口(HDMI)普遍用于将数字视频源(例如，DVD播放器和个人计算机)连接到数字显示装置(例如，电视机和计算机监视器)。HDMI组件可接受多个数据通道，例如处于压缩并行格式的源视频的红绿蓝(RGB)分量，且将所述数据以未压缩串行数字数据流的形式发射到数字显示装置。
参考图1，展示了常规HDMITXPHY100。如所示，串行化器110的输入端口103a-c分别接受RGB数据通道102a-c。RGB数据通道102a-c中的每一者是10位宽的总线，且使用像素时钟106以148.5MHz的标准频率进行计时，所述像素时钟是从锁相环路(PLL)112得到。所述数据被串行化器110串行化且在输出端口105a-c上作为单位RGB数据总线104a-c进行驱动。由于所述串行化，数据总线104a-c中的每一者在像素时钟106的单个循环中载运10个位的数据。换句话说，以像素时钟的位速率的10倍，即10×148.5MHz或1.485GHz，对数据总线104a-c进行驱动。
因此，为了恰当地测试在数据总线104a-c上传输的经串行化数据，需要产生1.485GHz的位时钟。在此些高速下产生并操作时钟会招致极高功率消耗。此外，在测试模式中使用传统的时钟产生方法来产生此些高频时钟通常是不可行的。随着对数据发射的速度和频率需求不断增加，问题在加剧。因此，此项技术中需要高效地测试高速数据通道，例如数据总线103a-c，同时避免与高速位时钟相关联的前述问题。
发明内容
示范性实施例是针对用于在不产生高速位时钟的情况下测试高速数据路径的***和方法。
举例来说，示范性实施例是针对一种测试高速数据路径的方法，所述方法包括从多个数据路径中选择第一高速数据路径进行测试以及在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式，其中所述一致时钟数据样式与低速基础时钟一致。接着通过所述一致时钟数据样式对所述第一高速数据路径进行取样以产生经取样第一高速数据路径，并且以所述低速基础时钟的速度对所述经取样第一高速数据路径进行测试。
另一示范性实施例是针对一种用于测试高速数据路径的设备，所述设备包括多个数据路径、低速基础时钟、以及经配置以从所述多个数据路径中选择第一高速数据路径的选择逻辑。样式产生器经配置以在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式，其中所述一致时钟数据样式与所述低速基础时钟一致。解串器经配置以通过使用所述一致时钟数据样式对所述第一高速数据路径进行取样以便产生经取样第一高速数据路径，且检验器经配置成以所述低速基础时钟的速度对所述经取样第一高速数据路径进行测试。
再另一示范性实施例是针对一种用于测试高速数据路径的***，所述***包括：用于从多个数据路径中选择第一高速数据路径进行测试的装置；用于在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式的装置，其中所述一致时钟数据样式与低速基础时钟一致；用于通过所述一致时钟数据样式对所述第一高速数据路径进行取样以产生经取样第一高速数据路径的装置；以及用于以所述低速基础时钟的速度对所述经取样第一高速数据路径进行测试的装置。
另一示范性实施例是针对非暂时性计算机可读存储媒体，其包括在由处理器执行时致使所述处理器执行用于测试高速数据路径的操作的代码，所述非暂时性计算机可读存储媒体包括：用于从多个数据路径中选择第一高速数据路径进行测试的代码；用于在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式的代码，其中所述一致时钟数据样式与低速基础时钟一致；用于通过所述一致时钟数据样式对所述第一高速数据路径进行取样以产生经取样第一高速数据路径的代码；以及用于以所述低速基础时钟的速度对所述经取样第一高速数据路径进行测试的代码。
再另一示范性实施例是针对一种测试高速数据路径的方法，其包括：用于从多个数据路径中选择第一高速数据路径进行测试的步骤；用于在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式的步骤，其中所述一致时钟数据样式与低速基础时钟一致；用于通过所述一致时钟数据样式对所述第一高速数据路径进行取样以产生经取样第一高速数据路径的步骤；以及用于以所述低速基础时钟的速度对所述经取样第一高速数据路径进行测试的步骤。
附图说明
呈现附图以辅助描述本发明的实施例，且提供附图只是为了说明实施例而非限制实施例。
图1是常规HDMITX的说明。
图2说明了用于测试来自HDMITXPHY的高速数据输出的示范性实施例。
图3说明了在图2的示范性实施例中说明的解串器的展开图。
图4说明了在图3的解串器中说明的可编程延迟逻辑的展开图。
图5说明了在图3的解串器中说明的多路分用器的展开图。
图6是详述用于测试高速数据路径的示范性方法的流程图。
图7说明了其中可有利地采用本发明的实施例的示范性无线通信***700。
具体实施方式
本发明的方面揭示于针对本发明的特定实施例的以下描述和相关图式中。可在不脱离本发明的范围的情况下设计替代实施例。另外，将不会详细描述本发明的众所周知的元件，或将省略所述元件，以免混淆本发明的相关细节。
词语“示范性的”在本文中用于表示“充当实例、个例或说明”。本文中被描述为“示范性的”任何实施例不一定被理解为比其它实施例优选或有利。同样，术语“本发明的实施例”并不要求本发明的所有实施例包含所论述的特征、优点或操作模式。
本文所使用的术语目的仅在于描述特定实施例，且无意限制本发明的实施例。如在本文中所使用，除非上下文另外清楚地指示，否则希望单数形式“一”和“所述”也包含复数形式。将进一步理解，术语“包括”和/或“包含”在本文中使用时指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
此外，根据待由(例如)计算装置的元件执行的动作的序列来描述许多实施例。将认识到，本文中所述的各种动作可由特定电路(例如，专用集成电路(ASIC))、由正由一个或一个以上处理器执行的程序指令、或由两者的组合来执行。另外，本文中所述的这些动作序列可被视为完全体现于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体中已存储有一组对应计算机指令，所述指令在被执行时将致使相关联的处理器执行本文中所述的功能性。因此，本发明的各种方面可体现为许多不同形式，所有所述形式均预期处在所主张的标的物的范围内。另外，对于本文中所述的实施例中的每一者来说，任何此些实施例的对应形式可在本文中被描述为(例如)“经配置以执行所描述的动作的逻辑”。
所揭示的实施例包含用于在不产生高速位时钟的情况下测试高速数据路径的***和方法。在数据通道中使用预定数据样式来模拟高速一致时钟。如本文中所使用，术语“一致”一般是指相位上同步。可通过选择第一数据通道进行快速测试且将其余数据通道用于一致时钟数据样式来对多个数据通道进行测试。受测试数据通道的选择可以是轮流的，使得所有数据通道都可以类似地进行测试。
现在将参考用于测试HDMITXPHY的示范性***和方法来描述实施例。然而，应理解，所揭示的技术不应被理解为限于HDMI，而是同样适用于测试任何数据通道或数据路径。
参考图2，说明用于测试来自HDMITXPHY200的高速数据输出的示范性***。与图1所示的常规串行化器110类似，串行化器210在输入端口203a-c处分别接受来自数据通道202a-c的10位宽的RGB数据。串行化器210分别从输出端口205a-c将经串行化的单位RGB数据输出于数据总线204a-c上。如同图1的HDMITXPHY100一样，数据总线204a-c的数据速度是数据通道202a-c的数据速度的10倍。使用从锁相环路(PLL)212得到的像素时钟206对串行化器210进行计时。出于说明性目的，假定像素时钟206的频率是148.5MHz。因此，在一个示范性实施例中，数据总线204a-c的位速度是1.485GHz。
如先前所描述，希望避免产生1.485GHz的时钟来测试数据总线204a-c上的输出数据。因此，使用样式产生器220来辅助测试高速输出数据总线204a-c，而不需要对应的高速位时钟。样式产生器220通过像素时钟206进行计时且产生数据样式，所述数据样式与像素时钟206一致且以经更改的频率模拟像素时钟206的行为。举例来说，表示为“clk1x”的数据样式包括在像素时钟206的一个循环中将值1驱动于10位数据通道的所有10个位上，接着在下一个循环中将0驱动于所有10个位上。以1和0的交替循环来重复此样式。将认识到，当具有clk1x数据样式的10位数据通道被串行化器210串行化时，经串行化的输出数据总线将包括常数值1的10个循环、接着是常数值0的10个循环、接着是常数值1的10个循环，等等。因为输出数据总线的位速度是像素时钟206的速度的10倍，所以输出数据总线基本上类似以像素时钟206的频率在每个循环在1与0之间双态切换的时钟。因此，此数据样式表示为clk1x，因为它与像素时钟206一致且与像素时钟206具有相同速度。
类似地，表示为“clk5x”的数据样式包括每时钟循环在10位宽的数据通道上具有交替的1和0的样式，例如“1010101010”。如将认识到，当此样式被串行化时，经串行化的输出数据模拟以clk1x的速度的5倍速度在1与0之间切换的时钟。最后，还应了解，来自串行化器210的在数据总线204a-c上的数据输出通过由“clk10x”表示的时钟进行计时，因为数据总线204a-c上的数据速度是clk1x的速度的10倍。
现在返回到图2，选择RGB数据通道202a-c的第一数据通道进行测试，且其后，使数据通道轮流进行测试，如下文将进一步阐释。多路复用器218经配置以允许受测试数据通道载运正常操作的数据，同时在其它两个数据通道上输送来自样式产生器220的数据样式，例如clk1x和clk5x。
如图2中所说明，首先选择R数据通道202a进行测试。如也说明的，对应于clk5x的数据样式被驱动到G数据通道202b上，且clk1x被驱动于B数据通道202c上。串行化器210对这些数据通道202a-c中的每一者中的数据进行串行化且将经串行化的数据输出于RGB数据总线204a-c上。将回想到，RGB数据总线204a-c是以1.485GHz的位速度进行驱动，且1.485GHz的对应位时钟不可用。为了测试在受测试R数据总线204a中的经串行化数据的准确性，将所有三个数据总线204a-c馈送到专用解串器块，即，解串器214。
基本上，解串器214操作以接收来自数据总线204a-c的1.485GHz数据且以148.5MHz的位速度将其转换成并行数据。其后，使用检验器216中的比较逻辑对照用于R数据总线204a的来自解串器214的经解串数据输出来检验R通道202a上的原始输入数据以寻找故障。
现在参考图3，现在将提供对解串器214的详细描述。如所示，多路复用器304a-c接收RGB数据总线204a-c。选择线320经配置以选择受测试数据总线，在此情况中是R数据总线204a，以作为多路复用器304a的输出。多路复用器304b选择载运clk5x数据样式的G数据总线204b，且多路复用器304c选择载运clk1x数据样式的B数据总线204c。
多路复用器304a的输出被传递到可编程延迟逻辑306。基本上，可编程延迟逻辑306允许对受测试数据总线进行可编程延迟控制，从而允许经过对一致时钟数据样式clk1x和clk5x的微调对准。多路复用器304b和304c的输出分别被传递通过延迟元件308和310。示范性实施例也可包含用于延迟元件308和310的可编程延迟控制。然而，在可编程延迟逻辑块306中调整受测试数据总线的延迟通常是足够的，且可将较简单的固定延迟逻辑用于延迟元件308和310。
参考图4，展示可编程延迟逻辑306的示范性实施方案。如所示，一组缓冲元件402到418串联连接。通过端口“输入”将例如多路复用器304a的输出等输入数据馈送到第一缓冲元件402中。输入数据招致基于所经过的缓冲元件的数目的从非常快(快3)到非常慢(慢4)的范围的延迟。将默认延迟(DF)指派给缓冲元件408的输出。接着使用多路复用结构420、422和424以通过选择缓冲元件402到418中的一者的输出来选择被延迟了所要的量的输入数据。因此，可编程延迟逻辑306有利地用于使受测试数据总线与一致时钟数据样式对准的过程中的微调控制。
现在返回到图3，接着使用D触发器Dff312和Dff314通过clk5x_d(clk5x的经延迟版本)将可编程延迟逻辑306的输出(D10x_d)取样为偶数和奇数数据。通过clk5x_d对Dff312和Dff314进行计时，clk5x_d的速度是D10x_d速度的一半。将每次通过clk5x_d进行取样之后可用的Dff312的输出称作“偶数数据”，将看到，从反相器318a输出的clk5x_d的经反相版本提供“奇数数据”。举例来说，对于表示为[r0，r1，r2，r3，r4，r5，r6，r7，r8，r9]的10个位的经串行化数据，偶数数据将包括集合[r0，r2，r4，r6，r8]，而奇数数据将包括集合[r1，r3，r5，r7，r9]。一致时钟clk5x_d被反相器318a和318b延迟以形成所述一致时钟的经延迟版本clk5x_d2。类似地，一致时钟clk1x_d被两个反相器延迟以形成clk1x_d2。以此方式获得的子集偶数数据和奇数数据与一致时钟的经延迟版本clk1x_d2和clk5x_d2一起被馈送到多路分用器316中。
现在将参考图5提供多路分用器316的详细操作。如图5中所说明，移位寄存器502和504分别接受偶数数据和奇数数据。移位寄存器502是负沿触发的，而移位寄存器504是正沿触发的。触发器FF514、FF516和FF518通过clk5x_d2进行计时。FF514和FF518是负沿触发的，而FF516是正沿触发的。通过FF514在clk5x_d2的下降沿上对一致时钟clk1x_d2进行取样，且clk1x_d2时钟的此经取样版本对移位寄存器502进行计时。将认识到，上述逻辑布置基本上允许移位寄存器在一致时钟clk5x_d2的每一时钟循环移出偶数数据的一个位。在clk5x_d2的5个连续循环中移出的偶数数据的5个位存储在5位宽的寄存器FF506中，使得在clk1x_d2的一个循环(或clk5x_d2的5个循环)的时间周期内，偶数数据的所有5个位存储在FF506中。
类似地，移位寄存器504、FF516、FF518和FF510的组合操作以在clk1x_d2的一个循环的时间周期内将奇数数据的5个位存储在FF510中。如图5所示，如通过clk5x_d2进行取样，接着通过借助clk1x_d2进行计时的FF508和FF512对奇数数据和偶数数据进行取样。FF508和FF512的输出现在与像素时钟206对准，且合并在一起以形成解串器214(返回参考图2)的10位并行输出。其后，将R数据总线204a中的数据与来自R通道数据202a的存储于检验器216中的输入数据进行比较。所述比较揭露了HDMITXPHY200中的功能正确性和故障(如果有的话)。
因此，148.5MHzR数据通道202a中的数据可以被串行化器210串行化以在HDMITXPHY200中提供1.485GHzR数据总线204a；且可通过在G和B数据通道202b-c上使用一致时钟数据样式clk1x和clk5x在不需要产生1.485GHz时钟的情况下对HDMITXPHY200进行测试。一旦令人满意地测试了用于对R数据进行串行化的数据路径，那么可以使上述测试轮流。举例来说，可选择用于对G数据进行串行化的数据路径作为受测试数据路径，且R数据通道202a和B数据通道202c可用于载运一致时钟数据样式clk1x和clk5x。类似地，用于对B数据进行串行化的数据路径可以在R和G数据通道202a-b载运clk1x和clk5x的情况下进行测试。如图3所示的多路复用器304a-c可用于使三个RGB数据路径轮流进行测试的上述过程。
所属领域的技术人员将认识到，上述技术可扩展到测试任何高速数据路径，同时避免产生对应的高速时钟。一致时钟数据样式不需要限于clk1x和clk5x，而是可基于电路需要来设计适当的一致时钟。
还应了解，实施例包含用于执行本文所揭示的过程的各种方法。举例来说，如图6中所说明，实施例可包含一种测试高速数据路径的方法，所述方法包括从多个数据路径中选择一测试数据路径作为受测试高速数据路径(框602)。在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式，其中所述一致时钟数据样式与低速基础时钟一致(框604)。通过所述一致时钟数据样式对所述测试数据路径进行取样以产生经取样测试数据路径(框606)，使得可以使用低速基础时钟对经取样测试数据路径进行测试(框608)。一旦测试完所述测试数据路径，便选择其余数据路径中的一者作为受测试高速数据路径(框610)，且过程返回到框602。
所属领域的技术人员将了解，可使用多种不同技术和技艺中的任一者来表示信息和信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在贯穿以上描述所参考的数据、指令、命令、信息、信号、位、符号以及码片。
此外，所属领域的技术人员将了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清楚说明硬件与软件的此互换性，上文已大致关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。此功能性是实施为硬件还是软件取决于特定应用以及强加于整个***的设计约束。所属领域的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此些实施方案决策不应被解释为会导致脱离本发明的范围。
结合本文中所揭示的实施例而描述的方法、序列和/或算法可直接以硬件、由处理器执行的软件模块或两者的组合来体现。软件模块可驻存在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸磁盘、CD-ROM，或此项技术中已知的任一其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息以及将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。
因此，本发明的实施例可包含一种计算机可读媒体，所述计算机可读媒体体现了用于在不需要产生对应高速位时钟的情况下测试高速数据路径的方法。因此，本发明并不限于所说明的实例，且用于执行本文中所描述的功能性的任何装置均包含在本发明的实施例中。
图7说明了其中可有利地采用本发明的实施例的示范性无线通信***700。出于说明的目的，图7展示三个远程单元720、730和750以及两个基站740。在图7中，将远程单元720展示为移动电话，将远程单元730展示为便携式计算机，且将远程单元750展示为无线本地环路***中的固定位置远程单元。举例来说，所述远程单元可为移动电话、手持式个人通信***(PCS)单元、例如个人数据助理等便携式数据单元、具备GPS功能的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、例如仪表读取设备等固定位置数据单元，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。尽管图7说明根据本发明的教示的远程单元，但本发明不限于这些示范性的所说明单元。本发明的实施例可合适地用于包含以下各项的任何装置中：包含存储器的有源集成电路，以及用于测试和特性化的芯片上电路。
上文揭示的装置和方法通常经设计且经配置成存储于计算机可读媒体上的GDSII和GERBER计算机文件。这些文件又被提供到基于这些文件来制造装置的制造处置器。所得产品为半导体晶片，其接着被切割成半导体裸片且封装成半导体芯片。所述芯片接着用于上文所描述的装置中。
虽然前文的揭示内容展示了本发明的说明性实施例，但应注意，可在本文中作出各种变化以及修改，而不会脱离如所附权利要求书所界定的本发明的范围。无需以任何特定次序来执行根据本文所述的本发明的实施例的方法权利要求项的功能、步骤和/或动作。此外，尽管可以用单数形式描述或主张本发明的元件，但除非明确规定限于单数，否则还涵盖复数形式。

Claims (30)

1.一种测试高速数据路径以检查功能正确性的方法，所述方法包括：
从多个数据路径中选择第一高速数据路径进行测试；
在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式，其中所述一致时钟数据样式与低速基础时钟一致；
通过所述一致时钟数据样式对所述第一高速数据路径进行取样以产生经取样第一高速数据路径；以及
以所述低速基础时钟的速度将所述经取样第一高速数据路径中的数据与所述第一高速数据路径中的数据进行比较。
2.根据权利要求1所述的方法，其进一步包括取消选择所述第一高速数据路径且从所述多个数据路径中选择第二高速数据路径进行测试。
3.根据权利要求2所述的方法，其进一步包括在所述第一高速数据路径上驱动一致时钟数据样式。
4.根据权利要求1所述的方法，其中所述一致时钟数据样式的速度是所述低速基础时钟的所述速度的多倍。
5.根据权利要求4所述的方法，其中第一一致时钟数据样式的速度是所述低速基础时钟的所述速度的五倍。
6.根据权利要求4所述的方法，其中第二一致时钟数据样式的速度是所述低速基础时钟的所述速度的十倍。
7.根据权利要求1所述的方法，其中所述多个数据路径包括被串行化器转换成高速串行数据的低速并行数据。
8.根据权利要求7所述的方法，其中将所述串行化器集成在高清晰度多媒体接口HDMI发射器中。
9.一种用于测试高速数据路径以检查功能正确性的设备，所述设备包括：
多个数据路径；
低速基础时钟；
选择逻辑，其经配置以从所述多个数据路径中选择第一高速数据路径；
样式产生器，其经配置以在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式，其中所述一致时钟数据样式与所述低速基础时钟一致；
解串器，其经配置以通过使用所述一致时钟数据样式对所述第一高速数据路径进行取样以便产生经取样第一高速数据路径；以及
检验器，其经配置而以所述低速基础时钟的速度将所述经取样第一高速数据路径中的数据与所述第一高速数据路径中的数据进行比较。
10.根据权利要求9所述的设备，其中所述选择逻辑进一步经配置以取消选择所述第一高速数据路径，且从所述多个数据路径中选择第二高速数据路径进行测试。
11.根据权利要求10所述的设备，其中所述样式产生器经配置以在所述第一高速数据路径上驱动一致时钟数据样式。
12.根据权利要求9所述的设备，其中所述一致时钟数据样式的速度是所述低速基础时钟的所述速度的多倍。
13.根据权利要求12所述的设备，其中第一一致时钟数据样式的速度是所述低速基础时钟的所述速度的五倍。
14.根据权利要求12所述的设备，其中第二一致时钟数据样式的速度是所述低速基础时钟的所述速度的十倍。
15.根据权利要求9所述的设备，其进一步包括经配置以将来自所述多个数据路径的低速并行数据转换成高速串行数据的串行化器。
16.根据权利要求15所述的设备，其中所述串行化器体现在高清晰度多媒体接口HDMI发射器中。
17.根据权利要求9所述的设备，其中所述解串器进一步包括
可编程延迟逻辑，其经配置以使所述第一高速数据路径延迟可编程延迟值；
第一固定延迟逻辑，其经配置以使第一一致时钟数据样式延迟；
第二固定延迟逻辑，其经配置以使第二一致时钟数据样式延迟；
第一触发器，其经配置以在所述第一一致时钟数据样式的第一时钟沿处对所述第一高速数据路径进行取样以产生第一经取样数据集合；
第二触发器，其经配置以在所述第一一致时钟数据样式的第二时钟沿处对所述第一高速数据路径进行取样以产生第二经取样数据集合；以及
多路分用器，其经配置以接受所述第一经取样数据集合、所述第二经取样数据集合、以及所述第一一致时钟数据样式和第二一致时钟数据样式的经延迟版本，且产生所述经取样第一高速数据路径。
18.根据权利要求17所述的设备，其中所述第一一致时钟数据样式的所述速度是所述低速基础时钟的所述速度的五倍。
19.根据权利要求17所述的设备，其中所述第二一致时钟数据样式的所述速度等于所述低速基础时钟的所述速度。
20.根据权利要求17所述的设备，其中所述多路分用器包括移位寄存器，所述移位寄存器经配置以接受所述第一经取样数据集合和第二经取样数据集合且产生所述经取样高速数据路径，其中所述经取样高速数据路径与所述低速基础时钟同步。
21.根据权利要求9所述的设备，其集成在至少一个半导体裸片中。
22.根据权利要求9所述的设备，其集成到选自由以下各项组成的群组的装置中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元以及计算机。
23.一种用于测试高速数据路径以检查功能正确性的***，所述***包括：
用于从多个数据路径中选择第一高速数据路径进行测试的装置；
用于在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式的装置，其中所述一致时钟数据样式与低速基础时钟一致；
用于通过所述一致时钟数据样式对所述第一高速数据路径进行取样以产生经取样第一高速数据路径的装置；以及
用于以所述低速基础时钟的速度将所述经取样第一高速数据路径中的数据与所述第一高速数据路径中的数据进行比较的装置。
24.根据权利要求23所述的***，其进一步包括用于取消选择所述第一高速数据路径的装置以及用于从所述多个数据路径中选择第二高速数据路径进行测试的装置。
25.根据权利要求24所述的***，其进一步包括用于在所述第一高速数据路径上驱动一致时钟数据样式的装置。
26.根据权利要求23所述的***，其中所述一致时钟数据样式的速度是所述低速基础时钟的所述速度的多倍。
27.根据权利要求23所述的***，其中所述多个数据路径包括被串行化器转换成高速串行数据的低速并行数据。
28.根据权利要求27所述的***，其中所述串行化器体现在高清晰度多媒体接口HDMI发射器中。
29.根据权利要求23所述的***，其集成在至少一个半导体裸片中。
30.根据权利要求23所述的***，其进一步包括选自由以下各项组成的群组的设备：机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、个人数字助理PDA、固定位置数据单元以及计算机，所述用于从多个数据路径中选择第一高速数据路径进行测试的装置、所述用于在所述多个数据路径中的其余数据路径中的一者或一者以上上驱动一致时钟数据样式的装置、所述用于通过所述一致时钟数据样式对所述第一高速数据路径进行取样以产生经取样第一高速数据路径的装置以及所述用于以所述低速基础时钟的速度将所述经取样第一高速数据路径中的数据与所述第一高速数据路径中的数据进行比较的装置并入到所述设备中。
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