KR101568034B1 - 반도체 장치 - Google Patents

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미노루 시노하라
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 칩이 적층된 반도체 장치의 소형화 및 박형화를 도모한다. 적층된 제1 메모리 칩과 제2 메모리 칩(2)에서, 상단의 제2 메모리 칩(2) 하에 감춘 하단의 상기 제1 메모리 칩의 제1 패드를 재배선에 의해 인출함으로써, 상단의 제2 메모리 칩(2)으로부터 밀려 나와 노출된 상기 제1 패드와 상단의 제2 메모리 칩(2)의 제2 패드(2d)를 와이어 접속할 수 있다. 또한 최상단의 제2 메모리 칩(2) 상에서 마이크로컴퓨터 칩(3)과 재배선(2f) 상에 형성한 제3 패드(2e)를 와이어(4)로 접속함으로써, 적층된 복수의 메모리 칩의 와이어 접속을 스페이서를 개재시키지 않고 실현할 수 있다.
Figure R1020080126670
제1 메모리 칩, 제2 메모리 칩, 제2 패드, 제3 패드, 마이크로컴퓨터 칩, 와이어

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 마이크로컴퓨터 칩과 복수의 메모리 칩이 탑재된 반도체 장치에 관한 것이다.
복수의 변에 패드가 배열된 메모리 칩을 복수개 적층하고, 또한 이들 메모리 칩 상에 마이크로컴퓨터 칩을 적층하여, 시스템을 구성하는 기술이 있다(예를 들면, 특허 문헌 1 참조).
반도체 칩의 주표면의 각 제1 전극 패드와 그 주표면의 상방 영역에 형성된 제1 본딩 패드 및 제1 중앙 본딩 패드가, 제1 재배선층에 의해 각각 일대일의 대응 관계로 접속되고, 각 제2 전극 패드와 그 주표면의 상방 영역에 형성된 제2 본딩 패드 및 제2 중앙 본딩 패드가, 제2 재배선층에 의해 각각 일대일의 대응 관계로 접속된 기술이 있다(예를 들면, 특허 문헌 2 참조).
[특허 문헌 1] 일본 특허 공개 제2005-286126호 공보
[특허 문헌 2] 일본 특허 공개 제2005-191213호 공보
최근에는, 1개의 반도체 장치로 시스템을 구축하기 위해, 상기 특허 문헌 1(일본 특허 공개 제2005-286126호 공보)에 기재한 바와 같이, 마이크로컴퓨터 칩과 메모리 칩을 1개의 반도체 장치에 혼재하는 SIP(System In Package) 구성이 제안되어 있다. 마이크로컴퓨터 칩은 컨트롤러 칩이라고도 부르며, 시스템의 내부에 설치된 메모리 칩을 제어하는 연산 처리 기능(내부 인터페이스)이나, 시스템의 외부에 설치된 외부 LSI와의 데이터의 입출력을 처리하는 연산 처리 기능(외부 인터페이스)을 갖는 반도체 칩이다.
이와 같은 SIP에 탑재되는 메모리 칩으로서는, 패드가 1개의 변을 따라서 배치되는 구성과, 복수의 변(예를 들면, 서로 대향하는 2변) 각각을 따라서 배치되는 구성이 있다. 또한, 메모리 칩은 마이크로컴퓨터 칩과 비교하여 핀수는 적지만, 메모리 칩의 패드부터, 이 패드에 대응하고, 메모리 칩을 탑재하는 배선 기판의 이면에 설치되는 외부 단자(땜납 범프)까지의 배선의 주회를 고려한 경우, 복수의 변에 배치되는 구성의 쪽이 유효하다.
또한, 반도체 장치의 대용량화에 수반하여, 메모리 칩도 복수매 탑재되는 경향이다. 1개의 마이크로컴퓨터 칩과, 복수의 메모리 칩을 1개의 반도체 장치에 탑재하는 경우, 우선 도 30 및 도 31의 비교예에 나타낸 바와 같이, 각 칩(2개의 메모리 칩(22)과 1개의 마이크로컴퓨터 칩(23))을 배선 기판(21) 상에 평행 배치로 하는 구성이 생각된다. 그러나, 평행 배치로 한 경우, 반도체 장치의 평면 방향의 면적이 커져, 반도체 장치의 소형화를 도모할 수 없다고 하는 문제가 생긴다.
따라서, 모든 반도체 칩을 적층하는 구성이 제안되어 있다.
그러나, 단순하게 반도체 칩을 적층하면, 복수의 변에 패드가 배치되어 있는 메모리 칩인 경우, 상단에 적층되는 반도체 칩에 의해 하단의 반도체 칩의 패드가 덮여지게 되므로, 와이어에 의한 접속이 곤란하게 된다.
또한, 도 32 및 도 33의 비교예에 나타낸 바와 같이, 칩 사이(메모리 칩(22)과 메모리 칩(22) 사이)에 스페이서(24)를 개재시켜 와이어 본딩 가능한 공간을 칩 상에 확보하여 와이어 접속을 행하는 구성도 생각되지만, 이 경우 스페이서(24)를 개재시킴으로써 반도체 장치의 높이가 높아져, 반도체 장치의 박형화(소형화)가 도모되지 않는다고 하는 문제가 생긴다.
따라서, 상기 특허 문헌 1에 기재한 바와 같이, 상단의 메모리 칩을 하단의 메모리 칩에 대해 90도 각도를 바꾸어(서로 교차하도록), 하단의 메모리 칩 상에 탑재하는 것이 생각된다.
그러나, 2개의 메모리 칩이 서로 교차하도록 적층하면, 이들 반도체 칩을 탑재하기 위한 배선 기판의 면적을 크게 할 필요가 있어, 반도체 장치의 소형화가 곤란하게 된다. 또한, 패드가 메모리 칩의 긴 변을 따라서 배치되어 있는 경우에는, 적층된 상단측의 메모리 칩에 의해, 하단의 메모리 칩의 패드의 일부가 덮여지게 되어, 이들 패드에 대해 와이어를 접속하는 것이 곤란하게 된다.
따라서, 상기 특허 문헌 2(일본 특허 공개 제2005-191213호 공보)에 기재한 바와 같이, 적층에 의해 감춘 하단측의 반도체 칩의 패드를 재배선에 의해 인출하여 노출시켜, 와이어 접속하는 기술이 생각된다. 이와 같은 구성이면, 각각의 반도체 칩의 방향을 일치시켜 적층할 수 있어, 상기 특허 문헌 1에 기재하는 구성에 비해, 반도체 장치의 소형화를 실현할 수 있다.
그러나, 본원 발명자는, 1개의 반도체 장치로 시스템을 구축하기 위해, 마이크로컴퓨터 칩과 메모리 칩을 1개의 반도체 장치에 혼재하는 구성에 대해 검토하고 있다. 또한, 이 시스템 내에서, 마이크로컴퓨터 칩과 메모리 칩의 전기적인 접속뿐만 아니라, 이들 반도체 칩으로 구축되는 시스템의 외부에 설치되는 외부 기기(외부 LSI)와 마이크로컴퓨터 칩의 접속도 용이하게 행할 수 있는 구성(적층 구조)을 검토하고 있다.
또한, 상기 특허 문헌 2는, 마이크로컴퓨터 칩을 혼재하는 것에 대해 기재가 없다. 또한, 상기 특허 문헌 1 및 2는, 마이크로컴퓨터 칩과 메모리 칩의 전기적인 접속뿐만 아니라, 마이크로컴퓨터 칩과 시스템의 외부(외부 LSI)의 접속도 용이하게 도모할 수 있는 구성에 대한 기재도 없다.
본 발명의 목적은, 반도체 칩이 적층된 반도체 장치의 소형화 및 박형화를 도모할 수 있는 기술을 제공하는 데에 있다.
또한, 본 발명의 목적은, 반도체 장치에서 마이크로컴퓨터 칩과 복수의 메모리 칩을 효율적으로 탑재할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 이하와 같다.
즉, 본 발명은, 주면의 대향하는 2변 각각을 따라서 복수의 패드가 각각 형성되고, 또한 적층된 복수의 메모리 칩과, 상기 복수의 메모리 칩의 최상단의 메모리 칩 상에 탑재된 마이크로컴퓨터 칩과, 상기 마이크로컴퓨터 칩과 전기적으로 접속하는 복수의 외부 단자를 갖고 있다. 또한, 상기 복수의 메모리 칩 각각은, 상기 주면의 대향하는 2변 중 한쪽의 변을 따라서 상기 주면 상에 형성된 제1 패드와, 상기 제1 패드와 전기적으로 접속하는 인출 배선과, 상기 주면의 대향하는 2변 중 다른 쪽의 변을 따라서 상기 주면 상에 형성되고, 또한 상기 인출 배선과 전기적으로 접속하는 제2 패드와, 상기 인출 배선 상에서 상기 마이크로컴퓨터 칩의 단자와 와이어를 통하여 전기적으로 접속되는 제3 패드를 구비하고 있다. 또한, 상기 적층된 복수의 메모리 칩 중, 상단의 상기 메모리 칩의 제2 패드와 상기 상단의 메모리 칩으로부터 밀려 나와 노출된 하단의 상기 메모리 칩의 제2 패드가 와이어에 의해 전기적으로 접속되어 있는 것이다.
또한, 본 발명은, 칩 탑재부 및 상기 칩 탑재부의 주위에 설치된 복수의 단자를 갖는 기판과, 평면 형상이 사각형으로 이루어지고, 복수의 패드가 형성된 주면을 갖고, 상기 기판의 상기 칩 탑재부 상에 탑재된 메모리 칩과, 평면 형상이 4각형으로 이루어지고, 복수의 전극이 형성된 주면을 갖고, 상기 메모리 칩의 주면 상에 탑재된 마이크로컴퓨터 칩을 갖고 있다. 또한, 상기 마이크로컴퓨터 칩의 상기 복수의 전극과 상기 메모리 칩의 상기 복수의 패드를 각각 전기적으로 접속하는 복수의 제1 와이어와, 상기 메모리 칩의 상기 복수의 패드와 상기 기판의 상기 복수의 단자를 각각 전기적으로 접속하는 복수의 제2 와이어를 포함하고 있다. 또 한, 상기 마이크로컴퓨터 칩은, 상기 마이크로컴퓨터 칩의 1변이 상기 메모리 칩의 1변과 나열하도록, 상기 메모리 칩 상에 탑재되고, 상기 메모리 칩의 상기 복수의 패드는, 상기 메모리 칩의 상기 1변을 따라서 배치된 복수의 제1 패드와, 상기 복수의 제1 패드보다도 상기 마이크로컴퓨터 칩에 가까운 위치에 배치된 복수의 제2 패드와, 상기 복수의 제1 패드와 상기 복수의 제2 패드를 각각 연결하는 복수의 배선을 갖고 있다. 또한, 상기 마이크로컴퓨터 칩의 상기 복수의 전극은, 상기 메모리 칩과 상기 마이크로컴퓨터 칩에 의해 구성되는 시스템의 내부에 대해 데이터의 입출력을 행하기 위한 복수의 내부 인터페이스용 전극을 갖고, 상기 복수의 제1 와이어는, 상기 마이크로컴퓨터 칩과 상기 메모리 칩을 전기적으로 접속하기 위한 복수의 내부 인터페이스용 와이어를 갖고 있다. 또한, 상기 마이크로컴퓨터 칩의 상기 복수의 내부 인터페이스용 전극과 상기 복수의 제2 패드는, 상기 복수의 내부 인터페이스용 와이어를 통하여 각각 전기적으로 접속되어 있는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
적층된 복수의 메모리 칩에서, 상단의 메모리 칩 하에 감춘 하단의 메모리 칩의 패드를 인출 배선에 의해 인출함으로써, 상단의 메모리 칩으로부터 밀려 나와 노출된 상기 패드와 상단의 메모리 칩의 패드를 와이어 접속할 수 있다. 또한 최상단의 메모리 칩 상에서 마이크로컴퓨터 칩의 전극과 인출 배선 상에 형성한 패드를 와이어에 의해 접속함으로써, 적층된 복수의 메모리 칩의 와이어 접속을 스페이 서를 개재시키지 않고 실현할 수 있다.
이에 의해, 복수의 메모리 칩과 마이크로컴퓨터 칩을 평행 배치하는 구조의 반도체 장치와 비교하여 평면 방향의 면적을 작게 할 수 있어, 복수의 메모리 칩과 마이크로컴퓨터 칩을 적층하는 반도체 장치의 소형화를 도모할 수 있다.
또한, 적층된 복수의 메모리 칩의 와이어 본딩을 스페이서를 개재시키지 않고 실현할 수 있기 때문에, 스페이서를 개재시키는 구조의 반도체 장치와 비교하여 박형화(소형화)를 도모할 수 있다.
또한, SIP 구조의 반도체 장치에서 마이크로컴퓨터 칩과 복수의 메모리 칩을 효율적으로 탑재할 수 있다.
이하의 실시 형태에서는 특별히 필요한 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니며, 특정한 수 이상이어도 이하이어도 되는 것으로 한다.
이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.
<실시 형태>
도 1은 본 발명의 실시 형태의 반도체 장치의 구조의 일례를 나타내는 평면도, 도 2는 도 1의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 3은 도 1의 B-B선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 4는 도 2에 도시한 A부의 구조의 일례를 확대하여 나타내는 확대 단면도, 도 5는 도 1에 도시한 반도체 장치의 메모리 칩에서의 재배선부의 구조의 일례를 확대하여 나타내는 확대 단면도이다. 또한, 도 6은 도 1에 도시한 반도체 장치의 칩 고유 신호의 패드에서의 인출 배선에 의한 상단과 하단의 메모리 칩의 접속 상태의 일례를 나타내는 사시도, 도 7은 도 1에 도시한 반도체 장치의 칩 공통 신호의 패드에서의 인출 배선에 의한 상단과 하단의 메모리 칩의 접속 상태의 일례를 나타내는 사시도이다. 또한, 도 8은 도 1에 도시한 반도체 장치에 탑재되는 메모리 칩의 인출 배선의 주회의 일례 및 마이크로컴퓨터 칩과의 와이어링의 일례를 나타내는 배선도이며, 도 9는 도 1에 도시한 반도체 장치에 탑재되는 마이크로컴퓨터 칩과 메모리 칩의 패드 배열의 위치 관계의 일례를 나타내는 평면도와 확대 평면도이다.
또한, 도 10은 도 1에 도시한 반도체 장치에서의 메모리 칩과 마이크로컴퓨터 칩과 외부 단자의 접속 상태의 일례를 나타내는 블록도, 도 11은 도 1에 도시한 반도체 장치에서 메모리 칩을 4단으로 적층하였을 때의 칩 셀렉트 핀의 와이어링 상태의 일례를 나타내는 와이어 접속도, 도 12는 도 11의 변형예의 와이어 접속도이다. 또한, 도 13은 도 1에 도시한 반도체 장치의 조립에 이용되는 리드 프레임의 주요부의 구조의 일례를 나타내는 평면도, 도 14는 도 1에 도시한 반도체 장치의 조립에서의 1단째 칩 탑재 후의 구조의 일례를 나타내는 평면도, 도 15는 도 1에 도시한 반도체 장치의 조립에서의 2단째 칩 탑재 후의 구조의 일례를 나타내는 평면도, 도 16은 도 1에 도시한 반도체 장치의 조립에서의 3단째 칩 탑재 후의 구조의 일례를 나타내는 평면도이다.
또한, 도 17은 도 1에 도시한 반도체 장치의 조립에서의 와이어 본딩 후의 개략 구조의 일례를 나타내는 평면도, 도 18은 도 17에 도시한 C부의 구조의 일례를 확대하여 나타내는 부분 확대 평면도, 도 19는 도 1에 도시한 반도체 장치의 조립에서의 수지 몰딩 후의 구조의 일례를 나타내는 평면도, 도 20은 도 1에 도시한 반도체 장치의 조립에서의 1단째∼3단째 칩 탑재까지의 구조의 일례를 나타내는 패키지 폭 방향의 단면도이다. 또한, 도 21은 도 1에 도시한 반도체 장치의 조립에서의 와이어 본딩∼절단ㆍ성형까지의 구조의 일례를 나타내는 패키지 폭 방향의 단면도, 도 22는 도 1에 도시한 반도체 장치의 조립에서의 1단째∼3단째 칩 탑재까지의 구조의 일례를 나타내는 패키지 길이 방향의 단면도, 도 23은 도 1에 도시한 반도체 장치의 조립에서의 와이어 본딩∼수지 몰딩까지의 구조의 일례를 나타내는 패키지 길이 방향의 단면도이다.
또한, 도 24는 본 발명의 실시 형태의 변형예의 반도체 장치(메모리 카드)의 내부 구조를 케이스를 투과하여 나타내는 평면도, 도 25는 도 24의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 26은 도 24의 B-B선을 따라서 절단한 구조의 일례를 나타내는 단면도, 도 27은 도 24의 메모리 카드에서의 메모리 칩과 기판의 와이어 접속 상태의 일례를 나타내는 부분 확대 단면도이다. 또한, 도 28은 본 발명의 실시 형태의 마이크로컴퓨터 칩에서의 변형예의 패드 배열을 나타내는 평면도, 도 29는 본 발명의 실시 형태의 마이크로컴퓨터 칩에서의 다른 변형예의 패드 배열을 나타내는 평면도이다.
도 1 내지 도 3에 도시한 본 실시 형태의 반도체 장치는, 복수의 메모리 칩과 이들을 제어하는 마이크로컴퓨터 칩(컨트롤러 칩이라고도 함)이 탑재된 SIP(System In Package) 구조의 반도체 패키지이다. 본 실시 형태에서는, 상기 반도체 장치의 일례로서, 금속 부재로 이루어지는 기판(기재)으로서, 리드 프레임을 이용하여 조립되고, 또한 소형이면서, 또한 수지 밀봉형이며, 칩 탑재부인 탭(다이 패드)(7c) 상에 2개의 메모리 칩과 1개의 마이크로컴퓨터 칩(3)이 적층된 SSOP(Shrink Small Outline Package)(8)를 예로 들어 설명한다.
즉, SSOP(8)는 탭(7c) 상에 2개의 메모리 칩이 적층되고, 또한 그 위에 1개의 마이크로컴퓨터 칩(3)이 적층된 구조이며, 탭(7c) 상에 3개의 반도체 칩이 적층되어 있다.
우선, SSOP(8)의 전체 구성에 대해 설명하면, 탭(7c) 상에 제1 메모리 칩(1)이 탑재되고, 이 제1 메모리 칩(1) 상에 제2 메모리 칩(2)이 적층되고, 또한 제2 메모리 칩(2) 상에 마이크로컴퓨터 칩(3)이 적층되어 있다. 탭(7c)의 주위에는, 도 13에 도시한 바와 같이, 각각이 단자로 되는 복수의 이너 리드(본딩 리드)(7a) 가 배치되고, 도 17에 도시한 바와 같이, 주로 2단째의 제2 메모리 칩(2)의 패드(표면 전극)와 이너 리드(7a)가 와이어(4)에 의해 전기적으로 접속되어 있지만, 도 18에 도시한 바와 같이, 1단째의 제1 메모리 칩(1)의 일부의 패드(전원 등)도 와이어(4)를 통하여 이너 리드(7a)와 전기적으로 접속되어 있다. 또한, 도 18은 패드의 수나 재배선(인출 배선)의 개수 등이 생략되어 있다. 또한, 마이크로컴퓨터 칩(3)의 이면측에 설치된 재배선(2f)은, 원래라면 마이크로컴퓨터 칩(3)에 의해 덮여져, 보이지 않는 상태이지만, 여기서는 재배선(2f)의 주회를 설명하기 위해, 마이크로컴퓨터 칩(3)을 투과한 상태로 도시하고 있다.
또한, 3단째의 마이크로컴퓨터 칩(3)은, 그 모든 패드가 와이어(4)를 통하여 2단째의 제2 메모리 칩(2)의 패드와 전기적으로 접속되어 있다.
또한, 각각의 이너 리드(7a)는 SSOP(8)의 단자(외부 단자)로 되는 아우터 리드(7b)와 일체로 형성되어 있고, 아우터 리드(7b)는 이너 리드(7a) 및 와이어(4)를 통하여 마이크로컴퓨터 칩(3)과 전기적으로 접속되어 있다. 또한, 도 1 및 도 2에 도시한 바와 같이, 탭(7c), 3개의 반도체 칩, 복수의 와이어(4) 및 복수의 이너 리드(7a)는 밀봉용 수지에 의해 형성된 밀봉체(6)에 의해 수지 밀봉되고, 각각의 이너 리드(7a)와 연결되는 복수의 아우터 리드(7b)가 밀봉체(6)의 대향하는 2개의 측부(6a)로부터 돌출되어 있고, 이들 아우터 리드(7b)가 외부 단자로서 걸윙 형상으로 굽힘 성형되어 있다.
또한, 탭(7c), 이너 리드(7a) 및 아우터 리드(7b) 등의 금속제의 기판(기재, 판재)은, 예를 들면 동 합금, 또는 철-Ni 합금 등에 의해 형성되어 있다. 또한, 와이어(4)는, 예를 들면 금선이며, 밀봉체(6)는, 예를 들면 열 경화성의 에폭시 수지 등으로 이루어진다.
또한, 제1 메모리 칩(1), 제2 메모리 칩(2) 및 마이크로컴퓨터 칩(3)은, 예를 들면 실리콘으로 이루어지고, 각각 두께와 교차하는 평면 형상이 사각형으로 이루어지며, 본 실시 형태에서는 직사각형이다. 또한, 도 4에 도시한 바와 같이, 제1 메모리 칩(1), 제2 메모리 칩(2) 및 마이크로컴퓨터 칩(3)은, 각각이 와이어 본딩 가능하도록 각각 접착재(5)를 개재하여 페이스 업 실장으로 적층되어 있다.
즉, 제1 메모리 칩(1)은, 제1 메모리 칩(1)의 패드가 형성된 주면(1a)이 상방을 향하도록(제1 메모리 칩(1)의 주면(1a)과 반대측의 이면(1b)이 탭(7c)과 대향하도록), 탭(7c) 상에 접착재(5)를 개재하여 탑재되어 있다. 또한, 탭(7c)과 제1 메모리 칩(1)의 이면(1b)이 접착재(5)를 개재하여 접합되어 있다. 간략하면, 제1 메모리 칩(1)은 탭(7c) 상에서 페이스 업 실장되어 있다.
또한, 제2 메모리 칩(2)은, 제2 메모리 칩(2)의 패드가 형성된 주면(2a)이 상방을 향하도록(제2 메모리 칩(2)의 주면(2a)과 반대측의 이면(2b)이 제1 메모리 칩(1)의 주면(1a)과 대향하도록), 제1 메모리 칩(1)의 주면(1a) 상에 접착재(5)를 개재하여 적층되어 있다. 또한, 제1 메모리 칩(1)의 주면(1a)과 제2 메모리 칩(2)의 이면(2b)이 접착재(5)를 개재하여 접합되어 있다. 또한, 제2 메모리 칩(2)은, 제1 메모리 칩(1)의 1변(1개의 단부)이 노출되도록, 제2 메모리 칩의 중심을 제1 메모리 칩(1)의 중심으로부터 어긋나게 하여, 제1 메모리 칩(1) 상에 탑재되어 있다. 또한, 제2 메모리 칩(2)의 각각의 변이 제1 메모리 칩(1)의 각각의 변과 나열 하도록, 제2 메모리 칩(2)은, 제1 메모리 칩(1) 상에 탑재되어 있다. 간략하면, 제2 메모리 칩(2)은 제1 메모리 칩(1)의 주면(1a)에서 페이스 업 실장되어 있다.
또한, 마이크로컴퓨터 칩(3)은, 마이크로컴퓨터 칩(3)의 패드가 형성된 주면(3a)이 상방을 향하도록(마이크로컴퓨터 칩(3)의 주면(3a)과 반대측의 이면(3b)이 제2 메모리 칩(2)의 주면(2a)과 대향하도록), 제2 메모리 칩(2)의 주면(2a) 상에 접착재(5)를 통하여 적층되어 있다. 또한, 제2 메모리 칩(2)의 주면(2a)과 마이크로컴퓨터 칩(3)의 이면(3b)이 접착재(5)를 통하여 접합되어 있다. 또한, 마이크로컴퓨터 칩(3)은, 제2 메모리 칩(2)의 각각의 변보다도 내측(중심측)에 위치하도록, 제2 메모리 칩(2) 상에 탑재되어 있다. 또한, 마이크로컴퓨터 칩(3)의 각각의 변이 제2 메모리 칩(2)의 각각의 변과 나열하도록, 마이크로컴퓨터 칩(3)은, 제2 메모리 칩(2) 상에 탑재되어 있다. 간략하면, 마이크로컴퓨터 칩(3)은 제2 메모리 칩(2)의 주면(2a)에서 페이스 업 실장되어 있다.
또한, 제1 메모리 칩(1), 제2 메모리 칩(2) 및 마이크로컴퓨터 칩(3) 각각의 주면(1a, 2a, 3a)에는, 도 4에 도시한 바와 같이 절연막(9a)이 형성되어 있다.
또한, 본 실시 형태의 SSOP(8)에서는, 적층되는 복수의 메모리 칩에는, 각각 동일한 배선 패턴이 형성되어 있다. 즉, SSOP(8)에서는, 제1 메모리 칩(1)과 제2 메모리 칩(2)에서 주면(1a)과 주면(2a)에 동일한 배선 패턴이나 패드가 형성되어 있다. 간략하면, 본 실시 형태에서는, 제2 메모리 칩(2)은, 제1 메모리 칩(1)과 동일한 종류(외형 치수, 기능, 용량)이다. 따라서, 이들 메모리 칩에 형성되는 구체적인 배선 패턴에 대해서, 제2 메모리 칩(2)을 일례로서 들어 설명한다.
우선, 제2 메모리 칩(2)에는, 도 8에 도시한 바와 같이, 그 주면(2a)에서, 각 변을 따라서 복수의 패드가 형성되어 있다. 즉, 복수의 패드는 마이크로컴퓨터 칩(3)과 외부 기기(마이크로컴퓨터 칩과 메모리 칩으로 구성된 시스템의 외부에 위치하는 LSI)를 전기적으로 접속하기 위해, 각 변(짧은 변, 긴 변)을 따라서 배치된 복수의 패드(마이크로컴퓨터 칩용 단부 패드)(2u)와, 짧은 변과 교차하고, 또한 서로 대향하는 2개의 변(긴 변) 중 한쪽의 변(도 8의 하변)을 따라서 형성된 복수의 패드(제1 패드)(2c)와, 또한 다른 쪽의 변(긴 변, 도 8의 상변)을 따라서 형성된 복수의 패드(제2 패드)(2d)를 갖고 있다.
또한, 제1 패드(2c)는, 메모리 칩의 하변(긴 변)을 따라서 2열로 배치되어 있고, 하변에 가까운 1열째에 배치된 복수의 원 패드(2g)와, 이 1열째보다도 하변으로부터 먼 2열째에 배치된 복수의 재배치 패드(마이크로컴퓨터 칩용 단부 패드(2u))(2h)로 이루어진다. 또한, 제2 패드(2d)도 제1 패드(2c)와 마찬가지로, 메모리 칩의 상변(긴 변)을 따라서 2열로 배치되어 있고, 상변에 가까운 1열째에 배치된 복수의 원 패드(2i)와, 이 1열째보다도 하변으로부터 먼 2열째에 배치된 복수의 재배치 패드(2j)로 이루어진다.
또한, 도 8에서는 마이크로컴퓨터 칩(3)의 이면측에 설치된 재배선(2f)은, 원래라면 마이크로컴퓨터 칩(3)으로 덮여져, 보이지 않는 상태이지만, 여기서는 재배선(2f)의 주회를 설명하기 위해, 마이크로컴퓨터 칩(3)을 투과한 상태로 도시하고 있다.
여기서, 도 5를 이용하여, 원 패드(9b(2g, 2i)), 재배치 패드(9h(2e)) 및 재 배선(2f)을 포함하는 재배선부의 구조에 대해 설명하면, 반도체 칩(제1 메모리 칩(1)이나 제2 메모리 칩(2))의 베이스 기판인 실리콘 기판(9)의 표면에는, 도시하지 않았지만, 예를 들면 복수의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 형성되어 있고, 원 패드(9b(2g, 2i))는, 이들 MOSFET와 전기적으로 접속된 본딩 패드이다. 또한, 이 원 패드(9b)의 주위에는, 제1 보호막(9c) 및 그 상층의 제2 보호막(9d)이 형성되어 있다. 또한, 이 제2 보호막(9d) 상에는, 일단부측이 원 패드(9b)와 전기적으로 접속되고, 타단부측이 원 패드(9b)로부터 떨어진 위치에 배치된 재배선(인출 배선)(2f)이 형성되어 있다. 또한, 이 재배선(2f)은, 거의 동일한 형상으로 형성된 배리어층(9g) 상에 형성되어 있고, 재배선(2f)의 일단부측은, 이 배리어층(9g)을 개재하여 원 패드(9b)와 전기적으로 접속되어 있다. 또한, 이들을 제1 절연막(9e) 및 제2 절연막(9f)이 덮고 있다. 재배선(2f)의 타단부측에는, 도전성 부재인 와이어(4)를 접속하기 위한 패드(재배치 패드)(9h)가 제2 절연막(9f)으로부터 노출되어 있고, 이 재배치 패드(9h(2e))에, 와이어(4)가 접속되어 있다. 즉, 이 재배치 패드(9h(2e))는 재배선(2f), 원 패드(9b(2g, 2i))를 통하여 MOSFET와 전기적으로 접속되어 있다. 또한, 도 5에 도시한 바와 같은 구성은, 시스템의 외부에 위치하는 외부 기기(외부 LSI)와 접속하지 않고, 시스템의 내부에서, 신호(데이터)의 입출력을 행하는 배선에 대한 것이다. 한편, 시스템의 외부에 위치하는 외부 기기(외부 LSI)와 접속하고, 시스템의 외부에 대해, 신호(데이터)의 입출력을 행하는 배선의 경우에는, 도 34에 도시한 바와 같이, 재배선(2f)의 일단부측도 노출되도록, 제2 절연막(9f)의 일부를 개구한다. 그리고, 이 개구부로 부터 노출된 재배선(2f)의 일부를 재배치 패드로서 형성하고, 이 재배치 패드와 기판의 단자인 이너 리드(본딩 리드)(7a)와 와이어(4)를 통하여 전기적으로 접속하고 있다. 또한, 재배치 패드(2e)와 재배치 패드(2j)의 접속에 대해서는, 도 35에 도시한 바와 같이, 재배선(2f)을 통하여 전기적으로 접속되어 있다.
본 실시 형태에서는, 도 8에서, 하변(또는, 상변)을 따라서 2열로 배치된 복수의 패드(제1 패드(2c), 제2 패드(2d)) 중, 이 하변(또는, 상변)에 가까운 1열째에 배치된 원 패드(2g)가, 도 5에 도시한 원 패드(9b)이다. 또한, 이 1열째에 배치된 원 패드(2i, 2g)보다도 마이크로컴퓨터 칩에 가까운 위치(열)에 배치된 패드(2e, 2h, 2j)가, 도 5에 도시한 재배치 패드(9h)이다.
또한, 재배선(2f)이나 재배치 패드(9h)의 형성에 대해서는, 반도체 웨이퍼의 다이싱 공정 전이면, 언제(어느 공정에서) 형성하여도 되고, 예를 들면 반도체 제조 공정의 전공정(프로세스 공정) 내에서 형성하여도 되고, 전공정 후의 공정에서 형성하여도 되며, 재배선(2f)이나 재배치 패드(9h)가 어느 공정에서 형성된 것인지는, 특별히 한정되는 것은 아니다.
이와 같이 도 8에 도시한 제2 메모리 칩(2)의 주면(2a)에는, 그 하변을 따라서 복수의 원 패드(2g)와 복수의 재배치 패드(2h)로 이루어지는 복수의 제1 패드(2c)가 배치되어 있고, 한편 하변에 대향하는 상변에는, 그 상변을 따라서 복수의 원 패드(2i)와 복수의 재배치 패드(2j)로 이루어지는 복수의 제2 패드(2d)가 배치되어 있다.
또한, 제2 메모리 칩(2)의 주면(2a)에서, 제1 패드(2c)나 제2 패드(2d)가 형 성되어 있지 않은 양측의 변(짧은 변)에 대해서는, 이들 각 변(짧은 변, 긴 변)을 따라서 복수의 패드(마이크로컴퓨터 칩용 단부 패드)(2u)가 형성되어 있다. 이 패드(2u)는, 시스템의 내부에 설치된 마이크로컴퓨터 칩(3)과, 시스템의 외부에 위치하는 외부 LSI와의 접속을 행하기 위한 패드이다. 또한, 본 실시 형태의 반도체 장치는, 반도체 칩의 주위에 설치된 기판의 단자(본딩 리드, 이너 리드(7a))를 통하여, 시스템의 내부와 외부 사이에서 신호(데이터)의 입출력을 행한다. 그러나, 단자와 패드(2u)를 전기적으로 접속하는 와이어(4)의 길이가 길면, 신호의 전달 속도가 저감한다. 이것은, 와이어(4)의 직경이 재배선(2f)의 폭보다도 좁기 때문이다. 따라서, 본 실시 형태에서는 기판의 단자의 근방(메모리 칩의 단부)까지 재배선(2f)을 형성하고, 메모리 칩의 각 변(짧은 변, 긴 변)을 따라서 패드(2u)를 배치하고 있다. 이 때, 마이크로컴퓨터 칩의 전극(외부 인터페이스용 전극, 내부 인터페이스용 전극)과 이 전극(외부 인터페이스용 전극, 내부 인터페이스용 전극)에 대응하는 패드(재배치 패드(2e))를 전기적으로 접속하는 와이어(외부 인터페이스용 와이어, 내부 인터페이스용 와이어)(4)의 길이는, 이 패드(재배치 패드(2e))와 이 패드(재배치 패드(2e))에 대응하는 패드(원 패드(2g, 2i))를 연결하는 배선(재배선(2f), 인출 배선)의 길이보다도 짧아지도록, 각 패드를 배치하는 것이 바람직하다. 또한, 이 각 변을 따라서 배치된 복수의 패드(2u)에 대해서도, 도 35에 도시한 바와 같이, 재배선(2f)의 일부에 의해 구성된 재배치 패드로 이루어진다. 또한, 주면(2a)의 중앙부의 마이크로컴퓨터 칩(3)을 탑재하는 영역의 주위에는, 상기한 재배치 패드(제3 패드)(2e)가, 마이크로컴퓨터 칩(3)의 변을 따라서 설치되어 있다. 본 실시 형태에서는, 마이크로컴퓨터 칩(3)의 3변을 따라서 복수의 재배치용의 패드(2e)가 설치되어 있고, 간략하면 コ자 형상으로 나열하여 형성되어 있다.
또한, 패드의 재배치를 행하는 인출 배선인 복수의 재배선(2f)은, 각 원 패드(2g, 2i)와 각 재배치 패드(2e, 2j)를 연결할 뿐만 아니라, 재배치 패드(2e)와 재배치 패드인 마이크로컴퓨터 칩용 단부 패드(2u)도 연결하고 있다. 또한, 마이크로컴퓨터 칩(3)을 탑재하는 영역의 주위에 コ자 형상으로 나열하여 형성된 재배치 패드인 제3 패드(2e)는, 재배선(2f) 상 혹은 재배선(2f)의 단부에 접속되어 형성되어 있다. 또한, 제3 패드(2e)의 대부분은, 마이크로컴퓨터 칩(3)의 단자(3c)와 와이어(4)를 통하여 전기적으로 접속되어 있다.
또한, 도 8에 도시한 제2 메모리 칩(2)의 주면(2a)의 복수의 패드 중, 정사각형으로 그려진 패드가 원 패드이며, 직사각형으로 그려진 패드가 재배치 패드이다.
또한, 제2 메모리 칩(2) 상에 탑재된 마이크로컴퓨터 칩(3)도, 그 주면(3a)이 사각형을 이루고, 도 8에 도시한 바와 같이, 마이크로컴퓨터 칩(3)의 4변 중의 3변의 외주부를 따라서 コ자 형상으로 복수의 단자(3c)가 나열하여 설치되어 있다.
또한, 제1 메모리 칩(1)에 대해서도, 도 8에 도시한 제2 메모리 칩(2)과 완전히 마찬가지의 배선 패턴 및 패드가 형성되어 있다.
본 실시 형태의 SSOP(8)에서는, 그 조립에서, 제1 메모리 칩(1) 상에 제2 메모리 칩(2)을 적층할 때에는, 도 3에 도시한 바와 같이, 현수 리드(7d)를 따른 방향에 대해, 제2 메모리 칩(2)의 단부(긴 변)의 위치를 제1 메모리 칩(1)의 단부(긴 변)의 위치와 어긋나게 하여 적층함으로써, 도 7에 도시한 바와 같이 하단의 제1 메모리 칩(1)의 복수의 제2 패드(1d)를 노출시키고 있다. 즉, 제2 메모리 칩(2)은, 제2 메모리 칩(2)의 중심을 제1 메모리 칩(1)의 중심으로부터 어긋나게 하여 제1 메모리 칩(1) 상에 적층되어 있다.
이에 의해, 2단째(상단)의 제2 메모리 칩(2)의 제2 패드(2d)와, 2단째의 제2 메모리 칩(2)의 단부로부터 밀려 나와 노출된 1단째(하단)의 제1 메모리 칩(1)의 제2 패드(1d)를 와이어(4)에 의해 전기적으로 접속하는 것이 가능한 구조로 되어 있다.
또한, 도 7에 도시한 바와 같이, 제1 메모리 칩(1)이나 제2 메모리 칩(2)에 형성된 재배선(인출 배선)(1f, 2f)은, 반도체 칩(제2 메모리 칩(2))을 다른 반도체 칩(제1 메모리 칩(1)) 상에 적층하였을 때, 하단의 반도체 칩이 감추어지게 된 패드를, 상단의 반도체 칩으로부터 밀어 나와진 영역에서 와이어 본딩 가능하도록 노출시키는 효과도 갖는다.
즉, 본 실시 형태의 SSOP(8)와 같이, 적층된 제1 메모리 칩(1)과 제2 메모리 칩(2)에서, 상단의 제2 메모리 칩(2) 하에 감춘 하단의 제1 메모리 칩(1)의 제1 패드(1c)를 재배선(1f)에 의해 인출함으로써, 상단의 제2 메모리 칩(2)으로부터 밀려 나와 노출된 하단의 제1 메모리 칩(1)의 제1 패드(1c)(제2 패드(1d))와 상단의 제2 메모리 칩(2)의 제2 패드(2d)를 와이어 접속할 수 있다. 또한 최상단의 메모리 칩(제2 메모리 칩(2)) 상에서, 마이크로컴퓨터 칩(3)과, 재배선(2f) 상에 형성한 제3 패드(2e)를 와이어(4)로 접속함으로써, 적층된 복수의 메모리 칩의 와이어 접 속을 도 33의 비교예에 나타낸 바와 같은 스페이서(24)를 개재시키지 않고 실현할 수 있다.
이에 의해, 도 30의 비교예에 나타낸 바와 같은 복수의 메모리 칩(22)과 마이크로컴퓨터 칩(23)을 평행 배치하는 구조의 반도체 장치와 비교하여, 본 실시 형태의 SSOP(8)에서는 평면 방향의 면적을 작게 할 수 있어, 복수의 메모리 칩(제1 메모리 칩(1), 제2 메모리 칩(2))과 마이크로컴퓨터 칩(3)을 적층하는 반도체 장치(SSOP(8))의 소형화를 도모할 수 있다.
또한, 도 31의 비교예에 나타낸 바와 같이, 적층된 복수의 메모리 칩(제1 메모리 칩(1), 제2 메모리 칩(2))의 와이어 본딩을 상기 스페이서(24)를 개재시키지 않고 실현할 수 있기 때문에, 상기 스페이서(24)를 개재시키는 구조의 반도체 장치와 비교하여 박형화(소형화)를 도모할 수 있다.
또한, SSOP(8)와 같은 SIP 구조의 반도체 장치에서 마이크로컴퓨터 칩(3)과 복수의 메모리 칩(제1 메모리 칩(1), 제2 메모리 칩(2))을 효율적으로 탑재할 수 있다.
또한, 마이크로컴퓨터 칩(3)이 상단의 제2 메모리 칩(2)의 주면(2a) 상의 중앙부에 탑재되어 있음으로써, 주면(3a)의 3변을 따라서 복수의 단자(3c)가 コ자형으로 설치된 마이크로컴퓨터 칩(3)의 외부와의 접속용의 배선의 주회를, 제2 메모리 칩(2)의 주면(2a) 상에서 밸런스 좋게 배치할 수 있다.
상세하게 설명하면, 도 8에 도시한 바와 같이 마이크로컴퓨터 칩(3)의 단자(3c)는, 그 주면(3a)의 3변을 따라서 コ자형으로 배치되어 있다. 그 때, 마이크 로컴퓨터 칩(3)의 접속은 메모리 칩과의 접속뿐만 아니라, 시스템의 외부에 위치하는 외부 기기와의 신호의 교환도 있기 때문에, 제2 메모리 칩(2) 상에서 양방을 고려하여 배선을 주회할 필요가 있다. 따라서, 마이크로컴퓨터 칩(3)에서의 コ자형으로 배치된 복수의 단자(3c) 중, 마이크로컴퓨터 칩(3)과의 주면(3a)에서의 서로 대향하는 한 쌍의 제1 변(3e)에는, 외부 기기와의 교환을 행하기 위한 전극(외부 인터페이스용 전극, 외부 접속용 단자)(3h)을 제1 변(3e)을 따라서 설치하고, 또한 제1 변(3e)과 교차하는 제2 변(3f)에는 메모리 칩의 교환을 행하는 전극(내부 인터페이스용 전극, 메모리 칩용 단자)(3g)을 제2 변(3f)을 따라서 설치하고 있다. 상세하게 설명하면, 마이크로컴퓨터 칩(3)의 복수의 전극은 메모리 칩과 마이크로컴퓨터 칩에 의해 구성되는 시스템의 내부에 대해 데이터의 입출력을 행하기 위한 복수의 패드(내부 인터페이스용 전극, 메모리 칩용 단자)(3g)를 갖고, 이 내부 인터페이스용 전극은 메모리 칩의 상변(긴 변)과 나열하는 제2 변(3f)을 따라서 배치되어 있다. 또한, 마이크로컴퓨터 칩(3)의 복수의 전극은 시스템의 외부에 대해 데이터의 입출력을 행하기 위한 복수의 패드(외부 인터페이스용 전극, 외부 접속용 단자)(3h)를 갖고, 이 외부 인터페이스용 전극은 외부 인터페이스용 전극(3g)이 배치된 제2 변(3f)과 교차하는 제1 변(메모리 칩의 짧은 변과 나열되는 변)(3e)을 따라서 배치되어 있다. 또한, 이 마이크로컴퓨터 칩(3)의 단자 배치에 대응시켜, 제2 메모리 칩(2)에서는 마이크로컴퓨터 칩(3)과 시스템의 외부에 위치하는 외부 기기를 전기적으로 접속하는 경로 상에 설치되고, 마이크로컴퓨터 칩(3)의 복수의 패드(3h)와 복수의 와이어(4)를 통하여 각각 접속되는 복수의 마이크로컴퓨터 칩용 패드(2k)가, 마이크로컴퓨터 칩(3)의 대향하는 제1 변(3e) 각각을 따라서 그 외측근방에 설치되어 있다. 즉, 이들 복수의 마이크로컴퓨터 칩용 패드(2k)는, 제2 메모리 칩(2)의 주면(2a)의 제1 패드(2c) 및 제2 패드(2d)가 배치된 변과는 서로 다른 변을 따라서 배치되어 있다.
또한, 마이크로컴퓨터 칩(3)의 제1 변(3e)을 따라서 이 변의 외측 근방에 설치되어 있는 마이크로컴퓨터 칩용 패드(2k)는, 인출 배선인 재배선(2f)에 의해 제2 메모리 칩(2)의 단부 근방까지 인출되고, 이 재배선(2f)에 접속된 복수의 마이크로컴퓨터 칩용 단부 패드(2u)가 제2 메모리 칩(2)의 단부에 설치되어 있다. 여기서, 본 실시 형태에서는 기판의 단자(본딩 리드, 이너 리드(7a))와 와이어(4)를 통하여 접속되는 패드(마이크로컴퓨터 칩용 단부 패드)(2u)는, 메모리 칩의 짧은 변을 따라서 배치되어 있을 뿐만 아니라, 도 18에 도시한 바와 같이, 메모리 칩의 긴 변(상변, 하변)측에도 배치되어 있다. 이것은, 메모리 칩의 긴 변측에 위치하는 기판의 단자와 접속하기 위한 와이어(4)의 길이를 저감하기 위해, 복수의 마이크로컴퓨터 칩용 단부 패드(2u) 중의 몇 개는, 메모리 칩의 긴 변(상변, 하변)측을 따라서 배치되어 있다. 또한, 이 구성을 단면도로 설명하면, 도 35에 도시한 바와 같이, 메모리 칩의 주면에 형성된 MOSFET(도시 생략)와는 전기적으로 접속되지 않고, 제1 절연막(9e) 상에 형성된 재배선(2f)(또는, 클럭용 재배선(2r))만 통하여, 마이크로컴퓨터 칩(3)의 근방에 설치된 마이크로컴퓨터 칩용 패드(2k)와 메모리 칩의 단부에 설치된 마이크로컴퓨터 칩용 단부 패드(2u)를 전기적으로 접속하고 있다.
이에 의해, 기판의 단자(본딩 리드, 이너 리드(7a))와 접속하는 와이어(4)를 마이크로컴퓨터 칩(3)의 근방의 마이크로컴퓨터 칩용 패드(2k)에 직접 접속하지 않고, 재배선(2f)에 의해 단부에 인출된 마이크로컴퓨터 칩용 단부 패드(2u)에 접속할 수 있어, 이너 리드(7a)와 접속하는 와이어(4)의 길이를 짧게 할 수 있다. 그 결과, 시스템의 내부와 외부 사이에서의, 신호(데이터)의 입출력을 고속으로 처리할 수 있다. 또한, 와이어(4)의 길이도 짧게 할 수 있기 때문에, 그 후의 밀봉체(6)를 형성하는 공정에서, 수지의 충전 압력에 의해 와이어(4)가 흘러 발생하는 와이어 쇼트를 방지할 수 있다.
이상에 의해, 마이크로컴퓨터 칩(3)의 외부 접속용 단자(3h)는, 제2 메모리 칩(2) 상의 마이크로컴퓨터 칩용 패드(2k)와 마이크로컴퓨터 칩용 단부 패드(2u)를 통하여 외부 기기와의 신호의 교환을 행한다.
이와 같이 마이크로컴퓨터 칩(3)은, 제2 메모리 칩(2) 상에서의 배선의 주회의 상하 좌우로의 밸런스를 고려하여, 억지로 제2 메모리 칩(2)의 중앙부에 배치되어 있다. 그리고, 메모리 칩과의 접속은, 마이크로컴퓨터 칩(3)의 외부 접속용 단자(3h)와 와이어(4)로 접속하는 메모리 칩 상의 마이크로컴퓨터 칩용 패드(2k)를 재배선(2f) 상에 설치할 때, 억지로 제2 메모리 칩(2)의 중앙부에 배치된 후에, 이 마이크로컴퓨터 칩용 패드(2k)와 행해지고 있다.
그 결과, 마이크로컴퓨터 칩(3)과 접속하는 제2 메모리 칩(2) 상에서의 배선의 주회의 상하 좌우 방향으로의 밸런스를 좋게 할 수 있다.
또한, SSOP(8)에서, 적층되는 복수의 메모리 칩(제1 메모리 칩(1)과 제2 메모리 칩(2))에는, 각각 동일한 배선 패턴이 형성되어 있다. 즉, SSOP(8)에서는, 제1 메모리 칩(1)과 제2 메모리 칩(2)에서 주면(1a)과 주면(2a)에 동일한 배선 패턴이나 패드가 형성되어 있다.
이에 의해, 메모리 칩의 제조 코스트를 저렴하게 할 수 있다. 즉, 메모리 칩의 제조상, 수율이나 마스크의 종류 등을 고려하면 마스크 패턴은 1종류의 쪽이 제조 코스트가 저렴하게 된다. 반도체 칩에 따라서는 필요없는 배선 패턴을 형성하게 되지만, 메모리 칩의 배선 패턴을 통일함으로써 메모리 칩의 제조 코스트를 저렴하게 할 수 있다. 또한, 메모리 칩의 배선 설계를 쉽게 할 수 있다.
또한, 도 8에 도시한 바와 같이, 여러 가지의 재배선(인출 배선)(2f) 중, 전원용 재배선(전원용 인출 배선 : GND용 재배선도 포함함)(2n)은 신호용 재배선(신호용 인출 배선)(2p)보다 굵게 형성되어 있다. 상세하게 설명하면, 시스템의 외부로부터 전원(또는, GND)을 공급하기 위해 설치된 재배치 패드(2h)와 연결되는 배선(전원용 재배선, 전원용 인출 배선)(2n)은, 시스템의 외부와 신호(데이터)의 입출력을 행하기 위해 설치된 재배치 패드(2u)와 연결되는 배선(신호용 재배선, 신호용 인출 배선)(2p)보다도 굵게 형성되어 있다.
이에 의해, 전원이나 GND의 강화를 도모할 수 있다.
또한, 도 8에 도시한 바와 같이, 마이크로컴퓨터 칩(3)에 클럭 신호를 공급하기 위한 클럭용 패드(2q)가 제2 메모리 칩(2)의 주면(2a) 상에 형성되고, 클럭용 패드(2q) 및 이에 접속하는 클럭용 재배선(클럭용 인출 배선)(2r)은, 굵은 GND선(2v)에 의해 실드되어 있다. 상세하게 설명하면, 메모리 칩의 주면에는, 마이크로컴퓨터 칩에 클럭 신호를 공급하기 위해, 마이크로컴퓨터 칩(3)의 근방(제2 클럭 용 패드(2q)보다도 마이크로컴퓨터 칩(3)에 가까운 위치)에 배치된 클럭용 패드(제1 클럭용 패드)(2q)와, 일단부가 제1 클럭용 패드(2q)와 연결되는 배선(클럭용 인출 배선)(2r)과, 이 클럭용 인출 배선(2r)의 일단부와는 반대측의 타단부와 연결되고, 메모리 칩의 단부(제1 클럭용 패드보다도 메모리 칩의 단부에 가까운 위치)에 배치된 클럭용 패드(제2 클럭용 패드)(2q)를 갖는 복수의 패드가 형성되어 있다. 또한, 메모리 칩의 주면에 형성된 복수의 패드는, 이 제1 클럭용 패드와 인접하는 제1 GND용 패드와, 제2 클럭용 패드와 인접하는 제2 GND용 패드를 갖고, 제1 GND용 패드와 제2 GND용 패드를 연결하고, 또한 제1 클럭용 패드, 제2 클럭용 패드 및 상기 클럭용 인출 배선을 둘러싸도록, GND용 인출 배선이 형성되어 있다. 즉, 클럭용 패드(2q)를 통하여 입력되는 클럭 신호는, 외부 단자로부터 입력되는 모든 신호 중, 전송 속도가 가장 빠른 신호이다(또는, 취급하는 신호의 주파수가 다른 신호보다도 높음).
따라서, 클럭용 패드(2q)와 이에 접속되는 클럭용 재배선(2r)으로부터는 노이즈가 발생하기 쉽다. 따라서, 클럭용 패드(2q)와 클럭용 재배선(2r)을, 신호(데이터)의 입출력용의 재배선(2f)에 비해, 굵은 GND선(2v)에 의해 둘러쌈으로써 노이즈의 발생을 저감할 수 있다.
또한, 본 실시 형태에서는, 제2 메모리 칩(2)의 주면에 형성된 클럭용 패드(2q)와 전기적으로 접속하는 마이크로컴퓨터 칩(3)의 클럭용 단자(3d)는, 도 9에 도시한 바와 같이, 마이크로컴퓨터 칩(3)의 주면(3a)에 형성된 복수의 전극(외부 인터페이스용 전극)(3c) 중, 1변(제1 변(3e))의 중앙부에 배치되어 있다. 또한, 그 양측에는 GND용 단자(3i)가 배치되어 있다.
그 때문에, 시스템의 외부로부터 공급되는 클럭 신호를 최단 경로에 의해, 마이크로컴퓨터 칩(3)에 공급하므로, 메모리 칩의 주면에 형성하는 클럭용 패드(2q)도, 메모리 칩의 짧은 변에서의 중앙부에 배치되어 있다. 이에 의해, 메모리 칩의 주면에 형성하는 클럭용 재배선(2r)을, 최단 거리로 형성할 수 있다. 즉, 클럭 신호가 전송되는 시스템의 외부와 마이크로컴퓨터 칩(3) 사이의 거리(와이어(4), 기판의 단자를 포함함)를 최단으로 할 수 있다.
이에 의해, 고속 전송의 클럭 신호의 전송 속도를 떨어뜨리지 않고 전송할 수 있다.
또한, 도 8에 도시한 바와 같이 제2 메모리 칩(2)의 주면(2a)의 전원용 재배선(전원용 인출 배선)(2n)에서, 마이크로컴퓨터 칩용 전원 배선(2s)과 메모리 칩용 전원 배선(2t)은 별개로 형성되어 있다. 즉, 전원을 마이크로컴퓨터 칩용의 전원과 메모리 칩용의 전원에서 별개로 공급하고 있고, 이에 의해 어느 한쪽만을 선택적으로 동작시킬 수 있다. 이것은, 개별 해석하는 경우에 매우 유효하다.
다음으로, 도 6 및 도 7을 이용하여, 상하에 동일 패턴을 구비한 메모리 칩에서의 전기 신호의 흐름에 대해 설명한다. 도 6은 칩 고유 신호의 경우를 나타내고 있고, 도 7은 칩 공통 신호의 경우를 나타내고 있다. 도 6에 도시한 바와 같이 칩 고유 신호의 경우, 하단의 제1 메모리 칩(1)의 고유 신호용 패드(1i)(원 패드(1g))와 상단의 제2 메모리 칩(2)의 고유 신호용 패드(2m)(원 패드(2g))는 평면적으로 동일한 위치에 배치되고, 하단의 제1 메모리 칩(1)의 고유 신호용 패드(1i) 는 재배선(1f)에 의해 인출되고, 반대측의 단부의 재배치 패드(1h)에 접속되어 있다. 마찬가지로, 상단의 제2 메모리 칩(2)의 고유 신호용 패드(2m)도 재배선(2f)에 의해 인출되고, 반대측의 단부의 재배치 패드(2h)에 접속되어 있다. 단, 하단의 제1 메모리 칩(1)의 재배치 패드(1h)와 상단의 제2 메모리 칩(2)의 재배치 패드(2h)는, 1개 어긋난 위치의 재배치 패드끼리 와이어(4)에 의해 전기적으로 접속되어 있다. 즉, 하단의 제1 메모리 칩(1)의 단부의 재배치 패드(1h)는, 이와 동일한 위치의 상단의 제2 메모리 칩(2)의 단부의 재배치 패드(2h)가 아니라, 1개 어긋난 위치의 재배치 패드(2h)와 와이어(4)에 의해 전기적으로 접속되어 있다.
이 경우의 칩 고유 신호의 흐름으로서는, 마이크로컴퓨터 칩(3)의 단자(3c)로부터 송신된 칩 제어 신호 A(화살표 A)는, 제2 메모리 칩(2)의 재배선(2f) 상에 형성된 재배치 패드(2h)(제3 패드(2e))를 통하여 제2 메모리 칩(2) 상의 고유 신호용 패드(2m)에 송신된다. 한편, 마이크로컴퓨터 칩(3)의 단자(3c)로부터 송신된 칩 제어 신호 B(화살표 B)는, 제2 메모리 칩(2)의 재배선(2f) 상에 형성된 재배치 패드(2h)(제3 패드(2e)) 및 재배선(2f)을 통하여 단부의 재배치 패드(2h)에 송신되고, 그 후 와이어(4)를 통하여 1개 어긋난 위치의 하단의 제1 메모리 칩(1)의 단부의 재배치 패드(1h)에 송신되고, 그 후 제1 메모리 칩(1) 상의 고유 신호용 패드(1i)에 송신된다.
이와 같이 마이크로컴퓨터 칩(3)의 별개의 단자(3c)로부터 송신된 각각의 메모리 칩의 고유 신호는, 상하단의 메모리 칩이 동일한 배선 패턴이어도, 상하단에서 평면적으로 동일한 위치에 형성된 각각의 고유 신호용 패드(1i, 2m)에 도달 가 능하게 된다.
또한, 도 7에 도시한 칩 공통 신호의 경우에는, 마이크로컴퓨터 칩(3)의 단자(3c)로부터 송신된 제1 패드 제어 신호 C(화살표 C)는, 제2 메모리 칩(2)의 재배선(2f) 상에 형성된 재배치 패드(2h)(제3 패드(2e))에 도달한 후, 한쪽에서는 제2 메모리 칩(2) 상에서 재배선(2f)을 통하여 제1 패드(2c)(원 패드(2g))에 송신되고, 분기된 다른 쪽에서는 재배선(2f)을 통하여 반대측의 제2 패드(2d)(재배치 패드(2h))에 도달한다. 그 후, 와이어(4)를 통하여 하단의 제1 메모리 칩(1)의 제2 패드(1d)(재배치 패드(1h))에 도달한 후, 재배선(1f)을 통하여 제1 메모리 칩(1)의 제1 패드(1c)(원 패드(1g))에 송신된다. 이와 같이 하여 마이크로컴퓨터 칩(3)의 단자(3c)로부터 송신된 공통 신호인 제1 패드 제어 신호 C는, 상단의 제2 메모리 칩(2)의 제1 패드(2c)(원 패드(2g))와, 이와 동일한 위치의 하단의 제1 메모리 칩(1)의 제1 패드(1c)(원 패드(1g))에 각각 송신된다.
또한, 마이크로컴퓨터 칩(3)의 단자(3c)로부터 송신된 제2 패드 제어 신호 D(화살표 D)는, 제2 메모리 칩(2)의 재배선(2f) 상에 형성된 재배치 패드(2h)(제3 패드(2e))에 도달한 후, 재배선(2f)을 통하여 제2 패드(2d)(원 패드(2g))에 도달한다. 또한, 이 제2 패드(2d)와 와이어(4)를 통하여 접속된 하단의 동일한 위치의 제2 패드(1d)에 송신된다. 이와 같이 하여 마이크로컴퓨터 칩(3)의 단자(3c)로부터 송신된 공통 신호인 제2 패드 제어 신호 D는, 상단의 제2 메모리 칩(2)의 제2 패드(2d)(원 패드(2g))와, 이와 동일한 위치의 하단의 제1 메모리 칩(1)의 제2 패드(1d)(원 패드(1g))에 각각 송신된다.
이와 같이 마이크로컴퓨터 칩(3)의 단자(3c)로부터 송신된 칩 공통 신호는, 상하단의 메모리 칩이 동일한 배선 패턴이어도, 상하단에서 평면적으로 동일한 위치에 형성된 각각의 패드에 도달 가능하게 된다.
다음으로, 도 9를 이용하여, 마이크로컴퓨터 칩과 메모리 칩의 패드 배열의 위치 관계에 대해 설명한다. 즉, 도 9는 마이크로컴퓨터 칩(3)의 단자 배열의 메모리 칩의 패드와의 관계를 나타내는 것으로, 마이크로컴퓨터 칩(3)의 제2 변(3f)(상변)의 1열로 나열된 메모리 칩용 단자(3g) 중, 메모리 상변에서 하단의 제1 메모리 칩(1)과 전기적으로 접속하는 단자(3c)는, 주로 제2 변(3f)에서의 단부측에 배치되고(예를 들면, 1번∼5번 핀, 6번∼10번 핀), 메모리 칩 상에서 메모리 하변에 인출되고, 또한 그 메모리 하변에서 상단의 제2 메모리 칩(2)과 전기적으로 접속하는 단자(3c)는, 제2 변(3f)에서의 중앙부에 배치되어 있다(예를 들면, 11번∼20번 핀). 단, 마이크로컴퓨터 칩(3)의 상기 각 핀 번호와 메모리 상하변으로의 분류에 대해서는, 전술한 것에 한정되지 않는 것은 물론이다.
이와 같이, 마이크로컴퓨터 칩(3) 상의 1열로 나열된 복수의 메모리 칩용 단자(3g)에서도, 상하단의 메모리 칩에의 배선의 주회가 어느 1변측에 치우치지 않도록 단부와 중앙부로 나누어져 있다.
또한, 마이크로컴퓨터 칩(3)에서는, 그 양측의 제1 변(3e)을 따라서 설치된 복수의 외부 접속용 단자(3h)가, 제2 메모리 칩(2) 상의 마이크로컴퓨터 칩용 패드(2k), 마이크로컴퓨터 칩용 단부 패드(2u), 제1 패드(2c) 또는 제2 패드(2d)를 통하여 이너 리드(7a)와 일대일의 관계로 접속되도록 설치되어 있다.
다음으로, 도 10을 이용하여 SSOP(8)의 회로 구성에 대해 설명한다. 도 10에 도시한 바와 같이, 제1 메모리 칩(1)과 제2 메모리 칩(2)은 마이크로컴퓨터 칩(3)으로부터의 제어 신호에 의해 동작하는 구성으로 되어 있다. 따라서, 제1 메모리 칩(1)과 제2 메모리 칩(2)은 전원(Vcc) 및 GND(Vss) 이외에, 직접 외부 단자와 접속되어 있지 않다.
또한, 마이크로컴퓨터 칩(3)으로부터 송신되는 I/O 등의 제어 신호는 제1 메모리 칩(1)과 제2 메모리 칩(2)에서 공통이지만, 칩 셀렉트 신호(CE0, CE1)에 대해서는 제1 메모리 칩(1)과 제2 메모리 칩(2)에서 각각 별개로 신호가 송신되는 접속으로 되어 있다.
다음으로, 도 11 및 도 12를 이용하여, 마이크로컴퓨터 칩(3)과 메모리 칩에서의 칩 셀렉트 핀의 접속에 대해 설명한다. 도 11은 4단으로 적층된 동일 패턴 메모리 칩(13) 상에 마이크로컴퓨터 칩(3)을 더 적층한 경우의 마이크로컴퓨터 칩(3)과 동일 패턴 메모리 칩 사이에서의 칩 셀렉트 핀의 접속에 대해 도시한 것이며, 마이크로컴퓨터 칩(3)과 동일 패턴 메모리 칩(13)에서, 칩 셀렉트 핀의 배열을 교체하고 있다.
즉, 도 11에 도시한 바와 같이, 마이크로컴퓨터 칩(3) 상에서 핀 번호를, 예를 들면 통상 [0], [1], [2], [3]의 순서대로 나열하는 부분을, 본 실시 형태의 SSOP(8)에서는, [2], [0], [1], [3]의 순서대로 교체하여 나열하고 있다.
이와 같이 마이크로컴퓨터 칩(3) 상의 단자(3c)에서, 칩 셀렉트 핀 등의 위치를 교체함으로써, 와이어(4) 등의 배선의 크로스를 방지할 수 있다.
또한, 도 12에 도시한 바와 같이, 동일 패턴 메모리 칩(13) 상의 패드(13a)를 폭이 넓은 와이드 패드(13b)로 함으로써, 와이어 쇼트를 회피할 수 있다.
다음으로, 본 실시 형태의 SSOP(8)의 조립을, 도 13 내지 도 23을 이용하여 설명한다.
우선, 도 13에 도시한 리드 프레임(7)을 준비한다. 리드 프레임(7)은, 반도체 칩을 탑재 가능한 탭(7c)과, 탭(7c)을 지지하는 현수 리드(7d)와, 탭(7c)의 주위에 배치된 복수의 이너 리드(7a)와, 이너 리드(7a)에 연결되는 복수의 아우터 리드(7b)를 갖고 있다.
그 후, 도 20 및 도 22에 도시한 스텝 S1의 제1 메모리 칩 접착을 행한다. 여기서는, 제1 메모리 칩(1)의 주면(1a)을 상방으로 향함과 함께, 제1 메모리 칩(1)의 제1 패드(1c)의 열 및 제2 패드(1d)의 열이 도 14에 도시한 현수 리드(7d)의 연장 방향에 대해 교차하도록 탭(7c) 상에 제1 메모리 칩(1)을 탑재한다. 그 때, 제1 메모리 칩(1)을, 예를 들면, 도 4에 도시한 바와 같은 페이스트 형상의 접착재(5) 등을 개재하여 탑재한다.
그 후, 도 20 및 도 22에 도시한 스텝 S2의 제2 메모리 칩 접착을 행한다. 여기서는, 제1 메모리 칩(1)의 주면(1a) 상에 제2 메모리 칩(2)을 그 주면(2a)을 상방으로 향하여 탑재한다. 그 때, 제1 패드(2c)의 열 및 제2 패드(2d)의 열이 현수 리드(7d)의 연장 방향에 대해 교차하도록 제1 메모리 칩(1) 상에 제2 메모리 칩(2)을 탑재한다. 또한, 제2 메모리 칩(2)은, 예를 들면 필름 형상의 접착재(5) 등을 개재하여 탑재한다.
또한, 제1 메모리 칩(1) 상에 제2 메모리 칩(2)을 적층할 때에는, 도 3 및 도 15에 도시한 바와 같이, 현수 리드(7d)를 따른 방향에 대해, 제2 메모리 칩(2)의 단부의 위치를 제1 메모리 칩(1)의 단부의 위치와 어긋나게 하여 적층함으로써, 하단의 제1 메모리 칩(1)의 복수의 제2 패드(1d)를 노출시키고 있다.
그 후, 도 20 및 도 22에 도시한 스텝 S3의 마이크로컴퓨터 칩 접착을 행한다. 여기서는, 제2 메모리 칩(2)의 주면(2a) 상에 마이크로컴퓨터 칩(3)을 그 주면(3a)을 상방으로 향하여 탑재한다. 그 때, 마이크로컴퓨터 칩(3)도, 제2 메모리 칩(2)과 마찬가지로, 예를 들면 필름 형상의 접착재(5) 등을 개재하여 탑재한다. 또한, 도 16에 도시한 바와 같이, 제2 메모리 칩(2)의 중앙부에 마이크로컴퓨터 칩(3)을 탑재한다. 그 때, 마이크로컴퓨터 칩(3)의 주면(3a)의 외부 접속용 단자(3h)의 배열 방향이 현수 리드(7d)의 연장 방향을 따르도록 탑재함과 함께, 마이크로컴퓨터 칩(3)의 메모리 칩용 단자(3g)의 열이 제2 메모리 칩(2)의 제2 패드(2d)측에 배치되도록 탑재한다.
그 후, 도 21 및 도 23에 도시한 스텝 S4의 와이어 본딩을 행한다. 여기서는, 우선, 도 8에 도시한 바와 같이, 마이크로컴퓨터 칩(3)의 외부 접속용 단자(3h)와 제2 메모리 칩(2)의 제3 패드(2e)를 와이어(4)에 의해 전기적으로 접속하고, 또한 마이크로컴퓨터 칩(3)의 메모리 칩용 단자(3g)와 제2 메모리 칩(2)의 제3 패드(2e)를 와이어(4)에 의해 전기적으로 접속한다. 또한, 도 8, 도 17 및 도 18에 도시한 바와 같이, 제2 메모리 칩(2)의 제1 패드(2c), 제2 패드(2d) 및 마이크로컴퓨터 칩용 단부 패드(2u)와 이들에 각각 대응하는 이너 리드(7a)를 와이어(4) 에 의해 전기적으로 접속한다.
또한, 상단측의 제2 메모리 칩(2)의 제2 패드(2d)와, 제2 메모리 칩(2)의 단부로부터 밀려 나와 노출된 하단측의 제1 메모리 칩(1)의 제2 패드(1d)를 와이어(4)에 의해 전기적으로 접속한다.
그 후, 도 21 및 도 23에 도시한 스텝 S5의 트랜스퍼 몰드를 행한다. 즉, 밀봉용 수지에 의해 도 19에 도시한 밀봉체(6)를 형성하고, 제1 메모리 칩(1), 제2 메모리 칩(2), 마이크로컴퓨터 칩(3), 탭(7c), 복수의 와이어(4) 및 복수의 이너 리드(7a)를 밀봉체(6)에 의해 수지 밀봉한다.
그 후, 도 21에 도시한 스텝 S6의 절단ㆍ성형을 행한다. 즉, 리드 프레임(7)으로부터 아우터 리드(7b)의 선단부에서 절단함과 함께, 아우터 리드(7b)를 걸윙 형상으로 굽힘 성형한다.
이에 의해, SSOP(8)의 조립 완료로 된다.
다음으로, 도 24 내지 도 27에 도시한 본 실시 형태의 변형예의 반도체 장치(메모리 카드)에 대해 설명한다.
도 24 내지 도 26에 도시한 반도체 장치는, 배선 기판(10) 상에 메모리 칩이 적층되고, 또한 최상단의 메모리 칩 상에 마이크로컴퓨터 칩(3)이 탑재되고, 이들을 박형의 케이스(11)로 덮어 형성한 메모리 카드(12)이다.
메모리 카드(12)의 구성에 대해 설명하면, 주면(10a) 상에 제1 메모리 칩(1)과 제2 메모리 칩(2)과 마이크로컴퓨터 칩(3)이 적층되어 탑재되고, 또한 이면(10b)에 도 27에 도시한 바와 같이, 복수의 외부 리드(외부 단자)(10c)가 형성된 배선 기판(10)과, 최상단의 제2 메모리 칩(2)의 패드와 배선 기판(10)의 본딩 리드(10d)를 전기적으로 접속하는 복수의 와이어(4)와, 박형의 케이스(11)로 이루어진다.
즉, 배선 기판(10)의 주면(10a) 상에서, 제1 메모리 칩(1), 제2 메모리 칩(2), 마이크로컴퓨터 칩(3) 및 복수의 와이어(4)가 이들을 수용하는 케이스(11)에 의해 덮여진 구조로 되어 있다. 케이스(11)는 얇은 카드형으로 형성되어 있고, 배선 기판(10)에서 메모리 카드(12)를 이루고 있다.
또한, 도 27에 도시한 바와 같이, 배선 기판(10)의 주면(10a) 상에 접착재(5)를 통하여 탑재된 제1 메모리 칩(1)은, 그 주면(1a) 상의 패드와 배선 기판(10)의 주면(10a) 상의 본딩 리드(10d)가 와이어(4)에 의해 전기적으로 접속되어 있다. 또한 이 본딩 리드(10d)가 Cu 배선(10f) 및 비아 배선(10e)을 통하여 이면(10b)에 인출되고, 또한 이면(10b)측에서 비아 배선(10e)이 Cu 배선(10f)을 통하여 외부 단자인 외부 리드(10c)에 접속되어 있다. 배선 기판(10)에서는 코어 재(10g)의 표면에 Cu 배선(10f)이 형성되고, 또한 그 상층에 솔더 레지스트(10h)가 형성되어 있고, 솔더 레지스트(10h)의 개구부에, Cu 배선(10f)과 접속된 본딩 리드(10d) 및 외부 리드(10c)가 노출되어 형성되어 있다. 도 27 중, 제1 메모리 칩(1)으로부터 직접 외부 리드(10c)에 배선이 접속되어 있는 것은, 예를 들면 전원이나 GND 배선의 경우이다.
여기서, 배선 기판(10) 상에 적층되는 메모리 칩은, 제1 메모리 칩(1)과 제2 메모리 칩(2)이며, 재배선이나 재배치 패드 등의 구체적인 배선 패턴에 대해서는 도시되어 있지 않지만, 본 실시 형태의 SSOP(8)에 조립된 제1 메모리 칩(1) 및 제2 메모리 칩(2)과 마찬가지의 메모리 칩이다. 따라서, 메모리 카드(12)에 조립되어 있는 제1 메모리 칩(1)과 제2 메모리 칩(2)도 동일한 배선 패턴이 형성된 메모리 칩이다.
또한, 마이크로컴퓨터 칩(3)에 대해서도, SSOP(8)에 탑재된 마이크로컴퓨터 칩(3)과 마찬가지의 마이크로컴퓨터 칩(3)이 탑재되어 있다.
이에 의해, 변형예의 메모리 카드(12)에서도, SSOP(8)와 마찬가지로, 적층된 제1 메모리 칩(1)과 제2 메모리 칩(2)에서, 상단의 제2 메모리 칩(2) 하에 감춘 하단의 제1 메모리 칩(1)의 패드를 재배선에 의해 인출함으로써, 상단의 제2 메모리 칩(2)으로부터 밀려 나와 노출된 하단의 제1 메모리 칩(1)의 패드와 상단의 제2 메모리 칩(2)의 패드를 와이어 접속할 수 있다.
또한, 최상단의 제2 메모리 칩(2) 상에서, 마이크로컴퓨터 칩(3)과, 재배선 상에 형성한 제3 패드를 와이어(4)로 접속함으로써, 적층된 복수의 메모리 칩의 와이어 접속을 도 33의 비교예에 나타낸 바와 같은 스페이서(24)를 개재시키지 않고 실현할 수 있다.
변형예의 메모리 카드(12)에 의해 얻어지는 다른 효과에 대해서는, SSOP(8)의 효과와 마찬가지이므로, 그 중복 설명은 생략한다.
다음으로, 도 28 및 도 29에 나타낸 변형예에 대해 설명한다.
도 28 및 도 29는, 각각 마이크로컴퓨터 칩(3)의 주면(3a) 상의 단자 배열의 변형예를 나타내는 것이다. 도 28에 나타내는 변형예는, 도 9에 도시한 마이크로 컴퓨터 칩(3)의 주면(3a) 상의 단자 배열 중, 메모리 상변(제2 변(3f))측에 1열로 설치되어 있는 복수의 메모리 칩용 단자(3g)를, 상기 메모리 상변과 대향하는 메모리 하변(제2 변(3f))측에 할당하여, 복수의 메모리 칩용 단자(3g)를 메모리 상변측과 메모리 하변측으로 분산시킨 것이다.
즉, 마이크로컴퓨터 칩(3)에서, 메모리 칩용 단자(3g)는, 서로 대향하는 2개의 제2 변(3f)(메모리 상변측과 메모리 하변측) 각각을 따라서 설치되어 있고, 또한, 이 2개의 제2 변(3f)에 분산하여 배치된 메모리 칩용 단자(3g)가, 각각 도 8에 도시한 재배선(인출 배선)(2f) 상의 제3 패드(2e)와 와이어(4)를 통하여 전기적으로 접속되어 있는 것이다.
도 28에 도시한 바와 같이, 마이크로컴퓨터 칩(3) 상에서 복수의 메모리 칩용 단자(3g)를 상변측과 하변측에 할당하여 분산시킴으로써, 인접한 메모리 칩용 단자(3g)끼리의 패드 피치를 넓힐 수 있어, 마이크로컴퓨터 칩(3)의 패턴 설계 및 메모리 칩의 패턴 설계를 쉽게 할 수 있다.
또한, 도 29에 나타내는 변형예는, 예를 들면 메모리 카드(12)에서, 배선 기판(10)의 1변측에 복수의 절결부가 형성되어 있고, 메모리 칩과 배선 기판(10)의 와이어 접속에서 상기 1변측에서는 다수의 와이어(4)를 설치하지 않는 경우에, 마이크로컴퓨터 칩(3)의 외부 접속용 단자(3h)를 상기 1변과 반대측의 변(도 29의 우측의 제1 변(3e))에 집결시키고 이 제1 변(3e)을 따라서 일렬로 외부 접속용 단자(3h)를 배치한 것이다.
즉, 마이크로컴퓨터 칩(3)에서, 복수의 외부 접속용 단자(3h)는, 대향하는 2 개의 변(제1 변(3e)) 중 어느 한쪽의 변만을 따라서 형성하여도 된다.
이에 의해, 메모리 카드(12)의 배선 기판(10)의 1변측에 복수의 절결부가 형성되어 있는 경우에도, 마이크로컴퓨터 칩(3)의 외부 접속용 단자(3h)를 절결부가 형성된 변과 반대측의 변에 치우쳐 배치함으로써, 편측에 치우쳐진 외부 접속용 단자(3h)를 와이어(4)를 통하여 메모리 칩 상의 마이크로컴퓨터 칩용 패드(2k)에 접속할 수 있다.
또한, 도 29의 또 다른 변형예로서, 예를 들면 외부 접속용 단자(3h)와 메모리 칩용 단자(3g)를 마이크로컴퓨터 칩(3) 중 어느 하나의 변을 따라서 설치하여도 되고, 하단의 메모리 칩에 접속하는 메모리 칩용 단자(3g)와 상단의 메모리 칩에 접속하는 메모리 칩용 단자(3g)를 1개의 변에 대해 나열하여 설치하여도 된다.
이상, 본 발명자에 의해 이루어진 발명을 발명의 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 발명의 실시 형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들면, 상기 실시 형태에서는 메모리 칩의 적층수가 2층(제1 메모리 칩(1)과 제2 메모리 칩(2))인 경우를 일례로서 설명하였지만, 상기 메모리 칩의 적층수는 2층 이상이면 몇 층이어도 된다.
또한, 상기 실시 형태에서는, 적층하는 메모리 칩에서, 제1 메모리 칩(1)의 배선 패턴(재배선(2f)의 레이아웃)과 제2 메모리 칩(2)의 배선 패턴(재배선(2f)의 레이아웃)이 완전히 동일한 경우에 대해 설명하였지만, 제1 메모리 칩(1)과 제2 메모리 칩(2)에서 배선 패턴(재배선(2f)의 레이아웃)이 상이하여도 된다. 상기 실시 형태에서는, 도 8에 도시한 바와 같이 적층된 복수의 메모리 칩(1, 2) 중, 최상단의 메모리 칩(2) 상에, 외형 치수가 메모리 칩의 외형 치수보다도 작은 마이크로컴퓨터 칩(3)을, 최상단의 메모리 칩(2)의 거의 중앙부에 탑재하고 있다. 그 때문에, 메모리 칩(2)의 원 패드와 마이크로컴퓨터 칩(3)의 패드(3c)를 와이어(4)를 통하여 전기적으로 접속하면, 접속되는 와이어(4)의 길이가 길어지고, 고속 신호를 취급하는 클럭 신호의 경우에는, 신호 속도가 늦어지는 것도 생각된다. 따라서, 상기 실시 형태에서는 마이크로컴퓨터 칩(3)의 근방까지 재배선을 형성하고, 마이크로컴퓨터 칩(3)의 근방(원 패드보다도 가까운 위치)에 재배치 패드를 설치하여, 이 재배치 패드에 와이어(4)를 접속하고 있다. 재배선의 폭은, 와이어의 직경보다도 굵기 때문에, 메모리 칩(2)의 원 패드와 마이크로컴퓨터 칩(3)의 패드(3c)를 와이어(4)를 통하여 전기적으로 접속하는 구성에 비해, 신호 속도의 저하를 억제할 수 있다. 그러나, 하단의 메모리 칩(최상단 이외의 메모리 칩)의 경우, 이 메모리 칩의 주면에는 마이크로컴퓨터 칩(3)이 탑재되지 않는다. 그 때문에, 최상단의 메모리 칩에 맞추어 재배선 및 재배치 패드를 하단의 메모리 칩의 주면에 형성한 경우, 입출력되는 신호(데이터)가, 상단의 메모리 칩(2)에 덮여지고, 하단의 메모리 칩(1)의 하변을 따라서 배치된 복수의 패드(2g)로부터, 상단의 메모리 칩(2)으로부터 노출되고, 하단의 메모리 칩(1)의 상변을 따라서 배치된 재배치 패드(2j)까지, 마이크로컴퓨터 칩(3)과 와이어(4)를 통하여 전기적으로 접속되기 때문에 메모리 칩의 주면에서의 중앙부에 배치된 재배치 패드(2e)를 경유하게 된다. 이에 의해, 하단의 메모리 칩(1)에서 하변으로부터 상변에 인출된 패드에서는 배선 길이가 길 어져 신호 속도가 늦어진다. 따라서, 제1 메모리 칩(1)과 제2 메모리 칩(2)에서 배선 패턴(재배선(2f)의 레이아웃)을 바꿈으로써, 고속 신호를 취급하는 배선의 경로를 가능한 한 짧게 하여 칩의 기능을 저하시키지 않도록 할 수 있다. 제1 메모리 칩(1)의 배선 패턴은, 예를 들면 도 36에 도시한 바와 같이, 하변(긴 변)을 따라서 배치된 원 패드(2h)부터 상변(긴 변)을 따라서 배치된 재배치 패드(2j)까지, 거의 직선(짧은 변을 따른 형상)으로 되도록, 재배선(2f)을 형성한다.
또한, 상기 실시 형태에서는, 적층하는 메모리 칩에서, 제1 메모리 칩(1)의 배선 패턴(재배선(2f)의 레이아웃)과 제2 메모리 칩(2)의 배선 패턴(재배선(2f)의 레이아웃)이 완전히 동일한 경우에 대해 설명하였지만, 제1 메모리 칩(1)과 제2 메모리 칩(2)에서 배선 패턴(재배선(2f)의 레이아웃)이 상이하여도 된다. 이것은, 상기 실시 형태에서는 평면 형상이 4각형으로 이루어지는 반도체 칩(1, 2, 3)의 각 변을 따라서, 기판(리드 프레임(7))의 단자(이너 리드(7a), 본딩 리드)가 설치되어 있기 때문에, 시스템의 외부에 위치하는 외부 LSI와 접속하기 위한 패드(2u)가, 제2 메모리 칩(2)의 각 변(짧은 변, 긴 변)을 따라서 배치되어 있었다. 그러나, 예를 들면 도 37에 도시한 바와 같은 SOP(Small Outline Package)(25)형의 반도체 장치나, 반도체 칩의 외형 치수와 거의 동일한 사이즈의 기판 상에 반도체 칩을 탑재하는 경우, 기판의 복수의 단자는 반도체 칩의 4변 중의 복수의 변(2변)을 따라서 배치되게 된다. 따라서, 도 37에 도시한 바와 같이, 최상단의 메모리 칩(제2 메모리 칩(2))의 복수의 패드 중, 외부 LSI와 접속하기 위한 복수의 패드(2u)를 2변에 집약하여 배치함으로써, 기판의 단자와의 접속을 용이할 수 있다. 또한, 도 6, 도 7, 및 도 38의 (b)에 도시한 바와 같이, 마이크로컴퓨터 칩(3)의 전극(내부 인터페이스용 전극)(3g(3c))과 와이어(4)를 통하여 접속되는 재배치 패드(2e)부터, 하단측의 메모리 칩(제1 메모리 칩(1))의 하변(긴 변)을 따라서 배치된 패드(상단의 제2 메모리 칩(2)으로 덮여져 있는 원 패드)(1g)까지의 거리는, 마이크로컴퓨터 칩(3)의 전극(내부 인터페이스용 전극)(3g(3c))과 와이어(4)를 통하여 접속되는 재배치 패드(2e)부터, 상단측의 메모리 칩(제2 메모리 칩(2))의 하변(긴 변)을 따라서 배치된 패드(2g)까지의 거리보다도 멀다. 이것은, 제2 메모리 칩(2)의 패드와 제1 메모리 칩(1)의 패드를 와이어(4)를 통하여 연결하고 있는 것이 하나의 원인이다. 그 때문에, 상단측의 메모리 칩(제2 메모리 칩(2))과 하단측의 메모리 칩(제1 메모리 칩(1))의 각각의 원 패드(2g, 1g)까지의 배선 길이(배선 경로의 길이)를 등장화하는 것이 곤란하게 되어, 마이크로컴퓨터 칩(3)의 내부 인터페이스용 전극(3g(3c))을 통하여 입출력되는 신호(데이터)에 변동이 생긴다. 2개의 메모리 칩(1, 2)에 대해 신호(데이터)를 동시에 입출력하는 경우, 시스템이 동작하지 않을 우려가 있다. 따라서, 도 38의 (a)에 도시한 바와 같이, 상단측의 메모리 칩(제2 메모리 칩(2))의 주면 상에 형성하는 배선 패턴(재배선(2f)의 레이아웃)을 하단측의 메모리 칩(제1 메모리 칩(1))의 배선 패턴과 서로 다르도록, 형성하는 것이 바람직하다. 상세하게 설명하면, 상단측의 메모리 칩(제2 메모리 칩(2))의 주면 상에 형성하는 배선 패턴이, 하단측의 메모리 칩(제1 메모리 칩(1))의 배선 패턴보다도 길어지도록, 사행시키는 것이 바람직하다.
또한, 상기 실시 형태에서는 메모리 칩의 긴 변을 따라서 배치된 복수의 재 배치 패드(2h, 2j)가, 1열째에 배치된 원 패드(2g, 2i)보다도 마이크로컴퓨터 칩에 가까운 위치(열)에 배치되는 것에 대해 설명하였지만, 이에 한정되는 것이 아니며, 예를 들면 도 8에 도시한 바와 같이, 원 패드(2g, 2i)의 수가 적고, 이 원 패드(2g, 2i)와 동일한 배치열(1열째)에 스페이스가 있으면, 1열째에 재배치 패드(2h, 2j)를 배치하여도 된다.
본 발명은, 적층된 복수의 반도체 칩을 갖는 전자 장치에 바람직하다.
도 1은 본 발명의 실시 형태의 반도체 장치의 구조의 일례를 나타내는 평면도.
도 2는 도 1의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도.
도 3은 도 1의 B-B선을 따라서 절단한 구조의 일례를 나타내는 단면도.
도 4는 도 2에 도시한 A부의 구조의 일례를 확대하여 나타내는 확대 단면도.
도 5는 도 1에 도시한 반도체 장치의 메모리 칩에서의 재배선부의 구조의 일례를 확대하여 나타내는 확대 단면도.
도 6은 도 1에 도시한 반도체 장치의 칩 고유 신호의 패드에서의 인출 배선에 의한 상단과 하단의 메모리 칩의 접속 상태의 일례를 나타내는 사시도.
도 7은 도 1에 도시한 반도체 장치의 칩 공통 신호의 패드에서의 인출 배선에 의한 상단과 하단의 메모리 칩의 접속 상태의 일례를 나타내는 사시도.
도 8은 도 1에 도시한 반도체 장치에 탑재되는 메모리 칩의 인출 배선의 주회의 일례 및 마이크로컴퓨터 칩과의 와이어링의 일례를 나타내는 배선도.
도 9는 도 1에 도시한 반도체 장치에 탑재되는 마이크로컴퓨터 칩과 메모리 칩의 패드 배열의 위치 관계의 일례를 나타내는 평면도와 확대 평면도.
도 10은 도 1에 도시한 반도체 장치에서의 메모리 칩과 마이크로컴퓨터 칩과 외부 단자의 접속 상태의 일례를 나타내는 블록도.
도 11은 도 1에 도시한 반도체 장치에서 메모리 칩을 4단으로 적층하였을 때의 칩 셀렉트 핀의 와이어링 상태의 일례를 나타내는 와이어 접속도.
도 12는 도 11의 변형예의 와이어 접속도.
도 13은 도 1에 도시한 반도체 장치의 조립에 이용되는 리드 프레임의 주요부의 구조의 일례를 나타내는 평면도.
도 14는 도 1에 도시한 반도체 장치의 조립에서의 1단째 칩 탑재 후의 구조의 일례를 나타내는 평면도.
도 15는 도 1에 도시한 반도체 장치의 조립에서의 2단째 칩 탑재 후의 구조의 일례를 나타내는 평면도.
도 16은 도 1에 도시한 반도체 장치의 조립에서의 3단째 칩 탑재 후의 구조의 일례를 나타내는 평면도.
도 17은 도 1에 도시한 반도체 장치의 조립에서의 와이어 본딩 후의 개략 구조의 일례를 나타내는 평면도.
도 18은 도 17에 도시한 C부의 구조의 일례를 확대하여 나타내는 부분 확대 평면도.
도 19는 도 1에 도시한 반도체 장치의 조립에서의 수지 몰딩 후의 구조의 일례를 나타내는 평면도.
도 20은 도 1에 도시한 반도체 장치의 조립에서의 1단째∼3단째 칩 탑재까지의 구조의 일례를 나타내는 패키지 폭 방향의 단면도.
도 21은 도 1에 도시한 반도체 장치의 조립에서의 와이어 본딩∼절단ㆍ성형까지의 구조의 일례를 나타내는 패키지 폭 방향의 단면도.
도 22는 도 1에 도시한 반도체 장치의 조립에서의 1단째∼3단째 칩 탑재까지 의 구조의 일례를 나타내는 패키지 길이 방향의 단면도.
도 23은 도 1에 도시한 반도체 장치의 조립에서의 와이어 본딩∼수지 몰딩까지의 구조의 일례를 나타내는 패키지 길이 방향의 단면도.
도 24는 본 발명의 실시 형태의 변형예의 반도체 장치(메모리 카드)의 내부 구조를 케이스를 투과하여 나타내는 평면도.
도 25는 도 24의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도.
도 26은 도 24의 B-B선을 따라서 절단한 구조의 일례를 나타내는 단면도.
도 27은 도 24의 메모리 카드에서의 메모리 칩과 기판의 와이어 접속 상태의 일례를 나타내는 부분 확대 단면도.
도 28은 본 발명의 실시 형태의 마이크로컴퓨터 칩에서의 변형예의 패드 배열을 나타내는 평면도.
도 29는 본 발명의 실시 형태의 마이크로컴퓨터 칩에서의 다른 변형예의 패드 배열을 나타내는 평면도.
도 30은 제1 비교예의 반도체 장치의 내부 구조를 밀봉체를 제거하여 나타내는 평면도.
도 31은 도 30의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도.
도 32는 제2 비교예의 반도체 장치의 내부 구조를 밀봉체를 제거하여 나타내는 평면도.
도 33은 도 32의 A-A선을 따라서 절단한 구조의 일례를 나타내는 단면도.
도 34는 도 18의 A-A선을 따라서 절단한 구조를 부분적으로 확대한 단면도.
도 35는 도 18의 B-B선을 따라서 절단한 구조를 부분적으로 확대한 단면도.
도 36은 하단의 메모리 칩의 주면에 형성된 재배선의 레이아웃의 변형예를 나타내는 평면도.
도 37은 상단의 메모리 칩의 주면에 형성된 재배선의 레이아웃의 변형예를 나타내는 평면도.
도 38의 (a)는 상단의 메모리 칩의 주면에 형성된 재배선의 레이아웃의 변형예를 나타내는 평면도, 도 38의 (b)는 하단의 메모리 칩의 주면에 형성된 재배선의 레이아웃의 변형예를 나타내는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 제1 메모리 칩
1a : 주면
1b : 이면
1c : 제1 패드
1d : 제2 패드
1e : 제3 패드
1f : 재배선(인출 배선)
1g : 원 패드
1h : 재배치 패드
1i : 고유 신호용 패드
2 : 제2 메모리 칩
2a : 주면
2b : 이면
2c : 제1 패드
2d : 제2 패드
2e : 제3 패드
2f : 재배선(인출 배선)
2g : 원 패드
2h : 재배치 패드
2i : 원 패드
2j : 재배치 패드
2k : 마이크로컴퓨터 칩용 패드
2m(2i) : 고유 신호용 패드
2n(2f) : 전원용 재배선(전원용 인출 배선)
2p(2f) : 신호용 재배선(신호용 인출 배선)
2q : 클럭용 패드
2r : 클럭용 재배선(클럭용 인출 배선)
2s(2n) : 마이크로컴퓨터 칩용 전원 배선
2t(2n) : 메모리 칩용 전원 배선
2u(2h, 2j) : 마이크로컴퓨터 칩용 단부 패드
2v : GND선
3 : 마이크로컴퓨터 칩
3a : 주면
3b : 이면
3c : 단자
3d : 클럭용 단자
3e : 제1 변
3f : 제2 변
3g : 메모리 칩용 단자
3h : 외부 접속용 단자
3i : GND용 단자
4 : 와이어
5 : 접착재
6 : 밀봉체
6a : 측부
7 : 리드 프레임
7a : 이너 리드
7b : 아우터 리드(외부 단자)
7c : 탭(칩 탑재부)
7d : 현수 리드
8 : SSOP(반도체 장치)
9 : 실리콘 기판
9a : 절연막
9b : 원 패드
9c : 제1 보호막
9d : 제2 보호막
9e : 제1 절연막
9f : 제2 절연막
9g : 배리어층
9h : 재배치 패드
10 : 배선 기판
10a : 주면
10b : 이면
10c : 외부 리드(외부 단자)
10d : 본딩 리드
10e : 비아 배선
10f : Cu 배선
10g : 코어재
10h : 솔더 레지스트
11 : 케이스
12 : 메모리 카드(반도체 장치)
13 : 동일 패턴 메모리 칩
13a : 패드(칩 셀렉트 핀)
13b : 와이드 패드(칩 셀렉트 핀)
21 : 배선 기판
22 : 메모리 칩
23 : 마이크로컴퓨터 칩
24 : 스페이서
25 : SOP(반도체 장치)

Claims (18)

  1. 제1 주면, 상기 제1 주면에 형성되고, 또한 상기 제1 주면의 제1 변을 따라서 배치된 복수의 제1 패드, 상기 제1 주면에 형성되고, 또한 상기 복수의 제1 패드와 각각 전기적으로 접속된 복수의 제1 인출 배선, 상기 제1 주면에 형성되고, 또한 상기 제1 변과는 반대측의 상기 제1 주면의 제2 변을 따라서 배치되고, 또한 상기 복수의 제1 인출 배선과 각각 전기적으로 접속된 복수의 제2 패드, 상기 복수의 제1 인출 배선 상에 각각 형성되고, 또한 상기 복수의 제1 패드와 각각 전기적으로 접속되고, 또한 상기 복수의 제2 패드와 각각 전기적으로 접속된 복수의 제3 패드, 및 상기 제1 주면과는 반대측의 제1 이면을 갖는 제1 메모리 칩과,
    제2 주면, 상기 제2 주면에 형성되고, 또한 상기 제2 주면의 제1 변을 따라서 배치된 복수의 제4 패드, 상기 제2 주면에 형성되고, 또한 상기 복수의 제4 패드와 각각 전기적으로 접속된 복수의 제2 인출 배선, 상기 제2 주면에 형성되고, 또한 상기 제1 변과는 반대측의 상기 제2 주면의 제2 변을 따라서 배치되고, 또한 상기 복수의 제2 인출 배선과 각각 전기적으로 접속된 복수의 제5 패드, 상기 복수의 제2 인출 배선 상에 각각 형성되고, 또한 상기 복수의 제4 패드와 각각 전기적으로 접속되고, 또한 상기 복수의 제5 패드와 각각 전기적으로 접속된 복수의 제6 패드, 및 상기 제2 주면과는 반대측의 제2 이면을 갖고, 상기 제2 이면이 상기 제1 메모리 칩의 상기 제1 주면과 대향하도록, 상기 제1 메모리 칩의 상기 제1 주면 상에 탑재된 제2 메모리 칩과,
    여기에서,
    상기 제2 메모리 칩은, 상기 제1 메모리 칩과 동일한 종류이고,
    상기 제2 메모리 칩은, 평면에서 볼 때, 상기 제1 메모리 칩의 상기 복수의 제2 패드가 상기 제2 메모리 칩으로부터 노출되도록, 상기 제1 메모리 칩 상에 탑재되어 있고,
    주면, 상기 주면에 형성된 복수의 단자, 및 상기 주면과는 반대측의 이면을 갖고, 상기 이면이 상기 제2 메모리 칩의 상기 제2 주면과 대향하도록, 상기 제2 메모리 칩의 상기 제2 주면 상에 탑재된 컨트롤러 칩과,
    여기에서,
    상기 컨트롤러 칩은, 평면에서 볼 때, 상기 제2 메모리 칩의 상기 복수의 제4 패드, 상기 복수의 제5 패드 및 상기 복수의 제6 패드가 상기 컨트롤러 칩으로부터 노출되도록, 상기 제2 메모리 칩 상에 탑재되어 있고,
    상기 컨트롤러 칩은, 상기 제1 메모리 칩 및 제2 메모리 칩을 제어하는 반도체 칩이며,
    상기 제2 메모리 칩의 상기 복수의 제5 패드와 상기 제1 메모리 칩의 상기 복수의 제2 패드를 각각 전기적으로 접속하는 복수의 제1 와이어와,
    상기 컨트롤러 칩의 상기 복수의 단자와 상기 제2 메모리 칩의 상기 복수의 제6 패드를 각각 전기적으로 접속하는 복수의 제2 와이어
    를 포함하며,
    상기 제2 메모리 칩은, 상기 컨트롤러 칩에 클럭 신호를 공급하기 위한 제1 클럭용 패드와, 일단부가 상기 제1 클럭용 패드와 연결되는 클럭용 인출 배선과, 상기 클럭용 인출 배선의 상기 일단부와는 반대측의 타단부와 연결되는 제2 클럭용 패드와, 상기 제1 클럭용 패드와 인접하는 제1 GND용 패드와, 상기 제2 클럭용 패드와 인접하는 제2 GND용 패드와, 상기 제1 GND용 패드와 상기 제2 GND용 패드를 연결하고, 상기 제1 클럭용 패드, 상기 제2 클럭용 패드 및 상기 클럭용 인출 배선을 둘러싸도록 형성된 GND용 인출 배선을 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 컨트롤러 칩은, 상기 제2 메모리 칩의 상기 제2 주면의 중앙부에 탑재되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 메모리 칩은, 상기 컨트롤러 칩과 외부 기기를 전기적으로 접속하는 복수의 컨트롤러 칩용 패드를 갖고 있고,
    상기 복수의 컨트롤러 칩용 패드는, 상기 제2 메모리 칩의 상기 제2 주면의 상기 제1 변 및 상기 제2 변과는 서로 다른 변을 따라서 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 컨트롤러 칩용 패드는, 상기 제2 메모리 칩의 상기 제2 주면에 형성된 복수의 제3 인출 배선을 개재하여, 상기 제2 메모리 칩의 상기 제2 주면의 단부까지 인출되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 복수의 제2 인출 배선은, 전원용 인출 배선과, GND용 인출 배선과, 신호용 인출 배선을 구비하고 있고,
    상기 전원용 및 GND용 인출 배선은, 상기 신호용 인출 배선보다 굵게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제2 메모리 칩의 상기 제1 클럭용 패드와 전기적으로 접속하는 상기 컨트롤러 칩의 클럭용 단자는, 상기 컨트롤러 칩의 상기 주면의 1변의 중앙부에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2 메모리 칩의 제1 및 제2 주면 상의 상기 복수의 제1 및 제2 인출 배선은, 컨트롤러 칩용 전원 배선과 메모리 칩용 전원 배선으로 별개로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 컨트롤러 칩은, 평면 형상이 서로 반대측에 위치하는 한 쌍의 제1 변과, 상기 제1 변과 교차하는 제2 변을 갖는 4각형으로 이루어지고,
    상기 복수의 단자 중, 외부 기기와 신호의 교환을 행하기 위한 복수의 외부 접속용 단자는, 상기 제1 변을 따라서 설치되고,
    상기 복수의 단자 중, 상기 제1 및 제2 메모리 칩과 신호의 교환을 행하는 복수의 메모리 칩용 단자는, 상기 제2 변을 따라서 설치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 복수의 메모리 칩용 단자 중, 상기 제1 메모리 칩과 전기적으로 접속하는 단자는, 1개의 변에서의 단부측에 배치되고, 상기 제2 메모리 칩과 전기적으로 접속하는 단자는, 1개의 변에서의 중앙부에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 컨트롤러 칩은, 평면 형상이 서로 반대측에 위치하는 한 쌍의 제1 변과, 상기 제1 변과 교차하는 제2 변을 갖는 4각형으로 이루어지고,
    상기 복수의 단자 중, 외부 기기와의 교환을 행하기 위한 복수의 외부 접속용 단자와, 상기 제1 및 제2 메모리 칩과의 교환을 행하는 복수의 메모리 칩용 단자는, 1개의 변을 따라서 배치되고,
    상기 복수의 메모리 칩용 단자 중, 상기 제1 메모리 칩과 전기적으로 접속하는 복수의 제1 메모리 칩용 단자와, 상기 제2 메모리 칩과 전기적으로 접속하는 복수의 제2 메모리 칩용 단자는, 나열하여 설치되어 있는 것을 특징으로 하는 반도체 장치.
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