TWI474622B - 應用雜訊濾波技巧的非整數頻率合成器及其操作方法 - Google Patents

應用雜訊濾波技巧的非整數頻率合成器及其操作方法 Download PDF

Info

Publication number
TWI474622B
TWI474622B TW101126916A TW101126916A TWI474622B TW I474622 B TWI474622 B TW I474622B TW 101126916 A TW101126916 A TW 101126916A TW 101126916 A TW101126916 A TW 101126916A TW I474622 B TWI474622 B TW I474622B
Authority
TW
Taiwan
Prior art keywords
frequency
signal
phase
integer
filter
Prior art date
Application number
TW101126916A
Other languages
English (en)
Other versions
TW201406069A (zh
Inventor
Shen Iuan Liu
Kun Hsun Liao
Original Assignee
Univ Nat Taiwan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Univ Nat Taiwan filed Critical Univ Nat Taiwan
Priority to TW101126916A priority Critical patent/TWI474622B/zh
Priority to US13/727,948 priority patent/US8669795B2/en
Publication of TW201406069A publication Critical patent/TW201406069A/zh
Application granted granted Critical
Publication of TWI474622B publication Critical patent/TWI474622B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

應用雜訊濾波技巧的非整數頻率合成器及其操作方法
本發明係有關於一種頻率合成器，特別是關於一種應用雜訊濾波技巧的非整數頻率合成器。
傳統整數頻率合成器受限於最小通道的頻率間距過小，而針對此缺失所發展出的架構即為非整數頻率合成器，主要是將頻率合成器中的等效除數以小數的形式來實現，所合成的輸出頻率為參考頻率的非整數倍。
請參閱第1圖，第1圖係為習知非整數頻率合成器之方塊圖。習知非整數頻率合成器100具有一相位頻率檢測器101、一電荷幫浦102、一迴路濾波器103、一電壓控制振盪器104、及一除頻器105。習知非整數頻率合成器100根據一輸入信號Sref 而產生一輸出信號Sout 。輸入信號Sref 由一時脈源110所產生，該時脈源可以為一晶體振盪器(crystal oscillator)。相位頻率檢測器101接收輸入信號Sref 以及回授信號Sfb ，並且比較輸入信號Sref 與回授信號Sfb 之間的相位或頻率後，提供第一切換信號Sup 及第二切換信號Sdn 至電荷幫浦102。若回授信號Sfb 之頻率小於輸入信號Sref 之頻率，則電荷幫浦102會對迴路濾波器103進行充電，使得電壓控制振盪器104之輸入電壓Vctrl 增加，並導致輸出信號Sout 的頻率也跟著增加，進而使回授信號Sfb 的頻率也隨著增加。相同原理地，若回授信號Sfb 之頻率大於輸入信號Sref 之頻率，由於電荷幫浦102會對迴路濾波器103進行放電，最終使得回授信號Sfb 的頻率減少。最後直到相位頻率檢測器101偵測出輸入信號Sref 之頻率約等於回授信號Sfb 之頻率時，習知非整數頻率合成器100便會進入鎖定狀態。在此狀態下，輸出信號Sout 的頻率約等於輸入信號Sref 之頻率除以除頻器105中所設定的除數。
非整數頻率合成器目前具有的問題來自頻率合成器中的等效除數為動態平均的結果，因為無法直接實現非整數的除數，故利用變動除數的方法，達成等效除數為非整數的形式。因此與理想的非整數除數相比，瞬間除數的輸出與理想非整數除數之間存在著差異，使非整數頻率合成器鎖定後的輸出頻率會處於動態平衡的狀態，也造成非整數頻率合成器會有量化雜訊的問題。
非整數頻率合成器的實現方式來自動態切換可變除數的整數除頻器，使其等效除數為非整數。與理想的非整數除數相比，此方式在瞬間除數的輸出與理想非整數除數之間存在著差異，由除頻器回授至相位頻率偵測器的訊號，在相位上也會隨著除數變動而產生晃動，與參考訊號在相位上也無法對齊，造成非整數頻率合成器鎖定後的輸出頻率會處於動態平衡的狀態，雖能產生非整數倍頻訊號的效果，但由於回授訊號的相位隨除數變動而晃動造成和參考訊號相位無法對齊。
因此與整數除頻器鎖定情況相比之下，非整數除頻器這種動態平衡的結果會造成參考訊號和回授訊號的相位無法真正對齊，而是平均的相位差接近而已，而這樣的實現方式就會造成量化雜訊，也是非整數頻率合成器在實現上會發生的問題。
由於量化雜訊是由於除數的動態平衡造成參考訊號和回授訊號的相位無法真正對齊，隨著除數改變的瞬間造成相位會有較大的變化，因此若有電路技巧可以減少相位的變化，就能壓抑量化雜訊，此一類方式稱為雜訊濾波的技巧。
然而要如何減少相位的變化卻是問題所在，根據先前技術，作法之一是在除頻器的輸出端串接一個在相位域上(phase domain)為低通濾波器(low pass filter)的鎖相迴路來做為一低通濾波器使用，由於低通的效果可視為平均的結果，因此我們可對原先除頻器的輸出訊號在相位上先做一平均，降低其相位晃動的程度，進而使量化雜訊減少。
有鑑於上述習知技藝之問題，本發明之目的就是在提供一種應用雜訊濾波技巧的非整數頻率合成器及其操作方法，以濾除習知的技術中量化雜訊的問題，並提供校正完畢後系統能保持鎖定和減少功耗之優點。
本發明與先前技術最大的差異，即是摒棄先前串接鎖相迴路的方式，改以注入鎖定振盪器、頻率校正迴路、及相位校正迴路達成同樣低通濾波的效果。
根據本發明之目的，提出一種應用雜訊濾波技巧的非整數頻率合成器，其包含一濾波器、一頻率校正迴路、一相位校正迴路、一數位控制延遲線以及一多工器。濾波器包含一脈波產生器及一注入鎖定振盪器，並接收一第一除頻信號並產生一濾波信號，其中上述注入鎖定振盪器具有一自振頻率。頻率校正迴路耦接至上述濾波器，並產生一第一控制訊號以調整上述注入鎖定振盪器的自振頻率，上述頻率校正迴路包含一頻率檢測器以及一暫存控制器，上述頻率檢測器輸入一第二除頻信號與上述濾波信號，上述暫存控制器耦接至上述頻率檢測器，並輸出上述第一控制訊號至上述注入鎖定振盪器。相位校正迴路耦接至上述頻率校正迴路，並產生一第二控制訊號，上述相位校正迴路包含相位檢測器以及計數器，上述相位檢測器耦接至上述濾波器以及上述數位控制延遲線，上述計數器耦接至上述相位檢測器，並輸出上述第二控制訊號至上述數位控制延遲線，其中上述相位檢測器可是為D型正反器。數位控制延遲線耦接至上述相位校正迴路並接收上述控制訊號，並輸入上述第一除頻信號並產生上述第二除頻信號。多工器耦接至上述濾波器與上述數位控制延遲線。
根據本發明之目的，又提出一種頻率合成器操作方法，適用於一應用雜訊濾波技巧的非整數頻率合成電路，上述應用雜訊濾波技巧的非整數頻率合成電路包括一濾波器、一頻率校正迴路、 一相位校正迴路、及一數位控制延遲線，上述頻率合成器操作方法包含下列步驟：根據上述濾波器輸出之一濾波信號以及上述數位控制延遲線輸出之一第二除頻信號，上述頻率校正迴路產生一第一控制訊號至上述濾波器，且上述濾波器根據上述第一控制訊號校正其自振頻率；以及根據上述濾波信號、上述第二除頻信號以及上述頻率校正迴路之輸出，上述相位校正迴路產生一第二控制訊號至上述數位控制延遲線，上述數位控制延遲線根據上述第二控制訊號校正一第一除頻信號之相位，並產生上述第二除頻信號。
根據上述構想，其中上述濾波器包含一注入鎖定振盪器，上述注入鎖定振盪器具有一自振頻率，上述頻率校正迴路包含一頻率檢測器以及一暫存控制器，上述非整數頻率合成器操作方法更包含下列步驟：由上述頻率檢測器偵測上述第二除頻信號與上述濾波信號之間頻率之差異，上述暫存控制器根據上述頻率檢測器偵測頻率差異之結果調整上述注入鎖定振盪器的上述自振頻率。
根據上述構想，其中上述相位校正迴路包含一相位檢測器以及一計數器，更包含下列步驟：上述相位檢測器偵測上述第二除頻信號與上述濾波信號之間相位之差異，上述計數器根據上述相位檢測器之相位差異之結果輸出上述第二控制訊號，其用以控制上述數位控制延遲線，其中上述相位檢測器可以為D型正反器。
根據上述構想，更包含下列步驟：上述應用雜訊濾波技巧的非整數頻率合成電路使用一三角積分調變器提供除數切換功能，其中上述三角積分調變器耦接至一除頻器，上述除頻器可以為一多模數除頻器。
根據上述構想，更包含下列步驟：上述應用雜訊濾波技巧的非整數頻率合成電路使用一多工器切換上述第二除頻信號與上述濾波信號做為一回授信號。
承上所述，相較於習知非整數頻率合成器，本發明能對訊號的相位變化作平均，使原先由於除數變動所造成的瞬間頻率跳動減少，實現濾除量化雜訊的功能。同時加入了數位控制的頻率校 正迴路與相位校正迴路，使訊號經由濾波器輸出後，系統仍保持鎖定，故具備提升系統穩定度之優點。另外，相較於使用串接鎖相迴路之先前技術，本發明所使用之面積較小，且因為校正完畢後系統能保持鎖定，故頻率校正迴路與相位校正迴路於校正完畢後可以將電源拔除，即本發明具有功耗較小之優點。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。然而，本發明說明書的揭露只是以本發明的較佳實施例作為代表，並非用以限制本發明的應用範疇。
以下舉出具體實施例以詳細說明本案之內容，並以圖式作為輔助說明。說明中提及之符號係參照圖式符號。
請參閱第2圖，其為本發明之應用雜訊濾波技巧的非整數頻率合成器方塊圖。如第2圖所示，本發明之應用雜訊濾波技巧的非整數頻率合成器包含相位頻率檢測器101、電荷幫浦102、迴路濾波器103、電壓控制振盪器104、除頻器105、濾波器200、頻率校正迴路300、相位校正迴路400、數位控制延遲線(Digital Control Delay Line)403、及多工器500。其中相位頻率檢測器101、電荷幫浦102、迴路濾波器103、電壓控制振盪器104、及除頻器105即構成前述之習知非整數頻率合成器100。本發明應用雜訊濾波技巧的非整數頻率合成器之整體運作流程為：時脈源110產生一輸入信號Sref 至相位頻率檢測器101，該相位頻率檢測器101接收此輸入信號Sref 與回授信號Sfb ，並且比較輸入信號Sref 與回授信號Sfb 之間的相位或頻率後，提供第一切換信號Sup 及第二切換信號Sdn 至電荷幫浦102。若回授信號Sfb 之頻率小於輸入信號Sref 之頻率，則電荷幫浦102會對迴路濾波器103進行充電，使得電壓控制振盪器104之輸入電壓Vctrl 增加；相反地，若回授信號Sfb 之頻率大於輸入信號Sref 之頻率，電荷幫浦102將對迴路濾波器103進行放電，使得電壓控制振盪器104之輸入電壓Vctrl減少。 電壓控制振盪器104根據輸入電壓Vctrl 產生輸出信號Sout 。除頻器105耦接電壓控制振盪器104，提供可調整的除數D並輸出一第一除頻信號Smd ，該係數D用以調整輸出信號Sout 之頻率，其中此除數D可以為非整數。濾波器200耦接至除頻器105，其用以濾除第一除頻信號Smd 中的量化雜訊，並產生濾波信號Sftr 。頻率校正迴路300耦接至濾波器200，根據接收之濾波信號Sftr 產生一數位控制訊號以調整濾波器200的頻率。相位校正迴路400耦接至頻率校正迴路300，根據接收之濾波信號Sftr 以及數位控制延遲線403輸出之第二除頻信號Smd’ 產生一數位控制訊號以控制數位控制延遲線403。數位控制延遲線403耦接至除頻器105、頻率校正迴路300以及相位校正迴路400，藉由接收之相位校正迴路400所產生的數位控制訊號，校正並對齊除頻信號Smd 與濾波信號Sftr 之相位，產生第二除頻信號Smd’ 並輸出至多工器500。電路操作會先鎖定習知非整數頻率合成器100，此時多工器500輸出第一除頻信號Smd 作為回授信號Sfb 。接著，頻率校正迴路300調整濾波器200，並以除頻器105輸出的第一除頻信號Smd 注入濾波器200，最後使用相位校正迴路400使第二除頻信號Smd’ 和濾波信號Sftr 的相位在多工器500的輸入端對齊，才由多工器500切換成經由濾波信號Sftr 輸出的路徑，並將濾波信號Sftr 輸出成為回授信號Sfb 。本發明之應用雜訊濾波技巧的非整數頻率合成器最終產生一輸出信號Sout ，並且符合輸出信號Sout 的頻率約等於輸入信號Sref 之頻率除以除頻器105中所設定的除數D。
請參閱第3圖，其為本發明之應用雜訊濾波技巧的非整數頻率合成器之一可能實施例。如第3圖所示，於本實施例中電荷幫浦102係由第一電流源1021及第二電流源1022所組成，其中第一、第二電流源可以為PMOS電晶體或NMOS電晶體所構成。於本實施例中，電荷幫浦103係由第一電容1031、第二電容1032、以及電阻1033所形成，其中第一電容1031並聯第二電容1032與電阻1033。第二電容1032串聯電阻1033。於本實施例中，用來作為除頻器105之除數D切換的電路為三角積分調變器 (Delta-Sigma Modulator)106，做為產生等效除數切換的訊號。於本實施例中，濾波器200係由脈波產生器201及注入鎖定振盪器202所組成，其中注入鎖定振盪器202的自振頻率可藉由頻率校正電路的數位輸出結果來改變其本身的自振頻率範圍。上述注入鎖定振盪器202的注入訊號，即第一除頻信號Smd ，其頻率必須落於注入鎖定振盪器202的自振頻率鎖定範圍內時，才能發揮雜訊濾波的功效，而由上述之電路操作可知，電路操作先完成習知非整數頻率合成器的鎖定，因此除頻器105的輸出訊號此時為已知頻率，即為輸入信號Sref 的頻率或輸入信號Sref 整數倍的頻率。於本實施例中，頻率校正迴路300係由除頻器301、除頻器302、除頻器303、頻率檢測器304、以及連續逼近暫存控制器(Successive Approximation Register controller)305所組成，其中頻率檢測器304用以偵測第二除頻信號Smd’ 與濾波信號Sftr 之間頻率之差異，並透過數位控制訊號自動控制方式，使連續逼近暫存控制器305根據此結果調整並校正注入鎖定振盪器202的自振頻率，使該自振頻率與注入訊號之頻率接近且落於鎖定範圍內，如此濾波器200可具備雜訊濾波的效果。於本實施例中，相位校正迴路400係由相位檢測器401及計數器(Up/Down Counter)402所組成，相位檢測器401用以偵測該第二除頻信號Smd’ 與濾波信號Sftr 之間相位之差異，並透過數位控制訊號自動控制方式，使計數器402根據此結果控制數位控制延遲線403，使第二除頻信號Smd’ 與濾波信號Sftr 之相位在多工器500的輸入端對齊。其中相位檢測器401可以使用D型正反器(D Flip Flop)來實踐其功能。
值得注意的是，雖然本發明實施例所示之電路中濾波器、相位校正迴路及頻率校正迴路之組成如上所述，然而於所屬領域中具有通常知識者應當明瞭，在不脫離本發明之精神和範圍內，濾波器、相位校正迴路及頻率校正迴路之組成可以是其他電子元件之組合來取代。
請參閱第4圖，其為本發明之應用雜訊濾波技巧的非整數頻率合成器之流程圖。如第4圖所示，本發明之頻率合成器操作方 法，適用於一應用雜訊濾波技巧的非整數頻率合成電路，上述應用雜訊濾波技巧的非整數頻率合成電路包括一濾波器、一頻率校正迴路、一相位校正迴路、及一數位控制延遲線，其中濾波器包含一注入鎖定振盪器。頻率合成器操作方法包含下列步驟：
在步驟S1中，根據濾波器輸出之濾波信號以及數位控制延遲線輸出之第二除頻信號，頻率校正迴路產生第一控制訊號至濾波器。
在步驟S2中，濾波器根據第一控制訊號校正其注入鎖定振盪器的自振頻率。
在步驟S3中，根據濾波信號、第二除頻信號以及頻率校正迴路之輸出，相位校正迴路產生第二控制訊號至數位控制延遲線
在步驟S4中，數位控制延遲線根據第二控制訊號校正第一除頻信號之相位，並產生第二除頻信號。
本發明之應用雜訊濾波技巧的非整數頻率合成器操作方法的詳細說明以及實施方式已於前面敘述本發明之應用雜訊濾波技巧的非整數頻率合成器時描述過，在此為了簡略說明便不再敘述。
傳統非整數頻率合成器由於是擾動多組整數的除數來造成等效除數為小數的情況，當傳統頻率合成器鎖定時，可以觀察到瞬間除頻器的輸出頻率會跳動，因為除數不斷改變，造成除頻器輸出的頻率也會隨著改變。請參閱第5a圖，其為傳統非整數頻率合成器之量化誤差量測圖。如第5a圖所示，於時間點T1時，除數開始來回變動，故從時間點T1開始，頻率也會隨著除數之變化上下跳動。由第5a圖可見，傳統非整數頻率合成器之頻率變動範大，也代表傳統非整數頻率合成器之量化誤差較為嚴重。請參閱第5b圖，其為本發明之量化誤差量測圖。如第5b圖所示，經由本發明所提出的濾波電路之後，可看出相較於傳統非整數頻率合成器，頻率變動的範圍有明顯的降低，這代表了本發明之應用雜訊濾波技巧的非整數頻率合成器確實具有可明顯改善量化誤差的功能。
請參閱第6圖，其為本發明之迴路濾波器上的控制電壓圖。如第6圖所示，時間點T2時，本發明之頻率校正迴路開始針對注 入鎖定振盪器進行頻率之校正。於時間點T3時，除數開始來回變動。於時間點T4時，本發明之相位校正迴路開始對第二除頻信號與濾波信號進行校正與對齊。於時間點T5時，系統切換為由濾波器輸出之濾波訊號作為回授信號。由第6圖可知，加入校正迴路可以改善迴路不穩定的情況，由於在校正後由濾波器輸出訊號，系統仍會鎖定，故可以增加系統之穩定度。
雖然本發明的技術內容已經以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神所作些許之更動與潤飾，皆應涵蓋於本發明的範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Sref、Sup、Sdn、Sout、Sfb、Smd、Smd’、Sftr‧‧‧信號
100‧‧‧習知非整數頻率合成器
101‧‧‧相位頻率檢測器
102‧‧‧電荷幫浦
1021‧‧‧第一電流源
1022‧‧‧第二電流源
103‧‧‧迴路濾波器
1031‧‧‧第一電容
1032‧‧‧第二電容
1033‧‧‧電阻
104‧‧‧電壓控制振盪器
105‧‧‧除頻器
106‧‧‧三角積分調變器
110‧‧‧時脈源
200‧‧‧濾波器
201‧‧‧脈波產生器
202‧‧‧注入鎖定振盪器
300‧‧‧頻率校正迴路
301、302、303‧‧‧除頻器
304‧‧‧頻率檢測器
305‧‧‧連續逼近暫存控制器
400‧‧‧相位校正迴路
401‧‧‧相位檢測器
402‧‧‧計數器
403‧‧‧數位控制延遲線
500‧‧‧多工器
第1圖為習知非整數頻率合成器之方塊圖。
第2圖為本發明之應用雜訊濾波技巧的非整數頻率合成器方塊圖。
第3圖為本發明之應用雜訊濾波技巧的非整數頻率合成器之一可能實施例。
第4圖為本發明之應用雜訊濾波技巧的非整數頻率合成器之流程圖。
第5a圖為傳統非整數頻率合成器之量化誤差量測圖。
第5b圖為本發明之量化誤差量測圖。
第6圖為本發明之迴路濾波器上的控制電壓圖。
Sref、Sup、Sdn、Sout、Sfb、Smd、Smd’、Sftr‧‧‧信號
100‧‧‧習知非整數頻率合成器
101‧‧‧相位頻率檢測器
102‧‧‧電荷幫浦
103‧‧‧迴路濾波器
104‧‧‧電壓控制振盪器
105‧‧‧除頻器
110‧‧‧時脈源
200‧‧‧濾波器
300‧‧‧頻率校正迴路
400‧‧‧相位校正迴路
403‧‧‧數位控制延遲線
500‧‧‧多工器

Claims (14)

  1. 一種應用雜訊濾波技巧的非整數頻率合成器，包含：一濾波器，接收一第一除頻信號並產生一濾波信號；一頻率校正迴路，耦接至上述濾波器，並產生一第一控制訊號；一相位校正迴路，耦接至上述濾波器以及上述頻率校正迴路，並產生一第二控制訊號；及一數位控制延遲線，耦接至上述相位校正迴路並接收上述第二控制訊號，上述數位控制延遲線輸入上述第一除頻信號並產生一第二除頻信號。
  2. 如申請專利範圍第1項所述之應用雜訊濾波技巧的非整數頻率合成器，其中上述濾波器包含一脈波產生器及一注入鎖定振盪器。
  3. 如申請專利範圍第2項所述之應用雜訊濾波技巧的非整數頻率合成器，其中上述頻率校正迴路包含：一頻率檢測器，輸入上述第二除頻信號與上述濾波信號；及一暫存控制器，耦接至上述頻率檢測器，並輸出上述第一控制訊號至上述注入鎖定振盪器。
  4. 如申請專利範圍第2項所述之應用雜訊濾波技巧的非整數頻率合成器，其中上述注入鎖定振盪器具有一自振頻率，且上述自振頻率由上述頻率校正迴路調整控制。
  5. 如申請專利範圍第1項所述之應用雜訊濾波技巧的非整數頻率合成器，其中上述相位校正迴路包含：一相位檢測器，耦接至上述濾波器以及上述數位控制延遲線；及一計數器，耦接至上述相位檢測器，並輸出上述第二控制訊號至上述數位控制延遲線。
  6. 如申請專利範圍第5項所述之應用雜訊濾波技巧的非整數 頻率合成器，其中上述相位檢測器係為D型正反器。
  7. 如申請專利範圍第1項所述之應用雜訊濾波技巧的非整數頻率合成器，更包含一多工器，耦接至上述濾波器與上述數位控制延遲線。
  8. 一種頻率合成器操作方法，適用於一應用雜訊濾波技巧的非整數頻率合成電路，上述應用雜訊濾波技巧的非整數頻率合成電路包括一濾波器、一頻率校正迴路、一相位校正迴路、及一數位控制延遲線，上述頻率合成器操作方法包含下列步驟：根據上述濾波器輸出之一濾波信號以及上述數位控制延遲線輸出之一第二除頻信號，上述頻率校正迴路產生一第一控制訊號至上述濾波器，且上述濾波器根據上述第一控制訊號校正其自振頻率；以及根據上述濾波信號、上述第二除頻信號以及上述頻率校正迴路之輸出，上述相位校正迴路產生一第二控制訊號至上述數位控制延遲線，上述數位控制延遲線根據上述第二控制訊號校正一第一除頻信號之相位，並產生上述第二除頻信號。
  9. 如申請專利範圍第8項所述之頻率合成器操作方法，其中上述濾波器包含一注入鎖定振盪器，上述注入鎖定振盪器具有一自振頻率，上述頻率校正迴路包含一頻率檢測器以及一暫存控制器，更包含下列步驟：由上述頻率檢測器偵測上述第二除頻信號與上述濾波信號之間頻率之差異，上述暫存控制器根據上述頻率檢測器偵測頻率差異之結果調整上述注入鎖定振盪器的上述自振頻率。
  10. 如申請專利範圍第8項所述之頻率合成器操作方法，其中上述相位校正迴路包含一相位檢測器以及一計數器，更包含下列步驟：上述相位檢測器偵測上述第二除頻信號與上述濾波信號之間相位之差異，上述計數器根據上述相位檢測器之相位差異之結果輸出上述第二控制訊號，其用以控制上述數位控制延遲線。
  11. 如申請專利範圍第10項所述之頻率合成器操作方法，其中 上述相位檢測器係為D型正反器。
  12. 如申請專利範圍第8項所述之頻率合成器操作方法，其中更包含下列步驟：上述應用雜訊濾波技巧的非整數頻率合成電路使用一三角積分調變器提供除數切換功能，其中上述三角積分調變器耦接至一除頻器。
  13. 如申請專利範圍第12項所述之頻率合成器操作方法，其中上述除頻器為多模數除頻器。
  14. 如申請專利範圍第8項所述之頻率合成器操作方法，其中更包含下列步驟：上述應用雜訊濾波技巧的非整數頻率合成電路使用一多工器切換上述第二除頻信號與上述濾波信號做為一回授信號。
TW101126916A 2012-07-26 2012-07-26 應用雜訊濾波技巧的非整數頻率合成器及其操作方法 TWI474622B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW101126916A TWI474622B (zh) 2012-07-26 2012-07-26 應用雜訊濾波技巧的非整數頻率合成器及其操作方法
US13/727,948 US8669795B2 (en) 2012-07-26 2012-12-27 Noise filtering fractional-N frequency synthesizer and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW101126916A TWI474622B (zh) 2012-07-26 2012-07-26 應用雜訊濾波技巧的非整數頻率合成器及其操作方法

Publications (2)

Publication Number Publication Date
TW201406069A TW201406069A (zh) 2014-02-01
TWI474622B true TWI474622B (zh) 2015-02-21

Family

ID=49994279

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101126916A TWI474622B (zh) 2012-07-26 2012-07-26 應用雜訊濾波技巧的非整數頻率合成器及其操作方法

Country Status (2)

Country Link
US (1) US8669795B2 (zh)
TW (1) TWI474622B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10135452B2 (en) * 2017-02-21 2018-11-20 Infineon Technologies Ag Digital frequency synthesizer with robust injection locked divider
CN116667846B (zh) * 2023-08-01 2024-02-23 牛芯半导体(深圳)有限公司 频率综合电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050152481A1 (en) * 2004-01-09 2005-07-14 Ying-Yao Lin Method and apparatus of iq mismatch calibration
US20060122806A1 (en) * 2004-05-27 2006-06-08 Rifani Michael C Phase jitter measurement circuit
US7221921B2 (en) * 1998-05-29 2007-05-22 Silicon Laboratories Partitioning of radio-frequency apparatus
US7639053B2 (en) * 2007-06-08 2009-12-29 Faraday Technology Corporation Spread spectrum clock generator with low jitter
US7885369B2 (en) * 2005-12-17 2011-02-08 Atmel Automotive Gmbh PLL frequency generator

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7035607B2 (en) * 1998-05-29 2006-04-25 Silicon Laboratories Inc. Systems and methods for providing an adjustable reference signal to RF circuitry
US20030003887A1 (en) * 1998-05-29 2003-01-02 Lysander Lim Radio-frequency communication apparatus and associated methods
US7292832B2 (en) * 2001-09-17 2007-11-06 Analog Device, Inc. Timing and frequency control method and circuit for digital wireless telephone system terminals
US7436227B2 (en) * 2003-05-02 2008-10-14 Silicon Laboratories Inc. Dual loop architecture useful for a programmable clock source and clock multiplier applications
US7064617B2 (en) * 2003-05-02 2006-06-20 Silicon Laboratories Inc. Method and apparatus for temperature compensation
US7157985B2 (en) * 2004-03-15 2007-01-02 Matsushita Electric Industrial Co., Ltd. PLL modulation circuit and polar modulation apparatus
JP4381945B2 (ja) * 2004-09-30 2009-12-09 株式会社ルネサステクノロジ 受信機、受信方法及び携帯無線端末
US7609798B2 (en) * 2004-12-29 2009-10-27 Silicon Laboratories Inc. Calibrating a phase detector and analog-to-digital converter offset and gain
JP4593430B2 (ja) * 2005-10-07 2010-12-08 ルネサスエレクトロニクス株式会社 受信機
WO2009147891A1 (ja) * 2008-06-02 2009-12-10 株式会社 東芝 カーテシアンループを用いた無線送信装置
US8792581B2 (en) * 2010-02-18 2014-07-29 Telefonaktiebolaget Lm Ericsson (Publ) RF clock generator with spurious tone cancellation
CN102859879B (zh) * 2010-05-13 2015-03-11 华为技术有限公司 用于校验锁相环中的输出频率的***和方法
US8279014B2 (en) * 2011-01-07 2012-10-02 Uniband Electronic Corp. Frequency synthesizer with built-in carrier and crystal oscillation frequency offset cancellation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221921B2 (en) * 1998-05-29 2007-05-22 Silicon Laboratories Partitioning of radio-frequency apparatus
US20050152481A1 (en) * 2004-01-09 2005-07-14 Ying-Yao Lin Method and apparatus of iq mismatch calibration
US20060122806A1 (en) * 2004-05-27 2006-06-08 Rifani Michael C Phase jitter measurement circuit
US7885369B2 (en) * 2005-12-17 2011-02-08 Atmel Automotive Gmbh PLL frequency generator
US7639053B2 (en) * 2007-06-08 2009-12-29 Faraday Technology Corporation Spread spectrum clock generator with low jitter

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Chao-Ching Hung; Shen-Iuan Liu, "A Noise Filtering Technique for Fractional- Frequency Synthesizers," Circuits and Systems II: Express Briefs, IEEE Transactions on , vol.58, no.3, pp.139,143, March 2011. *

Also Published As

Publication number Publication date
US8669795B2 (en) 2014-03-11
TW201406069A (zh) 2014-02-01
US20140028355A1 (en) 2014-01-30

Similar Documents

Publication Publication Date Title
US8432231B2 (en) Digital phase-locked loop clock system
US8179163B2 (en) Method and apparatus for charge pump linearization in fractional-N PLLs
US7772900B2 (en) Phase-locked loop circuits and methods implementing pulsewidth modulation for fine tuning control of digitally controlled oscillators
US7800451B2 (en) Frequency adjustment for clock generator
US8248175B2 (en) Oscillator with external voltage control and interpolative divider in the output path
US8125253B2 (en) System and method for dynamically switching between low and high frequency reference clock to PLL and minimizing PLL output frequency changes
US8674731B1 (en) Fractional phase-locked loop with dynamic divide ratio adjustment
US6943598B2 (en) Reduced-size integrated phase-locked loop
JP7324013B2 (ja) 分数分周器および周波数シンセサイザ
WO2012172745A1 (en) Cancellation system for phase jumps at loop gain changes in fractional-n frequency synthesizers
KR101242670B1 (ko) 시그마-델타 기반 위상 고정 루프
US9019016B2 (en) Accumulator-type fractional N-PLL synthesizer and control method thereof
US10778236B2 (en) PLL with wide frequency coverage
US8664989B1 (en) Method to increase frequency resolution of a fractional phase-locked loop
US9571071B2 (en) Frequency synthesizer circuit
TWI474622B (zh) 應用雜訊濾波技巧的非整數頻率合成器及其操作方法
CN113364457A (zh) 一种四倍频电路
EP4175180A1 (en) Circuitry and methods for fractional division of high-frequency clock signals
KR100830898B1 (ko) 전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법
US10998911B1 (en) Fractional N PLL with sigma-delta noise cancellation
CN114389599A (zh) 小数-n锁相环及其电荷泵控制方法
TW201633720A (zh) 分頻器
WO2008018276A1 (en) Voltage controlled oscillator, frequency synthesizer and oscillating frequency control method
GB2368207A (en) PLL circuit and frequency division method reducing spurious noise
US9000853B1 (en) Packaged MEMS-based oscillator circuits that support frequency margining and methods of operating same

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees