JP4815572B2 - 補償された高速ｐｌｌ回路 - Google Patents

Description

本発明は、フェーズロックループ（ＰＬＬ）回路およびそのようなＰＬＬ回路を補償する方法に関し、特に一次のＰＬＬループの整定時間を減少させる。ここで使用される用語「一次のＰＬＬ」は、ループフィルタに積分機能（Ｉレギュレータターム）を有しないＰＬＬを指す。

フェーズロックループ回路の出力する信号は、入力信号と同期している。基本的に、フェーズロックループ回路の生成する出力信号は、周波数の点では入力信号を追跡し、かつ入力信号に対して一定の位相関係を示す。通常、ＰＬＬ回路が備えるものは、位相／周波数検出器、ループフィルタ例えば低域通過フィルタ、電圧制御発振器（ＶＣＯ）、および、必要であれば、周波数分割器である。位相検出器に入力されるクロック周波数とＶＣＯの出力周波数が等しければ、周波数分割器は必要でない。

移動体通信用グローバルシステム（ＧＳＭ）標準では、送信用ＶＣＯのロックする能力は、１００ＭＨｚステップを９０Ｈｚよりも良い精度に２００マイクロ秒未満でロックできなければならない。この理由は、使用中でないとき送信サブシステムをオフにして電流消費（ドレイン）を最小限にし、かつオンにするとき素早く再起動する必要があるからである。その上、重要なことは、この仕様が満たされる範囲が相当な温度範囲および部品ばらつきにわたることである。従来のループフィルタ構成が不十分であることがあるのは、積分レギュレータが遅いからである。望ましいＰＬＬ帯域幅が積分レギュレータの可能な速度を制限する理由は、ループで十分な安定余裕度が必要であるからである。ＰＬＬの帯域幅を制限しているのは、ＰＬＬで行われるフィルタリングの要求条件である。

従来のＰＬＬ回路は、電荷ポンプ位相検出器を備え、この電荷ポンプが充放電するのは、低域通過フィルタ中のコンデンサであり、この充放電は進みまたは遅れ位相信号に依存している。そして、低域通過フィルタが除去するのは、出力電圧信号の高周波成分および雑音であり、これらは位相差に対応している。低域通過フィルタは位相差信号を平滑化して、これを制御電圧に変換する。この制御電圧は、ＶＣＯに供給されて発振周波数を制御する。ＶＣＯは、ＰＬＬ回路の最もクリティカルな部品である。出力周波数の制御電圧依存性を決定するのは、ＶＣＯの変換利得Ｖ_ＶＣＯである。ＰＬＬ回路は負帰還ループであることにより、ＰＬＬ回路は機能して、位相検出器に供給された発振信号と周波数入力信号の位相差を最小限にする。ＰＬＬ回路がロックイン点すなわち定常状態に達したとき、これら２つの信号の位相は互いに一致している。すなわち、ＶＣＯ出力信号の発振位相および周波数は、周波数入力信号の位相および周波数と同じになる。

理想的な場合に、周波数入力信号の入力位相Θ_ｉ、位相検出器の出力の誤差位相Θ_ｅおよびＶＣＯの出力位相Θ_ｏがゼロであるのは、整定モードまたは状態であり、これは、また、ロックモードまたは状態、または定常モードまたは状態とも呼ばれることがある。

「フェーズロック技術」、Ｆ．Ｍ．Ｇａｒｄｅｎｅｒ、Ｗｉｌｅｙ ａｎｄ Ｓｏｎｓ、Ｎｅｗ Ｙｏｒｋ、１９７９年、第２版、４８頁で、ＰＬＬ回路は「２次ループ」と名前がつけられている。この名前が関係しているのは、開ループのラプラス伝達関数の積分項１／ｓの数である。特に、開ループ伝達関数は、次のように表すことができる。

ここで、Ｚ_ＬＦ＝（Ｒ＋１／ｓＣ）Ｆ_ｒ（Ｓ）であるので、式（１）は次のように改めることができる。

ここで、Ｆ_ｒ（ｓ）は、リップルフィルタの伝達関数を示し、このフィルタはループフィルタに含まれてもよい。Ｚ_ＬＦは、ループフィルタのインピーダンスを示し、Ｒが示す抵抗器の抵抗およびＣが示すコンデンサのキャパシタンスはループフィルタのＲＣ積分回路のものであり、Ｋ_Ｐは、位相検出器の伝達係数を示し、Ｋ_０は、ＶＣＯの伝達係数を示し、また、ｓはラプラス演算子（ｓ＝ｊω＝ｊ２πｆ）に対応する。一次ループが積分コンデンサＣを含まないことにより、第２の項１／（ｓ^２ＲＣ）は、一次ループでは省略される。リップルフィルタの伝達関数を無視して、したがってＦ_ｒ＝１と設定して、一次ループの開ループ伝達関数は、次式に変えることができる。

この関数は、漸近線を表し、この漸近線は、０ｄＢ軸と角周波数ω_Ａ＝Ｋ_ＰＲＫ_０で交差する。

しかし、一次ループはどんな積分挙動も示さないために、非常に大きな定常状態位相誤差が得られる。積分挙動を有する二次ループは、そのような定常状態位相誤差を無くすることができるが、整定速度減少を犠牲にして無くすることができる。

文献米国特許第６，１５７，２７１号が開示するＰＬＬ回路に付いている高速調整機能は、広い周波数範囲にわたっている。コントローラが発生させるディジタル開ループ周波数制御信号はディジタル−アナログ変換器（ＤＡＣ）に供給され、このＤＡＣが可変ＤＣ基準電位を生成する。この基準電位が開ループ調整電圧として使用され位相検出器の出力に加えられて、ＰＬＬ回路の捕捉時間（ａｃｑｕｉｓｉｔｉｏｎ ｔｉｍｅ）を減少させる。

したがって、本発明の目的は、改善されたＰＬＬ回路および補償方法を提供することであり、これらによって、定常状態位相誤差および整定時間を減少させることができる。

この目的の達成は、請求項１で請求されるようなＰＬＬ回路および請求項１２で請求されるような補償方法によって行われる。

したがって、オフセットすなわち補償電圧のループフィルタ手段への供給は、閉ループ動作の特定の時間位相で行われる。このオフセット電圧の電圧値は、電圧制御発振器手段の特性に従って設定される。適切に選ばれたオフセット電圧によって、このオフセット電圧の機能は二次ループの積分素子の電圧に似ており、可能なことは、一次ループの整定を、非常に大きな定常状態位相誤差のない状態で行うことである。一次ループに応用されたとき、提案された解決策がもたらすループ整定は、二次ループよりもはるかに高速である。このことは、多くの用途で非常に有用である。

さらに、補償手段を設けて、補償電流を発生し、かつこの補償電流をループフィルタ手段の入力に供給して、ＰＬＬ回路の位相検出器手段の位相誤差を補償することができる。それによって、残存する定常状態位相誤差の不利をさらに減少させることができる。補償手段が備えることができる抵抗器手段は、電圧発生器手段とループフィルタ手段の入力抵抗器との間に直列に結合されている。電流源は、この抵抗器手段に並列に接続されてもよい。それによって、増加した電流を供給することができるので、電流源からの漏れ電流はいっそう危険でなくなる。

設定手段の構成は、オフセット電圧の設定を電圧制御発振器の入力に要求される値にして、所望の出力周波数を発生させるように構成されてもよい。したがって、定常状態で、オフセット電圧の設定は、所望の周波数のためにＶＣＯ曲線に従って要求される値に大体合っているので、定常状態位相誤差を相当に減少させることができる。

さらに、設定手段の構成は、電圧制御発振器の特性曲線の事前選択を電圧制御発振器の所望の出力周波数に基づいて行うように構成されてもよい。それによって、電圧制御発振器の変換特性は、所望の周波数に適合されて、定常状態位相誤差を最小限にすることができる。

特に、設定手段の構成は、電圧制御発振器を制御してＶＣＯ特性をシフトさせるように構成されてもよい。ＶＣＯ特性をシフトさせることが与える有利な点は、電圧制御発振器の調整すなわち制御電圧の変化を妨げることができることである。ＶＣＯ特性をシフトさせることは、ＶＣＯの前のループフィルタのＤＣ設定値と同等とみなされる代替えである。

送信機の周波数変調または位相変調は、様々なやり方でＰＬＬシステムに投入され、上記の補償手段と組み合わせることができる。そのような組合せは、高度な補償手段となり、この高度な補償手段は、第１の変換手段を備えて入力変調周波数を補償電流に変換することができる。さらに、第２の変換手段を設けて、変調周波数を入力位相信号に変換することができる。これによって保証されることは、変調周波数が変化するとき誤差位相が変化しないことである。

本発明の他の態様に従った代替えとして、第３の変換手段を設けて、入力変調周波数をＰＬＬ回路に設けられた分数分割器（ｆｒａｃｔｉｏｎａｌ ｄｉｖｉｄｅｒ）の分割係数（ｄｉｖｉｄｅｒ ｆａｃｔｏｒ）に変換することができる。この場合、第１および第２の変換手段が、追加して使用されてもよく、また変調周波数は、直接、位相検出手段に供給されてもよい。

これから、本発明の説明は、好ましい実施形態に基づき、添付の図面を参照して行われる。

これから好ましい実施形態の説明はＰＬＬ回路に関連して行われ、このＰＬＬ回路はループフィルタ中に積分レギュレータを有しないが、補償手段を有し、減少した整定時間および減少した定常状態位相誤差を得る。

図１が示す模式的なブロック図のＰＬＬ回路は、好ましい実施形態に従っている。このＰＬＬ回路が備えるものは、位相検出器１０、ループフィルタ２０（低域通過フィルタであってもよい）、ＶＣＯ３０、および周波数分割器５０である。さらに、補償回路６０が設けられ、この補償回路６０は、補償電流Ｉ_ｃを加算ノード２５に供給する。この加算ノード２５で、補償電流Ｉ_ｃは検出電流Ｉ_ｄに加えられる。この検出電流Ｉ_ｄは、位相検出器１０で検出される位相差に対応している。

これに加えて、事前選択回路４０が設けられ、事前選択するものは、望ましい周波数ｆ_ＣＨのためのＶＣＯ曲線すなわち特性と、周波数分割器５０の分割比Ｎ_ＣＨと、ＶＣＯ３０の変換利得Ｋ_ＶＣＯと、またはこれらのパラメータの少なくとも一つの値である。さらに、事前選択回路４０は電圧源７０を制御し、この電圧源７０は、ループフィルタ２０と基準電位、例えば接地電位との間に接続されて、オフセット電圧Ｖ_ｉｎｔをループフィルタ２０に導入する。

位相検出器１０は位相差を検出するデバイスであり、この位相差は、入力端子５に供給された入力信号と、出力端子１５に供給され周波数分割器５０を経由して帰還されたＶＣＯ３０の出力信号との間の位相差である。２つの入力信号の間の差に基づいて、位相検出器１０は、位相差の量に比例した検出電流Ｉ_ｄを生成する。ＰＬＬ回路で、入力端子５で受け取られる入力信号は、周波数基準信号に対応し、出力端子１５の出力信号は、帰還または出力周波数信号に対応している。ループフィルタ２０は、高周波成分および雑音を除去し、さらに、位相差信号を平滑化してこれを誤差すなわち制御電圧に変換する。この制御電圧は、ＶＣＯ３０に供給されて発振周波数を制御する。ＶＣＯ３０の利得Ｋ_ＶＣＯは、電圧−周波数変換に関連している。制御電圧の周波数依存性は、ＶＣＯ３０のこの変換利得Ｋ_ＶＣＯによって決定される。

事前選択回路４０の構成は、電圧源７０の電圧Ｖ_ｉｎｔをある値に設定するように構成されており、このある値は、ＶＣＯ３０の特性曲線が所望の周波数を発生させるために必要とする値である。または、代わりに、事前選択回路４０は、ＶＣＯ曲線をシフトさせる。ＰＬＬ回路が整定されたとき、すなわち、制御ループの平衡状態が達成されたとき、小さな電圧誤差が依然としてループフィルタ２０の中に残っている。この誤差のために、定常状態位相誤差が位相検出器１０の出力に生じる。追加の補償電流Ｉ_ｃが供給されて、この誤差を補償する。

図２が示す模式的な回路図は、選択肢として、補償電流Ｉ_ｃをループフィルタ２０の入力に加えるためのものである。したがって、図２の回路を使用して、図１の補償ブロック６０と、加算ノード２５と、ループフィルタブロック２０との組合せの代わりをさせることができる。特に、図２に従って、ループフィルタ２０は、インピーダンスＺ_ＬＦを有し、伝達関数Ｆ_ｒを有するリップルフィルタ２２を備える。このリップルフィルタ２２は制御すなわち調整電圧Ｖ_ｔｕｎｅを出力し、この電圧Ｖ_ｔｕｎｅはＶＣＯ３０に供給される。さらに、ループフィルタ２０が備えるものは、直列接続の抵抗値（Ｒ−Ｒ_ｄｉｖ）の入力抵抗器と分割抵抗器Ｒ_ｄｉｖである。電圧源７０は、入力抵抗器と分割抵抗器の直列接続と基準電位との間に直列に接続されている。さらに、電流源８０が、分割抵抗器Ｒ_ｄｉｖに並列に接続されて、増加した補償電流Ｉ_ｃｏを供給し、この増加した補償電流Ｉ_ｃｏは、補償電流Ｉ_ｃに、直列接続の全抵抗Ｒと分割抵抗器Ｒ_ｄｉｖの抵抗値との比を掛けることによって得られる。これによって、Ｖ_ｉｎｔ０＝Ｉ_ｃ・Ｒ＋Ｖ_ｉｎｔなるトータル電圧をループフィルタ２０の入力にもたらすことができ、この入力には増加した電流Ｉ_ｃｏ＝Ｉ_ｃ・Ｒ／Ｒ_ｄｉｖが流れている。通常は補償電流Ｉｃが小さな電流であることを考慮して、より適切なのは、増加した電流Ｉ_ｃｏおよび図２に示すような回路を使用することである。それにより、電流源８０からの漏れ電流の危険性が減少する。

図３が示す模式的な周波数図は、様々なＰＬＬ回路の閉ループ挙動で、リップルフィルタが無視された状態（Ｆ_ｒ＝１）のものである。図３において、パラメータＤは、２次の項のダンピングすなわち減衰係数を示す。パラメータω_ｎは、固有周波数に対応し、パラメータω_Ａはクリティカル周波数に対応し、クリティカル周波数は、−２０ｄＢ／ｄｅｃの傾斜の曲り角を定義する。Ｄ＝∞の曲線は、一次ループに対応し、この場合二次の項はゼロであり、したがって、また、好ましい実施形態に従ったＰＬＬ回路に対応する。

図４Ａおよび４Ｂが示す模式的な信号すなわち波形図が表すのは、位相検出器１０の出力の誤差位相の時間挙動で、それぞれ、入力位相Θ_ｉの位相ステップの場合および入力角周波数ω_ｉの周波数ステップの場合のものである。図４Ａから分かるように、位相ステップ応答Θ_es （ｔ）はダンピング係数Ｄに依存し、Ｄ＝∞の場合に速い整定を実現する。Ｄ＝∞は一次ループに対応している。図４Ｂによると、周波数ステップに対する位相応答Θ_eＲ （ｔ）は、ランプ（ｒａｍｐ）から始まってゼロに戻り、速度はダンピング係数Ｄに依存している。無限大のダンピング係数Ｄ＝∞の場合、誤差位相はゼロに戻らず、定常状態位相誤差Θ_eＲ∞＝Δω_ｉ／ω_Ａにとどまる。定常状態位相誤差Θ_eＲ∞は、周波数ステップとクリティカル周波数の比に対応している。

好ましい実施形態によると、事前選択回路４０および補償回路６０の導入は、図４Ａおよび４Ｂに示された位相誤差を補償するのに役立つ。

図５が示す模式的な機能ブロック図のＰＬＬ回路は、第１の好ましい実施形態に従ったものである。ここで、位相検出器の機能的な挙動は、減算ノード１２と、変換関数すなわちパラメータＫ_ｐを有する変換ユニット１４とによって示され、パラメータＫ_ｐは、検出された位相誤差Θ_ｅから検出電流Ｉ_ｄへの変換を表す。さらに、補償電流Ｉ_ｃは、変換ユニット６２によって補償ユニット６０中で発生され、この変換ユニットの関数は１／ＲＫ_ＶＣＯで表すことができる。１／ＲＫ_ＶＣＯは、入力変調周波数ω_{ｍｏｄ＿ｉｎ}に基づいた補償電流Ｉ_ｃの発生を表している。ここで、Ｒはループフィルタ２０の入力抵抗器の抵抗値に対応し、Ｋ_ＶＣＯはＶＣＯ３０の変換利得に対応している。また、入力位相Θ_ｉは、別の変換ユニット９０を使用して入力変調周波数ω_{ｍｏｄ＿ｉｎ}から発生される。この変換ユニット９０は、関数１／ｓＮ_ＣＨに基づいた変換を行う。ここで、ｓはラプラス演算子を示す。補償電流Ｉ_ｃと検出電流Ｉ_ｄの和が、加算ノード２５で得られ、ループフィルタ２０に供給される。このループフィルタ２０に制御可能電圧源７０が接続されている。制御可能電圧源７０は、オフセット電圧Ｖ_ｉｎｔ（ｆ_ＣＨ）を、受け取られた送信チャネルのチャネル周波数ｆ_ＣＨの関数として発生する。

ループフィルタ２０は、加算された電流を調整すなわち制御電圧Ｖ_ｔｕｎｅに変換し、この電圧Ｖ_ｔｕｎｅは、ＶＣＯ３０の減算ノード３２に供給される。減算ノード３２で、電圧Ｖ_ａｂｓ（ｆ_ＣＨ）が引かれることで、制御電圧Ｖ_ｔｕｎｅを増大し、したがって制御電圧Ｖ_ｔｕｎｅの現実的な電圧範囲を与えることができるようになる。電圧差Ｖ_０はＶＣＯ３０の変換ユニット３４に供給され、変換ユニット３４で電圧差Ｖ_０は出力信号Ｎ_ＣＨΘ_０（ｓ）に変換される。この出力信号Ｎ_ＣＨΘ_０（ｓ）は、ＲＦ信号の位相Θ_０ＲＦである。ＶＣＯ出力信号は、周波数分割器５０に供給され、ここで、ＶＣＯ出力信号がＮ_ＣＨで割られて、帰還位相Θ_０が得られ、この帰還位相Θ_０が位相検出器で入力位相Θ_ｉと比較される。変調のΘ_ｅに及ぼす影響は、Ｆｒ＝１、かつＫ_{ＶＣＯ＿６２}＝Ｋ_{ＶＣＯ＿３４}の場合には、無視できるほどである。

事前設定ユニットすなわち機能４０で、ＶＣＯ曲線のディジタル事前選択が、所望のチャネル周波数ｆ_ＣＨおよび値Ｎ_ＣＨ、Ｋ_ＶＣＯ、Ｖ_ａｂｓ、およびＶ_ｉｎｔ（ｆ_ＣＨ）のために、開始信号Ｓに応答して行われる。したがって、オフセット電圧Ｖ_ｉｎｔおよびＶＣＯ３０の特性の調整が、所望の周波数ｆ_ＣＨに基づいて行われ、それによって、変調周波数ω_{ｍｏｄ＿ｉｎ}の変化に応じて制御ループの整定速度が高められる。

リップルフィルタ関数Ｆ_ｒ（ｓ）は、接地へのオーム接続のないＲＣフィルタであってもよい。ループフィルタ２０の入力源および出力負荷は、高いオーム抵抗値を有する。したがって、図４Ｂに示す残存定常状態位相誤差の不利点を最小限にすることは、オフセット電圧Ｖ_ｉｎｔおよびＤＣ補償電流Ｉ_ｃを導入することによって可能である。さらなる減少の達成は、補償電流Ｉ_ｃを追加して適用することによって行うことができる。図５に示す回路を使用して、例えば、移動端末またはそのようなもので周波数変調を行うことができる。位相誤差は、Ｆ_ｒ（ｓ）＝１という特殊な場合に、完全に補償することができる。変調周波数ω_{ｍｏｄ＿ｉｎ}が変化するとき、位相誤差Θ_ｅは変化しない。

図６は、ＶＣＯ３０の変換機能の特性図であり、（この図において、）ＶＣＯ曲線が動いて、追加の電圧Ｖ_ａｂｓを、Ｉ_ｃ・Ｒなる値だけ、またはＶ_ａｂｓ＝Ｖ_ａｂｓ（ｆ_ＣＨ）−ω_{ｍｏｄ＿ｉｎ}／Ｋ_ＶＣＯなる値だけ、シフトする。このシフトにより、周波数変化Δω_ｉは、初期制御電圧Ｖ_{ｔｕｎｅ＿０}で、シフトした曲線について満たされる。したがって、Ｖ_{ｔｕｎｅ＿０}からＶ_{ｔｕｎｅ＿１}の制御電圧の変化は、曲線の変化により必要でなくなる。これによって、定常状態誤差を防ぐことができる。ＶＣＯ曲線のシフトを達成することは、ＶＣＯ３０のようなＶＣＯに通常設けられるバラクタダイオード（ｖａｒａｃｔｏｒ ｄｉｏｄｅ）の電圧を減少させることによって可能である。

図７は、他の第２の好ましい実施形態の模式的な機能ブロック図を示す。この場合、変調周波数ω_{ｍｏｄ＿ｉｎ}は、図５の変換ブロック９０を介して位相検出器の位相入力端子に供給されるのではなく、修正された分数分割器５２に供給されている。新しい分数分割器５２は、分割係数Ｎ＝Ｎ_ＣＨ＋Ｋ_ｍｏｄ（ｔ）を有する。ここでＫ_ｍｏｄ＝ω_{ｍｏｄ＿ｉｎ}／ω_ｒｅｆである。係数Ｋ_ｍｏｄ（ｔ）は、時間変化係数であり分数Ｎ送信変調に使用される。分割器５２での変調は、Θ_ｅの変調を補償するのに役立つ。したがって、ブロック６２および２０を介したＶＣＯの変調は、ＰＬＬシステムの動的挙動によって乱されない。分割器の変調は、図５のブロック９０と同じことを行う。

微小ステップサイズ用途では、分数Ｎシンセサイザ、すなわち周波数発生器は、従来の整数Ｎ分割器の代わりに図７の分数Ｎ分割器５２を使用することによって、整数Ｎ設計を改善する。この分数Ｎ分割器５２は、ＶＣＯ３０の周波数を非整数Ｎで実効的に割る。非整数Ｎは、分数であってもよく、例えばＮ／（Ｎ＋／−３）のように大きくてもよい。結果として、周波数発生器は、例えば基準周波数ω_ｒｅｆのＮ／（Ｎ＋３）のステップだけ進むことができることになる。この改善が得られるのは、分数Ｎ分割器５２で生じるスプリアス応答（ｓｐｕｒｉｏｕｓ ｒｅｓｐｏｎｓｅ）の導入という犠牲を払ってである。分数Ｎ分割器５２のアキュムレータの遅延誤差および周期的挙動によって、これらのスプール（ｓｐｕｒ）が起こる。しかし、ループフィルタ２０は、これらのスプールを減衰させ、ループ帯域幅を制限してこれらのスプールを許容可能なレベルに減少させる。図５の整数Ｎ分割器と比較した結果は、図５のブロック９０を省略することができるが、不要なスプールを導入するという犠牲を払うことになるということである。

この第２の好ましい実施形態では、変調周波数ω_{ｍｏｄ＿ｉｎ}は、ベースバンドでガウス最小シフトキーイング（ＧＭＳＫ）変調信号であってもよく、かつディジタル的に用意され、比決定ユニット５４に供給される。比決定ユニット５４で、変調周波数ω_{ｍｏｄ＿ｉｎ}と基準周波数ω_ｒｅｆの比が計算されて、Ｋ_ｍｏｄが得られ、このＫ_ｍｏｄは分数Ｎ分割器５２に供給される。さらに、図５の第１の好ましい実施形態と同様に、入力変調周波数ω_{ｍｏｄ＿ｉｎ}は変換ユニット６２に供給され、変換ユニット６２はＤＡＣ機能を有して補償電流Ｉ_ｃを発生させることができる。この補償電流は加算ノード２５に供給される。今、入力位相Θ_ｉ＝０が、位相検出器１０の減算ノード１２に供給される。分数Ｎ分割器５２の出力に、帰還周波数ω_ｂａｃｋが得られ、第２の減算ノード５６（これは、図１のブロック１０に含まれてもよい）に供給される。第２の減算ノード５６で、基準周波数ω_ｒｅｆが引かれ、その差が変換ユニット９２に供給される（数学的に見て位相は周波数にわたる積分であるので。また、１／ｓは積分を表す）。変換ユニット９２で周波数差が位相差Θ_０に変換され、位相差Θ_０が第１の減算ノード１２に供給される。

ＶＣＯ３０で、制御電圧Ｖ_ｔｕｎｅは変換ユニット３４に直接供給される。今、変換ユニット３４の構成は、制御電圧Ｖ_ｔｕｎｅを周波数信号に変換するように構成されており、この周波数信号に、無線チャネル周波数ω_{ＲＦ＿ＣＨ}が第２の加算ノード３６で加えられて、無線周波数ω_ＲＦが得られ、これが分数Ｎ分割器５２に供給される。そして、無線チャネル周波数ω_{ＲＦ＿ＣＨ}と無線周波数ω_ＲＦの差を第３の減算ノード３８で発生させることによって、ＰＬＬ回路の変調出力周波数が、ＶＣＯ３０で得られる。

したがって、第２の好ましい実施形態に従ったＰＬＬ回路またはシステムは、分数Ｎシンセサイザおよび分数Ｎ送信変調器を備える。変調誤差の補償は、補償電流Ｉ_ｃで行うことができる。

上の第１および第２の好ましい実施形態では、異なる種類の二点変調が使用され、さらにループフィルタの積分レギュレータの代わりに、所定の設定がループフィルタまたは電圧制御発信器に導入される。それによって、ＰＬＬ回路の動的整定時間を改善して、他の回路部品のための時間を得ることができ、この他の回路部分は、変調に要求される精度を保証することができる。補償電流Ｉ_ｃの実現は、図２に示す回路で行うことができる。さらに、図６に示すＶＣＯ曲線の移動の実行は、設定すなわち事前選択回路４０で行うことができる。この事前選択回路４０は、図７に明示的に示されていないが、第２の好ましい実施形態に組み込んでもよい。

代替えとして、第３の好ましい実施形態によると、分数Ｎ変調の使用は、事前補償を用い、かつ二点変調を用いずに行うことができる。この場合、図７のＤＡＣ６２はもはや必要でなく、追加の事前補償ユニットが、比決定ユニット５４の前に追加されなければならない。Ｉレギュレータを有する従来の高次のＰＬＬ回路において、そのような追加の事前補償ユニットは、ＰＬＬ回路の特有のパラメータについて正確な知識を必要とする。しかし、例えば、上記の第１および第２の実施形態の事前選択ユニット４０を使用することによって、Ｉレギュレータを不要にすることができるならば、この問題を大いに軽減することができる。したがって、事前選択回路４０と事前補償付き分数Ｎ変調との組合せは、改善された回路挙動をもたらし、どんな二点変調も必要としない。

Ｖ_ｉｎｔの値および／またはＶＣＯ特性を得るための、事前選択ユニット４０の設定値は、ＰＬＬ回路の製造中に格納またはプログラムされてもよい。代替えとして、制御関数の機能の実現は、ディジタル機能またはソフトウェアルーチンとして行われ、これは整定が完了するまで可変にされてもよく、そして整定のとき固定される。同様に、ＶＣＯ特性曲線は、段階的な方法で、整定プロセス中に切り替えられてもよく、またＰＬＬ回路が整定した後で固定されてもよい。

留意されたいことであるが、本発明は、上の好ましい実施形態の特定の特徴に限定されない。オフセット電圧Ｖ_ｉｎｔの接続は、どんな種類のループフィルタに行われてもよく、そのループフィルタで定常状態誤差信号が発生される。さらに、どんな種類の電流発生および電流結合技術を使用して、補償電流Ｉ_ｃを、位相検出回路１０の出力またはループフィルタ２０の入力に加えてもよい。したがって、好ましい実施形態は、添付の特許請求の範囲内で変化することができる。

さらに、描かれた図面の図は、単に説明するものであり、制限するものでない。図面において、要素のいくつかの大きさが誇張され、また比例で描かれていないことは、説明の目的のためである。用語「備える」は、この説明および特許請求の範囲で使用される場合、他の要素またはステップを排除しない。単数名詞を参照する際（例えば「ひとつの」または「その」）、不定または定冠詞が使用されるが、何か他のことが特に述べられていない限り、これはその名詞の複数を含む。説明および特許請求の範囲での、第１、第２、第３などの用語は、類似した要素を区別するために使用されており、必ずしも連続した順序または年代順を述べるために使用されているわけではない。理解すべきことであるが、本明細書で説明した本発明の実施形態は、本明細書で説明または図示したもの以外の他の順序で動作することができる。さらに、好ましい実施形態、特定の構造および構成を本明細書で議論したが、様々な変更または修正を形または細部に加えることが、添付の特許請求の範囲を逸脱しないで、可能である。

好ましい実施形態に従ったＰＬＬ回路を示す模式的なブロック図である。 好ましい実施形態に従ったループフィルタのオフセット電圧の補償電流の導入を示す模式的な回路図である。 ＰＬＬ回路の閉ループ挙動を示す模式的な周波数図である。 様々なＰＬＬループの誤差位相挙動を示す模式的な波形図である。 様々なＰＬＬループの誤差位相挙動を示す模式的な波形図である。 第１の好ましい実施形態に従ったＰＬＬ回路を示す模式的な機能ブロック図である。 ＶＣＯ曲線のシフトを示す模式的な図である。 第２の好ましい実施形態に従ったＰＬＬ回路を示す模式的な機能ブロック図である。

符号の説明

５ 入力端子
１０ 位相検出器
１５ 出力端子
２０ ループフィルタ
２５ 加算ノード
３０ 電圧制御発振器（ＶＣＯ）
４０ 事前選択回路
５０ 周波数分割器
６０ 補償回路
７０ 電圧源

２２ リップルフィルタ
８０ 電流源

１２ 減算ノード
１４ 変換ユニット
３２ 減算ノード
３４ 変換ユニット
６２ 変換ユニット
９０ 変換ユニット

３６ 加算ノード
３８ 減算ノード
５２ 分数分割器
５４ 比決定ユニット
５６ 減算ノード
９２ 変換ユニット

Claims (5)

1. フェーズロックループ回路であって、
   ａ）ループフィルタ手段と、
   ｂ）前記ループフィルタ手段に結合された電圧制御発振器手段と、
   ｃ）前記ループフィルタ手段に結合されて、前記フェーズロックループ回路の閉ループ動作中に所定のオフセット電圧を前記ループフィルタ手段に供給する電圧発生器手段と、
   ｄ）前記電圧制御発振器手段の特性に従って前記オフセット電圧を設定する設定手段と、
   ｅ）補償電流を発生し、かつ前記補償電流を前記ループフィルタ手段の入力に供給して前記フェーズロックループ回路の位相検出器手段の位相誤差を補償するための補償手段であって、入力変調周波数を前記補償電流に変換するための第１の変換手段を備える補償手段と、
   を備えるフェーズロックループ回路。
2. 前記電圧発生器手段と前記ループフィルタ手段の入力抵抗器との間に直列に結合された抵抗器手段をさらに備え、前記補償手段が、前記抵抗器手段に並列に接続された電流源を備える、請求項１に記載のフェーズロックループ回路。
3. 前記入力変調周波数を入力位相信号に変換するための第２の変換手段をさらに備える、請求項１または２に記載のフェーズロックループ回路。
4. 前記入力変調周波数を、前記フェーズロックループ回路に設けられた分数分割器の分割係数に変換するための第３の変換手段をさらに備える、請求項１ないし３のいずれか一項に記載のフェーズロックループ回路。
5. 前記第３の変換手段の入力に接続された事前補償手段をさらに備える、請求項４に記載のフェーズロックループ回路。

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