KR101423383B1 - 재분배층 비아 구조 및 그 제조 방법 - Google Patents

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치아-젠 류
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Abstract

실시형태는 기판 상에 콘택트 패드를 포함하는 반도체 장치이고, 콘택트 패드는 기판 상의 집적 회로 위에 배치되고, 제1 패시베이션층은 콘택트 패드 상에 배치된다. 제1 비아는 제1 패시베이션층 내에 있고, 제1 비아는 4개보다 많은 측면을 갖고, 제1 비아는 콘택트 패드로 연장된다.

Description

재분배층 비아 구조 및 그 제조 방법{RE-DISTRIBUTION LAYER VIA STRUCTURE AND METHOD OF MAKING SAME}
일반적으로, 반도체 다이는 솔더 범프를 사용하는 플립 칩 패키징 또는 와이어 본딩을 포함하는 상이한 타입의 패키징을 통해 반도체 다이 외부의 다른 장치에 접속될 수 있다. 반도체 다이는 금속층, 유전체층, 금속 비아, 재분배층, 및 포스트-패시베이션 인터커넥트(post-passivation interconnect)를 포함하는 금속화 층(metallization layer)을 구비할 수 있다. 플립 칩 패키징[또는 웨이퍼-레벨 칩 스케일 패키지(WLCSP : wafer-level chip scale package)] 솔더 범프는 반도체 다이 상에 언더범프 메탈라이제이션(underbump metallization)의 층을 최초로 형성하고, 이어서 언더범프 메탈라이제이션 상에 솔더를 배치함으로써 함으로써 형성될 수 있지만, 와이어 본딩은 와이어링(wiring)을 통해 직접 기판에 집적 회로(IC)를 접속할 수 있다. 솔더가 배치된 후에, 소망하는 범프 형상으로 솔더를 형성하기 위해 리플로우 오페레이션(reflow operation)이 수행될 수 있다. 이어서, 솔더 범프는 외부 장치와의 물리적 접속으로 배치될 수 있고, 다른 리플로우 오퍼레이션은 외부 장치와 솔더 범프를 본딩(bonding)하기 위해 수행될 수 있다. 상기 2가지 타입의 패키징에서, 와이어 본딩과 플립 칩, 물리적 및 전기 접속은 프린트 회로 보드(printed circuit board), 다른 반도체 다이 등의 외부 장치와 반도체 다이 사이에서 이루어질 수 있다.
이제, 첨부 도면에 도시된 실시형태에 대한 상세한 참조가 이루어질 것이다. 가능하다면, 동일 또는 유사한 파트에 대한 설명 및 도면에서 동일 도면 부호가 사용된다. 도면에서, 형상 및 두께는 명확함과 편의를 위해 과장될 수 있다. 이러한 설명은 본 발명에 관련된 방법 및 장치의 파트를 형성하거나 본 발명에 관련된 방법 및 장치와 직접 협력하는 엘리먼트에 특히 디렉팅(directing)될 것이다. 특별하게 도시되지 않거나 설명하지 않은 엘리면트는 통상의 기술자에게 잘 알려진 다양한 형태를 취할 수 있다는 것이 이해될 것이다. 본 발명에 의해 알려지면, 다수의 개조 및 수정이 통상의 기술자에게 인식될 것이다.
본 명세서를 통한 "일실시형태" 또는 "실시형태"에 대한 참조는 실시형태와 관련하여 설명한 특정 피쳐(feature), 구조, 또는 특성이 적어도 하나의 실시형태에 포함된다는 것을 의미한다. 따라서, 본 명세서를 통해 여러 문장에서 나타나는 "일실시형태에서" 또는 "실시형태에서"는 동일 실시형태에 대한 모든 참조를 필요로 하지 않는다. 또한, 특정 피쳐, 구조, 또는 특성은 하나 이상의 실시형태에서 적합한 모든 방식으로 결합될 수 있다. 이하의 도면은 비례적으로 도시되지 않고, 이들 도면은 단지 예시를 위한 것임을 인식해야 한다.
실시형태는 특정 콘텍스트(context), 즉 메탈 피쳐(metal feature)를 통한 재분배층에 관하여 설명될 것이다. 그러나, 메탈 피쳐 상의 포스트-패시베이션 인터커넥트 또는 다른 비아에 다른 실시형태가 적용될 수도 있다.
이제, 본 실시형태 및 그 장점에 대한 더 완전한 이해를 위해, 첨부 도면과 결합된 이하의 설명에 대한 참조가 이루어진다.
도 1a는 실시형태에 의한 반도체 장치의 단면도를 나타낸다.
도 1b는 다른 실시형태에 의한 반도체 장치의 단면도를 나타낸다.
도 1c는 또 다른 실시형태에 의한 반도체 장치의 단면도를 나타낸다.
도 2a 내지 2g는 실시형태에 의한 비아 개구(via opening)의 상면도를 나타낸다.
도 3 내지 10은 실시형태에 의한 반도체 장치의 포메이션(formation)을 나타낸다.
도 11a 및 11b는 실시형태에 의한 반도체 장치를 테스트한 결과를 나타낸다.
이제 도 1a를 참조하면, 상호접속 구조(11)를 가진 기판(10), 제1 콘택트 패드(20A), 제2 콘택트 패드(20B), 제1 패시베이션층(first passivation layer)(22), 제1 패시베이션층(22)을 통한 제1 재분배층(RDL : redistribution layer) 비아 개구(24A), 제1 패시베이션층(22)을 통한 제2 RDL 비아 개구(24B), 제1 RDL(26A), 제2 RDL(26B), 제1 및 제2 RDL(26A 및 26B) 상의 제2 패시베이션층(28)과 제3 패시베이션층(29), 제3 RDL(30), 제3 RDL(30) 상의 제4 패비베이션층(32), 언더범프 메탈라이제이션(UBM : underbump metallization) 개구(34), UBM(36), 및 커넥터(38)를 포함하는 반도체 다이(1)의 일부가 도시되어 있다. 본 실시형태에서, 기판(10)은 실리콘이 될 수 있고, 다른 실시형태에서, 실리콘 게르마늄(SiGe), 실리콘 산화물, 질화물 등 또는 그것들의 조합을 포함한다. 기판(10)은 능동 및 수동 소자(active and passive device)로 이루어진 집적 회로를 포함할 수 있다.
다양한 능동 및 수동 소자를 전기적으로 접속하여 펑션 회로(functional circuitry)를 형성하기 위해 상호접속 구조(11)는 금속선(14) 및 비아(16)를 포함한다. 장벽층을 구비하거나 구비하지 않은 구리, 알루미늄, 등의 도전성 물질은 금속선(14) 및 비아(16)로서 사용될 수 있다. 금속선(14) 및 비아(16)는 싱글 및/또는 듀얼 다마신 프로세스(single and/or dual damascene process), 비아-퍼스트 프로세스(via-first process), 또는 메탈-퍼스트 프로세스(metal-first process)를 사용하여 형성될 수 있다. 상호접속 구조(11)는 복수의 금속층, 즉 M1, Mn, ... , Mtop을 포함하고, 금속층(M1)은 기판(10) 바로 위에 있는 금속층이고, 금속층(Mn)은 금속층(M1) 위에 있는 중간층이고, 금속층(Mtop)은 위에 놓인 RDL(26) 바로 아래에 있는 상부 금속층이다. 명세서를 통해, 용어 "금속층"은 동일층 내의 금속선의 집합을 나타낸다. 금속층(M1 내지 Mn 내지 Mtop)은 실리콘 산화물 등의 산화물, 붕소 인 실리케이트 글라스(BPSG : borophosphosilicate glass), 언도핑 실리케이트 글라스(USG : undoped silicate glass), 플루오르화 실리케이트 글라스(FSG : fluorinated silicate glass), 로우-k 유전체막 등 또는 그것들의 조합 등으로 형성될 수 있는 금속간 절연막(IMD : inter-metal dielectric)(12) 내에 형성된다. 로우-k 유전체막은 3.9보다 낮은 k값을 가질 수 있다.
금속층(Mtop)은 제1 콘택트 패드(20A) 및 제2 콘택트 패드(20B) 등의 하나 이상의 콘택트 패드를 포함할 수 있다. 제1 및 제2 콘택트 패드(20A 및 20B)는 상호접속 구조(11)의 금속층(Mn)과의 전기 접촉으로 및 금속층(Mn) 위에 형성될 수 있다. 제1 및 제2 콘택트 패드(20A 및 20B)는 구리, 알루미늄, 알루미늄 구리 합금, 텅스텐, 니켈 등 또는 그것들의 조합을 포함할 수 있다. 실시형태에서 금속선(14)과 제1 및 제2 콘택트 패드(20A 및 20B)는 약 0.3um 내지 약 1.2um의 두께로 형성될 수 있다. 다른 실시형태에서, 금속층(Mtop)과 제1 및 제2 콘택트 패드(20A 및 20B)는 다른 금속층(Mn 내지 M1)의 두께의 약 10배 또는 통상적인 상부 금속 두께의 약 3배의 두께로 형성된 초박 금속(ultra-thick metal) 또는 상부 금속이 될 수 있다. 그러나, 본 명세서를 통해 언급된 수치는 단지 예시일 뿐이고, 대체 실시형태에서 변경될 수 있다는 것이 인식된다.
제1 패시베이션층(22)은 상호접속 구조(11)와 제1 및 제2 콘택트 패드(20A 및 20B) 위에 형성될 수 있다. 실시형태에서, 제1 패시베이션층(22)은 약 0.7um과 약 1um 사이의 두께로 형성될 수 있다. 제1 패시베이션층(22)이 형성된 후에, 제1 RDL 비아 개구(24A) 및 제2 RDL 비아 개구(24B) 등의 하나 이상의 RDL 비아 개구는 아래 놓인 제1 및 제2 콘택트 패드(20A 및 20B)의 적어도 일부를 노출시키기 위해 제1 패시베이션층(22)의 일부를 제거함으로써 제1 패시베이션층(22)을 통해 형성될 수 있다. 제1 RDL 비아 개구(24A)는 제1 콘택트 패드(20A)와 제1 RDL(26A)(이하 더 논의됨) 사이의 접촉을 가능하게 한다. 제2 RDL 비아 개구(24B)는 제2 콘택트 패드(20B)와 제2 RDL(26B)(이하 더 논의됨) 사이의 접촉을 가능하게 한다. 제1 및 제2 콘택트 패드(20A 및 20B)의 일부를 노출시키기 위해 적합한 모든 프로세스가 사용될 수 있지만, 제1 및 제2 RDL 비아 개구(24A 및 24B)는 적합한 포토리소그래픽 마스크(photolithographic mask) 및 에칭 프로세스(etching process)를 사용하여 형성될 수 있다. 실시형태에서, RDL 비아 개구(24) 중 하나의 직경(242)은 약 1.5um과 약 5um 사이(도 2a 참조)가 될 수 있다.
RDL 비아 개구(24)는 상부로부터 본 경우에 4개보다 많은 측면을 가질 수 있고, RDL 비아 개구(24)의 인접한 측면 사이의 각도, 즉 내각(internal angle)(241)은 약 90°보다 더 크다(도 2a 내지 2g 참조). 도 2a에 도시된 바와 같이, RDL 비아 개구(24)는 약 135°의 8개의 내각(241)에 의해 8각형을 형성하는 8개의 측면을 가질 수 있다. 실시형태에서, RDL 비아 개구(24)의 측면은 도 2a에 도시된 바와 같이 동일 길이가 아니고, RDL 비아 개구(24)는 RDL 비아 개구(24)의 둘레 주위에 교대로 4개의 긴 측면과 4개의 짧은 측면을 포함한다. 4개의 긴 측면은 서로 실질적으로 동일한 길이이고, 4개의 짧은 측면은 서로 실질적으로 동일한 길이이다. 다른 실시형태에서, RDL 비아 개구(24)의 측면은 동일 길이가 될 수 있다.
도 2b 내지 2g는 RDL 비아 개구(24)의 다른 실시형태를 나타낸다. 도 2b는 약 144°의 내각(241)을 가진 10각형을 형성하는 10개의 측면을 가진 RDL 비아 개구(24)를 나타낸다. 도 2c는 약 150°의 내각(241)을 가진 12각형을 형성하는 12개의 측면을 가진 RDL 비아 개구(24)를 나타낸다. 도 2d는 원을 형성하는 RDL 비아 개구(24)를 나타낸다. 다른 실시형태에서, RDL 비아 개구(24)는 실질적으로 원을 형성하기 위해 다수의 측면, 예컨대 30개 보다 많은 측면을 가질 수 있다. 도 2e는 약 108°의 내각(241)을 가진 5각형을 형성하는 5개의 측면을 가진 RDL 비아 개구(24)를 나타낸다. 도 2f는 약 120°의 내각(241)을 가진 6각형을 형성하는 6개의 측면을 가진 RDL 비아 개구(24)를 나타낸다. 도 2g는 약 128.6°의 내각(241)을 가진 7각형을 형성하는 7개의 측면을 가진 RDL 비아 개구(24)를 나타낸다. 통상의 기술자가 인식하는 바와 같이, RDL 비아 개구(24)는 도 2의 예시적 실시형태가 아닌 다수의 측면과 내각을 갖는 다각형으로 형성될 수 있다. 또한, 도 2b 내지 2g는 도 2a를 참조하여 논의한 바와 같은 다양한 길이의 측면을 포함할 수도 있다.
도 1a로 돌아가면, 제1 및 제2 RDL 비아 개구(24A 및 24B)가 형성된 후에, 제1 및 제2 RDL(26A 및 26B)은 제1 패시베이션층(22)을 따라 연장되도록 형성될 수 있고, 제1 및 제2 콘택트 패드(20A 및 20B)와 전기 접속될 수 있다. 제1 및 제2 콘택트 패드(20A 및 20B)와, 제3 RDL(30)과, 제1 및 제2 RDL(26A 및 26B) 상의 층에 있어서의 다른 메탈 피쳐 사이에 전기 접속을 제공하기 위해 제1 및 제2 RDL(26A 및 26B)이 사용될 수 있다. 실시형태에서, 제1 및 제2 RDL(26A 및 26B)은 알루미늄, 구리, 알루미늄 구리 합금 등 또는 그것들의 조합을 포함할 수 있고, 약 1.4um과 약 2.8um 사이의 두께를 가지고 형성될 수 있다. 일부 실시형태에서, 하나 이상의 장벽층(미도시)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등 또는 그것들의 조합을 포함하는 제1 및 제2 RDL 비아 개구(24A 및 24B) 내에 형성될 수 있다.
제1 및 제2 RDL(26A 및 26B)의 형성 후에, 아래에 있는 다른 구조와 제1 및 제2 RDL(26A 및 26B)를 보호 및 전기적으로 절연하기 위해 제2 패시베이션층(28)과 제3 패시베이션층(29)이 형성될 수 있다. 실시형태에서, 제2 패시베이션층(28)은 컨포멀(conformal)이고, 반도체 다이(1)에 걸쳐 실질적으로 동일 두께를 갖는다. 제2 패시베이션층(28)은 USG, FSG, SiOx, SiN 등 또는 그것들의 조합을 포함할 수 있다. 제3 패시베이션층(29)은 실리콘 질화물, 실리콘 산화물, 폴리머 등 또는 그것들의 조합을 포함할 수 있다. 실시형태에서, 제2 패시베이션층(28)은 약 1um과 약 2um 사이의 두께를 갖도록 형성될 수 있고, 제3 패시베이션층(29)은 약 5um의 두께를 갖도록 형성될 수 있다.
제3 패시베이션층(29)이 형성된 후에, 제3 RDL(30)은 제3 패시베이션층(29)을 따라 형성될 수 있고, 제1 RDL(26A)과 전기 접속될 수 있다. 제1 RDL(26A)과 UBM(36)과 커넥터(38) 사이에 전기 접속을 제공하기 위해 제3 RDL(30)이 사용될 수 있다. 실시형태에서, 제3 RDL(30)은 구리, 알루미늄, 알루미늄 구리 합금 등을 포함할 수 있다.
제3 RDL(30)이 형성된 후에, 아래 놓인 다른 구조와 제3 RDL(30)을 보호 및 전기적 절연하기 위해 제4 패시베이션층(32)이 형성될 수 있다. 실시형태에서, 제4 패시베이션층(32)은 약 5um의 두께로 형성된 실리콘 질화물, 실리콘 산화물, 폴리머 등 또는 그것들의 조합을 포함할 수 있다.
제4 패시베이션층(32)이 형성된 후에, UBM(36)의 형성이 후속하는 제4 패시베이션층(32)을 통해 UBM 개구(34)가 형성될 수 있다. UBM(36)이 형성된 후에, 커넥터(38)가 UBM(36) 위에 형성될 수 있다.
도 1b에 반도체 다이(1)의 다른 실시형태가 도시되어 있다. 본 실시형태에서, 도 1a로부터의 제1 및 제2 RDL(26A 및 26B)은 싱글 RDL(26)을 형성하기 위해 전기적 및 물리적으로 접속된다. RDL(26)은 제1 및 제2 콘택트 패드(20A 및 20B)와 전기 접속된다. 반도체 다이(1)의 형성은 이전 실시형태와 마찬가지이다.
도 1c는 반도체 다이(1)의 또 다른 실시형태를 나타낸다. 본 실시형태에서, 제4 RDL(27)은 싱글 개구(도 1a 및 1b 참조)보다는 2개의 RDL 비아 개구(24A1 및 24A2)에 의해 제1 콘택트 패드(20A)에 전기 접속된다. 또한, 본 실시형태에서, 커넥터(38)는 솔더 범프(도 1a 및 1b 참조)보다는 와이어 본드(wire bond)를 포함한다. 반도체 다이(1)의 형성은 이전 실시형태와 마찬가지이다.
이전 실시형태는 콘택트 패드, RDL 비아 개구, 및 RDL의 특정 구성을 도시하고 있지만, 다른 실시형태는 다 많은 또는 더 적은 콘택트 패드, RDL 비아 개구, 또는 RDL을 가진 다른 구성을 고려할 수 있다.
도 3 내지 10은 실시형태에 의한 반도체 다이(1)를 형성하는 프로세스를 나타낸다. 본 실시형태는 특정 순서로 수행되는 스텝에 관하여 논의되지만, 스텝은 모든 논리적 순서로 수행될 수 있다.
도 3은 프로세싱의 중간 스테이지에서의 금속층(M1 내지 Mtop)과 기판(10)을 나타낸다. 기판(10)은 실리콘, SiGe, 실리콘 카바이드(silicon carbide) 등 또는 그것들의 조합이 될 수 있다. 기판(10)은 벌크 실리콘, 도핑된 또는 도핑되지 않은, 또는 실리콘-온-인슐레이터(SOI : silicon-on-insulator) 기판을 포함할 수 있다. 사용될 수 있는 다른 기판은 멀티-레이어 기판(multi-layered substrate), 그라디언트 기판(gradient substrate), 또는 하이브리드 오리엔테이션 기판(hybrid orientation substrate)을 포함한다.
기판(10)은 능동 및 수동 소자(active and passive device)로 이루어진 집적 회로를 포함할 수 있다. 통상의 기술자가 인식하는 바와 같이, 트랜지스터, 커패시터, 저항, 그것들의 조합 등의 다양한 능동 및 수동 소자가 반도체 다이(1)를 위한 디자인의 구조적 및 기능적 요구를 생성하는데 사용될 수 있다. 능동 및 수동 소자를 포함하는 집적 회로는 적합한 모든 방법을 사용하여 형성될 수 있다.
도 3에 도시된 바와 같이, IMD(12)와 금속선(14)과 비아(16)는 기판(10) 상에 형성된다. 실시형태에서, 금속선(14)과 비아(16)는 집적 회로에 다른 장치가 연결될 수 있도록 기판(10) 상의 집적 회로에 연결될 수 있다. 각각의 IMD(12)는, 화학 증착(CVD : chemical vapor deposition), 고밀도 플라즈마 CVD(HDP-CVD : high-density plasma CVD), 퍼니스 디포지션(furnace deposition), PECVD(plasma-enhanced CVD) 등 또는 그것들의 조합에 의해 형성된 실리콘 산화물, BPSG, PSG, FSG 등 또는 그것들의 조합이 될 수 있다. 각각의 IMD(12) 내의 금속선(14) 및 비아(16)는, 예컨대 듀얼 다마신 등의 다마신 프로세스를 사용하여 형성될 수 있고, 알루미늄, 구리 알루미늄 합금 등 또는 그것들의 조합을 포함할 수 있다. 금속선(14) 및 비아(16)는, 예컨대 CVD, 원자층 증착(ALD : atomic layer depositon), 물리 증착(PVD : physical vapor deposition) 등 또는 그것들의 조합을 사용하여 증착될 수 있다. 화학적 기계적 연마(CMP : chemical mechanical polish) 등의 연마 및/또는 연삭 프로세스는 초과 도전성 물질(excess conductive material)을 제거할 수 있다. IMD(12)는 각각의 비아(16)와 금속선(14)을 따라 순차적으로 형성된다.
제1 및 제2 콘택트 패드(20A 및 20B)는 금속선(14) 및 비아(16) 위에 형성될 수 있다. 제1 및 제2 콘택트 패드(20A 및 20B)는 구리, 알루미늄, 알루미늄 구리 합금, 텅스텐, 니켈 등 또는 그것들의 조합을 포함할 수 있고, 상기한 바와 같이, 금속선(14)과 유사한 프로세스에 의해 형성될 수 있다. 다른 실시형태에서, 제1 및 제2 콘택트 패드(20A 및 20B)는 상부 IMD(12)의 형성 전에 형성 및 패터닝될 수 있다. 제1 및 제2 콘택트 패드(20A 및 20B)는 다른 금속층(Mn 내지 M1)의 두께의 약 10배 또는 통상적인 상부 금속의 두께의 약 3배의 두께로 형성된 UTM이 될 수 있다. 다른 실시형태에서, 제1 및 제2 콘택트 패드(20A 및 20B)는 다른 금속층(Mn 내지 M1)과 유사한 두께가 될 수 있다. 다수의 다른 콤포넌트는 명확하게 표사되지 않은 실시형태에 포함될 수 있다. 예컨대, 에치 스탑층(etch stop layer)은 IMD(12)와 기판(10)의 층 사이의 다양한 인터페이스 사이에 배치될 수 있다. 또한, 더 많은 또는 더 적은 IMD(12)와 금속층이 사용될 수 있다.
도 4에 제1 패시베이션층의 형성이 도시되어 있다. 제1 패시베이션층(22)은 상부 IMD(12)와 제1 및 제2 콘택트 패드(20A 및 20B) 위에 형성된다. 제1 패시베이션층(22)은 실리콘 질화물, 실리콘 탄화물(silicon carbide), 실리콘 산화물, 도핑된 산화물 등의 로우-k 유전체, 다공성 탄소 도핑 실리콘 이산화물 등의 초저-k(extremely low-k) 유전체 등, 또는 그것들의 조합이 될 수 있고, CVD 등에 의해 증착될 수 있다.
도 5는 제1 패시베이션층(22) 내의 제1 및 제2 RDL 비아 개구(24A 및 24B)의 형성을 나타낸다. 제1 및 제2 RDL 비아 개구(24A 및 24B)는 아래 놓인 제1 및 제2 콘택트 패드(20A 및 20B)의 적어도 일부를 노출시키기 위해 제1 패시베이션층(22)의 일부를 제거함으로써 제1 패시베이션층(22)을 통해 형성될 수 있다. 제1 및 제2 RDL 비아 개구(24A 및 24B)는 제1 및 제2 콘택트 패드(20A 및 20B)와 나중에 형성된 제1 및 제2 RDL(26A 및 26b) 사이의 접촉을 가능하게 한다. 제1 및 제2 콘택트 패드(20A 및 20B)의 일부를 노출시키기 위해 적합한 모든 프로세스가 사용될 수 있지만, 제1 및 제2 RDL 비아 개구(24A 및 24B)는 적합한 포토리소그래피 마스크 및 에칭 프로세스를 사용하여 형성될 수 있다. 도 2를 참조하여 논의한 바와 같이, 제1 및 제2 RDL 비아 개구(24A 및 24B)는 위에서 본 경우 약 90°보다 큰 내각(241)을 가진 4개보다 많은 측면을 포함할 수 있다.
도 6에 제1 및 제2 RDL(26A 및 26B)의 형성이 도시되어 있다. 제1 및 제2 RDL(26A 및 26B)은 각각 제1 및 제2 RDL 비아 개구(24A 및 24B)로 제1 패시베이션층(22)을 따라 연장되도록 형성될 수 있다. 일부 실시형태에서, 하나 이상의 장벽층(미도시)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등 또는 그것들의 조합을 포함하는 제1 및 제2 RDL 비아 개구(24A 및 24B) 내에 형성될 수 있다. 하나 이상의 장벽층은 CVD, PVD, PECVD, ALD 등 또는 그것들의 조합에 의해 제1 및 제2 RDL 비아 개구(24A 및 24B) 내에 제1 패시베이션층(22)을 따라 형성될 수 있다. 실시형태에서, 존재하는 경우에 CVD, 스퍼터링 등 또는 그것들의 조합을 통해 하나 이상의 장벽층 상에 티타늄 구리 합금의 시드층(seed layer)(미도시)의 형성에 의해 제1 및 제2 RDL(26A 및 26B)이 형성될 수 있다. 이어서, 포토레지스트(미도시)는 시드층을 커버하도록 형성될 수 있고, 이어서 포토레지스트는 제1 및 제2 RDL(26A 및 26B)이 배치되길 소망하는 곳인 시드층 중의 일부를 노출시키도록 패터닝될 수 있다. 일단 포토레지스트가 형성 및 패터닝되면, 구리, 알루미늄, 알루미늄 구리 합금, 금 등 또는 그것들의 조합 등의 도전성 물질은 플레이팅(plating), CVD, PVD 등, 또는 그것들의 조합 등의 증착 프로세스를 통해 시드층 상에 형성될 수 있다. 일단 도전성 물질이 형성되면, 포토레지스트는 에싱(ashing) 등의 적합한 제거 프로세스를 통해 제거될 수 있다. 또한, 포토레지스트의 제거 후에, 포토레지스트에 의해 커버되는 시드층의 일부는, 예컨대 마스크 등의 도전성 물질을 사용하여 적합한 에치 프로세스를 통해 제거될 수 있다.
도 7은 아래에 있는 다른 구조와 제1 및 제2 RDL(26A 및 26B)를 보호 및 전기적으로 절연하기 위한 제2 패시베이션층(28)과 제3 패시베이션층(29)의 형성을 나타낸다. 제2 패시베이션층(28)은 USG, FSG, SiOx, SiN 등, 또는 그것들의 조합을 포함할 수 있고, 반도체 다이(1)에 걸쳐 실질적으로 동일 두께를 갖기 위해, 제1 RDL(26A), 제2 RDL(26B), 및 제1 패시베이션층(22) 위에 CVD 등에 의해 컨포멀하게(conformally) 증착될 수 있다. 제3 패시베이션층(29)은 실리콘 질화물, 실리콘 산화물, 폴리머 등, 또는 그것들의 조합을 포함할 수 있고, CVD 등에 의해 증착될 수 있다. 2개의 패시베이션층이 제1 및 제2 RDL(26A 및 26B) 상에 도시되어 있지만, 다른 실시형태에서는 하나의 패시베이션층만이 제1 및 제2 RDL(26A 및 26B) 상에 존재할 수 있다.
도 8에 제3 RDL(30)의 형성이 도시되어 있다. 제3 패시베이션층(29)의 형성 후에, 비아는 제1 RDL(26A)의 일부를 노출시키기 위해 제2 패시베이션층(28) 및 제3 패시베이션층(29)을 통해 형성될 수 있다. 제3 RDL(30)은 제3 패시베이션층(29)을 따라 비아로 연장되도록 형성될 수 있다. 제1 콘택트 패드(20A) 상의 영역에 대한 UBM(36)의 직접적인 배치를 제한하는 대신, 제1 콘택트 패드(20A)에 전기 접속되는 나중에 형성된 UBM(36)이 반도체 다이(1) 상의 소망하는 모든 위치에 배치될 수 있도록 하기 위해, 제3 RDL(30)이 사용될 수 있다. 실시형태에서, CVD, 스퍼터링 등, 또는 그것들의 조합을 통해 티타늄 구리 합금의 시드층을 우선 형성함으로써 제3 RDL(30)이 형성될 수 있다. 이어서, 포토레지스트(미도시)는 시드층을 커버하도록 형성될 수 있고, 이어서 포토레지스트는 제3 RDL(30)이 배치되길 소망하는 곳인 시드층 중의 일부를 노출시키도록 패터닝될 수 있다. 일단 포토레지스트가 형성 및 패터닝되면, 구리, 알루미늄, 알루미늄 구리 합금, 금 등 또는 그것들의 조합 등의 도전성 물질은 플레이팅(plating), CVD, PVD 등, 또는 그것들의 조합 등의 증착 프로세스를 통해 시드층 상에 형성될 수 있다. 일단 도전성 물질이 형성되면, 포토레지스트는 에싱(ashing) 등의 적합한 제거 프로세스를 통해 제거될 수 있다. 또한, 포토레지스트의 제거 후에, 포토레지스트에 의해 커버되는 시드층의 일부는, 예컨대 마스크 등의 도전성 물질을 사용하여 적합한 에치 프로세스를 통해 제거될 수 있다.
도 9는 아래에 놓인 다른 구조 및 제3 RDL(30)을 보호 및 전기적으로 절연하기 위한 제4 패시베이션층(32)의 형성을 나타낸다. 제4 패시베이션층(32)은 실리콘 질화물, 실리콘 산화물, 폴리머 등, 또는 그것들의 조합을 포함할 수 있고, 약 5um의 두께로 CVD 등에 의해 증착될 수 있다. 실시형태에서, 제4 패시베이션층(32)은 컨포멀(conformal)이고, 반도체 다이(1)에 걸쳐 실질적으로 동일 두께를 갖는다. 다른 실시형태에서, 제4 패시베이션층(32)은 실질적으로 평평한 상면으로 형성하도록 평탄화될 수 있다.
도 10은 UBM(36) 및 커넥터(38)의 형성을 나타낸다. 제4 패시베이션층(32)이 형성된 후에, 아래에 놓인 제3 RDL(30)의 적어도 일부를 노출시키기 위해, 제4 패시베이션층(32)의 일부를 제거함으로써 UBM 개구(34)가 제4 패시베이션층(32)을 통해 형성될 수 있다. UBM 개구(34)는 제3 RDL(30)과 UBM(36) 사이의 접촉을 가능하게 한다. 제3 RDL(30)의 일부를 노출시키기 위해 적합한 모든 프로세스가 대신 사용될 수 있지만, UBM 개구(34)는 적합한 포토리소그래픽 마스크 및 에칭 프로세스를 사용하여 형성될 수 있다.
일단 제3 RDL(30)이 제4 패시베이션층(32)을 통해 노출되면, UBM(36)은 제3 RDL(30) 전기적으로 접촉하여 형성될 수 있다. UBM(36)은 도전성 물질의 하나 이상의 층을 포함할 수 있다. UBM(36)의 형성을 위해 적합한, 크롬/크롬-구리 합금/구리/금의 어레인지먼트(arrangement), 티타늄/티타늄 텅스텐/구리의 어레인지먼트, 또는 구리/니켈/금의 어레인지먼트 등의 물질 및 층의 다수의 적합한 어레인지먼트가 있다. UBM(36)을 위해 사용될 수 있는 물질의 적합한 모든 물질 또는 층은 현재 애플리케이션(application)의 범위 내에 포함되는 것으로 의도된다.
커넥터(38)는 콘택트 범프(contact bump), 와이어 본드, 금속 기둥(metal pillar) 등이 될 수 있고, 주석(tin), 은, 무납 주석(lead-free tin), 구리 등, 또는 그것들의 조합 등의 물질을 포함할 수 있다. 커넥터(38)가 콘택트 범프인 실시형태에서, 처음에 UBM(36) 상에 도전성 물질의 층을 형성함으로써 커넥터(38)가 형성될 수 있다. 일단 도전성 물질의 층이 UBM(36) 상에 형성되면, 물질을 소망하는 범프 형상으로 형성하기 위해 리플로우(reflow)가 수행될 수 있다. 다른 실시형태에서, 커넥터(38)는 와이어 본드(도 1c 참조)가 될 수 있고, 제1 및 제2 RDL(26A 및 26B) 또는 제3 RDL(30)에 본딩될 수 있는 와이어 본드 커넥터를 형성하기 위해 와이어 본딩이 수행된다.
실시형태는 장점을 성취할 수 있다. 약 90°보다 큰 내각(241)과 4개 보다 많은 측면을 가진 RDL 비아 개구(24)는 RDL 비아 개구(24) 상의 제2 패시베이션층(28)과 제3 패시베이션층(29) 내의 심(seam) 또는 크랙(crack)의 형성을 감소시킬 수 있다. 도 11a는 4개의 측면과 1.5um 내지 4.3um 사이의 비아 직경을 가진 RDL 비아 개구(24) 상의 패시베이션층 내에 심 또는 크랙을 갖는 테스트의 퍼센티지(percentage)를 나타낸다. 도 11b는 8개의 측면과 135°의 내각과 1.5um 내지 4.3um 사이의 비아 직경을 가진 RDL 비아 개구 상의 패시베이션층 내에 심 또는 크랙을 갖는 테스트의 퍼센티지(percentage)를 나타낸다. 도 11b에 도시된 바와 같이, 8개의 측면과 135°의 내각을 갖는 RDL 비아 개구(24)의 고장률(failure rate)은 비아 사이즈에 따라 80%까지 감소될 수 있다. 또한, 매우 낮은 무고장(no failure)의 비아 직경의 윈도우(window)는 약 1.5um과 약 3.3um 사이로 감소된다.
실시형태는 기판 상에 콘택트 패드를 포함하는 반도체 장치이고, 콘택트 패드는 기판 상의 집적 회로 위에 배치되고, 제1 패시베이션층은 콘택트 패드 상에 배치된다. 제1 비아는 제1 패시베이션층 내에 있고, 제1 비아는 4개보다 많은 측면을 갖고, 제1 비아는 콘택트 패드로 연장된다.
다른 실시형태는 기판 상의 제1 콘택트 패드, 제1 콘택트 패드 상의 제1 패시베이션층, 제1 패시베이션층을 통하는 제1 비아를 포함하는 반도체 장치이고, 제1 비아는 4개보다 많은 측면을 갖고, 제1 RDL은 제1 비아 및 제1 패시베이션층 위에 있고, 제1 RDL은 제1 비아를 통해 제1 콘택트 패드와 접촉한다.
또 다른 실시형태는 기판 상에 집적 회로를 형성하는 스텝, 기판 상에 콘택트 패드를 형성하는 스텝, 및 콘택트 패드 상에 제1 패시베이션층을 증착하는 스텝을 포함하는 반도체 장치의 제조 방법이다. 제1 비아는 제1 패시베이션층을 통해 형성되고, 제1 비아는 4개보다 많은 측면을 포함한다.
본 발명과 그 장점을 상세히 설명했지만, 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 수정, 대체, 및 개조가 이루어질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 명세서에 개시된 프로세스, 머신, 제조, 상황의 조합, 수단, 방법 및 스텝의 특정 실시형태에 한정되는 것을 의도하지 않는다. 통상의 기술자는, 여기에 개시된 대응 실시형태가 본 발명에 따라 사용될 수 있음에 따라 실질적으로 동일 기능을 수행하거나 실질적으로 동일 결과를 달성하는 기존의 또는 나중에 개발될 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝을 본 발명으로부터 용이하게 인식할 것이다. 따라서, 청구범위는 이러한 프로세스, 머신, 제조, 상황의 조합, 수단, 방법, 또는 스텝 등이 그 범위 내에 포함되는 것으로 의도된다.

Claims (10)

  1. 기판 상의 집적 회로 위에 배치된 콘택트 패드(contact pad);
    상기 콘택트 패드 위에 있는 제1 패시베이션층(passivation layer);
    4개보다 많은 측면을 갖고, 상기 콘택트 패드로 연장되며, 상기 제1 패시베이션층 내에 있는 제1 비아;
    상기 제1 패시베이션층 상에 그리고 상기 제1 비아 내에 있는 제1 메탈 피쳐(metal feature)로서, 상기 제1 패시베이션층 상에서 그리고 상기 제1 비아 내에서 동일한 두께를 갖고, 상기 콘택트 패드와 전기적 및 물리적으로 접촉하는, 제1 메탈 피쳐;
    상기 제1 메탈 피쳐 상에 있고, 상기 제1 메탈 피쳐 상에서 동일 두께를 갖는, 제2 패시베이션층; 및
    상기 제2 패시베이션층 상의 제3 패시베이션층;
    을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 비아는 1.5um과 5um 사이의 직경을 갖는, 반도체 장치.
  3. 제1항에 있어서,
    상기 콘택트 패드는 3um과 12um 사이의 두께를 갖는, 반도체 장치.
  4. 삭제
  5. 기판 위에 있는 제1 콘택트 패드;
    상기 제1 콘택트 패드 위에 있는 제1 패시베이션층;
    상기 제1 패시베이션층을 통하고, 4개보다 많은 측면을 갖는, 제1 비아;
    상기 제1 패시베이션층 및 상기 제1 비아 위에 있고, 상기 제1 비아를 통해 상기 제1 콘택트 패드와 접촉하고, 일부 영역이 상기 제1 패시베이션층과 접촉하는, 제1 RDL(redistribution layer); 및
    상기 제1 RDL 위에 있고, 상기 제1 RDL 상에서 동일 두께를 갖는, 제2 패시베이션층;
    을 포함하는, 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 콘택트 패드로부터 측면으로 이격된 제2 콘택트 패드로서, 상기 제1 패시베이션층이 상기 제2 콘택트 패드 위에 있는 것인, 상기 제2 콘택트 패드;
    상기 제1 패시베이션층을 통하고, 4개보다 많은 측면을 갖는, 제2 비아; 및
    상기 제1 패시베이션층 및 상기 제2 비아 위에 있고, 상기 제2 비아를 통해 상기 제2 콘택트 패드와 접촉하는, 제2 RDL(redistribution layer);
    을 더 포함하는, 반도체 장치.
  7. 제5항에 있어서,
    상기 비아는 8개 이상의 측면과 135° 이상의 내각을 갖는, 반도체 장치.
  8. 제5항에 있어서,
    상기 제2 패시베이션층을 통한 제2 비아;
    상기 제2 패시베이션층 및 상기 제2 비아 위에 있고, 상기 제2 비아를 통해 상기 제1 콘택트 패드와 접촉하는, 제2 RDL;
    상기 제2 RDL 위의 제3 패시베이션층;
    상기 제3 패시베이션층을 통한 개구(opening);
    상기 개구로 연장되는 언더범프 메탈라이제이션(UBM : underbump metallization); 및
    상기 UBM 상의 콘택트 범프(contact bump);
    를 더 포함하는, 반도체 장치.
  9. 기판 상에 집적 회로를 형성하는 스텝;
    상기 기판 위에 제1 콘택트 패드를 형성하는 스텝;
    상기 콘택트 패드 위에 제1 패시베이션층을 증착하는 스텝;
    4개보다 많은 측면을 포함하는 제1 비아를 상기 제1 패시베이션층을 통해 형성하는 스텝;
    상기 제1 비아로 연장되는 제1 RDL을 이 제1 RDL의 일부 영역이 상기 제1 패시베이션층에 접촉하도록 상기 제1 패시베이션층 위에 형성하는 스텝; 및
    상기 제1 RDL 위에 컨포멀하게 제2 패시베이션층을 증착하는 스텝;
    을 포함하는, 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 콘택트 패드를 형성하는 스텝 전에, 상기 집적 회로 위에 상기 콘택트 패드와 전기적으로 연결된 상호접속 구조를 형성하는 스텝;
    상기 제2 패시베이션층을 통해 제2 비아를 형성하는 스텝;
    상기 제2 비아로 연장되는 제2 RDL을 상기 제2 패시베이션층 위에 형성하는 스텝;
    상기 제2 RDL 위에 제3 패시베이션층을 증착하는 스텝;
    상기 제2 패시베이션층을 통해 개구를 형성하는 스텝;
    상기 개구 내에 UBM을 형성하는 스텝; 및
    상기 UBM 상에 콘택트 범프를 형성하는 스텝;
    을 더 포함하는, 반도체 장치 제조 방법.
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