KR101412900B1 - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

적층 세라믹 커패시터 및 그 제조 방법 Download PDF

Info

Publication number
KR101412900B1
KR101412900B1 KR1020120125065A KR20120125065A KR101412900B1 KR 101412900 B1 KR101412900 B1 KR 101412900B1 KR 1020120125065 A KR1020120125065 A KR 1020120125065A KR 20120125065 A KR20120125065 A KR 20120125065A KR 101412900 B1 KR101412900 B1 KR 101412900B1
Authority
KR
South Korea
Prior art keywords
lead
portions
ceramic
ceramic body
exposed
Prior art date
Application number
KR1020120125065A
Other languages
English (en)
Other versions
KR20140058266A (ko
Inventor
김응수
최재열
김두영
이종호
김유나
김성우
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120125065A priority Critical patent/KR101412900B1/ko
Priority to JP2012272814A priority patent/JP5489023B1/ja
Priority to TW101147109A priority patent/TWI506656B/zh
Priority to US13/715,935 priority patent/US8964355B2/en
Priority to CN201310006530.2A priority patent/CN103811175B/zh
Publication of KR20140058266A publication Critical patent/KR20140058266A/ko
Application granted granted Critical
Publication of KR101412900B1 publication Critical patent/KR101412900B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

본 발명은, 세라믹 소체; 서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 소체의 일면으로 노출되는 제1 및 제2 리드부를 각각 가지는 제1 및 제2 내부 전극; 상기 세라믹 소체의 일면에 형성되며 상기 제1 및 제2 리드부와 각각 연결되는 제1 및 제2 리드 연결부와, 상기 제1 및 제2 리드 연결부의 일단에서 상기 세라믹 소체의 상기 제1 및 제2 리드부가 노출되는 면과 수직인 한 면으로 연장되며 외부로 노출되는 제1 및 제2 외부 단자부를 각각 포함하는 제1 및 제2 외부 전극; 및 상기 세라믹 소체의 일면에 형성되며, 상기 세라믹 소체의 일면으로 노출되는 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 커버하는 제1 절연층; 을 포함하는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
상기 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는 전자 부품이다.
상기 적층 세라믹 커패시터는 액정표시장치(LCD: Liquid Crystal Display) 및 플라즈마 표시장치 패널(PDP: Plasma Display Panel) 등의 영상기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰 등 여러 전자 제품의 회로 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
상기 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속되는 외부 전극을 포함할 수 있다.
최근에는 전자 제품이 소형화됨에 따라 이러한 전자 제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.
이에 제품의 초소형화를 위해 유전체층 및 내부 전극의 두께를 얇게 하고, 제품의 초고용량화를 위해서 내부 전극이 형성되는 유전체층의 적층 수를 증가한 세라믹 커패시터가 제조되고 있으나, 이러한 구성만으로 제품의 용량을 증가시키는데 한계가 있었다.
한편, 내부 전극을 어느 하나의 동일한 면(하면)으로 노출시켜 하면 실장이 가능하도록 한 적층 세라믹 커패시터가 개시되어 있다.
그러나, 종래의 적층 세라믹 커패시터는 내부 전극이 실장 면에 대해 수직으로 배치됨으로써 수평 실장이 요구되는 곳에 적용이 곤란한 문제점이 있었다.
하기 선행기술문헌 1 및 선행기술문헌 2는 제1 및 제2 내부 전극의 인출부가 유전체층의 단부를 통해 노출되며, 제1 및 제2 외부 전극도 세라믹 소체의 양 단부에 상기 제1 및 제2 내부 전극의 인출부와 전기적으로 연결되도록 형성되는 구조를 개시한다.
한국특허등록공보 제10-0587006호 한국특허등록공보 제10-1141434호
본 발명은 우수한 정전 용량을 가지며, 내부 전극을 수평 타입으로 하면서 하면 실장이 가능하도록 한 적층 세라믹 커패시터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면은, 세라믹 소체; 서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 소체의 일면으로 노출되는 제1 및 제2 리드부를 각각 가지는 제1 및 제2 내부 전극; 상기 세라믹 소체의 일면에 형성되며 상기 제1 및 제2 리드부와 각각 연결되는 제1 및 제2 리드 연결부와, 상기 제1 및 제2 리드 연결부의 일단에서 상기 세라믹 소체의 상기 제1 및 제2 리드부가 노출되는 면과 수직인 한 면으로 연장되며 외부로 노출되는 제1 및 제2 외부 단자부를 각각 포함하는 제1 및 제2 외부 전극; 및 상기 세라믹 소체의 일면에 형성되며, 상기 세라믹 소체의 일면으로 노출되는 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 커버하는 제1 절연층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 세라믹 소체의 상기 제1 및 제2 외부 단자부가 형성되는 면에 대하여 수평으로 배치될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 리드 연결부는 상기 제1 리드부 중 상기 제2 리드부와 중첩되지 않는 영역과 연결되며, 상기 제2 리드 연결부는 상기 제2 리드부 중 상기 제1 리드부와 중첩되지 않는 영역과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 절연층은 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 모두 덮도록 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은 상기 제1 및 제2 리드 연결부의 타단에서 상기 세라믹 소체의 상기 제1 및 제2 외부 단자부가 형성되는 면과 대향하는 면으로 연장되며 외부로 노출되는 제3 및 제4 외부 단자부를 각각 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 리드부 및 제1 외부 전극은 2개 이상이며, 2개 이상의 상기 제1 리드부는 상기 제2 리드부와 각각 중첩 영역을 형성하고, 2개 이상의 상기 제1 리드부는 2개 이상의 상기 제1 외부 전극과 각각 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 상기 세라믹 소체의 일면과 대향하는 타면으로 노출되는 제3 및 제4 리드부를 각각 가지며, 상기 제3 및 제4 리드부는 서로 중첩된 영역을 가질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 전극은, 상기 세라믹 소체의 일면과 대향하는 타면에 형성되며, 상기 제3 및 제4 리드부와 각각 연결되고, 상기 제1 및 제2 외부 단자부의 일단과 각각 연결되는 제3 및 제4 리드 연결부를 각각 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 리드 연결부는 상기 제3 리드부 중 상기 제4 리드부와 중첩되지 않는 영역과 연결되며, 상기 제4 리드 연결부는 상기 제4 리드부 중 상기 제3 리드부와 중첩되지 않는 영역과 연결될 수 있다.
본 발명의 일 실시 예에서, 상기 세라믹 소체의 일면과 대향하는 타면에 형성되며, 상기 세라믹 소체의 타면으로 노출되는 상기 제3 및 제4 리드부와 상기 제3 및 제4 리드 연결부를 커버하는 제2 절연층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제2 절연층은 상기 제3 및 제3 리드부와 상기 제3 및 제4 리드 연결부를 모두 덮도록 형성될 수 있다.
본 발명의 다른 측면은, 제1 세라믹 시트 상에 제1 리드부가 상기 제1 세라믹 시트의 일 단면을 통해 노출되도록 제1 내부 전극을 형성하는 단계; 제2 세라믹 시트 상에 제2 리드부가 상기 제1 리드부와 서로 중첩된 영역을 가지며 상기 제2 세라믹 시트의 일 단면을 통해 노출되도록 제2 내부 전극을 형성하는 단계; 상기 제1 및 제2 내부 전극이 형성된 상기 제1 및 제2 세라믹 시트를 번갈아 복수 개 적층하고 소성하여 세라믹 소체를 형성하는 단계; 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부와 각각 연결되도록 제1 및 제2 리드 연결부를 형성하는 단계; 상기 세라믹 소체의 상기 제1 및 제2 리드부가 노출되는 면과 수직인 한 면에 상기 제1 및 제2 리드 연결부의 일단에서 연장되며 외부로 노출되는 제1 및 제2 외부 단자부를 형성하는 단계; 및 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 커버하도록 제1 절연층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드 연결부를 형성하는 단계에서, 상기 제1 리드 연결부는 상기 세라믹 소체의 일면에서 상기 제1 리드부 중 상기 제2 리드부와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성하며, 상기 제2 리드 연결부는 상기 세라믹 소체의 일면에서 상기 제2 리드부 중 상기 제1 리드부와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 절연층을 형성하는 단계는, 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 모두 덮도록 세라믹 슬러리를 도포하여 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부 단자부를 형성하는 단계 이후에, 상기 제1 및 제2 외부 단자부가 형성되는 면과 대향하는 면에 상기 제1 및 제2 리드 연결부의 타단에서 연장되며 외부로 노출되는 제3 및 제4 외부 단자부를 형성하는 단계를 더 수행할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내부 전극을 형성하는 단계는, 상기 제1 세라믹 시트의 일 단면을 통해 노출되도록 2 개 이상의 제1 리드부를 형성하며, 2개 이상의 상기 제1 리드부는 상기 제2 리드부와 각각 중첩 영역을 가지도록 형성하며, 상기 제1 리드 연결부 및 상기 제1 외부 단자부를 형성하는 단계에서, 상기 제1 리드 연결부 및 제1 외부 전극은 2개 이상 형성되며, 2개 이상의 상기 제1 리드 연결부는 2개 이상의 상기 제1 리드 연결부 및 2개 이상의 상기 제1 외부 전극과 각각 연결되는 것을 특징으로 할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극을 형성하는 단계는, 상기 제1 및 제2 세라믹 시트의 일 단면과 대향하는 타 단면을 통해 노출되는 제3 및 제4 리드부를 각각 더 형성하며, 상기 제3 및 제4 리드부는 서로 중첩된 영역을 가지도록 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 리드부를 형성하는 단계 이후에, 상기 세라믹 소체의 일면과 대향하는 타면에 상기 제3 및 제4 리드부와 각각 연결되고 상기 제1 및 제2 외부 단자부의 일단과 각각 연결되는 제3 및 제4 리드 연결부를 형성하는 단계를 더 수행할 수 있다.
본 발명의 일 실시 예에서, 상기 제3 및 제4 리드 연결부를 형성하는 단계에서, 상기 제3 리드 연결부는 상기 세라믹 소체의 타면에서 상기 제3 리드부 중 상기 제4 리드부와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성하며, 상기 제4 리드 연결부는 상기 세라믹 소체의 일면에서 상기 제4 리드부 중 상기 제3 리드부와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성할 수 있다.
본 발명의 일 실시 예에서, 상기 제1 절연층을 형성하는 단계 이후에, 상기 세라믹 소체의 일면과 대향하는 타면에 상기 제3 및 제4 리드부와 상기 제3 및 제4 리드 연결부를 모두 커버하도록 세라믹 슬러리를 도포하여 제2 절연층을 형성하는 단계를 더 수행할 수 있다.
본 발명의 일 실시 형태에 따르면, 제1 및 제2 내부 전극의 오버랩 부분을 최대화하여 적층 세라믹 커패시터의 용량을 증가시킬 수 있는 효과가 있다.
또한, 내부 전극을 폭 마진 없이 형성하고 세라믹 소체의 내부 전극이 노출되는 면에 절연층을 형성함으로써 마진의 얼라이먼트를 고려할 필요가 없고 마진을 사용자가 원하는 일정한 두께로 형성할 수 있는 효과가 있다.
또한, 내부 전극이 실장 면이 되는 외부 단자부에 대해 수평으로 배치되므로 적층 세라믹 커패시터가 기판 위에 수평 타입으로 실장되어 필렛 높이를 낮출 수 있으며, 초고용량 기종에서 어코스틱 노이즈의 발생을 줄일 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 투명사시도이다.
도 2는 도 1의 적층 세라믹 커패시터를 실장되는 방향으로 나타낸 투명사시도이다.
도 3은 도 1의 적층 세라믹 커패시터의 제1 및 제2 내부 전극 구조를 나타낸 횡단면도이다.
도 4는 도 3에 제1 절연층이 추가로 형성된 구조를 나타낸 횡단면도이다.
도 5a 내지 도 5c는 도 1의 적층 세라믹 커패시터가 형성되는 과정을 순서대로 나타낸 사시도이다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 7은 도 6의 적층 세라믹 커패시터에서 제1 절연층을 제거하고 나타낸 사시도이다.
도 8은 도 6의 적층 세라믹 커패시터의 제1 및 제2 내부 전극 구조를 나타낸 횡단면도이다.
도 9는 도 8에 제1 절연층이 추가로 형성된 구조를 나타낸 횡단면도이다.
도 10은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 투명사시도이다.
도 11은 도 10의 적층 세라믹 커패시터에서 제1 절연층을 제거하고 나타낸 투명사시도이다.
도 12는 도 10의 적층 세라믹 커패시터의 제1 및 제2 내부 전극 구조를 나타낸 횡단면도이다.
도 13는 도 10에 제1 및 제2 절연층이 추가로 형성된 구조를 나타낸 횡단면도이다.
도 14a 내지 도 14c는 도 10의 적층 세라믹 커패시터를 제조하는 과정 중 BMP(biscuit margin punching) 공법으로 제1 및 제2 절연층을 형성하는 과정을 순서대로 나타낸 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 투명사시도이고, 도 2는 도 1의 적층 세라믹 커패시터를 실장되는 방향으로 나타낸 투명사시도이고, 도 3은 도 1의 적층 세라믹 커패시터의 제1 및 제2 내부 전극 구조를 나타낸 횡단면도이고, 도 4는 도 3에 제1 절연층이 추가로 형성된 구조를 나타낸 횡단면도이고, 도 5a 내지 도 5c는 도 1의 적층 세라믹 커패시터가 형성되는 과정을 순서대로 나타낸 사시도이다.
본 발명의 일 실시 형태에 따르면, x-방향은 제1 및 제2 외부 전극이 소정의 간격을 두고 형성되는 방향이고, y-방향은 제1 및 제2 내부 전극(121, 122)이 유전체층(111)을 사이에 두고 적층되는 방향이며, z-방향은 제1 및 제2 내부 전극(121, 122)이 세라믹 소체(110)의 폭 방향일 수 있다.
본 실시 형태에 따른 적층 세라믹 커패시터는 2 단자 수평 적층형 커패시터일 수 있다.
“수평 적층형(horizontally laminated or horizontal multilayer)”은 커패시터 내의 적층된 내부 전극이 회로 기판의 실장 영역 면에 수평으로 배치되는 것을 의미하고, “2 단자(2-terminal)”는 커패시터의 단자로서 2 개의 단자가 회로 기판에 접속됨을 의미한다.
도 1 내지 도 5c를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 세라믹 소체(110)와, 세라믹 소체(110)의 내부에 형성되는 내부 제1 및 제2 전극(121, 122)과, 세라믹 소체(110)의 일면에 형성되는 절연층(140)과, 제1 및 제2 외부 전극을 포함할 수 있다.
본 실시 형태에서, 세라믹 소체(110)는 서로 대향하는 제1면(1) 및 제2면(2)과, 제1면(1) 및 제2면(2)을 연결하는 제3면(3), 제4면(4), 제5면 및 제6면(6)을 가질 수 있다.
이때, 세라믹 소체(110)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 제1면 내지 제6면을 가지는 육면체 형상일 수 있다. 또한, 본 발명의 일 실시 형태에 따르면, 세라믹 소체(110)의 제5면(5)은 회로 기판의 실장 영역에 배치되는 실장 면이 될 수 있다.
또한, 세라믹 소체(110)는 그 치수에 특별히 제한이 없으며, 예를 들어 0.6 mm × 0.3 mm의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(100)를 구성할 수 있다.
이러한 세라믹 소체(110)는 복수의 유전체층(111)을 적층한 다음 소성하여 형성될 수 있다.
이때, 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로서 인접하는 유전체층(111) 간의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
유전체층(111)은 세라믹 파우더, 유기 용제 및 유기 바인더를 포함하는 세라믹 그린 시트의 소성에 의하여 형성될 수 있다. 상기 세라믹 파우더는 높은 유전율을 갖는 물질로서 이에 제한되는 것은 아니나 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 번갈아 적층된 다음, 하나의 유전체층(111)을 사이에 두고 서로 대향하도록 세라믹 소체(110)의 내부에 y-방향으로 배치될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)은 유전체층(111)의 적어도 일면에 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
상기 도전성 금속은 이에 제한되는 것은 아니나, Ni, Cu, Pd, 또는 이들의 합금일 수 있다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로 될 수 있으며, 유전체층(111)의 적층 방향에 따라 서로 대향되게 배치될 수 있고, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연된다.
본 실시 형태에 따르면, 제1 및 제2 내부전극(121, 122)은 적층 세라믹 커패시터의 실장 면 즉, 제5면(5)에 대해 수평으로 배치될 수 있다.
본 실시 형태에서, 제1 및 제2 내부전극(121, 122)은 서로 다른 극성의 제1 및 제2 외부 전극과 연결되기 위하여 각각 제1 및 제2 리드부(121a, 122a)를 가지며, 제1 및 제2 리드부(121a, 122a)는 세라믹 소체(110)의 제1면(1)으로 노출될 수 있다.
본 발명의 일 실시 형태에 따르면, 제1 및 제2 리드부(121a, 122a)는 제1 및 제2 내부 전극(121, 122)을 형성하는 도체 패턴 중에서 폭(W)이 증가하여 세라믹 소체(110)의 제1면(1)으로 노출되는 영역을 의미할 수 있다.
일반적으로, 제1 및 제2 내부 전극(121, 122)은 서로 중첩되는 영역에 의하여 정전 용량을 형성하며, 서로 다른 극성의 제1 및 제2 외부 전극과 연결되는 제1 및 제2 리드부(121a, 122a)는 중첩되는 영역을 갖지 않는다.
그러나, 본 실시 형태에 따르면, 제1 및 제2 리드부(121a, 122a)는 서로 중첩되는 영역을 가질 수 있다. 즉, 제1 및 제2 리드부(121a, 122a)는 제1면(1)으로 노출되며, 노출된 영역 중 일부가 중첩되어 커패시터의 정전 용량을 증가시킬 수 있다.
도 3의 오른쪽 도면은 제2 내부전극(122)과 중첩된 제1 내부 전극(121)이 점선으로 표시되어 있고, 왼쪽 도면은 제1 내부전극(121)과 중첩된 제2 내부 전극(122)이 점선으로 표시되어 있다.
제1 및 제2 외부 전극은 제1 및 제2 리드부와 각각 연결되는 제1 및 제2 리드 연결부(133, 134)와, 제1 및 제2 리드 연결부(133, 134)의 일단에서 세라믹 소체(110)의 제5면(5)으로 절곡되어 연장되는 제1 및 제2 외부 단자부(131, 132)를 포함할 수 있다.
제1 리드 연결부(133)는 각각의 제1 리드부(121a) 중 제2 리드부(122a)와 중첩되지 않는 영역과 수직으로 연결되며, 제2 리드 연결부(134)는 각각의 제2 리드부(122a) 중 제1 리드부(121a)와 중첩되지 않는 영역과 수직으로 연결될 수 있다.
제1 및 제2 외부 단자부는(131, 132)는 세라믹 소체(110)의 제5면(5)에 외부로 노출되도록 형성되어 세라믹 소체(110)의 제5면(5)이 실장 면이 되도록 할 수 있다.
따라서, 적층 세라믹 커패시터를 하면 전극 패턴 구조로 구성함에도 실장 면이 기존의 제품과 동일하게 되어 수평 적층 방식의 적층 세라믹 커패시터로 활용할 수 있는 효과가 있다.
한편, 제 1 및 제2 외부 전극은 제1 및 제2 리드 연결부(131, 132)의 타단에서 세라믹 소체(110)의 제6면(6)으로 절곡되어 연장되는 제3 및 제4 외부 단자부(미도시)를 더 포함할 수 있다.
이때, 제3 및 제4 외부 단자부는 세라믹 소체(110)의 제6면(6)에 외부로 노출되도록 형성되어 세라믹 소체(110)의 제6면(6)이 실장 면이 되도록 할 수 있다.
제1 절연층(140)은 세라믹 소체(110)의 제1면(1)에 형성되며, 세라믹 소체(110)의 제1면(1)으로 노출되는 제1 및 제2 리드부(121a, 122a)와 제1 및 제2 리드 연결부(133, 134)를 커버하도록 형성될 수 있으며, 제1 및 제2 리드부(121a, 122a)의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
제1 절연층(140)은 세라믹 소체(110)의 제1면(1)으로 노출된 제1 및 제2 내부 전극(121, 122)의 제1 및 제2 리드부(121a, 122a) 및 제1 및 제2 리드 연결부(133, 134)를 덮어 내부 전극과 외부 전극의 단락을 방지하고, 내습 특성 저하 등의 내부 결함을 방지할 수 있다.
도 6은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 7은 도 6의 적층 세라믹 커패시터에서 제1 절연층을 제거하고 나타낸 사시도이고, 도 8은 도 6의 적층 세라믹 커패시터의 제1 및 제2 내부 전극 구조를 나타낸 횡단면도이고, 도 9는 도 8에 제1 절연층이 추가로 형성된 구조를 나타낸 횡단면도이다.
이하에서는 앞서 설명한 일 실시 형태와 다른 구성 요소를 중심으로 설명하며, 동일한 구성 요소에 대한 자세한 설명은 생략한다.
본 실시 형태에 따른 적층 세라믹 커패시터(200)는 3 단자 수평 적층 세라믹 커패시터일 수 있다.
여기서, “3 단자(3-terminal)”는 커패시터의 단자로서 3 개의 단자가 회로 기판에 접속됨을 의미한다.
도 6 내지 도 9를 참조하면, 본 실시 형태의 적층 세라믹 커패시터(200)는 제1 극성의 제1 내부 전극(221)과 제2 극성의 제2 내부 전극(222)을 한 쌍으로 할 수 있으며, 하나의 유전체층(211)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
이때, 제1 외부 전극은 2개의 제1 리드 연결부(233, 233')와 2 개의 제1 외부 단자부(231, 231')를 포함할 수 있다.
2 개의 제1 리드 연결부(233, 233')는 세라믹 소체(210)의 제1면(1)에 형성되며, 2 개의 제1 외부 단자부(231, 231')는 2 개의 제1 리드 연결부(233, 233')의 일단에서 실장 면이 되는 세라믹 소체(210)의 제5면(5)으로 연장되어 형성될 수 있다.
제1 및 제2 내부 전극(221, 222)은 서로 다른 극성을 갖는 2 개의 제1 리드 연결부(233, 233') 및 하나의 제2 리드 연결부(234)와 연결되기 위하여 각각 2 개의 제1 리드부(221a, 221b) 및 하나의 제2 리드부(222a)를 가지며, 이러한 제1 및 제2 리드부(221a, 221b, 222a)는 세라믹 소체(210)의 제1면(1)으로 노출될 수 있다.
이때, 2 개의 제1 리드부(221a, 221b)는 각각 제2 내부 전극(222)의 제2 리드부(222a)와 서로 중첩되는 영역을 가질 수 있다.
도 8의 오른쪽 도면은 제2 내부전극(222)과 중첩된 제1 내부 전극(221)이 점선으로 표시되어 있고, 왼쪽 도면은 제1 내부전극(221)과 중첩된 제2 내부 전극(222)이 점선으로 표시되어 있다.
세라믹 소체(210)의 제1면(1)에는 2 개의 제1 리드부(221a, 221b) 및 1 개의 제2 리드부(222a)와, 2 개의 제1 리드 연결부(233, 233') 및 1 개의 제2 리드 연결부(234)를 덮도록 제1 절연층(240)이 형성될 수 있으며, 제1 절연층(240)은 제1 및 제2 리드부(221a, 221b, 222a)의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
본 실시 형태에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있으며, 제1 및 제3은 동일한 극성을 의미하며, 제2 및 제4는 동일한 극성을 의미할 수 있다.
도 10은 본 발명의 또 다른 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 투명사시도이고, 도 11은 도 10의 적층 세라믹 커패시터에서 제1 절연층을 제거하고 나타낸 투명사시도이고, 도 12는 도 10의 적층 세라믹 커패시터의 제1 및 제2 내부 전극 구조를 나타낸 횡단면도이고, 도 13는 도 10에 제1 및 제2 절연층이 추가로 형성된 구조를 나타낸 횡단면도이다.
이하에서는 앞서 설명한 일 실시 형태와 다른 구성 요소를 중심으로 설명하며, 동일한 구성 요소에 대한 자세한 설명은 생략한다.
본 실시 형태에 따른 적층 세라믹 커패시터(300)는 4 단자 수평 적층 세라믹 커패시터일 수 있다.
여기서, “4 단자(4-terminal)”는 커패시터의 단자로서 4 개의 단자가 회로 기판에 접속됨을 의미한다.
도 10 내지 도 13을 참조하면, 본 실시 형태의 적층 세라믹 커패시터(300)는 제1 극성의 제1 내부 전극(321)과 제2 극성의 제2 내부 전극(322)을 한 쌍으로 할 수 있으며, 하나의 유전체층(311)을 사이에 두고 서로 대향하도록 y-방향으로 배치될 수 있다.
제1 및 제2 내부 전극(321, 322)은 서로 다른 극성의 제1 및 제2 외부 전극과 연결되기 위하여 각각 제1 리드부(321a)와 제3 리드부(321b) 및 제2 리드부(322a)와 제4 리드부(322b)를 가질 수 있다.
제1 및 제2 내부 전극(321, 322)의 제1 및 제2 리드부(321a, 322a)는 세라믹 소체(310)의 제1면(1)으로 노출되며 노출된 영역 중 일부가 서로 중첩될 수 있으며, 제1 및 제2 내부 전극(321, 322)의 제3 및 제4 리드부(321b, 322b)는 이에 대향하는 세라믹 소체(310)의 제2면(2)으로 노출되며 노출된 영역 중 일부가 서로 중첩될 수 있다.
도 12의 오른쪽 도면은 제2 내부전극(322)과 중첩된 제1 내부 전극(321)이 점선으로 표시되어 있고, 왼쪽 도면은 제1 내부전극(321)과 중첩된 제2 내부 전극(322)이 점선으로 표시되어 있다.
세라믹 소체(310)의 제1면(1)에는 제1 및 제2 리드부(321a, 322a)와 각각 연결되도록 제1 및 제2 리드 연결부(333, 334)가 형성될 수 있으며, 세라믹 소체(310)의 제1면(2)에는 제3 및 제4 리드부(321b, 322b)와 각각 연결되도록 제3 및 제4 리드 연결부(335, 336)이 형성될 수 있다.
제1 리드 연결부(333)와 제3 리드 연결부(335)는 세라믹 소체(310)의 제5면(5) 형성된 제1 외부 단자부(331)의 양단에 각각 연결되고, 제2 리드 연결부(334)와 제4 연결부(336)는 세라믹 소체(310)의 제5면(5) 형성된 제2 외부 단자부(332)의 양단에 각각 연결되어, 기판과 같은 외부 극성과 연결될 수 있다.
세라믹 소체(310)의 제1면(1)에는 제1 및 제2 리드부(321a, 322a)와 제1 및 제2 리드 연결부(333, 334)를 덮도록 제1 절연층(340)이 형성될 수 있으며, 제1 절연층(340)은 제1 및 제2 리드부(321a, 322a)의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
또한, 세라믹 소체(310)의 제1면(2)에는 제3 및 제4 리드부(321b, 322b)와 제3 및 제4 리드 연결부(335, 336)를 덮도록 제2 절연층(350)이 형성될 수 있으며, 제2 절연층(350)은 제3 및 제4 리드부(321b, 322b)의 중첩되는 영역을 모두 덮도록 형성될 수 있다.
본 실시 형태에서 제1 및 제2 는 서로 다른 극성을 의미할 수 있으며, 제1 및 제3과 제2 및 제4는 각각 동일한 극성을 의미할 수 있다.
이하, 본 발명의 적층 세라믹 커패시터를 제조하는 방법에 대한 실시 형태를 설명한다.
먼저 복수의 제1 및 제2 세라믹 시트를 준비한다.
상기 제1 및 제2 세라믹 시트는 세라믹 소체의 유전체층을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.
상기 세라믹 분말은 티탄산바륨(BaTiO3)계 물질을 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 상기 세라믹 분말은 티탄산바륨(BaTiO3)에 칼슘(Ca), 지르코늄(Zr) 등이 일부 공용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 -xCax)(Ti1-y)Zry)O3 또는 Ba(Ti1 - yZry)O3 등을 포함할 수 있다.
이러한 세라믹 분말 물질에 세라믹 첨가제, 유기 용제, 가소제, 결합제 및 분산제를 배합하고 바스킷 밀(basket mill)을 이용하여 슬러리를 제조할 수 있다.
다음으로, 각각의 제1 및 제2 세라믹 시트의 적어도 일면에 소정의 두께, 예를 들어 0.1 내지 2.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극을 각각 형성한다.
이때, 제1 내부 전극은 제1 세라믹 시트의 일면을 통해 노출되도록 2 개 이상의 제1 리드부를 형성할 수 있으며, 이 경우 후술하는 제1 리드 연결부도 이와 부합되게 2 개 이상을 형성하게 된다.
제1 및 제2 내부 전극은 제1 및 제2 리드부가 제1 및 제2 세라믹 시트의 일 단면을 통해 각각 노출되도록 형성하며, 제1 및 제2 리드부는 서로 중첩된 영역을 갖도록 형성할 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.
다음으로, 제1 및 제2 내부 전극이 형성된 복수의 제1 및 제2 세라믹 시트를 번갈아 적층하고, 적층 방향으로부터 가압하여 적층된 제1 및 제2 세라믹 시트와 제1 및 제2 내부 전극을 서로 압착시킨다.
이렇게 하여 복수의 유전체층과 복수의 제1 및 제2 내부 전극이 교대로 적층된 적층체를 구성하게 된다.
다음으로, 상기 적층체를 각각의 적층 세라믹 커패시터에 대응하는 영역마다 절단하여 칩화하고, 절단된 칩을 고온에서 가소 및 소성한 후 연마하여 제1 및 제2 내부 전극(121, 122)을 갖는 세라믹 소체(110)를 완성한다.
다음으로, 세라믹 소체(110)의 제1면(1)에 제1 및 제2 리드부(121a, 122a)의 노출되는 부분에 각각 접촉되어 전기적으로 연결될 수 있도록 제1 및 제2 리드 연결부(133, 134)를 형성한다.
이때, 제1 리드 연결부(133)는 세라믹 소체(110)의 제1면(1)에서 제1 리드부(121a) 중 제2 리드부(122a)와 중첩되지 않는 영역에 제1 및 제2 세라믹 시트의 적층 방향을 따라 수직으로 길게 형성할 수 있다.
또한, 제2 리드 연결부(134)는 세라믹 소체(110)의 제1면(1)에서 제2 리드부(122a) 중 제1 리드부(121a)와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 수직으로 길게 형성할 수 있다.
다음으로, 세라믹 소체(110)의 제5면(5)에 제1 및 제2 리드 연결부(134, 134)의 일단에서 연장되며 외부로 노출되도록 제1 및 제2 외부 단자부(131, 132)를 형성한다.
이때, 제1 및 제2 외부 단자부(131, 132)가 형성되는 면과 대향하는 제6면(6)에 제1 및 제2 리드 연결부(133, 134)의 타단에서 연장되며 외부로 노출되는 제3 및 제4 외부 단자부(미도시)를 더 형성할 수 있다.
이러한 구성에 따라 세라믹 소체(110)의 제5면(5) 또는 제6면(6)이 기판 등에 실장하기 위한 실장 면이 될 수 있다.
다음으로, 세라믹 소체(110)의 제1면(1)에 노출되어 있는 제1 및 제2 리드부(121a, 122a)와 제1 및 제2 리드 연결부(133, 134)를 모두 커버하도록 세라믹 슬러리를 도포하여 제1 절연층(140)을 형성한다.
상기 슬러리를 도포하는 방법은 예를 들어 스프레이 방식이나 롤러를 이용한 방법이 있으며 본 발명이 이에 한정되는 것은 아니다.
한편, 4 단자 구조의 수평 적층 세라믹 커패시터를 제조하는 경우는 아래와 같은 내용이 더 추가될 수 있다.
도 10 내지 도 13을 참조하면, 먼저 제1 및 제2 내부 전극을 형성하는 단계에서, 제1 및 제2 세라믹 시트의 제2면(2)을 통해 노출되는 제3 및 제4 리드부(321b, 322b)를 각각 더 형성하며, 제3 및 제4 리드부(321b, 322b)는 서로 중첩된 영역을 가지도록 형성할 수 있다.
그리고, 세라믹 소체(310)의 제2면(2)에는 제3 및 제4 리드부(321b, 322b)와 각각 연결되고 제1 및 제2 외부 단자부(331, 332)의 일단과 각각 연결되는 제3 및 제4 리드 연결부(335, 336)를 형성할 수 있다.
제3 리드 연결부(335)는 세라믹 소체(310)의 제2면(2)에서 제3 리드부(321b) 중 제4 리드부(322b)와 중첩되지 않는 영역에 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성하며, 제4 리드 연결부(336)는 세라믹 소체(310)의 제2면(2)에서 제4 리드부(322b) 중 제3 리드부(321b)와 중첩되지 않는 영역에 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성할 수 있다.
이후, 세라믹 소체(310)의 제2면(2)에 제3 및 제4 리드부(321b, 322b)와 제3 및 제4 리드 연결부(335, 336)를 모두 덮도록 세라믹 슬러리를 도포하여 제2 절연층(350)을 형성할 수 있다.
이때, 제1 및 제2 절연층(340, 350)은 BMP 공법을 적용하여 형성할 수 있다.
도 14a 내지 도 14b를 참조하면, 상기 BMP 공법은, 먼저 제1 및 제2 면(1, 2) 측에 제1 및 제2 내부 전극의 마진이 없으며 복수의 제1 및 제2 외부 전극이 형성되어 가소성된 세라믹 소체(310)를 마련한다.
이렇게 가소성된 세라믹 소체(310)는 자력 등을 이용하여 자동 정렬할 수 있다. 이때, 가소성 범위는 세라믹 소체(310)에 일정 수준의 강도를 부여하기 위해서 소성 수축률 5 내지 16 %로 한정하는 것이 바람직하다.
다음으로, 가소성된 세라믹 소체(310)의 제1면(1)이 전방을 향하도록 복수의 세라믹 소체(310)를 배치한다.
그리고, 세라믹 소체(310)의 제1 및 제2 면(1, 2)에 세라믹 소체와 동일하거나 글라스 함량 1 내지 2.5 배 증량된 또는 마그네슘(Mg) 산화물 또는 망간(Mn) 산화물 등의 첨가제를 1 내지 2.5 배 증량하여 형성된 일정 두께의 커버 시트(341, 351)를 대칭으로 덧대고, 각각의 커버 시트(341, 351) 위에 작업 후 커버 시트에 다른 부재가 부착되는 것을 방지하기 위한 이형 필름(410)을 배치한다.
그리고, 이형 필름(410) 위에 고무 등의 재질로 이루어진 쿠션부재(420)를 넣고, 제1면(1) 쪽 쿠션부재(420) 위에 알루미늄 등의 금속으로 이루어진 지지판(500)을 배치한 후, 넓은 범위의 압축압력, 압축시간 및 압축온도 조건하에서 1 차 압축을 실시하여 세라믹 소체(310)의 제1 및 제2 면(1, 2)에 커버시트(341, 351)를 균일한 두께로 부착할 수 있다.
이때, 압축압력이 너무 낮으면 제1 및 제2 면에 커버 시트(341, 351)가 제대로 부착이 되지 않을 수 있으며, 압축압력이 너무 높으면 세라믹 소체(310)가 파손될 수 있다.
본 실시 형태에서는 가소성을 먼저 실시하여 세라믹 소체(310)가 일부 수축되어 있기 때문에 추가로 수축될 가능성이 적어 절연층(340, 350) 형성에 따른 크랙의 발생 가능성을 줄일 수 있다.
이후, 커버시트(341, 351)를 세라믹 소체(310)의 크기에 맞게 절단하면 절연층(340, 350)이 형성된 적층 세라믹 커패시터(300)가 완성된다.
즉, 본 실시 형태는 제1 및 제2 내부 전극(321, 322)이 양쪽 대칭으로 노출되어 있고, 제1 및 제2 외부 전극은 90°로 절곡되어 세라믹 소체(110)의 3 면에 걸쳐서 형성되기 때문에 외부 전극을 형성할 때 방향의 정렬이 별도로 필요하지 않아 작업성을 향상시킬 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
1 ; 제1면 2 ; 제2면
3 ; 제3면 4 ; 제4면
5 ; 제5면 6 ; 제6면
100, 200, 300 ; 적층 세라믹 커패시터
110, 210, 310 ; 세라믹 소체 111, 211, 311 ; 유전체층
121, 221, 321 ; 제1 내부 전극 122, 222, 322 ; 제2 내부 전극
121a, 221a, 221b 321a ; 제1 리드부 122a, 222a, 322a ; 제2 리드부
131, 231, 231', 331 ; 제1 외부 단자부
132, 232, 332 ; 제2 외부 단자부
133, 233, 233', 333 ; 제1 리드 연결부
134, 234, 334 ; 제2 리드 연결부 321b ; 제3 리드부
322b ; 제4 리드부 335 ; 제3 리드 연결부
336 ; 제4 리드 연결부 410 ; 필름
420 ; 쿠션부재 500 ; 지지판

Claims (21)

  1. 세라믹 소체;
    서로 중첩된 영역을 가지며, 상기 중첩된 영역이 상기 세라믹 소체의 일면으로 노출되는 제1 및 제2 리드부를 각각 가지는 제1 및 제2 내부 전극;
    상기 세라믹 소체의 일면에 형성되며 상기 제1 및 제2 리드부와 각각 연결되는 제1 및 제2 리드 연결부와, 상기 제1 및 제2 리드 연결부의 일단에서 상기 세라믹 소체의 상기 제1 및 제2 리드부가 노출되는 면과 수직인 한 면으로 연장되며 외부로 노출되는 제1 및 제2 외부 단자부를 각각 포함하는 제1 및 제2 외부 전극; 및
    상기 세라믹 소체의 일면에 형성되며, 상기 세라믹 소체의 일면으로 노출되는 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 커버하는 제1 절연층; 을 포함하고,
    상기 제1 리드 연결부는 상기 제1 리드부 중 상기 제2 리드부와 중첩되지 않는 영역과 연결되며, 상기 제2 리드 연결부는 상기 제2 리드부 중 상기 제1 리드부와 중첩되지 않는 영역과 연결되는 것을 특징으로 하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 세라믹 소체의 상기 제1 및 제2 외부 단자부가 형성되는 면에 대하여 수평으로 배치되는 것을 특징으로 하는 적층 세라믹 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 절연층은 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 모두 덮도록 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 리드 연결부의 타단에서 상기 세라믹 소체의 상기 제1 및 제2 외부 단자부가 형성되는 면과 대향하는 면으로 연장되며 외부로 노출되는 제3 및 제4 외부 단자부를 각각 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 리드부 및 제1 외부 전극은 2개 이상이며, 2개 이상의 상기 제1 리드부는 상기 제2 리드부와 각각 중첩 영역을 형성하고, 2개 이상의 상기 제1 리드부는 2개 이상의 상기 제1 외부 전극과 각각 연결되는 적층 세라믹 커패시터.
  7. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 상기 세라믹 소체의 일면과 대향하는 타면으로 노출되는 제3 및 제4 리드부를 각각 가지며, 상기 제3 및 제4 리드부는 서로 중첩된 영역을 가지는 것을 특징으로 하는 적층 세라믹 커패시터.
  8. 제7항에 있어서,
    상기 제1 및 제2 외부 전극은, 상기 세라믹 소체의 일면과 대향하는 타면에 형성되며, 상기 제3 및 제4 리드부와 각각 연결되고, 상기 제1 및 제2 외부 단자부의 일단과 각각 연결되는 제3 및 제4 리드 연결부를 각각 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 제3 리드 연결부는 상기 제3 리드부 중 상기 제4 리드부와 중첩되지 않는 영역과 연결되며, 상기 제4 리드 연결부는 상기 제4 리드부 중 상기 제3 리드부와 중첩되지 않는 영역과 연결되는 것을 특징으로 하는 적층 세라믹 커패시터.
  10. 제8항에 있어서,
    상기 세라믹 소체의 일면과 대향하는 타면에 형성되며, 상기 세라믹 소체의 타면으로 노출되는 상기 제3 및 제4 리드부와 상기 제3 및 제4 리드 연결부를 커버하는 제2 절연층을 더 포함하는 것을 특징으로 하는 적층 세라믹 커패시터.
  11. 제10항에 있어서,
    상기 제2 절연층은 상기 제3 및 제3 리드부와 상기 제3 및 제4 리드 연결부를 모두 덮도록 형성되는 것을 특징으로 하는 적층 세라믹 커패시터.
  12. 제1 세라믹 시트 상에 제1 리드부가 상기 제1 세라믹 시트의 일 단면을 통해 노출되도록 제1 내부 전극을 형성하는 단계;
    제2 세라믹 시트 상에 제2 리드부가 상기 제1 리드부와 서로 중첩된 영역을 가지며 상기 제2 세라믹 시트의 일 단면을 통해 노출되도록 제2 내부 전극을 형성하는 단계;
    상기 제1 및 제2 내부 전극이 형성된 상기 제1 및 제2 세라믹 시트를 번갈아 복수 개 적층하고 소성하여 세라믹 소체를 형성하는 단계;
    상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부와 각각 연결되도록 제1 및 제2 리드 연결부를 형성하는 단계;
    상기 세라믹 소체의 상기 제1 및 제2 리드부가 노출되는 면과 수직인 한 면에 상기 제1 및 제2 리드 연결부의 일단에서 연장되며 외부로 노출되는 제1 및 제2 외부 단자부를 형성하는 단계; 및
    상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 커버하도록 제1 절연층을 형성하는 단계; 를 포함하고,
    상기 제1 및 제2 리드 연결부를 형성하는 단계에서, 상기 제1 리드 연결부는 상기 세라믹 소체의 일면에서 상기 제1 리드부 중 상기 제2 리드부와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성하며, 상기 제2 리드 연결부는 상기 세라믹 소체의 일면에서 상기 제2 리드부 중 상기 제1 리드부와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  13. 삭제
  14. 제12항에 있어서,
    상기 제1 절연층을 형성하는 단계는, 상기 세라믹 소체의 일면에 상기 제1 및 제2 리드부와 상기 제1 및 제2 리드 연결부를 모두 덮도록 세라믹 슬러리를 도포하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 및 제2 외부 단자부를 형성하는 단계 이후에, 상기 제1 및 제2 외부 단자부가 형성되는 면과 대향하는 면에 상기 제1 및 제2 리드 연결부의 타단에서 연장되며 외부로 노출되는 제3 및 제4 외부 단자부를 형성하는 단계를 더 수행하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  16. 제12항에 있어서,
    상기 제1 내부 전극을 형성하는 단계는, 상기 제1 세라믹 시트의 일 단면을 통해 노출되도록 2 개 이상의 제1 리드부를 형성하며, 2개 이상의 상기 제1 리드부는 상기 제2 리드부와 각각 중첩 영역을 가지도록 형성하며,
    상기 제1 리드 연결부 및 상기 제1 외부 단자부를 형성하는 단계에서, 상기 제1 리드 연결부 및 제1 외부 전극은 2개 이상 형성되며, 2개 이상의 상기 제1 리드 연결부는 2개 이상의 상기 제1 리드 연결부 및 2개 이상의 상기 제1 외부 전극과 각각 연결되는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  17. 제12항에 있어서,
    상기 제1 및 제2 내부 전극을 형성하는 단계는, 상기 제1 및 제2 세라믹 시트의 일 단면과 대향하는 타 단면을 통해 노출되는 제3 및 제4 리드부를 각각 더 형성하며, 상기 제3 및 제4 리드부는 서로 중첩된 영역을 가지도록 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 및 제2 리드부를 형성하는 단계 이후에, 상기 세라믹 소체의 일면과 대향하는 타면에 상기 제3 및 제4 리드부와 각각 연결되고 상기 제1 및 제2 외부 단자부의 일단과 각각 연결되는 제3 및 제4 리드 연결부를 형성하는 단계를 더 수행하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  19. 제18항에 있어서,
    상기 제3 및 제4 리드 연결부를 형성하는 단계에서, 상기 제3 리드 연결부는 상기 세라믹 소체의 타면에서 상기 제3 리드부 중 상기 제4 리드부와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성하며, 상기 제4 리드 연결부는 상기 세라믹 소체의 일면에서 상기 제4 리드부 중 상기 제3 리드부와 중첩되지 않는 영역에 상기 제1 및 제2 세라믹 시트의 적층 방향을 따라 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 절연층을 형성하는 단계 이후에, 상기 세라믹 소체의 일면과 대향하는 타면에 상기 제3 및 제4 리드부와 상기 제3 및 제4 리드 연결부를 모두 커버하도록 세라믹 슬러리를 도포하여 제2 절연층을 형성하는 단계를 더 수행하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
  21. 제18항에 있어서,
    상기 제1 및 제2 절연층은 BMP 공법을 이용하여 형성하는 것을 특징으로 하는 적층 세라믹 커패시터의 제조 방법.
KR1020120125065A 2012-11-06 2012-11-06 적층 세라믹 커패시터 및 그 제조 방법 KR101412900B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120125065A KR101412900B1 (ko) 2012-11-06 2012-11-06 적층 세라믹 커패시터 및 그 제조 방법
JP2012272814A JP5489023B1 (ja) 2012-11-06 2012-12-13 積層セラミックキャパシタ及びその製造方法
TW101147109A TWI506656B (zh) 2012-11-06 2012-12-13 多層陶瓷電容器及其製造方法
US13/715,935 US8964355B2 (en) 2012-11-06 2012-12-14 Multilayer ceramic capacitor and manufacturing method thereof
CN201310006530.2A CN103811175B (zh) 2012-11-06 2013-01-08 多层陶瓷电容器及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120125065A KR101412900B1 (ko) 2012-11-06 2012-11-06 적층 세라믹 커패시터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140058266A KR20140058266A (ko) 2014-05-14
KR101412900B1 true KR101412900B1 (ko) 2014-06-26

Family

ID=50622135

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120125065A KR101412900B1 (ko) 2012-11-06 2012-11-06 적층 세라믹 커패시터 및 그 제조 방법

Country Status (5)

Country Link
US (1) US8964355B2 (ko)
JP (1) JP5489023B1 (ko)
KR (1) KR101412900B1 (ko)
CN (1) CN103811175B (ko)
TW (1) TWI506656B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102097323B1 (ko) * 2014-08-14 2020-04-06 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101642595B1 (ko) * 2014-11-04 2016-07-25 삼성전기주식회사 적층 세라믹 전자 부품
KR102149786B1 (ko) * 2015-03-05 2020-08-31 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
KR101771798B1 (ko) * 2015-08-26 2017-08-25 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
JP6672786B2 (ja) 2015-12-25 2020-03-25 株式会社村田製作所 積層セラミック電子部品
JP6745700B2 (ja) * 2016-10-17 2020-08-26 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6851174B2 (ja) * 2016-10-26 2021-03-31 太陽誘電株式会社 積層セラミックコンデンサ
JP7213644B2 (ja) * 2018-09-12 2023-01-27 太陽誘電株式会社 積層セラミック電子部品の製造方法
JP2020184593A (ja) * 2019-05-09 2020-11-12 太陽誘電株式会社 積層セラミック電子部品及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135073A (ja) * 1996-10-30 1998-05-22 Matsushita Electric Ind Co Ltd 複合セラミック電子部品およびその製造方法
JP2004259736A (ja) * 2003-02-24 2004-09-16 Tdk Corp 複合電子部品
US20080080122A1 (en) 2006-09-28 2008-04-03 Tdk Corporation Multilayer capacitor
JP2009054973A (ja) * 2007-08-29 2009-03-12 Kyocera Corp 積層コンデンサおよびコンデンサ実装基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01283809A (ja) * 1988-05-10 1989-11-15 Nec Corp チップ形電子部品
JP2002359103A (ja) * 2001-05-31 2002-12-13 Mitsubishi Materials Corp チップ型サーミスタ
JP2003007568A (ja) * 2001-06-25 2003-01-10 Nec Tokin Ceramics Corp ヒューズ機能付き積層セラミック部品
US6829134B2 (en) * 2002-07-09 2004-12-07 Murata Manufacturing Co., Ltd. Laminated ceramic electronic component and method for manufacturing the same
JP2004259991A (ja) * 2003-02-26 2004-09-16 Kyocera Corp 積層セラミック部品
JP4108650B2 (ja) * 2004-06-29 2008-06-25 Ｔｄｋ株式会社 積層コンデンサ
KR100587006B1 (ko) * 2004-12-23 2006-06-08 삼성전기주식회사 적층형 칩 커패시터 및 그 제조 방법
JP2009026872A (ja) * 2007-07-18 2009-02-05 Taiyo Yuden Co Ltd 積層コンデンサ
JP5521695B2 (ja) * 2010-03-29 2014-06-18 株式会社村田製作所 電子部品
JP2012028502A (ja) * 2010-07-22 2012-02-09 Ngk Spark Plug Co Ltd 積層コンデンサ、及び配線基板
KR101141434B1 (ko) 2010-12-15 2012-05-04 삼성전기주식회사 적층 세라믹 콘덴서 및 그 제조방법
KR101558023B1 (ko) * 2011-08-26 2015-10-07 삼성전기주식회사 적층 세라믹 커패시터

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135073A (ja) * 1996-10-30 1998-05-22 Matsushita Electric Ind Co Ltd 複合セラミック電子部品およびその製造方法
JP2004259736A (ja) * 2003-02-24 2004-09-16 Tdk Corp 複合電子部品
US20080080122A1 (en) 2006-09-28 2008-04-03 Tdk Corporation Multilayer capacitor
JP2009054973A (ja) * 2007-08-29 2009-03-12 Kyocera Corp 積層コンデンサおよびコンデンサ実装基板

Also Published As

Publication number Publication date
JP5489023B1 (ja) 2014-05-14
CN103811175A (zh) 2014-05-21
CN103811175B (zh) 2017-06-30
TW201419330A (zh) 2014-05-16
JP2014093514A (ja) 2014-05-19
US20140126110A1 (en) 2014-05-08
US8964355B2 (en) 2015-02-24
KR20140058266A (ko) 2014-05-14
TWI506656B (zh) 2015-11-01

Similar Documents

Publication Publication Date Title
KR101412900B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR101376925B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
KR102059441B1 (ko) 커패시터 부품
KR101462798B1 (ko) 외부 전극용 도전성 페이스트 조성물 및 이를 포함하는 적층 세라믹 전자 부품
US9087647B2 (en) Multilayer ceramic capacitor and method of manufacturing the same
KR101474138B1 (ko) 적층 세라믹 전자 부품 및 그 제조 방법
KR102029529B1 (ko) 적층 세라믹 커패시터
KR101933416B1 (ko) 커패시터 부품
KR102653206B1 (ko) 적층형 커패시터
KR101452070B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
JP5628351B2 (ja) 積層セラミックキャパシタ及びその製造方法
KR20140131794A (ko) 적층 세라믹 전자부품 및 그 실장 기판
KR20210023440A (ko) 적층 세라믹 커패시터 및 그 제조 방법
JP7248363B2 (ja) 積層セラミックキャパシタ及びその製造方法
KR20220098620A (ko) 적층형 전자 부품
KR102078013B1 (ko) 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 커패시터의 실장 기판
KR20230121320A (ko) 적층형 전자 부품
KR20210015573A (ko) 적층형 전자 부품
KR20230124372A (ko) 적층 세라믹 커패시터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180403

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 6