JP6672786B2 - 積層セラミック電子部品 - Google Patents

Description

本発明は、積層セラミック電子部品に関し、特に、小型の積層セラミック電子部品に関する。

電流の経路が構成するループを小さくして等価直列インダクタンス(ＥＳＬ)を低減させつつ、電流の経路を短くしてＱ値を高めた積層セラミック電子部品を開示した先行文献として、特開２０１５−２９１４２号公報(特許文献１)がある。特許文献１に記載された積層セラミック電子部品においては、外部電極が、セラミック本体の短手方向において相対する端面上に設けられている。

特開２０１５−２９１４２号公報

積層セラミック電子部品の小型化が進むにつれて、特許文献１に記載された積層セラミック電子部品の構成においては、外部電極同士の間隔が短いため、積層セラミック電子部品の製造時、または、積層セラミック電子部品の実装時に、外部電極同士の間にて短絡が生じる可能性がある。

本発明は上記の問題点に鑑みてなされたものであって、ＥＳＬを低減するとともにＱ値を高めつつ、外部電極同士の間における短絡の発生を抑制できる、積層セラミック電子部品を提供することを目的とする。

本発明の第１局面に基づく積層セラミック電子部品は、積層された複数の誘電体層と複数の内部電極層とを含み、積層方向において相対する第１主面および第２主面と、上記積層方向に直交する幅方向において相対する第１側面および第２側面と、上記積層方向および上記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、第１端面上に設けられた第１外部電極と、第２端面上に設けられた第２外部電極とを備える。複数の内部電極層は、第１外部電極に電気的に接続された複数の第１内部電極層と、第２外部電極に電気的に接続された複数の第２内部電極層とを含む。積層体は、第１側面に沿って延在し、複数の第１内部電極層の各々の第１側面側の端部に接続されて複数の第１内部電極層を相互に接続する第１導電体層と、第１導電体層における複数の第１内部電極層に接続された側とは反対側の表面を覆って第１側面を規定する第１絶縁被覆層と、第２側面に沿って延在し、複数の第２内部電極層の各々の第２側面側の端部に接続されて複数の第２内部電極層を相互に接続する第２導電体層と、第２導電体層における複数の第２内部電極層に接続された側とは反対側の表面を覆って第２側面を規定する第２絶縁被覆層とをさらに含む。第１導電体層の表面における第１端面寄りの一部は、第１外部電極に接続されている。第２導電体層の表面における第２端面寄りの一部は、第２外部電極に接続されている。

本発明の第２局面に基づく積層セラミック電子部品は、積層された複数の誘電体層と複数の内部電極層とを含み、積層方向において相対する第１主面および第２主面と、上記積層方向に直交する幅方向において相対する第１側面および第２側面と、上記積層方向および上記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、第１端面上に設けられた第１外部電極と、第２端面上に設けられた第２外部電極とを備える。複数の内部電極層は、第１外部電極に電気的に接続された複数の第１内部電極層と、第２外部電極に電気的に接続された複数の第２内部電極層とを含む。積層体は、複数の第１内部電極層の各々の第１側面側の端部を覆って第１側面を規定する第１絶縁被覆層と、複数の第２内部電極層の各々の第２側面側の端部を覆って第２側面を規定する第２絶縁被覆層とをさらに含む。複数の第１内部電極層の各々の第１側面側の端部における第１端面寄りの一部は、第１外部電極に接続されている。複数の第２内部電極層の各々の第２側面側の端部における第２端面寄りの一部は、第２外部電極に接続されている。

本発明の一形態においては、積層セラミック電子部品は、上記長さ方向の外形寸法が０．４８ｍｍ以下、かつ、上記幅方向の外形寸法が０．２４ｍｍ以下である。

本発明の一形態においては、第１導電体層の上記表面における第１端面寄りの上記一部は、第１外部電極によって覆われている。第１導電体層の上記表面における上記一部以外の残部は、第１絶縁被覆層によって覆われている。第２導電体層の上記表面における第２端面寄りの上記一部は、第２外部電極によって覆われている。第２導電体層の上記表面における上記一部以外の残部は、第２絶縁被覆層によって覆われている。

本発明の一形態においては、複数の第１内部電極層の各々の上記端部における第１端面寄りの上記一部は、第１外部電極によって覆われている。複数の第１内部電極層の各々の上記端部における上記一部以外の残部は、第１絶縁被覆層によって覆われている。複数の第２内部電極層の各々の上記端部における第２端面寄りの上記一部は、第２外部電極によって覆われている。複数の第２内部電極層の各々の上記端部における上記一部以外の残部は、第２絶縁被覆層によって覆われている。

本発明の一形態においては、第１導電体層および第２導電体層の各々は、Ｎｉ、Ｃｕ、ＡｇおよびＰｄからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されている。

本発明によれば、ＥＳＬを低減するとともにＱ値を高めつつ、外部電極同士の間における短絡の発生を抑制できる。

本発明の実施形態１に係る積層セラミック電子部品の外観を示す斜視図である。 図１の積層セラミック電子部品をＩＩ−ＩＩ線矢印方向から見た断面図である。 図１の積層セラミック電子部品をＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。 図１の積層セラミック電子部品をＩＶ−ＩＶ線矢印方向から見た断面図である。 図１の積層セラミック電子部品をＶ−Ｖ線矢印方向から見た断面図である。 図２の積層セラミック電子部品をＶＩ−ＶＩ線矢印方向から見た断面図である。 図２の積層セラミック電子部品をＶＩＩ−ＶＩＩ線矢印方向から見た断面図である。 本発明の実施形態１に係るセラミック電子部品の製造方法を示すフロー図である。 本発明の実施形態１に係るセラミック電子部品の主部となるチップの積層構造を示す分解斜視図である。 本発明の実施形態１に係るセラミック電子部品の積層体となる被覆チップの構成を示す分解斜視図である。 被覆用誘電体マザーシートの外観を示す平面図である。 弾性体上に載置された被覆用誘電体マザーシートの上方において、複数のチップを保持板にて保持している状態を示す断面図である。 図１２に示す状態を矢印ＸＩＩＩ方向から見た平面図である。 複数のチップが被覆用誘電体マザーシートに押し付けられている状態を示す断面図である。 被覆用誘電体マザーシートに押し付けられた複数のチップが、引き上げられた状態を示す断面図である。 本発明の実施形態１に係る積層セラミック電子部品の積層体の外観を示す斜視図である。 本発明の実施形態２に係る積層セラミック電子部品の積層体となる被覆チップの構成を示す分解斜視図である。 本発明の実施形態２に係る積層セラミック電子部品の積層体の外観を示す斜視図である。 参考形態に係る積層セラミック電子部品の外観を示す斜視図である。 参考形態に係るセラミック電子部品の主部となるチップの積層構造を示す分解斜視図である。 参考形態に係るセラミック電子部品の主部となるチップの外観を示す斜視図である。 参考形態に係る被覆用誘電体マザーシートの外観を示す平面図である。 参考形態に係る、弾性体上に載置された被覆用誘電体マザーシートの上方において、複数のチップを保持板にて保持している状態を上方から見た平面図である。 参考形態に係るセラミック電子部品の積層体となる被覆チップの外観を示す斜視図である。

以下、本発明の各実施形態に係る、積層セラミック電子部品について図を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。実施形態においては、積層セラミック電子部品として、積層セラミックコンデンサについて説明するが、積層セラミック電子部品は、積層セラミックインダクタなどであってもよい。

(実施形態１)
図１は、本発明の実施形態１に係る積層セラミック電子部品の外観を示す斜視図である。図２は、図１の積層セラミック電子部品をＩＩ−ＩＩ線矢印方向から見た断面図である。図３は、図１の積層セラミック電子部品をＩＩＩ−ＩＩＩ線矢印方向から見た断面図である。図４は、図１の積層セラミック電子部品をＩＶ−ＩＶ線矢印方向から見た断面図である。図５は、図１の積層セラミック電子部品をＶ−Ｖ線矢印方向から見た断面図である。図６は、図２の積層セラミック電子部品をＶＩ−ＶＩ線矢印方向から見た断面図である。図７は、図２の積層セラミック電子部品をＶＩＩ−ＶＩＩ線矢印方向から見た断面図である。図１〜７においては、後述する、積層体の長さ方向をＬ、積層体の幅方向をＷ、積層体の積層方向をＴで示している。

図１〜７に示すように、本発明の実施形態１に係る積層セラミック電子部品１００は、積層体１１０と、第１外部電極１２１と、第２外部電極１２２とを備えている。

積層体１１０は、略直方体状の外形を有している。積層体１１０は、積層された複数の誘電体層１３０と複数の内部電極層１４０とを含む。積層体１１０は、積層方向Ｔにおいて相対する第１主面１１１および第２主面１１２と、積層方向Ｔに直交する幅方向Ｗにおいて相対する第１側面１１３および第２側面１１４と、積層方向Ｔおよび幅方向Ｗの両方に直交する長さ方向Ｌにおいて相対する第１端面１１５および第２端面１１６とを含む。

上記のように積層体１１０は、略直方体状の外形を有しているが、角部および稜線部に丸みがつけられていることが好ましい。角部は、積層体１１０の３面が交わる部分であり、稜線部は、積層体１１０の２面が交わる部分である。第１主面１１１、第２主面１１２、第１側面１１３、第２側面１１４、第１端面１１５および第２端面１１６の少なくともいずれか１つの面に、凹凸が形成されていてもよい。

本実施形態においては、積層セラミック電子部品１００は、長さ方向Ｌの外形寸法が０．４８ｍｍ以下、かつ、幅方向Ｗの外形寸法が０．２４ｍｍ以下である。ただし、積層セラミック電子部品１００の外形寸法は、上記に限られず、長さ方向Ｌの外形寸法が、幅方向Ｗの外形寸法より大きければよい。上記の外形寸法は、積層セラミック電子部品１００を顕微鏡によって観察することにより測定することができる。

積層体１１０は、主部１１０ａと、主部１１０ａの一方の側面を覆って第１側面１１３を規定する第１被覆部１１０ｂと、主部１１０ａの他方の側面を覆って第２側面１１４を規定する第２被覆部１１０ｃとから構成されている。

積層体１１０は、第１側面１１３に沿って延在し、複数の第１内部電極層１４０ｂの各々の第１側面１１３側の端部に接続されて複数の第１内部電極層１４０ｂを相互に接続する第１導電体層１６０ｂと、第１導電体層１６０ｂにおける複数の第１内部電極層１４０ｂに接続された側とは反対側の表面１６０ｂｓを覆って第１側面１１３を規定する第１絶縁被覆層１５０ｂとを含む。第１被覆部１１０ｂは、第１導電体層１６０ｂと第１絶縁被覆層１５０ｂとから構成されている。

積層体１１０は、第２側面１１４に沿って延在し、複数の第２内部電極層１４０ｃの各々の第２側面１１４側の端部に接続されて複数の第２内部電極層１４０ｃを相互に接続する第２導電体層１６０ｃと、第２導電体層１６０ｃにおける複数の第２内部電極層１４０ｃに接続された側とは反対側の表面１６０ｃｓを覆って第２側面１１４を規定する第２絶縁被覆層１５０ｃとを含む。第２被覆部１１０ｃは、第２導電体層１６０ｃと第２絶縁被覆層１５０ｃとから構成されている。

第１外部電極１２１は、積層体１１０の第１端面１１５上に設けられている。第２外部電極１２２は、積層体１１０の第２端面１１６上に設けられている。

複数の内部電極層１４０は、第１外部電極１２１に電気的に接続された複数の第１内部電極層１４０ｂと、第２外部電極１２２に電気的に接続された複数の第２内部電極層１４０ｃとを含む。

第１導電体層１６０ｂの表面１６０ｂｓにおける第１端面１１５寄りの一部は、第１外部電極１２１に直接接続されている。第１導電体層１６０ｂの表面１６０ｂｓの全体は、第１絶縁被覆層１５０ｂと第１外部電極１２１とによって覆われている。具体的には、第１導電体層１６０ｂの表面１６０ｂｓにおける第１端面１１５寄りの一部は、第１外部電極１２１によって覆われている。第１導電体層１６０ｂの表面１６０ｂｓにおける上記一部以外の残部は、第１絶縁被覆層１５０ｂによって覆われている。

第２導電体層１６０ｃの表面１６０ｃｓにおける第２端面１１６寄りの一部は、第２外部電極１２２に直接接続されている。第２導電体層１６０ｃの表面１６０ｃｓの全体は、第２絶縁被覆層１５０ｃと第２外部電極１２２とによって覆われている。具体的には、第２導電体層１６０ｃの表面１６０ｃｓにおける第２端面１１６寄りの一部は、第２外部電極１２２によって覆われている。第２導電体層１６０ｃの表面１６０ｃｓにおける上記一部以外の残部は、第２絶縁被覆層１５０ｃによって覆われている。

以下、各構成について詳細に説明する。
複数の誘電体層１３０の各々の厚さは、０．３μｍ以上１０μｍ以下であることが好ましい。誘電体層１３０を構成する材料としては、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃またはＣａＺｒＯ₃などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、Ａｌ化合物、Ｖ化合物または希土類化合物などが添加された材料を用いてもよい。

複数の内部電極層１４０の積層枚数は、４枚以上であることが好ましい。複数の内部電極層１４０の各々の厚さは、０．２μｍ以上２．０μｍ以下であることが好ましい。第１内部電極層１４０ｂおよび第２内部電極層１４０ｃの各々は、平面視にて略矩形状である。第１内部電極層１４０ｂと第２内部電極層１４０ｃとは、積層体１１０の積層方向Ｔに等間隔に交互に配置されている。また、第１内部電極層１４０ｂと第２内部電極層１４０ｃとは、誘電体層１３０を間に挟んで互いに対向するように配置されている。

図６，７に示すように、第１内部電極層１４０ｂと第２内部電極層１４０ｃとが誘電体層１３０を間に挟んで互いに対向することにより静電容量を有する領域を、有効領域Ｅとする。

第１内部電極層１４０ｂは、平面視にて、有効領域Ｅ内に位置する第１対向電極部１４０ｂｅと、第１対向電極部１４０ｂｅから積層体１１０の第１側面１１３側に向けて引き出されて第１導電体層１６０ｂと接続されている第１引出電極部１４０ｂｆとから構成されている。

第２内部電極層１４０ｃは、平面視にて、有効領域Ｅ内に位置する第２対向電極部１４０ｃｅと、第２対向電極部１４０ｃｅから積層体１１０の第２側面１１４側に向けて引き出されて第２導電体層１６０ｃと接続されている第２引出電極部１４０ｃｆとから構成されている。

内部電極層１４０を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。内部電極層１４０は、誘電体層１３０に含まれる誘電体セラミックスと同一組成系の誘電体の粒子を含んでいてもよい。

第１外部電極１２１は、積層体１１０の第１端面１１５から、第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４の各々に亘って設けられている。第２外部電極１２２は、積層体１１０の第２端面１１６から、第１主面１１１、第２主面１１２、第１側面１１３および第２側面１１４の各々に亘って設けられている。

第１外部電極１２１および第２外部電極１２２の各々は、下地電極層と、下地電極層上に配置されためっき層とを含む。下地電極層は、焼付け層、樹脂層および薄膜層の少なくとも１つを含む。下地電極層の厚さは、１０μｍ以上１００μｍ以下であることが好ましい。

焼付け層は、ガラスと金属とを含む。焼付け層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。焼付け層は、積層された複数の層で構成されていてもよい。焼付け層としては、積層体１１０に導電性ペーストが塗布されて焼き付けられた層、または、内部電極層１４０と同時に焼成された層であってもよい。

樹脂層は、導電性粒子と熱硬化性樹脂とを含む。樹脂層が設けられる場合は、焼付け層が設けられずに、樹脂層が積層体１１０上に直接設けられてもよい。樹脂層は、積層された複数の層で構成されていてもよい。樹脂層の厚さは、１０μｍ以上１５０μｍ以下であることが好ましい。

薄膜層は、スパッタ法または蒸着法などの薄膜形成法により形成される。薄膜層は、金属粒子が堆積した１μｍ以下の層である。

めっき層を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。

めっき層は、積層された複数の層で構成されていてもよい。この場合、めっき層としては、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造であることが好ましい。Ｎｉめっき層は、下地電極層がセラミック電子部品を実装する際の半田によって浸食されることを防止する機能を有する。Ｓｎめっき層は、セラミック電子部品を実装する際の半田との濡れ性を向上させ、セラミック電子部品の実装を容易にする機能を有する。めっき層の１層当たりの厚さは、１．０μｍ以上１０．０μｍ以下であることが好ましい。

第１導電体層１６０ｂおよび第２導電体層１６０ｃの各々は、側面視にて略矩形状である。第１導電体層１６０ｂおよび第２導電体層１６０ｃの各々の厚さは、０．２μｍ以上２．０μｍ以下であることが好ましい。第１導電体層１６０ｂおよび第２導電体層１６０ｃの各々を構成する材料としては、Ｎｉ、Ｃｕ、Ａｇ、ＰｄおよびＡｕからなる群より選ばれる１種の金属、または、この金属を含む合金で構成されており、たとえばＡｇとＰｄとの合金などを用いることができる。第１導電体層１６０ｂおよび第２導電体層１６０ｃの各々は、誘電体層１３０に含まれる誘電体セラミックスと同一組成系の誘電体の粒子を含んでいてもよい。

第１絶縁被覆層１５０ｂおよび第２絶縁被覆層１５０ｃの各々は、０．５μｍ以上１０μｍ以下であることが好ましい。第１絶縁被覆層１５０ｂおよび第２絶縁被覆層１５０ｃの各々を構成する材料としては、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃またはＣａＺｒＯ₃などを主成分とする誘電体セラミックスを用いることができる。また、これらの主成分に、副成分として、Ｍｎ化合物、Ｍｇ化合物、Ｓｉ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物、Ａｌ化合物、Ｖ化合物または希土類化合物などが添加された材料を用いてもよい。

以下、本発明の実施形態１に係るセラミック電子部品の製造方法について図を参照して説明する。図８は、本発明の実施形態１に係るセラミック電子部品の製造方法を示すフロー図である。

図８に示すように、本発明の実施形態１に係る積層セラミック電子部品１００を製造するに際しては、まず、誘電体スラリーが調製される(工程Ｓ１)。具体的には、誘電体粉末、添加粉末、バインダ樹脂および溶解液などが分散混合され、これにより誘電体スラリーが調製される。誘電体スラリーは、溶剤系または水系のいずれでもよい。誘電体スラリーを水系塗料とする場合、水溶性のバインダおよび分散剤などと、水に溶解させた誘電体原料とを、混合することにより誘電体スラリーを調製する。

次に、誘電体グリーンシートが形成される(工程Ｓ２)。具体的には、誘電体スラリーがキャリアフィルム上においてダイコータ、グラビアコータまたはマイクログラビアコータなどを用いてシート状に成形されて乾燥されることにより、誘電体グリーンシートが形成される。

次に、マザーシートが形成される(工程Ｓ３)。具体的には、誘電体グリーンシートに導電性ペーストが所定のパターンを有するようにインクジェット法、スクリーン印刷法またはグラビア印刷法などを用いて塗布されることにより、誘電体グリーンシート上に所定の導電パターンが設けられたマザーシートが形成される。なお、マザーシートとしては、導電パターンを有するマザーシートの他に、上記工程Ｓ３を経ていない誘電体グリーンシートも準備される。

ここで、形成されるマザーシートについて説明する。図９は、本発明の実施形態１に係るセラミック電子部品の主部となるチップの積層構造を示す分解斜視図である。図９においては、マザーシート群において１つのチップ１１０ａｇに相当する部分のみを図示している。

図８，９に示すように、複数のマザーシート１０，１１，１２が積層される(工程Ｓ４)。具体的には、導電パターンが形成されておらず、誘電体グリーンシート１３０ｇのみからなるマザーシート１０が、所定枚数積層される。その上に、第２内部電極層１４０ｃとなる第２導電パターン１４０ｃｇが誘電体グリーンシート１３０ｇ上にマトリックス状に形成されたマザーシート１２と、第１内部電極層１４０ｂとなる第１導電パターン１４０ｂｇが誘電体グリーンシート１３０ｇ上にマトリックス状に形成されたマザーシート１１とが、交互に所定枚数積層される。さらにその上に、導電パターンが形成されておらず、誘電体グリーンシート１３０ｇのみからなるマザーシート１０が、所定枚数積層される。これにより、マザーシート群が構成される。

次に、マザーシート群が圧着されることで誘電体ブロックが形成される(工程Ｓ５)。具体的には、静水圧プレスまたは剛体プレスによってマザーシート群が積層方向に加圧されて圧着されることにより、誘電体ブロックが形成される。

次に、誘電体ブロックが分断されてチップ１１０ａｇが形成される(工程Ｓ６)。具体的には、押し切りまたはダイシングによって誘電体ブロックがマトリックス状に分断され、複数のチップ１１０ａｇに個片化される。

上記の工程Ｓ６においては、チップ１１０ａｇの一方の側面において第１導電パターン１４０ｂｇの端部が露出した状態となるとともに、チップ１１０ａｇの他方の側面において第２導電パターン１４０ｃｇの端部が露出した状態となるように誘電体ブロックが切断される。

複数の第１導電パターン１４０ｂｇの各々のチップ１１０ａｇの一方の側面側の端部は、積層方向Ｔにおいて重なるように揃って位置している。複数の第２導電パターン１４０ｃｇの各々のチップ１１０ａｇの他方の側面側の端部は、積層方向Ｔにおいて重なるように揃って位置している。

次に、チップ１１０ａｇの一方の側面および他方の側面に、被覆用導電材料が塗布される(工程Ｓ７)。図１０は、本発明の実施形態１に係るセラミック電子部品の積層体となる被覆チップの構成を示す分解斜視図である。

図１０に示すように、チップ１１０ａｇの一方の側面に、複数の第１導電パターン１４０ｂｇの全ての端部同士を接続するように、マスクを用いたディップ法または各種印刷法などにより被覆用導電材料が塗布されることにより、第１導電体層１６０ｂとなる第１導電膜１６０ｂｇが形成される。第１導電膜１６０ｂｇは、側面視にて、チップ１１０ａｇのいずれの縁部にも達していない矩形状に形成されている。

チップ１１０ａｇの他方の側面に、複数の第２導電パターン１４０ｃｇの全ての端部同士を接続するように、マスクを用いたディップ法または各種印刷法などにより被覆用導電材料が塗布されることにより、第２導電体層１６０ｃとなる第２導電膜１６０ｃｇが形成される。第２導電膜１６０ｃｇは、側面視にて、チップ１１０ａｇのいずれの縁部にも達していない矩形状に形成されている。

本実施形態においては、チップ１１０ａｇの一方の側面において、複数の第１導電パターン１４０ｂｇの全ての端部は、第１導電膜１６０ｂｇによって全体的に覆われている。ただし、チップ１１０ａｇの一方の側面において、複数の第１導電パターン１４０ｂｇの少なくとも１つの端部は、第１導電膜１６０ｂｇによって部分的に覆われていてもよい。

チップ１１０ａｇの他方の側面において、複数の第２導電パターン１４０ｃｇの全ての端部は、第２導電膜１６０ｃｇによって全体的に覆われている。ただし、チップ１１０ａｇの他方の側面において、複数の第２導電パターン１４０ｃｇの少なくとも１つの端部は、第２導電膜１６０ｃｇによって部分的に覆われていてもよい。

次に、被覆用誘電体シートがチップ１１０ａｇに貼り付けられる(工程Ｓ８)。図１０に示すように、チップ１１０ａｇの一方の側面に、第１絶縁被覆層１５０ｂとなる第１被覆用誘電体シート１５０ｂｇが位置決めして貼り付けられる。第１被覆用誘電体シート１５０ｂｇは、第１導電膜１６０ｂｇにおけるチップ１１０ａｇの一方の端部寄りの一部が露出するように、チップ１１０ａｇの他方の端面との稜線部から一方の端面に向けて延在している。第１導電膜１６０ｂｇおよび第１被覆用誘電体シート１５０ｂｇは、第１被覆部１１０ｂとなる第１被覆層１１０ｂｇを構成する。

チップ１１０ａｇの他方の側面に、第２絶縁被覆層１５０ｃとなる第２被覆用誘電体シート１５０ｃｇが位置決めして貼り付けられる。第２被覆用誘電体シート１５０ｃｇは、第２導電膜１６０ｃｇにおけるチップ１１０ａｇの他方の端部寄りの一部が露出するように、チップ１１０ａｇの一方の端面との稜線部から他方の端面に向けて延在している。第２導電膜１６０ｃｇおよび第２被覆用誘電体シート１５０ｃｇは、第２被覆部１１０ｃとなる第２被覆層１１０ｃｇを構成する。

ここで、被覆用誘電体シートのチップ１１０ａｇへの貼り付け方法について説明する。図１１は、被覆用誘電体マザーシートの外観を示す平面図である。図１１に示すように、矩形状の被覆用誘電体マザーシート１５０ｇには、複数の開口部１５０ｈがマトリックス状に設けられている。複数の開口部１５０ｈの各々は、平面視にて矩形状である。

図１２は、弾性体上に載置された被覆用誘電体マザーシートの上方において、複数のチップを保持板にて保持している状態を示す断面図である。図１３は、図１２に示す状態を矢印ＸＩＩＩ方向から見た平面図である。図１３においては、保持板を図示していない。

図１２に示すように、被覆用誘電体マザーシート１５０ｇは、弾性体９２上に載置されている。弾性体９２は、テーブル９１上に載置されている。

複数のチップ１１０ａｇの各々は、互いに間隔をあけて保持板９０の下面に接着保持されている。たとえば、複数のチップ１１０ａｇの各々は、保持板９０の下面に貼り付けられた図示しない発泡剥離シートを間に挟んで保持板９０に保持されている。複数のチップ１１０ａｇの各々においては、他方の側面上に設けられた第２導電膜１６０ｃｇが保持板９０の下面と直接的または間接的に接している。

図１３に示すように、複数のチップ１１０ａｇの各々は、第１導電膜１６０ｂｇにおけるチップ１１０ａｇの一方の端部寄りの一部が、開口部１５０ｈと対向するように、位置決めされている。

次に、保持板９０が下降させられることにより、複数のチップ１１０ａｇの各々が、被覆用誘電体マザーシート１５０ｇに押し付けられる。図１４は、複数のチップが被覆用誘電体マザーシートに押し付けられている状態を示す断面図である。図１４に示すように、複数のチップ１１０ａｇの各々は、当該複数のチップ１１０ａｇに被覆用誘電体マザーシート１５０ｇを間に挟んで間接的に接触する部分の弾性体９２がそれぞれその近傍において弾性変形する程度の押し付け力をもって、被覆用誘電体マザーシート１５０ｇに押し付けられる。

これにより、被覆用誘電体マザーシート１５０ｇにおいて複数のチップ１１０ａｇと弾性体９２とによって挟み込まれた部分が、複数のチップ１１０ａｇの一方の側面にそれぞれ圧着される。さらに、複数のチップ１１０ａｇの一方の側面を囲む稜線部において剪断力が被覆用誘電体マザーシート１５０ｇに作用することで被覆用誘電体マザーシート１５０ｇが打ち抜かれる。

図１５は、被覆用誘電体マザーシートに押し付けられた複数のチップが、引き上げられた状態を示す断面図である。図１５に示すように、保持板９０が上昇させられることにより、複数のチップ１１０ａｇの各々が、被覆用誘電体マザーシート１５０ｇから引き上げられる。

この状態において、被覆用誘電体マザーシート１５０ｇから打ち抜かれた第１被覆用誘電体シート１５０ｂｇは、チップ１１０ａｇの一方の側面に貼り付けられている。チップ１１０ａｇの一方の側面において開口部１５０ｈと対向していた部分には、第１被覆用誘電体シート１５０ｂｇが貼り付けられていない。よって、第１導電膜１６０ｂｇにおいて開口部１５０ｈと対向していた部分は、第１被覆用誘電体シート１５０ｂｇに覆われずに露出している。

上記と同様の方法にて、チップ１１０ａｇの他方の側面に、第２被覆用誘電体シート１５０ｃｇを位置決めして貼り付けることができる。なお、被覆用誘電体シートを複数のチップ１１０ａｇに貼り付けるに際しては、必要に応じて、複数のチップ１１０ａｇの各々の側面、および、被覆用誘電体マザーシートの主表面の、少なくとも一方に接着剤が予め塗布されていてもよい。

次に、被覆用誘電体シートがチップに圧着されることで被覆チップ１１０ｇが形成される(工程Ｓ９)。具体的には、加熱雰囲気中にて、第１被覆用誘電体シート１５０ｂｇおよび第２被覆用誘電体シート１５０ｃｇの各々をチップ１１０ａｇ側に押圧することにより、第１被覆用誘電体シート１５０ｂｇおよび第２被覆用誘電体シート１５０ｃｇがチップ１１０ａｇに熱圧着されて、図１０に示す被覆チップ１１０ｇが形成される。

次に、被覆チップ１１０ｇのバレル研磨が行なわれる(工程Ｓ１０)。具体的には、被覆チップ１１０ｇが、バレルと呼ばれる小箱内に誘電体材料より硬度の高いメディアボールとともに封入され、当該バレルを回転させることにより、被覆チップ１１０ｇの研磨が行なわれる。これにより、被覆チップ１１０ｇの角部および稜線部に丸みがつけられる。

次に、被覆チップ１１０ｇの焼成が行なわれる(工程Ｓ１１)。具体的には、被覆チップ１１０ｇが加熱され、これにより被覆チップ１１０ｇに含まれる誘電体材料および導電性材料が焼成され、積層体１１０が形成される。

図１６は、本発明の実施形態１に係る積層セラミック電子部品の積層体の外観を示す斜視図である。なお、図１６においては、積層体１１０の角部および稜線部に丸みをつけていない状態を図示している。

図１６に示すように、積層体１１０においては、第１被覆部１１０ｂに隣接して第１端面１１５寄りに位置する第１電極接続部１１０ｂｏにて、第１導電体層１６０ｂが露出している。第２被覆部１１０ｃに隣接して第２端面１１６寄りに位置する第２電極接続部１１０ｃｏにて、第２導電体層１６０ｃが露出している。

すなわち、第１絶縁被覆層１５０ｂは、第１端面１１５寄りの位置には設けられておらず、その位置が第１電極接続部１１０ｂｏとなっている。第２絶縁被覆層１５０ｃは、第２端面１１６寄りの位置には設けられておらず、その位置が第２電極接続部１１０Ｃｏとなっている。

次に、第１外部電極１２１および第２外部電極１２２が形成される(工程Ｓ１２)。たとえば、積層体１１０における第１端面１１５を含む端部および第２端面１１６を含む端部の両方に塗布された導電ペーストが焼成されることで下地電極層が形成され、下地電極層にＮｉめっきおよびＳｎめっきがこの順に施されてめっき層が形成されることにより、積層体１１０の外表面上に、第１外部電極１２１および第２外部電極１２２が形成される。

積層体１１０の第１側面１１３側において、第１外部電極１２１は第１電極接続部１１０ｂｏを覆うように設けられて、第１導電体層１６０ｂと接している。その結果、第１外部電極１２１は、複数の第１内部電極層１４０ｂの各々と電気的に接続されている。第１外部電極１２１において第１電極接続部１１０ｂｏを覆っている部分の表面は、積層体１１０の第１側面１１３と略同一平面状に位置している。

積層体１１０の第２側面１１４側において、第２外部電極１２２は第２電極接続部１１０ｃｏを覆うように設けられて、第２導電体層１６０ｃと接している。その結果、第２外部電極１２２は、複数の第２内部電極層１４０ｃの各々と電気的に接続されている。第２外部電極１２２において第２電極接続部１１０ｃｏを覆っている部分の表面は、積層体１１０の第２側面１１４と略同一平面状に位置している。

上述した一連の工程を経ることにより、本発明の実施形態１に係る積層セラミック電子部品１００を製造することができる。本発明の実施形態１に係る積層セラミック電子部品１００においては、複数の第１内部電極層１４０ｂの各々は、第１側面１１３側に引き出されて第１導電体層１６０ｂと接続されており、複数の第２内部電極層１４０ｃの各々は、第２側面１１４側に引き出されて第２導電体層１６０ｃと接続されている。第１導電体層１６０ｂは、第１外部電極１２１に接続されており、第２導電体層１６０ｃは、第２外部電極１２２に接続されている。

その結果、複数の第１内部電極層１４０ｂの各々が第１端面１１５に引き出され、複数の第２内部電極層１４０ｃの各々が第２端面１１６側に引き出されている、従来の積層セラミック電子部品に比較して、積層セラミック電子部品１００を流れる電流の経路が構成するループを小さくして等価直列インダクタンス(ＥＳＬ)を低減させつつ、電流の経路を短くしてＱ値を高めることができる。

また、第１外部電極１２１は第１端面１１５側に設けられており、第２外部電極１２２は第２端面１１６側に設けられているため、第１外部電極１２１が第１側面１１３側に設けられ、第２外部電極１２２が第２側面１１４側に設けられている場合に比較して、第１外部電極１２１と第２外部電極１２２との間隔を長くすることができる。その結果、積層セラミック電子部品１００の製造時、または、積層セラミック電子部品１００の実装時に、第１外部電極１２１と第２外部電極１２２との間にて短絡が生じることを抑制できる。

さらに、上記のように、第１外部電極１２１において第１電極接続部１１０ｂｏを覆っている部分の表面が、積層体１１０の第１側面１１３と略同一平面状に位置していることにより、第１外部電極１２１の外幅を狭くすることができる。同様に、第２外部電極１２２において第２電極接続部１１０ｃｏを覆っている部分の表面が、積層体１１０の第２側面１１４と略同一平面状に位置していることにより、第２外部電極１２２の外幅を狭くすることができる。その結果、複数の積層セラミック電子部品１００が互いに近接した状態で実装された際に、互いに隣接する積層セラミック電子部品１００同士の第１外部電極１２１および第２外部電極１２２の少なくとも一方が接触して回路中にて短絡が生じることを、抑制することができる。

(実施形態２)
以下、本発明の実施形態２に係る積層セラミック電子部品について説明する。なお、本発明の実施形態２に係る積層セラミック電子部品は、第１導電体層および第２導電体層が設けられていない点のみ、本発明の実施形態１に係る積層セラミック電子部品１００と異なるため、本発明の実施形態１に係る積層セラミック電子部品１００と同様である構成については説明を繰り返さない。

図１７は、本発明の実施形態２に係る積層セラミック電子部品の積層体となる被覆チップの構成を示す分解斜視図である。図１８は、本発明の実施形態２に係る積層セラミック電子部品の積層体の外観を示す斜視図である。なお、図１８においては、積層体２１０の角部および稜線部に丸みをつけていない状態を図示している。

図１７，１８に示すように、本発明の実施形態２に係る積層セラミック電子部品の積層体２１０は、主部１１０ａと、主部１１０ａの一方の側面を覆って第１側面１１３を規定する第１被覆部２１０ｂと、主部１１０ａの他方の側面を覆って第２側面１１４を規定する第２被覆部２１０ｃとから構成されている。

図１７に示すように、チップ１１０ａｇの一方の側面に、第１絶縁被覆層１５０ｂとなる第１被覆用誘電体シート１５０ｂｇが位置決めして貼り付けられる。第１被覆用誘電体シート１５０ｂｇは、複数の第１導電パターン１４０ｂｇの各々のチップ１１０ａｇの一方の側面側の端部におけるチップ１１０ａｇの一方の端部寄りの一部が露出するように、チップ１１０ａｇの他方の端面との稜線部から一方の端面に向けて延在している。第１被覆用誘電体シート１５０ｂｇは、第１被覆部２１０ｂとなる第１被覆層２１０ｂｇを構成する。

チップ１１０ａｇの他方の側面に、第２絶縁被覆層１５０ｃとなる第２被覆用誘電体シート１５０ｃｇが位置決めして貼り付けられる。第２被覆用誘電体シート１５０ｃｇは、複数の第２導電パターン１４０ｃｇの各々のチップ１１０ａｇの他方の側面側の端部におけるチップ１１０ａｇの他方の端部寄りの一部が露出するように、チップ１１０ａｇの一方の端面との稜線部から他方の端面に向けて延在している。第２被覆用誘電体シート１５０ｃｇは、第２被覆部２１０ｃとなる第２被覆層２１０ｃｇを構成する。

加熱雰囲気中にて、第１被覆用誘電体シート１５０ｂｇおよび第２被覆用誘電体シート１５０ｃｇの各々をチップ１１０ａｇ側に押圧することにより、第１被覆用誘電体シート１５０ｂｇおよび第２被覆用誘電体シート１５０ｃｇがチップ１１０ａｇに熱圧着されて、図１７に示す被覆チップ２１０ｇが形成される。次に、被覆チップ２１０ｇのバレル研磨および焼成が行なわれることにより、積層体２１０が形成される。

図１８に示すように、積層体２１０においては、第１被覆部２１０ｂに隣接して第１端面１１５寄りに位置する第１電極接続部２１０ｂｏにて、複数の第１内部電極層１４０ｂが露出している。第２被覆部２１０ｃに隣接して第２端面１１６寄りに位置する第２電極接続部２１０ｃｏにて、複数の第２内部電極層１４０ｃが露出している。

すなわち、第１絶縁被覆層１５０ｂは、第１端面１１５寄りの位置には設けられておらず、その位置が第１電極接続部２１０ｂｏとなっている。第２絶縁被覆層１５０ｃは、第２端面１１６寄りの位置には設けられておらず、その位置が第２電極接続部２１０ｃｏとなっている。

次に、第１外部電極１２１および第２外部電極１２２が形成される。積層体２１０の第１側面１１３側において、第１外部電極１２１は第１電極接続部２１０ｂｏを覆うように設けられて、複数の第１内部電極層１４０ｂと接している。その結果、第１外部電極１２１は、複数の第１内部電極層１４０ｂの各々と電気的に接続されている。第１外部電極１２１において第１電極接続部２１０ｂｏを覆っている部分の表面は、積層体２１０の第１側面１１３と略同一平面状に位置している。

積層体２１０の第２側面１１４側において、第２外部電極１２２は第２電極接続部２１０ｃｏを覆うように設けられて、複数の第２内部電極層１４０ｃと接している。その結果、第２外部電極１２２は、複数の第２内部電極層１４０ｃの各々と電気的に接続されている。第２外部電極１２２において第２電極接続部２１０ｃｏを覆っている部分の表面は、積層体２１０の第２側面１１４と略同一平面状に位置している。

複数の第１内部電極層１４０ｂの各々の第１側面１１３側の端部の全体は、第１絶縁被覆層１５０ｂと第１外部電極１２１とによって覆われている。具体的には、複数の第１内部電極層１４０ｂの各々の第１側面１１３側の端部における第１端面１１５寄りの一部は、第１外部電極１２１によって覆われている。複数の第１内部電極層１４０ｂの各々の第１側面１１３側の端部における上記一部以外の残部は、第１絶縁被覆層１５０ｂによって覆われている。

複数の第２内部電極層１４０ｃの各々の第２側面１１４側の端部の全体は、第２絶縁被覆層１５０ｃと第２外部電極１２２とによって覆われている。具体的には、複数の第２内部電極層１４０ｃの各々の第２側面１１４側の端部における第２端面１１６寄りの一部は、第２外部電極１２２によって覆われている。複数の第２内部電極層１４０ｃの各々の第２側面１１４側の端部における上記一部以外の残部は、第２絶縁被覆層１５０ｃによって覆われている。

本発明の実施形態２に係る積層セラミック電子部品においては、複数の第１内部電極層１４０ｂの各々は、第１側面１１３側に引き出されて第１外部電極１２１に接続されており、複数の第２内部電極層１４０ｃの各々は、第２側面１１４側に引き出されて第２外部電極１２２に接続されている。

その結果、複数の第１内部電極層１４０ｂの各々が第１端面１１５に引き出され、複数の第２内部電極層１４０ｃの各々が第２端面１１６側に引き出されている、従来の積層セラミック電子部品に比較して、積層セラミック電子部品を流れる電流の経路が構成するループを小さくして等価直列インダクタンス(ＥＳＬ)を低減させつつ、電流の経路を短くしてＱ値を高めることができる。

また、第１外部電極１２１は第１端面１１５側に設けられており、第２外部電極１２２は第２端面１１６側に設けられているため、第１外部電極１２１が第１側面１１３側に設けられ、第２外部電極１２２が第２側面１１４側に設けられている場合に比較して、第１外部電極１２１と第２外部電極１２２との間隔を長くすることができる。その結果、積層セラミック電子部品の製造時、または、積層セラミック電子部品の実装時に、第１外部電極１２１と第２外部電極１２２との間にて短絡が生じることを抑制できる。

さらに、上記のように、第１外部電極１２１において第１電極接続部２１０ｂｏを覆っている部分の表面が、積層体２１０の第１側面１１３と略同一平面状に位置していることにより、第１外部電極１２１の外幅を狭くすることができる。同様に、第２外部電極１２２において第２電極接続部２１０ｃｏを覆っている部分の表面が、積層体２１０の第２側面１１４と略同一平面状に位置していることにより、第２外部電極１２２の外幅を狭くすることができる。その結果、複数の積層セラミック電子部品が互いに近接した状態で実装された際に、互いに隣接する積層セラミック電子部品同士の第１外部電極１２１および第２外部電極１２２の少なくとも一方が接触して回路中にて短絡が生じることを、抑制することができる。

本発明の実施形態２に係る積層セラミック電子部品においては、第１導電体層および第２導電体層が設けられていないため、本発明の実施形態１に係る積層セラミック電子部品１００に比較して、第１外部電極１２１および第２外部電極１２２の外幅をさらに狭くすることができる。

ただし、本発明の実施形態１に係る積層セラミック電子部品１００においては、第１導電体層１６０ｂおよび第２導電体層１６０ｃを設けることにより、複数の第１内部電極層１４０ｂの各々と第１外部電極１２１との電気的接続の安定性、および、複数の第２内部電極層１４０ｃの各々と第２外部電極１２２との電気的接続の安定性が、本発明の実施形態２に係る積層セラミック電子部品より向上されている。

(実験例)
本発明の実施形態１に係る積層セラミック電子部品の構成を有する実施例１に係る積層セラミック電子部品と、本発明の実施形態２に係る積層セラミック電子部品の構成を有する実施例２に係る積層セラミック電子部品と、第１外部電極１２１が第１側面１１３側に設けられ、第２外部電極１２２が第２側面１１４側に設けられている点のみ本発明の実施形態２に係る積層セラミック電子部品と異なる比較例に係る積層セラミック電子部品との、３種類の積層セラミック電子部品について、半田を用いて実装基板に積層セラミック電子部品を実装した際の外部電極同士の間での短絡の発生率、および、Ｑ値について検証した実験結果について説明する。

実施例１、実施例２および比較例に係る積層セラミック電子部品の各々において、長さ方向Ｌの外形寸法を０．４ｍｍ、幅方向Ｗの外形寸法を０．２ｍｍとし、静電容量を３ｐＦとし、共振周波数を１ＧＨｚとした。実施例１、実施例２および比較例に係る積層セラミック電子部品の各々のサンプルを５０個作製し、外部電極同士の間での短絡の発生率、および、Ｑ値の平均値を算出した。

表１は、実験結果をまとめた表である。表１に示すように、外部電極同士の間での短絡の発生率は、実施例１では０／５０、実施例２では０／５０、比較例では７／５０であった。Ｑ値は、実施例１では５５０、実施例２では６００、比較例では６９０であった。

本実験結果から、実施例１および実施例２に係る積層セラミック電子部品においては、比較例に係る積層セラミック電子部品に比較して、外部電極同士の間での短絡の発生率を低減できることが確認できた。Ｑ値については、実施例１および実施例２に係る積層セラミック電子部品は、比較例に係る積層セラミック電子部品に比較して、僅かに低くなるものの、高い値を有することが確認できた。

(参考形態)
以下、外部電極の外幅を狭くして、複数の積層セラミック電子部品が互いに近接した状態で実装された際に、互いに隣接する積層セラミック電子部品同士の外部電極が接触して回路中にて短絡が生じることを抑制することができる、参考形態に係る積層セラミック電子部品およびその製造方法について説明する。なお、参考形態に係る積層セラミック電子部品は、複数の第１内部電極層の各々が第１端面に引き出され、複数の第２内部電極層の各々が第２端面側に引き出され、第１被覆部および第２被覆部が積層体の長さ方向の中央部のみに設けられている点が主に、実施形態２に係る積層セラミック電子部品と異なるため、実施形態２に係る積層セラミック電子部品と同様である構成については説明を繰り返さない。

図１９は、参考形態に係る積層セラミック電子部品の外観を示す斜視図である。図１９に示すように、参考形態に係る積層セラミック電子部品３００は、積層体３１０と、第１外部電極１２１と、第２外部電極１２２とを備えている。

積層体３１０は、積層された複数の誘電体層と複数の内部電極層とを含む。積層体３１０は、積層方向Ｔにおいて相対する第１主面３１１および第２主面３１２と、積層方向Ｔに直交する幅方向Ｗにおいて相対する第１側面３１３および第２側面３１４と、積層方向Ｔおよび幅方向Ｗの両方に直交する長さ方向Ｌにおいて相対する第１端面３１５および第２端面３１６とを含む。

積層体３１０は、主部３１０ａと、主部３１０ａの一方の側面を覆って第１側面３１３を規定する第１被覆部３１０ｂと、主部３１０ａの他方の側面を覆って第２側面３１４を規定する第２被覆部３１０ｃとから構成されている。

図２０は、参考形態に係るセラミック電子部品の主部となるチップの積層構造を示す分解斜視図である。図２０においては、参考形態に係るマザーシート群において１つのチップ３１０ａｇに相当する部分のみを図示している。

図２０に示すように、チップ３１０ａｇを形成する際には、複数のマザーシート３０，３１，３２が積層される。具体的には、導電パターンが形成されておらず、誘電体グリーンシート１３０ｇのみからなるマザーシート３０が、所定枚数積層される。その上に、第２導電パターン３４０ｃｇが誘電体グリーンシート１３０ｇ上にマトリックス状に形成されたマザーシート３２と、第１導電パターン３４０ｂｇが誘電体グリーンシート１３０ｇ上にマトリックス状に形成されたマザーシート３１とが、交互に所定枚数積層される。さらにその上に、導電パターンが形成されておらず、誘電体グリーンシート１３０ｇのみからなるマザーシート３０が、所定枚数積層される。これにより、マザーシート群が構成される。

次に、マザーシート群が圧着されることで誘電体ブロックが形成される。図２１は、参考形態に係るセラミック電子部品の主部となるチップの外観を示す斜視図である。誘電体ブロックが分断されて、図２１に示すようにチップ３１０ａｇが形成される。

上記の工程においては、チップ３１０ａｇの一方の側面、他方の側面および一方の端面の各々において第１導電パターン３４０ｂｇの端部が露出した状態となるとともに、チップ３１０ａｇの一方の側面、他方の側面および他方の端面の各々において第２導電パターン３４０ｃｇの端部が露出した状態となるように誘電体ブロックが切断される。

次に、被覆用誘電体シートがチップ３１０ａｇに貼り付けられる。図２２は、参考形態に係る被覆用誘電体マザーシートの外観を示す平面図である。図２２に示すように、矩形状の被覆用誘電体マザーシート３５０ｇには、複数の開口部３５０ｈがマトリックス状に設けられている。複数の開口部３５０ｈの各々は、平面視にて矩形状である。図２３は、参考形態に係る、弾性体上に載置された被覆用誘電体マザーシートの上方において、複数のチップを保持板にて保持している状態を上方から見た平面図である。図２３においては、図１３と同様の方向から見ており、弾性体および保持板を図示していない。

図２２，２３に示すように、被覆用誘電体マザーシート３５０ｇは、弾性体上に載置されている。複数のチップ３１０ａｇの各々は、互いに間隔をあけて保持板の下面に接着保持されている。たとえば、複数のチップ３１０ａｇの各々は、保持板の下面に貼り付けられた図示しない発泡剥離シートを間に挟んで保持板に保持されている。複数のチップ３１０ａｇの各々においては、他方の側面が保持板の下面と直接的または間接的に接している。

図２３に示すように、複数のチップ３１０ａｇの各々は、チップ３１０ａｇの一方の側面の両端部が、開口部３５０ｈと対向するように、位置決めされている。

次に、保持板が下降させられることにより、複数のチップ３１０ａｇの各々が、被覆用誘電体マザーシート３５０ｇに押し付けられる。複数のチップ３１０ａｇの各々は、当該複数のチップ３１０ａｇに被覆用誘電体マザーシート３５０ｇを間に挟んで間接的に接触する部分の弾性体がそれぞれその近傍において弾性変形する程度の押し付け力をもって、被覆用誘電体マザーシート３５０ｇに押し付けられる。

これにより、被覆用誘電体マザーシート３５０ｇにおいて複数のチップ３１０ａｇと弾性体とによって挟み込まれた部分が、複数のチップ３１０ａｇの一方の側面にそれぞれ圧着される。さらに、複数のチップ３１０ａｇの一方の側面を囲む稜線部において剪断力が被覆用誘電体マザーシート３５０ｇに作用することで被覆用誘電体マザーシート３５０ｇが打ち抜かれる。保持板が上昇させられることにより、複数のチップ３１０ａｇの各々が、被覆用誘電体マザーシート３５０ｇから引き上げられる。

図２４は、参考形態に係るセラミック電子部品の積層体となる被覆チップの外観を示す斜視図である。

図２４に示すように、被覆用誘電体マザーシート３５０ｇから打ち抜かれた第１被覆用誘電体シート３５０ｂｇは、チップ３１０ａｇの一方の側面に貼り付けられている。第１被覆用誘電体シート３５０ｂｇは、第１被覆部３１０ｂとなる第１被覆層３１０ｂｇを構成する。チップ３１０ａｇの一方の側面において開口部３５０ｈと対向していた部分には、第１被覆用誘電体シート３５０ｂｇが貼り付けられていない。よって、複数の第１導電パターン３４０ｂｇおよび複数の第２導電パターン３４０ｃｇの各々において開口部３５０ｈと対向していた部分は、第１被覆用誘電体シート３５０ｂｇに覆われずに露出している。

上記と同様の方法にて、チップ３１０ａｇの他方の側面に、第２被覆用誘電体シート３５０ｃｇを位置決めして貼り付けることができる。第２被覆用誘電体シート３５０ｃｇは、第２被覆部３１０ｃとなる第２被覆層３１０ｃｇを構成する。

なお、被覆用誘電体シートを複数のチップ３１０ａｇに貼り付けるに際しては、必要に応じて、複数のチップ３１０ａｇの各々の側面、および、被覆用誘電体マザーシートの主表面の、少なくとも一方に接着剤が予め塗布されていてもよい。

次に、被覆用誘電体シートがチップに圧着されることで被覆チップ３１０ｇが形成される。具体的には、加熱雰囲気中にて、第１被覆用誘電体シート３５０ｂｇおよび第２被覆用誘電体シート３５０ｃｇの各々をチップ３１０ａｇ側に押圧することにより、第１被覆用誘電体シート３５０ｂｇおよび第２被覆用誘電体シート３５０ｃｇがチップ３１０ａｇに熱圧着されて、図２４に示す被覆チップ３１０ｇが形成される。

次に、被覆チップ３１０ｇのバレル研磨および焼成が行なわれることにより、積層体３１０が形成される。

次に、第１外部電極１２１および第２外部電極１２２が形成される。たとえば、積層体３１０における第１端面３１５を含む端部および第２端面３１６を含む端部の両方に塗布された導電ペーストが焼成されることで下地電極層が形成され、下地電極層にＮｉめっきおよびＳｎめっきがこの順に施されてめっき層が形成されることにより、積層体３１０の外表面上に、第１外部電極１２１および第２外部電極１２２が形成される。

第１外部電極１２１は、複数の第１内部電極層の各々と電気的に接続されている。第２外部電極１２２は、複数の第２内部電極層の各々と電気的に接続されている。第１外部電極１２１および第２外部電極１２２の各々において主部３１０ａの一方の側面を覆う部分の外表面は、積層体３１０の第１側面３１３と略同一平面状に位置し、第１外部電極１２１および第２外部電極１２２の各々において主部３１０ａの他方の側面を覆う部分の外表面は、積層体３１０の第２側面３１４と略同一平面状に位置している。

上述した一連の工程を経ることにより、図１９に示す参考形態に係る積層セラミック電子部品３００を製造することができる。参考形態に係る積層セラミック電子部品３００においては、第１外部電極１２１および第２外部電極１２２の各々において主部３１０ａの一方の側面を覆う部分の外表面は、積層体３１０の第１側面３１３と略同一平面状に位置し、第１外部電極１２１および第２外部電極１２２の各々において主部３１０ａの他方の側面を覆う部分の外表面は、積層体３１０の第２側面３１４と略同一平面状に位置していることにより、第１外部電極１２１および第２外部電極１２２の外幅を狭くすることができる。

その結果、複数の積層セラミック電子部品３００が互いに近接した状態で実装された際に、互いに隣接する積層セラミック電子部品３００同士の第１外部電極１２１および第２外部電極１２２の少なくとも一方が接触して回路中にて短絡が生じることを、抑制することができる。

本発明の実施形態１、実施形態２および参考形態に係る積層セラミック電子部品の各々の製造方法において、開口部が設けられた被覆用誘電体マザーシートにチップを位置決めして押し付けることにより、チップの側面の一部にのみ被覆用誘電体シートを貼り付けることができる。これにより、被覆誘電体シートによって覆われる導電体層または内部電極層の一部のみを露出させて、外部電極と接続することが可能となる。その結果、複数の内部電極の各々と外部電極との電気的接続を確保しつつ、外部電極の幅を狭くすることができる。よって、ディップ法などにより幅の狭い外部電極を容易に形成して生産効率を維持しつつ、高密度配置に対応可能な積層セラミック電子部品を製造できる。

上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。

今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１０，１１，１２，３０，３１，３２ マザーシート、９０ 保持板、９１ テーブル、９２ 弾性体、１００，３００ 積層セラミック電子部品、１１０，２１０，３１０ 積層体、１１０ａ，３１０ａ 主部、１１０ｂ，２１０ｂ，３１０ｂ 第１被覆部、１１０ｂｇ，２１０ｂｇ，３１０ｂｇ 第１被覆層、１１０ｂｏ，２１０ｂｏ 第１電極接続部、１１０ｃ，２１０ｃ，３１０ｃ 第２被覆部、１１０ｃｇ，２１０ｃｇ，３１０ｃｇ 第２被覆層、１１０ｃｏ，２１０ｃｏ 第２電極接続部、１１０ｇ，２１０ｇ，３１０ｇ 被覆チップ、１１１，３１１ 第１主面、１１２，３１２ 第２主面、１１３，３１３ 第１側面、１１４，３１４ 第２側面、１１５，３１５ 第１端面、１１６，３１６ 第２端面、１２１ 第１外部電極、１２２ 第２外部電極、１３０ 誘電体層、１３０ｇ 誘電体グリーンシート、１４０ 内部電極層、１４０ｂ 第１内部電極層、１４０ｂｅ 第１対向電極部、１４０ｂｆ 第１引出電極部、１４０ｂｇ，３４０ｂｇ 第１導電パターン、１４０ｃ 第２内部電極層、１４０ｃｅ 第２対向電極部、１４０ｃｆ 第２引出電極部、１４０ｃｇ，３４０ｃｇ 第２導電パターン、１５０ｂ 第１絶縁被覆層、１５０ｂｇ，３５０ｂｇ 第１被覆用誘電体シート、１５０ｃ 第２絶縁被覆層、１５０ｃｇ，３５０ｃｇ 第２被覆用誘電体シート、１５０ｇ，３５０ｇ 被覆用誘電体マザーシート、１５０ｈ，３５０ｈ 開口部、１６０ｂ 第１導電体層、１６０ｂｇ 第１導電膜、１６０ｂｓ，１６０ｃｓ 表面、１６０ｃ 第２導電体層、１６０ｃｇ 第２導電膜、Ｅ 有効領域、Ｌ 長さ方向、Ｔ 積層方向、Ｗ 幅方向。

Claims (6)

1. 積層された複数の誘電体層と複数の内部電極層とを含み、積層方向において相対する第１主面および第２主面と、前記積層方向に直交する幅方向において相対する第１側面および第２側面と、前記積層方向および前記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、
   前記第１端面上に設けられた第１外部電極と、
   前記第２端面上に設けられた第２外部電極とを備え、
   前記複数の内部電極層は、前記第１外部電極に電気的に接続された複数の第１内部電極層と、前記第２外部電極に電気的に接続された複数の第２内部電極層とを含み、
   前記積層体は、
   前記第１側面に沿って延在し、前記複数の第１内部電極層の各々の第１側面側の端部に接続されて前記複数の第１内部電極層を相互に接続する第１導電体層と、
   前記第１導電体層における前記複数の第１内部電極層に接続された側とは反対側の表面を覆って前記第１側面を規定する第１絶縁被覆層と、
   前記第２側面に沿って延在し、前記複数の第２内部電極層の各々の第２側面側の端部に接続されて前記複数の第２内部電極層を相互に接続する第２導電体層と、
   前記第２導電体層における前記複数の第２内部電極層に接続された側とは反対側の表面を覆って前記第２側面を規定する第２絶縁被覆層とをさらに含み、
   前記第１導電体層の前記表面における第１端面寄りの一部は、前記第１外部電極に接続されており、
   前記第２導電体層の前記表面における第２端面寄りの一部は、前記第２外部電極に接続されており、
   前記複数の第１内部電極層の各々は、前記積層方向から見て、第１矩形形状を有し、
   前記複数の第２内部電極層の各々は、前記積層方向から見て、第２矩形形状を有し、
   前記第１導電体層は、前記複数の第１内部電極層の各々の前記第１側面側の前記端部に位置する前記第１矩形形状の一辺の全体と接しており、
   前記第２導電体層は、前記複数の第２内部電極層の各々の前記第２側面側の前記端部に位置する前記第２矩形形状の一辺の全体と接している、積層セラミック電子部品。
2. 積層された複数の誘電体層と複数の内部電極層とを含み、積層方向において相対する第１主面および第２主面と、前記積層方向に直交する幅方向において相対する第１側面および第２側面と、前記積層方向および前記幅方向の両方に直交する長さ方向において相対する第１端面および第２端面とを含む積層体と、
   前記第１端面上に設けられた第１外部電極と、
   前記第２端面上に設けられた第２外部電極とを備え、
   前記複数の内部電極層は、前記第１外部電極に電気的に接続された複数の第１内部電極層と、前記第２外部電極に電気的に接続された複数の第２内部電極層とを含み、
   前記積層体は、
   前記複数の第１内部電極層の各々の第１側面側の端部を覆って前記第１側面を規定する第１絶縁被覆層と、
   前記複数の第２内部電極層の各々の第２側面側の端部を覆って前記第２側面を規定する第２絶縁被覆層とをさらに含み、
   前記複数の第１内部電極層の各々の前記第１側面側の前記端部における第１端面寄りの一部は、前記第１外部電極に接続されており、
   前記複数の第２内部電極層の各々の前記第２側面側の前記端部における第２端面寄りの一部は、前記第２外部電極に接続されており、
   前記複数の第１内部電極層の各々は、前記積層方向から見て、第１矩形形状を有し、
   前記複数の第２内部電極層の各々は、前記積層方向から見て、第２矩形形状を有し、
   前記第１絶縁被覆層は、前記複数の第１内部電極層の各々の前記第１側面側の前記端部に位置する前記第１矩形形状の一辺のうちの前記第１外部電極と接続されている一部以外の残部と接しており、
   前記第２絶縁被覆層は、前記複数の第２内部電極層の各々の前記第２側面側の前記端部に位置する前記第２矩形形状の一辺のうちの前記第２外部電極と接続されている一部以外の残部と接している、積層セラミック電子部品。
3. 前記長さ方向の前記積層セラミック電子部品の外形寸法が０．４８ｍｍ以下、かつ、前記幅方向の前記積層セラミック電子部品の外形寸法が０．２４ｍｍ以下である、請求項１または請求項２に記載の積層セラミック電子部品。
4. 前記第１導電体層の前記表面における前記第１端面寄りの前記一部は、前記第１外部電極によって覆われており、
   前記第１導電体層の前記表面における前記一部以外の残部は、前記第１絶縁被覆層によって覆われており、
   前記第２導電体層の前記表面における前記第２端面寄りの前記一部は、前記第２外部電極によって覆われており、
   前記第２導電体層の前記表面における前記一部以外の残部は、前記第２絶縁被覆層によって覆われている、請求項１に記載の積層セラミック電子部品。
5. 前記複数の第１内部電極層の各々の前記端部における前記第１端面寄りの前記一部は、前記第１外部電極によって覆われており、
   前記複数の第１内部電極層の各々の前記端部における前記一部以外の残部は、前記第１絶縁被覆層によって覆われており、
   前記複数の第２内部電極層の各々の前記端部における前記第２端面寄りの前記一部は、前記第２外部電極によって覆われており、
   前記複数の第２内部電極層の各々の前記端部における前記一部以外の残部は、前記第２絶縁被覆層によって覆われている、請求項２に記載の積層セラミック電子部品。
6. 前記第１導電体層および前記第２導電体層の各々は、Ｎｉ、Ｃｕ、ＡｇおよびＰｄからなる群より選ばれる１種の金属、または、該金属を含む合金で構成されている、請求項１または請求項４に記載の積層セラミック電子部品。

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