KR101394913B1 - 트렌치 소자분리를 사용한 래치업 없는 버티컬 ｔｖｓ 다이오드 어레이 구조 - Google Patents

트렌치 소자분리를 사용한 래치업 없는 버티컬 ｔｖｓ 다이오드 어레이 구조 Download PDF

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Abstract

과도전압억제(TVS) 어레이를 제조하는 방법은 버티컬 반도체 파워 장치를 제조하는 제조 과정을 대체로 따른다. 상기 방법은 두 개의 소자분리 트렌치 사이의 제2 도전 타입을 갖는 바디 영역을 도핑하는 바디 마스크를 적용한 후 반도체 기판 내 제1 도전 타입의 에피택시얼 층 내의 복수의 소자분리 트렌치를 개방하는 단계를 포함한다. 상기 방법은 복수의 다이오드들을 구성하는 상기 제1 도전 타입의 복수의 도프된 영역을 주입하기 위해 소스 마스크를 적용하는 단계를 더 포함하고 상기 소자분리 트렌치는 다른 도전 타입의 상기 도프된 영역들 사이의 래치업에 기인하는 기생 PNP 또는 NPN 트랜지스터를 분리하고 방지한다.

Description

트렌치 소자분리를 사용한 래치업 없는 버티컬 ＴＶＳ 다이오드 어레이 구조{Latch-Up Free Vertical TVS Diode Array Structure Using Trench Isolation}
발명의 분야
본 발명은 개괄적으로 과도전압억제기(TVS)를 제조하는 회로 설정과 방법에 관한 것이다. 좀 더 구체적으로, 본 발명은 트렌치 소자분리를 응용하여 래치업의 기술적인 어려움을 해결한 버티컬 TVS 어레이에 관한 것이다.
관련기술의 서술
과도전압억제기(TVS) 어레이(array)를 설계하고 제조하는 종래 기술은 여전히 다중 PN 접합 다이오드가 표준 COMS 처리 단계를 적용함으로써 반도체 기판 내부에서 제조되는 TVS 어레이 내부의 기술적인 어려움에 직면에 있고, 고유 PNP와 NPN 기생 트랜지스터들이 있다. ESD 나 과도전압이 일어나는 경우, 이 TVS 어레이에 높은 전압이 인가되어, 기생 PNP 또는 NPN 기생 트랜지스터들은 턴온(turn on)되고 래치업(latch-up) 되며, 따라서 갑작스럽고 강한 큰 스냅백(snapback)을 유발한다. 갑작스럽고 큰 스냅백은 시스템 불안정 또는 손상의 원치 않는 효과를 유발할 수 있다. 또한, TVS 어레이 내의 기생 NPN 또는 PNP 트랜지스터는 다른 예상치 못하거나 원치 않는 과도 전압-전류 상태를 더 유발할 수 있다. TVS 어레이 내의 기생 PNP 또는 NPN 래치업에 의해 유발된 기술적인 문제점은 쉽게 해결될 수 없다.
특히, 과도전압억제기(TVS)는 의도하지 않은 집적 회로 위에 인가된 과전압에 기인한 손상으로부터 집적 회로를 보호하기 위해 공통적으로 적용된다. 집적 회로는 일반적인 범위의 전압을 운영하기 위해 설계되었다. 하지만, 정전기 방전(ESD), 전기 급속 과도와 번개, 예측과 제어가 불가능한 높은 전압은 사고로 회로에 충격을 줄 수 있다. TVS 장치는 이러한 과전압 상태가 일어날 때 집적 회로에 일어나려고 하는 손상을 회피하기 위해 보호 기능을 제공할 필요가 있다. 점점 증가하는 수의 장치들이 과전압의 손상에 취약함에 따라, TVS 보호에 대한 요구 또한 증가하였다. TVS의 대표적인 장치들은 USB 파워와 데이터 선의 보호, 디지털 비디오 인터페이스, 고속 이더넷, 노트북 컴퓨터, 모니터 및 평판 디스플레이에서 찾을 수 있다.
제1A도와 제1B도는 각각 TVS 장치의 회로도와 전류-전압 다이어그램을 도시한다. 이상적인 TVS는 전류를 완전히 차단한다. 즉, 입력 전압 Vin이 누설전류를 최소화하기 위해 항복전압 Vb 이하일 때 영전류이다. 그리고, 이상적으로, TVS는 과도전압이 효과적으로 클램프(clamp) 되도록 Vin이 항복전압 Vb보다 훨씬 큰 경우에는 영저항에 근접한다. TVS는 과도 입력 전압이 과도 전압 보호를 달성하기 위해 항복전압을 초과할 때 전류 전도를 허용하는 항복전압을 가진 PN 접합 장치로 구현된다. 하지만, TVS의 PN 접합 타입은 제1B도에 도시된 바와 같이 높은 저항 때문에 소수 담체(minority carrier)를 갖지 않고 낮은 클램핑 성능을 갖는다. 바이폴라 트랜지스터의 애벌런치 트리거된(avalanche-triggered) 터닝온(turning-on)을 갖는 바이폴라 NPN/PNP에 의한 대체 TVS의 구현이 있다. 베이스는 소수 담체로 플로드(flood)되고 애벌런치 전류가 바이폴라 이득에 의해 증폭함에 따라 바이폴라 TVS는 향상된 클램핑 전압을 달성할 수 있다.
전자 기술의 발전과 함께, ESD 보호를 위한 TVS 다이오드 어레이가 필요한 장치들이 점차 증가되고 있고, 특히 높은 대역폭(bandwidth) 데이터 버스를 보호하는 장치들의 필요성이 증가되고 있다. 4채널 TVS 회로도를 도시하는 제2A도와 TVS 어레이 장치 구현의 단면도를 도시하는 제2B도는 어레이 장치의 코어만을 나타낸다. 제2A도와 제2B도에 도시된 TVS 어레이는 복수의 상측 스티어링(steering) 다이오드는 Vcc에 연결되고 하측 스티어링 다이오드는 접지 전극에 연결되어 있는 복수개의 직렬로 연결된 상측과 하측 스티어링 다이오드들을 포함한다. 또한, 이 상측과 하측 스티어링 다이오드들은 메인 지너 다이오드(Zener diode)에 병렬로 연결되어 있고 스티어링 다이오드들은 훨씬 작고 작은 접합 커피시턴스(capacitance)를 갖는다. 또한, 도2C가 도시하듯, 이러한 구현은 기생 PNP와 NPN 트랜지스터에 의해 유도된 SCR 액션에 의한 래치업의 다른 문제점을 발생시킨다. 메인 지너 다이오드 항복은 SCR이 일으키는 래치업을 더 턴온하는 NPN을 트리거(trigger)한다. 고온에서, 기생 NPN의 NP 접합을 통한 높은 리키지(leakage) 전류는 NPN이 턴온되지 않았을지라도 래치업을 일으키는 SCR을 턴온할 수 있다. 기생 PNP와 NPN 트랜지스터에 의해 유도된 SCR 액션에 의한 억제된 래치업을 위해, 반도체 기판 위의 실제 장치의 구현은 도2B에 도시된 바와 같이 100 마이크로미터 이상의 수평 거리가 필요하고 억제는 보통 효과적이지 않다.
제3A도와 제3B도는 이더넷 특이 보호 회로내의 기생 PNP 트랜지스터를 통한 래치업에 의해 유발된 특별한 문제점을 도시한다. 이 이더넷 보호 회로 내에서는, Vcc와 접지 핀 모두 유동적이다. 하지만, 기생 SCR 구조는 제3B도에 도시된 바와 같이 갑작스런 전압 스냅백(snap back)을 유발하는 설계 내에서는 충분히 약하지 않다. 이러한 갑작스럽고 강한 스냅백은 시스템 불안정이나 심지어는 손상을 일으키는 원치않는 효과를 일으킬 수 있다. 이러한 문제점들은 쉽게 해결될 수 없다. 왜냐하면 기생 PNP 트랜지스터는 표준 CMOS 과정에 고유하고 Vcc와 접지 핀 모두 유동적이라는 사실은 래치업의 효과를 악화시키기 때문이다. 추가적인 매장된 층은 복잡한 장치 설정과 고생산 비용을 유발하는 기생 PNP 트랜지스터의 이득을 억제할 필요가 있다.
따라서, 상기 논의한 문제점들을 해결하기 위한 새롭고 개선된 회로 설정과 제조 방법을 제공하는 회로 설계와 장치 제조 분야의 필요성은 여전히 존재한다. 특히, 기생 PNP/NPN 트랜지스터 래치업을 효과적이고 편리하게 방지할 수 있는 새롭고 개선된 TVS 회로를 제공할 필요성이 여전히 존재한다.
발명의 요약
따라서 본 발명의 특징은 상기 논의한 종래 TVS 어레이가 가지고 있는 문제점과 한계를 극복할 수 있는 기생 PNP-NPN 트랜지스터의 래치업을 방지하기 위한 래치업 소자분리를 구현하기 위한 TVS 어레이의 새롭고 개선된 구조를 제공하는 것이다.
본 발명의 또 다른 특징은 래치업의 걱정 없이 인접한 다이오드들 사이의 수평 거리를 줄일 수 있는 다이오드들 사이의 소자분리 트렌치로 구현한 TVS 어레이를 제공하는 것이다.
본 발명의 바람직한 구체예의 일례를 요약하면 반도체 기판 내의 PN 접합을 포함하는 다른 도전 타입의 도펀트 영역으로 형성된 복수의 다이오드를 포함한 TVS 어레이를 개시한다. 상기 TVS 어레이는 기생 PNP 또는 NPN 트랜지스터의 래치업을 분리하고 예방하는 도펀트 영역들 사이의 소자분리 트렌치를 포함한다.
본 발명은 통합된 과도전압억제(TVS) 어레이를 구비한 전자 장치를 제조하는 방법을 더 개시한다. 상기 방법은 반도체 기판 내에서 이 도펀트 영역들 사이의 PN 접합들 사이에서 다이오드들을 형성하기 위해 다른 도전 타입의 복수의 도펀트 영역들을 도프(dope)함으로써 TVS 어레이를 생산하는 단계를 포함한다. 상기 방법은 서로 다른 도전 타입의 도펀트 영역들 사이의 기생 PNP 또는 NPN 트랜지스터들의 래치업을 분리하고 방지하기 위한 도펀트 영역들 사이의 소자분리 트렌치를 형성하는 단계를 더 포함한다.
본 발명의 상기 목적 및 다른 목적들은 하기의 다양한 도면과 함께 첨부된 바람직한 구체예에 대한 상세한 설명을 읽고 난 당해 기술 분야에 속하는 숙련된 자들에게 자명함은 분명하다.
도면의 간단한 설명
제1A도는 종래 TVS 장치를 도시하는 회로도이고 제1B도는 I-V 다이어그램, 즉, TVS 장치의 역 특성을 설명하는 전류대 전압 다이어그램이다.
제2A도는 상측 및 하측 다이오드에 병렬로 연결되어 있는 메인 지너 다이오드들을 구비한 복수의 IO 패드에 연결된 복수의 상측 및 하측 다이오드들을 포함하는 TVS 어레이의 회로도를 도시한다.
제2B도는 종래 장치 설정에 따른 제2A도의 TVS 어레이의 장치 구현을 묘사하는 측단면도이다.
제2C도는 제2B도에 구현된 장치의 잠재적인 래치업을 묘사하는 등가회로도이다.
제3A도는 플로트(float)하기 위한 Vcc와 GND 핀을 필요로 하고 제2B도에 도시된 구조에 따라 설정된 보호 회로를 구비한 기생 SCR의 이득을 억제하기 위한 매장된 층을 필요로 하는 이더넷 특이 보호 회로의 회로도이다.
제3B도는 종래 TVS 어레이가 원하지 않는 갑작스럽고 상당한 스냅백의 사건을 불러일으키도록 적용될 때 ESD 보호 또는 TVS 작동을 설명하는 I-V 다이어그램을 도시한다.
제4도는 기생 PNP 또는 NPN 트랜지스터의 래치업을 상당히 줄인 본 발명의 소자분리 트랜치로 구현된 TVS 어레이의 측단면도이다.
제5도는 기생 PNP 또는 NPN 트랜지스터의 래치업을 상당히 줄인 본 발명의 소자분리 트랜치로 구현된 또 다른 TVS 어레이의 측단면도이다.
제6도는 래치업이 소멸되었기 때문에 스냅백이 상당히 줄어든 ESD 보호 또는 TVS 작동의 동작을 설명하는 I-V 다이어그램이다.
본 발명의 TVS 어레이의 일부분을 새롭고 개선하여 구현한 측단면도인 제4도를 참조하자. 두개의 채널과 함께 도시된 부분적인 TVS 어레이(100)는 바닥면은 Vcc 전압에서 양극 터미널(110)에 연결된 N+ 기판(101) 위의 N-에피 층(105) 위에 떠받쳐 있다. TVS 어레이는 바닥면에 배치된 양극(110)과 접지 전압에 연결된 최상위면에 배치된 음극 터미널(120) 사이에 연결되어 있다. TVS 어레이(100)는 제1 상측 다이오드(125)와 IO 터미널(135)에 연결된 제1 하측 다이오드(130)를 더 포함한다. TVS 어레이(100)는 제2 상측 다이오드(140)와 제2 IO 터미널(150)에 연결된 제2 하측 다이오드(145)를 더 포함한다. 제1 상측 다이오드(125)는 P+ 도프된 영역(125-P)와 N-에피(105) 사이에서 PN 접합으로써 형성된다. 제1 하측 다이오드(130)는 N+ 영역(135-N)과 제1 하측 다이오드(130)의 N+ 도펀트 영역(135-N)과 제1 상측 다이오드(125)의 P+ 도펀트 영역(125-P)에 연결된 제1 IO 패드(135)를 구비한 음극 터미널(120) 아래에 배치된 P 바디 영역(160) 사이에 PN 접합으로써 형성된다. 제2 하측 다이오드(145)는 N+ 영역(145-N)과 제2 하측 다이오드(145)의 N+ 도펀트 영역(145-N)과 제2 상측 다이오드(140)의 P+ 도펀트 영역(140-P)에 연결된 제2 IO 패드(150)를 구비한 음극 터미널(120) 아래 배치된 P 바디 영역(160) 사이에 PN 접합으로써 형성된다. 더 큰 공간의 지너 다이오드(170)는 P 바디(160)와 N-에피 사이에 PN 접합과 합께 형성된다. 지너 다이오드(170)에 의해 트리거될 수 있는 NPN 트랜지스터는 심한 저항 없이 큰 과도 전류를 전도하기 위해 N+ 이미터 영역(155), P 바디 영역(160) 및 N+ 기판(101)에 의해 형성된다. TVS 어레이(100)는 제1 상측 다이오드(125)와 제1 하측 다이오드(130) 사이에 형성된 제1 소자분리 트렌치(180-1)를 더 포함한다. TVS 어레이(100)는 제2 상측 다이오드(140)와 제2 하측 다이오드(145) 사이에 형성된 제2 소자분리 트렌치(180-2)를 더 포함한다. 소자분리 트렌치는 상측 및 하측 다이오드에 의해 형성된 다중 PN 접합들 사이에 고유하게 형성된 기생 NPN 또는 PNP 트랜지스터들의 래치업을 방지한다.
제5도는 본 발명의 또 다른 TVS 어레이의 새롭고 향상된 구현의 측단면도이다. 제5도 내의 장치(100')는 더 나은 소자분리를 제공하기 위해 장치(100')내에 여분의 트렌치가 있는 것을 제외하고는 제4도 내의 장치(100)와 유사하다. 트렌치들(180'-1, 180'-2)은 메인 지너 다이오드 영역으로부터 하측 다이오드들을 분리하기 때문에 N+ 영역(155), P 바디(160) 및 하측 다이오드 음극 영역들(135-N, 145-N)에 의해 설정된 수평 NPN을 항복시킨다.
제6도는 래치업이 소멸되었기 때문에 스냅백이 상당히 줄어든 ESD 보호 또는 TVS 작동의 동작을 도시하는 I-V 다이어그램이다. I-V 다이어그램에 도시되어 있듯, I-V 곡선(210)은 TVS 어레이 내에 있는 기판 내의 다른 도프된 영역들 사이의 높은 전압과 전류로 턴온하려고 하는 기생 NPN 또는 PNP 트랜지스터의 래치업에 기인한 갑작스런 스냅백을 나타낸다. 소자분리 트렌치들(180-1, 180-2)과 함께, 래치업은 소멸되고 스냅백은 상당히 줄어든다. 곡선(210)에 도시된 하나의 I-V 곡선은 스냅백이 일어날 때의 갑작스런 전압 변화에 기인한 과도한 시스템 불안정 상태로 달성된다.
본 발명이 현재 바람직한 실시예로써 기술되었더라도, 상기의 개시를 읽고서 다양한 변형 및 수정들이 당해 기술 분야에 속하는 숙련된 자들에게 명백할 것이다. 따라서 첨부된 청구항들은 본 발명의 실질적 사상과 범위에 포함되는 것으로 모든 변경과 수정을 커버하여 해석되는 것으로 의도된다.

Claims (21)

  1. 높게 도프된 제1 도전 타입 기판 층 상부에 형성된 낮게 도프된 제1 도전 타입의 에픽택시얼 층;
    상기 에픽택시얼 층에 형성되어 지너 다이오드를 제공하는 제2 도전 타입 바디영역;
    상기 제2 도전 타입 바디 영역에 형성되고 상기 제2 도전 타입 바디영역 상부에 위치한 음극 터미널과 연결되는 높게 도프된 제1 도전 타입의 이미터 영역;
    상기 제2 도전 타입 바디 영역과 함께 제1 및 제2 하측 다이오드를 형성하는, 제1 및 제2 IO 터미널에 각각 연결된 제1 도전 타입의 제1 및 제2 도프된 영역;
    상기 에픽택시얼 층과 함께 제1 및 제2 상측 다이오드를 형성하는, 제1 및 제2 IO 터미널에 각각 연결된 제2 도전 타입의 제1 및 제2 도프된 영역; 및,
    상기 에픽택시얼 층과 상기 기판 층을 포함하는 반도체 기반 내에서 서로 다른 도전 타입의 상기 도프된 영역 사이의 래치-업(latch up)에 기인한 기생 PNP 또는 NPN 트랜지스터를 분리 및 방지하기 위하여 상기 다이오드들 사이에 배치된 복수의 소자분리 트렌치;
    를 포함하고,
    상기 복수의 다이오드는 상기 반도체 기판 내에서 PN 접합들을 구성하기 위해 서로 다른 도전 타입의 도펀트 영역으로서 형성되는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  2. 제1항에 있어서, 상기 PN 접합들은, 상기 반도체 기판의 최상위면과 바닥면 상에 각각 분리되어 배치된 고전압과 저전압으로 각각 연결하기 위해 제1 및 제2 전기적 도전 타입의 전극을 구비한 상기 반도체 기판 내에서 버티컬 PN 접합으로서 형성되는 것을 특징으로 하는 과도전압 억제(TVS) 어레이.
  3. 제1항에 있어서, 상기 과도전압억제(TVS) 어레이는, 상기 지너 다이오드를 구성하기 위해 상기 반도체 기판 내에 더 큰 수평 너비를 갖는 상기 복수의 소자분리 트렌치 중 2개의 소자분리 트렌치 사이에 배치된 적어도 2개의 수직으로 쌓인 PN 접합을 더 포함하는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  4. 제3항에 있어서, 상기 지너 다이오드는, 상기 지너 다이오드에 밀착하여 나란히 배치되고 그리고 상기 TVS 어레이의 서로 다른 상기 다이오드들로부터 상기 지너 다이오드를 분리시킴으로써 상기 래치-업을 방지하는 2개의 소자분리 트렌치에 의해 더 분리되는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  5. 제1항에 있어서, 상기 상측 다이오드 및 하측 다이오드는, 상기 소자분리 트렌치 중 어느 하나를 커버하는 절연층을 덮는 상기 IO 터미널 각각을 구비한 소자분리 트렌치에 의해 분리되는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  6. 제1항에 있어서, 상기 제1 도전 타입 기판 층은 N-타입 에픽택시얼 층인 상기 에픽택시얼 층을 지지하고, 상기 PN 접합은, 고전압에 연결하기 위해 상기 기판의 바닥면에 배치된 양전극과 저전압에 연결하기 위한 상기 기판의 최상위면에 배치된 음전극을 구비하는 상기 반도체 기판 내에서 버티컬 PN 접합들로서 형성되는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  7. 제6항에 있어서, 상기 반도체 기판은 상기 N-타입 에픽택시얼 층 내의 2개의 소자분리 트렌치 사이에 위치한 바디영역으로서의 P-바디 영역을 더 포함하고, 상기 바디 영역은 상기 2개의 소자분리 트렌치 사이에서 NPN 트랜지스터를 구성하는 수직으로 쌓인 PN 접합을 형성하기 위하여 N-도프된 영역으로서 상기 이미터 영역을 더 에워싸는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  8. 제6항에 있어서, 상기 반도체 기판은 상기 N-타입 에픽택시얼 층 내의 2개 소자분리 트렌치 사이에 배치된 P-바디 영역으로서의 바디 영역을 더 포함하고, 상기 P-바디 영역은, 상기 TVS 어레이의 상기 하측 다이오드로 기능하기 위해 상기 P-바디 영역을 구비한 PN 접합 형성을 위한 N-도프 영역으로서 제1 도전 타입의 상기 제1 및 제2 도프된 영역을 더 에워싸는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  9. 제1 도전 타입의 에픽택시얼을 지지하는 반도체 기판 상에 배치된 과도전압억제(TVS) 어레이로서, 상기 어레이는
    상기 에픽택시얼 층에 형성되어 지너 다이오드를 제공하는 제2 도전 타입 바디영역;
    상기 제2 도전 타입 바디 영역에 형성되어 상기 제2 도전 타입 바디영역 상부에 위치한 음극 터미널과 연결되는 높게 도프된 제1 도전 타입의 이미터 영역;
    상기 제2 도전 타입 바디 영역과 함께 제1 및 제2 하측 다이오드를 형성하는, 제1 및 제2 IO 터미널에 각각 연결된 제1 도전 타입의 제1 및 제2 도프된 영역;
    상기 에픽택시얼 층과 함께 제1 및 제2 상측 다이오드를 형성하는, 제1 및 제2 IO 터미널에 각각 연결된 제2 도전 타입의 제1 및 제2 도프된 영역; 및,
    2개 트렌치 사이의 상기 에픽택시얼 층 내에 있는 제2 도전 타입의 상기 바디 영역을 구비한 상기 에픽택시얼 층 내에서 개방된 복수의 소자분리 트렌치;
    를 포함하고, 상기 바디 영역 내 제1 도전 타입의 상기 이미터 영역은, 과도 전압 억제를 위해 과도전류를 운반하는 수직으로 쌓인 PN 접합들을 포함하는 지너 다이오드를 구성하는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  10. 제9항에 있어서, 상기 지너 다이오드는, 상기 과도전압억제 어레이의 다른 PN 접합으로부터 상기 지너 다이오드를 분리하기 위하여 상기 지너 다이오드에 밀착하여 나란히 배치된 2개의 소자분리 트렌치에 의해 더 분리되는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  11. 삭제
  12. 제9항에 있어서, 상기 에픽택시얼 층은 그 내부에 다이오드를 구성하는 버티컬 PN 접합을 더 포함하고, 상기 PN 접합은 상기 반도체 기판 최상위면과 바닥면 상에 각각 분리되어 배치된 고전압 및 저전압으로의 개별적 연결을 위해 제1 및 제2 전기적 도전 타입의 전극에 전기적으로 연결되는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  13. 제9항에 있어서, 상기 제1 도전 타입 기판 층은, 고전압에 연결하기 위해 상기 기판의 바닥면에 배치된 양전극과 저전압에 연결하기 위한 상기 기판의 최상위면에 배치된 음전극을 구비하는 상기 반도체 기판 내에서 버티컬 PN 접합으로서 N-타입 에픽택시얼 층 내에 복수의 PN 접합을 형성하기 위하여 N-타입 에픽택시얼 층인 상기 에픽택시얼 층을 지지하는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  14. 제13항에 있어서, 상기 바디 영역은 상기 N-타입 에픽택시얼 층 내 2개의 상기 소자분리 트렌치 사이에 배치된 P-바디 영역이고, 상기 바디 영역은 상기 2개의 소자분리 트렌치 사이의 NPN 트랜지스터를 구성하는 수직으로 쌓인 PN 접합을 형성하기 위하여 N-도프된 영역으로서 상기 이미터 영역을 더 에워싸는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  15. 제13항에 있어서, 상기 바디 영역은 상기 N-타입 에픽택시얼 층 내 2개의 상기 소자분리 트렌치들 사이에 배치된 P-바디 영역이고, 상기 바디 영역은 상기 TVS 어레이의 제1 및 제2 하측 다이오드로서 기능하기 위해 상기 P-바디 영역과 함께 PN 접합들을 형성하기 위한 N-도프된 영역으로서 제1 도전 타입의 제1 및 제2 도프된 영역을 더 에워싸는 것을 특징으로 하는 과도전압억제(TVS) 어레이.
  16. 버티컬 반도체 파워 장치를 제조하기 위한 방법을 따르며, 제1항에 따른 과도전압억제(TVS) 어레이를 제조하기 위한 방법으로서,
    반도체 기판 내 제1 도전 타입의 에픽택시얼 층에서 복수의 소자 분리 트렌치를 개방하고, 그리고 나서 상기 소자분리 트렌치 중 2개의 소자분리 트렌치 사이에 제2 도전 타입을 갖는 바디영역을 도핑하기 위한 바디 마스크를 적용하는 단계; 및,
    복수의 다이오드를 구성하는 상기 제1 도전 타입의 도프된 복수 영역을 주입하기 위해 소스 마스크를 적용하는 단계;
    를 포함하고, 상기 복수의 소자분리 트렌치는 상기 서로 다른 도전 타입의 도프된 영역 사이의 래치-업(latch up)에 기인한 기생 PNP 또는 NPN 트랜지스터를 분리 및 방지하는 것을 특징으로 하는 과도전압억제(TVS) 어레이의 제조방법.
  17. 제16항에 있어서, 상기 방법은, 상기 소자분리 트렌치를 가로지르는 입-출력(IO) 접촉 패드와 상기 바디영역 내에 둘러 싸여 있는 상기 하측 다이오드로의 연결을 위해, 상기 에픽택시얼 층과 함께 상측 다이오드를 구성하기 위하여 상기 바디 영역으로부터 떨어져 형성된 상기 제2 도전 타입의 도프된 영역을 주입하기 위한 접촉 마스크의 적용 단계를 더 포함하는 것을 특징으로 하는 과도전압억제(TVS) 어레이의 제조방법.
  18. 제16항에 있어서, 복수의 다이오드를 구성하는 제1 도전 타입의 복수개 도프된 영역을 주입하는 단계는 더 큰 너비로 지너 도프된 영역을 형성하는 단계를 더 포함하고, 상기 지너 도프된 영역은 상기 에픽택시얼 층 내의 상기 바디 영역과 함께 지너 다이오드로 기능하기 위하여 수직으로 쌓인 PN 접합을 포함하는 것을 특징으로 하는 과도전압억제(TVS) 어레이의 제조방법.
  19. 제18항에 있어서, 복수의 소자분리 트렌치를 개방하는 단계는, 서로 다른 도전 타입으로 도프된 상기 도프된 영역 사이에서의 래치업을 방지하기 위한 지너 다이오드를 분리시키기 위하여, 상기 지너 다이오드에 옆에 밀착하여 배치된 소자분리 트렌치를 개방하는 단계를 더 포함하는 것을 특징으로 하는 과도전압억제(TVS) 어레이의 제조방법.
  20. 제16항에 있어서, 상기 방법은, 상기 TVS 어레이의 전극으로 기능하기 위해 상기 기판의 바닥면 상에 금속층을 디포지션(deposition)하는 단계를 더 포함하는 것을 특징으로 하는 과도전압억제(TVS) 어레이의 제조방법.
  21. 제16항에 있어서, 상기 방법은, 상기 기판의 최상위면 상에 금속층을 디포지션하고, 그리고 입-출력 접촉 패드로서의 기능과 상기 반도체 기판의 바닥면에 형성된 전극과 반대되는 도전성의 상기 TVS 어레이 전극으로서의 기능을 위해 상기 금속층을 패터닝(patterning)하는 단계를 더 포함하는 것을 특징으로 하는 과도전압억제(TVS) 어레이의 제조방법.
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Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US8218276B2 (en) * 2006-05-31 2012-07-10 Alpha and Omega Semiconductor Inc. Transient voltage suppressor (TVS) with improved clamping voltage
US9793256B2 (en) * 2006-11-30 2017-10-17 Alpha And Omega Semiconductor Incorporated Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US9202938B2 (en) * 2006-11-30 2015-12-01 Alpha And Omega Semiconductor Incorporated Latch-up free vertical TVS diode array structure using trench isolation
DE102007024355B4 (de) * 2007-05-24 2011-04-21 Infineon Technologies Ag Verfahren zum Herstellen einer Schutzstruktur
US8217419B2 (en) * 2007-06-15 2012-07-10 Rohm Co., Ltd. Semiconductor device
US7579632B2 (en) * 2007-09-21 2009-08-25 Semiconductor Components Industries, L.L.C. Multi-channel ESD device and method therefor
US7666751B2 (en) * 2007-09-21 2010-02-23 Semiconductor Components Industries, Llc Method of forming a high capacitance diode and structure therefor
US7538395B2 (en) * 2007-09-21 2009-05-26 Semiconductor Components Industries, L.L.C. Method of forming low capacitance ESD device and structure therefor
JP5365019B2 (ja) * 2008-02-08 2013-12-11 富士電機株式会社 半導体装置
JP5264597B2 (ja) * 2008-04-03 2013-08-14 三菱電機株式会社 赤外線検出素子及び赤外線固体撮像装置
US7842969B2 (en) * 2008-07-10 2010-11-30 Semiconductor Components Industries, Llc Low clamp voltage ESD device and method therefor
US7955941B2 (en) * 2008-09-11 2011-06-07 Semiconductor Components Industries, Llc Method of forming an integrated semiconductor device and structure therefor
US8089095B2 (en) 2008-10-15 2012-01-03 Semiconductor Components Industries, Llc Two terminal multi-channel ESD device and method therefor
US7812367B2 (en) 2008-10-15 2010-10-12 Semiconductor Components Industries, Llc Two terminal low capacitance multi-channel ESD device
CN101826716B (zh) * 2009-03-05 2014-05-21 万国半导体股份有限公司 设有势垒齐纳二极管的低压瞬时电压抑制器
US8288839B2 (en) 2009-04-30 2012-10-16 Alpha & Omega Semiconductor, Inc. Transient voltage suppressor having symmetrical breakdown voltages
US8558276B2 (en) * 2009-06-17 2013-10-15 Alpha And Omega Semiconductor, Inc. Bottom source NMOS triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
FR2953062B1 (fr) * 2009-11-24 2011-12-16 St Microelectronics Tours Sas Diode de protection bidirectionnelle basse tension
US8237193B2 (en) * 2010-07-15 2012-08-07 Amazing Microelectronic Corp. Lateral transient voltage suppressor for low-voltage applications
US8169000B2 (en) * 2010-07-15 2012-05-01 Amazing Microelectronic Corp. Lateral transient voltage suppressor with ultra low capacitance
CN102376702B (zh) 2010-08-20 2014-09-17 半导体元件工业有限责任公司 两端子多通道esd器件及其方法
US8431999B2 (en) * 2011-03-25 2013-04-30 Amazing Microelectronic Corp. Low capacitance transient voltage suppressor
US8664080B2 (en) * 2011-05-25 2014-03-04 Texas Instruments Incorporated Vertical ESD protection device
US8698196B2 (en) * 2011-06-28 2014-04-15 Alpha And Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage
US8710627B2 (en) 2011-06-28 2014-04-29 Alpha And Omega Semiconductor Incorporated Uni-directional transient voltage suppressor (TVS)
US8304838B1 (en) * 2011-08-23 2012-11-06 Amazing Microelectronics Corp. Electrostatic discharge protection device structure
CN102290419B (zh) * 2011-08-24 2013-02-13 浙江大学 一种基于齐纳二极管的瞬态电压抑制器
CN102290417B (zh) * 2011-08-24 2012-10-24 浙江大学 一种基于dtscr的瞬态电压抑制器
JP5749616B2 (ja) * 2011-09-27 2015-07-15 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
CN102332466B (zh) * 2011-10-18 2012-10-31 宜兴市环洲微电子有限公司 一种用于制作芯片的双台面硅片
TWI456736B (zh) * 2011-11-25 2014-10-11 Amazing Microelectronic Corp 避免漏電流之暫態電壓抑制器
CN102437156B (zh) * 2011-12-13 2014-02-26 杭州士兰集成电路有限公司 超低电容瞬态电压抑制器件及其制造方法
CN102593155B (zh) * 2012-03-01 2014-03-12 浙江大学 一种基于多孔道均流的瞬态电压抑制器
CN103367393B (zh) * 2012-03-28 2016-04-13 上海华虹宏力半导体制造有限公司 瞬态电压抑制器件及制造工艺方法
US8779518B2 (en) * 2012-12-04 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for ESD protection
US9337178B2 (en) 2012-12-09 2016-05-10 Semiconductor Components Industries, Llc Method of forming an ESD device and structure therefor
GB2525774A (en) 2013-02-28 2015-11-04 Murata Manufacturing Co Semiconductor device
WO2014132939A1 (ja) 2013-02-28 2014-09-04 株式会社村田製作所 半導体装置
JP5796692B2 (ja) * 2013-02-28 2015-10-21 株式会社村田製作所 Ｅｓｄ保護デバイス
CN205452284U (zh) 2013-04-05 2016-08-10 株式会社村田制作所 Esd保护器件
US9508841B2 (en) * 2013-08-01 2016-11-29 General Electric Company Method and system for a semiconductor device with integrated transient voltage suppression
CN103474427B (zh) * 2013-09-16 2016-01-06 杭州士兰集成电路有限公司 集成式单向超低电容tvs器件及其制造方法
CN104465643A (zh) * 2013-09-17 2015-03-25 立锜科技股份有限公司 瞬时电压抑制元件及其制造方法
KR101592232B1 (ko) 2014-02-17 2016-02-05 주식회사 시지트로닉스 저정전용량 tvs 제조방법 및 그 방법으로 제조된 tvs 소자
US10103540B2 (en) * 2014-04-24 2018-10-16 General Electric Company Method and system for transient voltage suppression devices with active control
TWI563627B (en) * 2014-06-13 2016-12-21 Richtek Technology Corp Transient voltage suppression device and manufacturing method thereof
CN105185783B (zh) * 2015-08-20 2018-08-24 北京燕东微电子有限公司 容性二极管组件及其制造方法
CN105185782B (zh) * 2015-08-20 2018-05-11 北京燕东微电子有限公司 容性二极管组件及其制造方法
TWI580002B (zh) * 2015-08-26 2017-04-21 立錡科技股份有限公司 暫態電壓抑制元件及其製造方法
US9640523B2 (en) 2015-09-08 2017-05-02 Hong Kong Applied Science and Technology Research Institute Company Limited Lateral-diode, vertical-SCR hybrid structure for high-level ESD protection
US10217733B2 (en) 2015-09-15 2019-02-26 Semiconductor Components Industries, Llc Fast SCR structure for ESD protection
CN105489612B (zh) * 2015-12-07 2019-07-23 上海长园维安微电子有限公司 基于soi基底的低漏电低电容tvs阵列及其制备方法
TWI584382B (zh) * 2016-02-01 2017-05-21 力祥半導體股份有限公司 暫態電壓抑制器之二極體元件及其製造方法
US10043793B2 (en) * 2016-02-03 2018-08-07 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and circuit
TWI675448B (zh) 2016-04-14 2019-10-21 力智電子股份有限公司 多通道暫態電壓抑制器
CN107346791B (zh) * 2016-05-06 2020-10-16 北大方正集团有限公司 瞬变电压抑制二极管的制备方法和瞬变电压抑制二极管
CN105932010B (zh) * 2016-05-10 2018-09-18 北京燕东微电子有限公司 瞬态电压抑制器
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
CN106169508B (zh) * 2016-08-31 2022-12-20 北京燕东微电子有限公司 一种双向超低电容瞬态电压抑制器及其制作方法
US10347621B2 (en) * 2016-10-12 2019-07-09 Texas Instruments Incorporated Electrostatic discharge guard ring with snapback protection
US10157904B2 (en) 2017-03-31 2018-12-18 Alpha And Omega Semiconductor (Cayman) Ltd. High surge bi-directional transient voltage suppressor
US10062682B1 (en) 2017-05-25 2018-08-28 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance bidirectional transient voltage suppressor
US10211199B2 (en) 2017-03-31 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. High surge transient voltage suppressor
CN107316863B (zh) * 2017-07-12 2019-05-07 新昌县佳良制冷配件厂 瞬态电压抑制器及其制作方法
US10141300B1 (en) 2017-10-19 2018-11-27 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance transient voltage suppressor
TWI737915B (zh) 2018-06-05 2021-09-01 源芯半導體股份有限公司 暫態電壓抑制元件
CN109065541B (zh) * 2018-07-17 2021-04-13 张辉 一种双向瞬态电压抑制器及制备方法
JP6968042B2 (ja) * 2018-07-17 2021-11-17 三菱電機株式会社 ＳｉＣ−ＳＯＩデバイスおよびその製造方法
US10573635B2 (en) 2018-07-23 2020-02-25 Amazing Microelectronics Corp. Transient voltage suppression device with improved electrostatic discharge (ESD) robustness
US10825805B2 (en) 2018-10-26 2020-11-03 Alpha & Omega Semiconductor (Cayman) Ltd. Low capacitance transient voltage suppressor including a punch-through silicon controlled rectifier as low-side steering diode
CN109326592B (zh) * 2018-10-26 2020-08-28 南京溧水高新创业投资管理有限公司 瞬态电压抑制器及其制造方法
CN111446691B (zh) * 2019-01-17 2023-12-01 源芯半导体股份有限公司 暂态电压抑制元件
RU2698741C1 (ru) * 2019-01-30 2019-08-29 Акционерное общество "Научно-исследовательский институт молекулярной электроники" Способ изготовления вертикального низковольтного ограничителя напряжения
TWI765166B (zh) * 2019-07-16 2022-05-21 源芯半導體股份有限公司 暫態電壓抑制元件
CN111696982B (zh) * 2020-06-09 2023-10-03 深圳能芯半导体有限公司 一种基体分离n型功率管esd电路和设置方法
US11349017B2 (en) 2020-06-23 2022-05-31 Amazing Microelectronic Corp. Bidirectional electrostatic discharge (ESD) protection device
US20230168298A1 (en) * 2021-11-29 2023-06-01 Amazing Microelectronic Corp. Diode test module for monitoring leakage current and its method thereof
CN114334956B (zh) * 2022-03-15 2022-06-07 成都市易冲半导体有限公司 具有耐极负电压高压引脚的交流功率开关的隔离防护结构
CN114759026B (zh) * 2022-04-21 2023-04-28 电子科技大学 新型双回滞静电保护器件
CN117174761B (zh) * 2023-11-02 2024-01-05 富芯微电子有限公司 一种电压非对称双向tvs器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263714A (ja) * 1992-03-26 1995-10-13 Sgs Thomson Microelectron Sa 集積回路
US20030173636A1 (en) 2002-03-12 2003-09-18 Vrej Barkhordarian Compound semiconductor protection device for low voltage and high speed data lines
JP2004221569A (ja) * 2003-01-09 2004-08-05 Internatl Business Mach Corp <Ibm> トリプル・ウェル半導体デバイスの静電放電保護回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0685441B2 (ja) * 1986-06-18 1994-10-26 日産自動車株式会社 半導体装置
JPH06291337A (ja) * 1993-03-31 1994-10-18 Nec Kansai Ltd 定電圧ダイオード
FR2708145B1 (fr) * 1993-07-21 1995-10-06 Sgs Thomson Microelectronics Composant monolithique comprenant une diode de protection en parallèle avec une pluralité de paires de diodes en série.
EP0864178A4 (en) * 1995-10-02 2001-10-10 Siliconix Inc SLIDED GRID MOSFET HAVING AN INTEGRATED TEMPERATURE SENSING DIODE
JP3904676B2 (ja) * 1997-04-11 2007-04-11 株式会社ルネサステクノロジ トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
JP4256544B2 (ja) * 1998-08-25 2009-04-22 シャープ株式会社 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路
US7345342B2 (en) * 2001-01-30 2008-03-18 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6515345B2 (en) * 2001-02-21 2003-02-04 Semiconductor Components Industries Llc Transient voltage suppressor with diode overlaying another diode for conserving space
TW561608B (en) * 2002-11-01 2003-11-11 Silicon Integrated Sys Corp Electrostatic discharge protection apparatus for too-high or too-low input voltage reference level
US6867436B1 (en) * 2003-08-05 2005-03-15 Protek Devices, Lp Transient voltage suppression device
US7109551B2 (en) * 2003-08-29 2006-09-19 Fuji Electric Holdings Co., Ltd. Semiconductor device
JP4423466B2 (ja) * 2004-02-17 2010-03-03 富士電機システムズ株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07263714A (ja) * 1992-03-26 1995-10-13 Sgs Thomson Microelectron Sa 集積回路
US20030173636A1 (en) 2002-03-12 2003-09-18 Vrej Barkhordarian Compound semiconductor protection device for low voltage and high speed data lines
JP2004221569A (ja) * 2003-01-09 2004-08-05 Internatl Business Mach Corp <Ibm> トリプル・ウェル半導体デバイスの静電放電保護回路

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Publication number Publication date
US8461644B2 (en) 2013-06-11
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