JP5365019B2 - 半導体装置 - Google Patents
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Description
図1は、この発明の実施の形態1にかかる半導体装置の構成を示す断面図である。図1に示すように、この半導体装置100は、第1半導体層であるN-ドリフト層23の第1主面に、第2半導体領域である第1Pウェル24bを備えている。この第1Pウェル24b内には、第3半導体領域であるNウェル25が設けられている。温度検出用ダイオード(温度検出用素子)22は、このNウェル25内に設けられている。
図2は、この発明の実施の形態2にかかる半導体装置の構成を示す断面図である。図2に示すように、この半導体装置200は、図1に示す実施の形態1の半導体装置100において、P+高濃度領域28の代わりに、Nウェル25の側方をトレンチゲート構造31で囲む構成としたものである。このトレンチゲート構造31によって、横方向のnpnトランジスタが動作するのを完全に抑えることができるので、横方向でラッチアップが起こるのを防ぐことができる。
図3は、この発明の実施の形態3にかかる半導体装置の構成を示す断面図である。図3に示すように、この半導体装置300は、図1に示す構成の温度検出用ダイオード22とその周辺構造を含めた構成のものである。ただし、第1Pウェル24bが実施の形態1よりも横方向に延びており、ダイバータ41のホール引き抜き領域42を構成している。第1Pウェル24bの、ダイバータ41を構成する部分の表面には、高濃度のP+コンタクト領域43が設けられている。ホール引き抜き領域42は、主半導体素子21のエミッタ(ソース)電位と同じ電位にされる。これによって、第1Pウェル24bがエミッタ(ソース)電位と同じ電位になり、スイッチング時の電圧変化(dV/dt)が緩やかになるので、高dV/dtに起因するラッチアップが起こるのを抑制することができる。
図4は、この発明の実施の形態4にかかる半導体装置の構成を示す断面図である。図4に示すように、この半導体装置400は、図2に示す構成の温度検出用ダイオード22とその周辺構造を含めた構成のものである。図2に示す構成の温度検出用ダイオード22は、Nウェル25の終端部にトレンチゲート構造31を有するので、主半導体素子21のゲート構造がトレンチゲート構造51である場合に適している。この場合には、主半導体素子21のトレンチゲート構造51を形成するときに、同時に温度検出用ダイオード22のトレンチゲート構造31を形成することができる。
図5は、この発明の実施の形態5にかかる半導体装置の構成を示す断面図である。また、図6は、実施の形態5にかかる半導体装置の平面レイアウトの一例を示す平面図である。図5に示すように、この半導体装置500は、図4に示す実施の形態4の半導体装置400において、ダイバータ41のホール引き抜き領域42を、第1Pウェル24bから離れて設けられた別のPウェルで構成したものである。この場合、ホール引き抜き領域42となるPウェルの表面に高濃度のP+コンタクト領域43が設けられ、ホール引き抜き領域42は、主半導体素子21のエミッタ(ソース)電位と同じ電位にされる。第1Pウェル24bは、電気的にフローティングであってもよいし、主半導体素子21のエミッタ(ソース)電位と同じ電位にされてもよい。
図8は、この発明の実施の形態6にかかる半導体装置の構成を示す断面図である。図8に示すように、この半導体装置600は、図5に示す実施の形態5の半導体装置500において、実施の形態3と同様に、第1Pウェル24bを横方向に延ばしてダイバータ41のホール引き抜き領域42を構成したものである。これは、第1Pウェル24bとホール引き抜き領域42を同一パターンで形成したのと同じことである。なお、実施の形態4〜6において、トレンチゲート構造を有する主半導体素子と、トレンチゲート構造のない温度検出用ダイオード、例えば図1に示す構成の温度検出用ダイオード22を組み合わせてもよい。
22 温度検出用素子
23 第1半導体層
24b 第2半導体領域
25 第3半導体領域
26 第4半導体領域
28 第5半導体領域
24c,42 ホール引き抜き領域
31 トレンチゲート構造
32 絶縁膜
33 導電体
100,200,300,400,500,600 半導体装置
Claims (2)
- 主たる半導体素子と、前記主たる半導体素子の温度を検出するための温度検出用素子を備えた半導体装置において、
前記主たる半導体素子のゲート構造がトレンチゲート構造であり、
前記温度検出用素子は、前記主たる半導体素子を構成する第1導電型の第1半導体層に対してPN接合により分離された領域に設けられており、
前記第1半導体層内に設けられた第2導電型の第2半導体領域と、
前記第2半導体領域内に設けられた、前記主たる半導体素子のトレンチゲート構造にかかるトレンチと同じ深さであって、自身よりも深いトレンチで囲まれている第1導電型の第3半導体領域と、
前記第3半導体領域内に設けられた第2導電型の第4半導体領域と、
を備え、前記温度検出用素子は、前記第3半導体領域をカソードおよびアノードのうちの一方とし、前記第4半導体領域をカソードおよびアノードのうちの他方とするダイオードであり、
前記温度検出用素子を囲むように、前記第2半導体領域から離れて設けられた第2導電型のホール引き抜き用の領域を設けることを特徴とする半導体装置。 - 前記トレンチ内に絶縁膜を介して導電体が埋められており、前記導電体が前記カソードと同じ電位であることを特徴とする請求項1に記載の半導体装置。
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