TWI584382B - 暫態電壓抑制器之二極體元件及其製造方法 - Google Patents

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Description

暫態電壓抑制器之二極體元件及其製造方法
本發明與暫態電壓抑制有關，特別是關於一種暫態電壓抑制器(Transient Voltage Suppressor,TVS)之低電容二極體元件及其製造方法。
由於暫態電壓抑制器(Transient Voltage Suppressor,TVS)需要在短時間導通高電流，其元件必須具有大面積的PN接面，因此具有高的寄生電容，導致操作速度變慢。
為了達到低寄生電容以提升操作速度，傳統上係採用在大面積的單向齊納二極體(Zener diode)ZD或雙向齊納二極體BZD之路徑上串接具有較小電容值的二極體D之方式來降低暫態電壓抑制器的電容，如圖1A~圖1B所示，其中圖1A~圖1B分別繪示傳統的低電容單通道單向暫態電壓抑制器及低電容單通道雙向暫態電壓抑制器之示意圖。
雖然整體電容會因而降低，但由於具有較小電容值的二極體之元件面積亦相對較小，這也導致其對於靜電放電(Electrostatic Discharge,ESD)及突波(Surge)的防護能力受此小面積的二極體所限制而相對變弱，故無法承受較大功率的能量。因此，若為了能夠承受較大功率的能量而將二 極體之面積加大，就必須選擇再串接更多的二極體D來降低電容，如圖2A~圖2B所示，圖2A~圖2B分別為傳統的低電容多通道單向暫態電壓抑制器及低電容多通道雙向暫態電壓抑制器之示意圖。
圖3A~圖3B則分別繪示傳統的具有N-type基板之二極體元件的兩種不同層狀結構，以及於該二極體元件中電流路徑上的等效電容之示意圖。
然而，一旦串接的二極體D個數愈多時，將會導致其導通阻值(On-Resistance,Ron)變得愈大，使得其對於靜電放電及突波的防護能力因而變得愈差，此一缺點尚待克服。
有鑑於此，本發明提供一種暫態電壓抑制器之二極體元件及其製造方法，以解決先前技術所述及的問題。
根據本發明之一較佳具體實施例為一種暫態電壓抑制器之二極體元件。於此實施例中，該二極體元件包括一基板、一第一阱區、一第二阱區、一第一電極及一第二電極。基板具有一第一表面。第一阱區形成於基板中且鄰近第一表面。第二阱區形成於基板中且鄰近第一表面。第一阱區及第二阱區之間具有一間距。第一電極導電性連接第一阱區。第二電極導電性連接第二阱區。其中一電流路徑形成於第一電極、第一阱區、基板、第二阱區至第二電極，且電流路徑通過多個PN接面，形成多個等效電容串聯的一等效電路。
在本發明之一實施例中，該間距在1um到10um之間。
在本發明之一實施例中，第一電極至少部分位於第一阱 區中。
在本發明之一實施例中，第一電極位於第一阱區外。
在本發明之一實施例中，第一阱區與第二阱區包括一第一導電性材料，基板包括一第二導電性材料，第一阱區、第二阱區及基板形成多個PN接面。
在本發明之一實施例中，第一阱區與第二阱區具有相同的導電型。
在本發明之一實施例中，第一阱區的導電型不同於第二阱區的導電型。
根據本發明之另一較佳具體實施例亦為一種暫態電壓抑制器之二極體元件。於此實施例中，該二極體元件包括一具有第一導電型的基板、一具有第二導電型的深阱區、一第一阱區、一第二阱區、一具有第一導電型的第一電極及一具有第二導電型的第二電極。基板具有一第一表面。深阱區形成於基板中且鄰近第一表面。第一阱區形成於深阱區中且鄰近第一表面。第二阱區形成於深阱區中且鄰近第一表面，其中第一阱區及第二阱區間具有一間距。第一電極導電性連接第一阱區。第二電極導電性連接第二阱區。一電流路徑形成於第一電極、第一阱區、深阱區、第二阱區至第二電極，且該電流路徑通過多個PN接面，形成多個等效電容串聯的一等效電路。
根據本發明之又一較佳具體實施例為暫態電壓抑制器電路之二極體元件的製造方法。於此實施例中，該製造方法包括：提供一具有第一導電型的基板；於基板中形成一第一阱區及一第二阱區，其中第一 阱區與第二阱區間具有一間距；於基板中形成具有第一導電型的一第一電極，且第一電極與第一阱區導電性接觸；於基板中形成具有第二導電型的一第二電極，且第二電極與第二阱區導電性接觸。其中，第一電極與第二電極的摻雜濃度高於第一阱區與第二阱區的雜質濃度。
相較於先前技術，本發明係透過改變暫態電壓抑制器中與齊納二極體(Zener diode)串接之二極體元件的架構，將其原本相連的阱區加以分開一間距，藉以達到降低二極體元件的寄生電容而又不影響其對於靜電放電及突波的防護能力的具體功效。此外，本發明還可配合不同的摻雜濃度及製程參數選擇不同的間距，藉以決定該二極體元件之型式為何。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
ZD‧‧‧單向齊納二極體
BZD‧‧‧雙向齊納二極體
D‧‧‧二極體元件
UD、DD‧‧‧低電容二極體元件
sub‧‧‧基板
EL1、EL2‧‧‧電極
P+、N+‧‧‧高濃度摻雜層
P-、N-‧‧‧低濃度摻雜層
4A~4B、5A~5B、6、7‧‧‧低電容二極體元件
DR、DR1~DR2‧‧‧阱區
DR3‧‧‧深阱區
d、d1~d2‧‧‧間距
8A~8B、11、12A~12B‧‧‧低電容多通道暫態電壓抑制器
P、I、G‧‧‧接腳
IN‧‧‧輸入電流
OUT‧‧‧輸出電流
SF‧‧‧表面
S10~S14‧‧‧步驟
圖1A~圖1B分別繪示傳統的低電容單通道單向暫態電壓抑制器及低電容單通道雙向暫態電壓抑制器之示意圖。
圖2A~圖2B分別繪示傳統的低電容多通道單向暫態電壓抑制器及低電容多通道雙向暫態電壓抑制器之示意圖。
圖3A~圖3B分別繪示傳統的具有N-type基板之二極體元件的兩種不同層狀結構，以及於該二極體元件中電流路徑上的等效電容之示意圖。
圖4A~圖4B分別繪示本發明一實施例之暫態電壓抑制器的低電容二極體元件的層狀結構，以及於該低電容二極體元件中電流路徑上 的等效電容之示意圖。
圖5A~5B分別繪示本發明另一實施例之暫態電壓抑制器的低電容二極體元件的層狀結構，以及於該低電容二極體元件中電流路徑上的等效電容之示意圖。
圖6繪示當阱區DR1與阱區DR2間具有較小的間距d1之示意圖，當暫態電壓經過此結構時，d1會因阱區擴散而導通形成擊穿二極體(Punch-through Diode)元件。
圖7繪示當阱區DR1與阱區DR2間具有較大的間距d2之示意圖，當暫態電壓經過此結構時，阱區即使擴散但彼此仍不導通，而形成閘流體(Thyristor)元件。
圖8A~圖8B分別繪示本發明所揭露之低電容多通道單向暫態電壓抑制器及低電容多通道雙向暫態電壓抑制器之電路示意圖。
圖9繪示圖8A之低電容多通道單向暫態電壓抑制器的層狀結構之示意圖。
圖10A~圖10B分別繪示圖8之低電容多通道單向暫態電壓抑制器的正向電流路徑及負向電流路徑。
圖11繪示阱區DR1與阱區DR2電性相異之示意圖。
圖12A繪示低電容二極體元件UD中之部分的電極EL1位於阱區DR1中而彼此導電性連接之示意圖。
圖12B繪示低電容二極體元件UD中之電極EL1位於阱區DR1外而彼此導電性連接之示意圖。
圖13繪示根據本發明之另一較佳具體實施例的暫態電壓 抑制器電路之二極體元件的製造方法之流程圖。
現在將詳細參考本發明的示範性實施例，並在附圖中說明所述示範性實施例的實例。另外，在圖式及實施方式中所使用相同或類似標號的元件/構件是用來代表相同或類似部分。在下述諸實施例中，當元件被指為「摻雜濃度高於」另一元件時，其比較標的為相同導電性摻雜物的濃度。
請參照圖4A~圖4B，圖4A~圖4B分別繪示暫態電壓抑制器之低電容二極體元件的兩種不同層狀結構之示意圖。
如圖4A所示，二極體元件4A包括具有第一導電性材料例如為N-type材料的基板sub、具有第二導電性材料例如為P-type材料的阱區DR1~DR2、做為輸入電極的P-type重摻雜區例如為EL1及做為輸出電極的N-type重摻雜區例如為EL2。基板sub具有一表面SF。阱區DR1~DR2形成於基板sub中且鄰近基板sub的表面SF。輸入電極EL1導電性連接阱區DR1且輸出電極EL2導電性連接阱區DR2。電極EL1及EL2均鄰近基板sub的表面SF。阱區DR1與阱區DR2之間具有一間距d，而不會彼此導電性連接。於實際應用中，阱區DR1與阱區DR2間之間距d可以是1um到10um之間，但不以此為限。
需注意的是，於輸入電極EL1、阱區DR1、基板sub、阱區DR2及輸出電極EL2間會形成有一電流路徑，並且電流路徑會通過多個PN接面，形成多個等效電容串聯的等效電路。
以此實施例而言，由於該電流路徑依序通過了阱區DR1 與基板sub間之PN接面、基板sub與阱區DR2間之PN接面以及阱區DR2與電極EL2間之PN接面，並且每個PN接面均具有一等效電容，故可形成一具有三個等效電容串聯的等效電路。
於實際應用中，阱區DR1與DR2可以於同一道製程形成並可具有相同導電型(same conductive type)，例如阱區DR1及DR2均為P-type或均為N-type。電極EL1~EL2的摻雜濃度會高於阱區DR1~DR2的摻雜濃度。
同理，如圖4B所示，二極體元件4B包括具有第一導電性材料例如為N-type材料的基板sub、具有第一導電性材料例如為N-type材料的阱區DR1~DR2、P-type深阱區(deep well)DR3、做為輸入電極的P-type重摻雜區例如為EL1及做為輸出電極的N-type重摻雜區例如為EL2。基板sub具有一表面SF。深阱區DR3形成於基板sub中且鄰近基板sub的表面SF。N-type阱區DR1形成於深阱區DR3中且鄰近基板sub的表面SF。阱區DR2形成於深阱區DR3中且鄰近基板sub的表面SF。輸入電極EL1導電性連接阱區DR1且輸出電極EL2導電性連接阱區DR2。電極EL1及EL2均鄰近基板sub的表面SF。阱區DR1與DR2間具有一間距d，而不會彼此導電性連接。於實際應用中，阱區DR1與阱區DR2間之間距d可以是1um到10um之間，但不以此為限。
需注意的是，於電極EL1、阱區DR1、深阱區DR3、阱區DR2及電極EL2間會形成有一電流路徑，並且電流路徑會通過多個PN接面，而形成多個等效電容串聯的等效電路。
以此實施例而言，該電流路徑依序通過了電極EL1與阱區DR1間之PN接面、阱區DR1與深阱區DR3間之PN接面以及深阱區DR3與阱 區DR2間之PN接面，每個PN接面都具有一等效電容，形成一具有三個等效電容串聯的等效電路。
於實際應用中，阱區DR1與DR2可以於同一道製程形成並可具有相同導電型，例如阱區DR1及DR2均為P-type或均為N-type。電極EL1與EL2的摻雜濃度會高於阱區DR1與DR2及深阱區DR3的摻雜濃度。此外，深阱區DR3的導電型不同於基板sub及阱區DR1~DR2，也就是說，當基板sub及阱區DR1~DR2的導電型例如均為N-type時，深阱區DR3的導電型應為P-type。
請參照圖5A~圖5B，圖5A~圖5B分別繪示暫態電壓抑制器之低電容二極體元件另一實施例的兩種不同層狀結構之示意圖。
於另一實際應用中，阱區DR1與DR2具有不同的導電型，如圖5A所示，二極體元件5A包括具有第二導電性材料例如為P-type的基板sub、具有第一導電性材料例如為N-type材料的深阱區、N-type阱區DR1、P-type阱區DR2、做為輸入電極的P-type重摻雜區例如為EL1及做為輸出電極的N-type重摻雜區例如為EL2。基板sub具有一表面SF。N-type阱區DR1形成於基板sub中且鄰近基板sub的表面SF。P-type阱區DR2形成於基板sub中且鄰近基板sub的表面SF。輸入電極EL1導電性連接N-type阱區DR1且輸出電極EL2導電性連接P-type阱區DR2。電極EL1及EL2均鄰近基板sub的表面SF。N-type阱區DR1與P-type阱區DR2之間具有一間距d，而不會彼此導電性連接。於實際應用中，N-type阱區DR1與P-type阱區DR2間之間距d可以是1um到10um之間，但不以此為限。
需注意的是，於輸入電極EL1、阱區DR1、基板sub、阱區 DR2及輸出電極EL2間會形成有一電流路徑，並且電流路徑會通過多個PN接面，形成多個等效電容串聯的等效電路。
以此實施例而言，該電流路徑依序通過了輸入電極EL1與阱區DR1間之PN接面、深阱區DR3與阱區DR2間之PN接面以及阱區DR2與輸出電極EL2間之PN接面，每個PN接面都具有一等效電容，形成一具有三個等效電容串聯的等效電路。
同理，如圖5B所示，二極體元件5B包括具有第二導電性材料例如為P-type材料的基板sub、具有第一導電性材料例如為N-type材料的阱區DR1、P-type阱區DR2、做為輸入電極的P-type重摻雜區例如為EL1及做為輸出電極的N-type重摻雜區例如為EL2。P-type基板sub具有一表面SF。阱區DR1~DR2形成於基板sub中且鄰近該表面SF。輸入電極EL1導電性連接阱區DR1且輸出電極EL2導電性連接阱區DR2。電極EL1及EL2均鄰近基板sub的表面SF。阱區DR1與DR2間具有一間距d，而不會彼此導電性連接。於實際應用中，阱區DR1與阱區DR2間之間距d可以是1um到10um之間，但不以此為限。
需說明的是，本發明還可根據不同的摻雜濃度及製程參數來改變上述阱區DR1與DR2間之間距d，藉以決定當暫態電壓通過此二極體元件時，等效為不同型式的半導體元件，例如擊穿二極體(Punch-through Diode)元件或閘流體(Thyristor)元件，但不以此為限。
舉例而言，如圖6所示，假設阱區DR1與DR2之間具有較小的間距d1(例如1um)，當一暫態電壓通過元件6時，阱區DR1與DR2將會向外擴散而使得間距d1變小，最後阱區DR1與DR2會彼此導電性連接， 元件6形成擊穿二極體元件；如圖7所示，假設阱區DR1與DR2之間具有較大的間距d2(例如10um)，當暫態電壓通過元件7時，阱區DR1與DR2雖會向外擴散而使得間距d2變小，但由於間距d2較大，所以阱區DR1與DR2無法彼此導電性連接，元件7形成類似矽控整流器(SCR)的閘流體元件，以上僅為舉例，但不以此為限。
接著，請參照圖8A~圖8B，圖8A~圖8B分別繪示本發明所揭露之低電容多通道單向暫態電壓抑制器及低電容多通道雙向暫態電壓抑制器之電路示意圖。
如圖8A所示，低電容多通道單向暫態電壓抑制器8A包括單向齊納二極體ZD與彼此串接的低電容二極體元件UD與DD。其中，單向齊納二極體ZD之兩端分別耦接至接腳P及接腳G；低電容二極體元件UD之兩端分別耦接至接腳P及低電容二極體元件DD；低電容二極體元件DD之兩端分別耦接至低電容二極體元件UD及接腳G；接腳I耦接至低電容二極體元件UD與DD之間。
如圖8B所示，低電容多通道雙向暫態電壓抑制器8B包括雙向齊納二極體BZD與彼此串接的低電容二極體元件UD與DD。其中，雙向齊納二極體BZD之兩端分別耦接至接腳P及接腳G；低電容二極體元件UD之兩端分別耦接至接腳P及低電容二極體元件DD；低電容二極體元件DD之兩端分別耦接至低電容二極體元件UD及接腳G；接腳I耦接至低電容二極體元件UD與DD之間。
接下來，將透過圖9為例來詳細說明圖8A之低電容多通道單向暫態電壓抑制器8A的層狀結構。
如圖9所示，單向齊納二極體ZD、低電容二極體元件UD及DD均形成於N-type基板sub中。接腳G分別耦接至單向齊納二極體ZD及低電容二極體元件DD；接腳I分別耦接至低電容二極體元件UD及DD；接腳P分別耦接至低電容二極體元件UD及單向齊納二極體ZD。
於此實施例中，單向齊納二極體ZD包括有阱區DR以及形成於阱區DR中之電極EL1~EL3，其中電極EL2與EL3彼此導電性連接而與電極EL1間隔設置。
低電容二極體元件UD包括有彼此間隔設置的阱區DR1與DR2以及分別與阱區DR1與DR2導電性連接的電極EL1與EL2，其中電極EL2與阱區DR2電性相異，且阱區DR1與DR2間具有一間距d1。
低電容二極體元件DD包括有深阱區DR3、形成於深阱區DR3中且彼此間隔設置的阱區DR1與DR2以及分別與阱區DR1與DR2導電性連接的電極EL1與EL2，其中阱區DR1與深阱區DR3電性相異阱區DR2與深阱區DR3電性相異。電極EL1與阱區DR1電性相異，且阱區DR1與DR2間具有一間距d2。
由圖9可知：接腳G分別耦接至單向齊納二極體ZD中之彼此導電性連接的電極EL2與EL3以及低電容二極體元件DD中之電極EL1；接腳I分別耦接至低電容二極體元件UD中之電極EL1及低電容二極體元件DD中之電極EL2；接腳P分別耦接至低電容二極體元件UD中之電極EL2及單向齊納二極體ZD中之電極EL1。
接著，將分別透過圖10A~圖10B來說明圖9中之低電容多通道單向暫態電壓抑制器8A的正向電流路徑及負向電流路徑。
如圖9及圖10A所示，對低電容多通道單向暫態電壓抑制器8A而言，正向電流路徑係指輸入電流IN透過接腳I進入低電容多通道單向暫態電壓抑制器8A，並且最後是透過接腳G將輸出電流OUT加以輸出。當輸入電流IN從接腳I進入低電容二極體元件UD後會依序流經低電容二極體元件UD中之電極EL1、阱區DR1、N-type基板sub、阱區DR2及電極EL2後流入單向齊納二極體ZD，然後再依序流經單向齊納二極體ZD中之電極EL1、阱區DR及電極EL3後流向接腳G，並由接腳G將輸出電流OUT加以輸出。也就是說，此實施例中之低電容多通道單向暫態電壓抑制器8A的正向電流路徑係以低電容二極體元件UD的電極EL1作為電輸入端並以單向齊納二極體ZD的電極EL3作為電輸出端，但不以此為限。
如圖9及圖10B所示，對低電容多通道單向暫態電壓抑制器8A而言，負向電流路徑係指輸入電流IN透過接腳G進入低電容多通道單向暫態電壓抑制器8A，並且最後是透過接腳I將輸出電流OUT加以輸出。當輸入電流IN從接腳G進入低電容二極體元件DD後會依序流經低電容二極體元件DD中之電極EL1、阱區DR1、深阱區DR3、阱區DR2及電極EL2後流向接腳I，並由接腳I將輸出電流OUT加以輸出。也就是說，此實施例中之低電容多通道單向暫態電壓抑制器8A的負向電流路徑係以低電容二極體元件DD的電極EL1作為電輸入端並以低電容二極體元件DD的電極EL2作為電輸出端，但不以此為限。
需說明的是，除了圖9所繪示的低電容二極體元件DD中之阱區DR1及DR2電性相同的實施例之外，圖11則繪示了低電容多通道暫態電壓抑制器11中之低電容二極體元件DD的阱區DR1及DR2電性相異的實 施例。也就是說，本發明的暫態電壓抑制器中之低電容二極體元件中之阱區DR1及DR2間具有一間距且兩者之電性可以彼此相同或相異，並無特定之限制。
此外，除了圖9所繪示的低電容二極體元件UD中之電極EL1形成於阱區DR1中的實施例之外，圖12A則繪示了低電容多通道暫態電壓抑制器12A中之低電容二極體元件UD僅有部分的電極EL1位於阱區DR1中而彼此導電性連接的實施例，而圖12B繪示了低電容多通道暫態電壓抑制器12B中之低電容二極體元件UD的電極EL1位於阱區DR1外而彼此導電性連接的實施例。也就是說，本發明的暫態電壓抑制器中之低電容二極體元件的電極EL1與阱區DR1(或電極EL2與阱區DR2)只要能夠彼此導電性連接即可，至於兩者彼此導電性連接的型式可以是電極EL1形成於阱區DR1中(或電極EL2形成於阱區DR2中)、部分的電極EL1位於阱區DR1中且部分的電極EL1位於阱區DR1外(或部分的電極EL2位於阱區DR2中且部分的電極EL2位於阱區DR2外)、或電極EL1位於阱區DR1外而彼此導電性連接(或電極EL2位於阱區DR2外而彼此導電性連接)，並無特定之限制。
根據本發明之另一較佳具體實施例為暫態電壓抑制器電路之二極體元件的製造方法。如圖13所示，首先，於步驟S10中，該製造方法提供一基板；接著，於步驟S12中，該製造方法於基板中形成一第一阱區及一第二阱區，且第一阱區與第二阱區間具有一間距。
於實際應用中，第一阱區與第二阱區之間距較佳為1um到10um之間，但不以此為限。此外，第一阱區及第二阱區可以於同一道製程形成且具有相同導電型，或是第一阱區及第二阱區分別於不同道製程 形成且具有不同導電型，並無特定之限制。
然後，於步驟S14中，該製造方法分別於基板中形成具有第一導電型的第一電極與具有第二導電型的第二電極，致使第一電極與第一阱區導電性接觸且第二電極與第二阱區導電性接觸。需注意的是，第一電極與第二電極的摻雜濃度會高於第一阱區與第二阱區的雜質濃度。
於一實施例中，該製造方法的步驟S10與步驟S12之間可進一步包括：在基板中形成一深阱區，並將第一阱區與第二阱區形成於深阱區中，其中深阱區的導電型異於基板、第一阱區及第二阱區。
相較於先前技術，本發明係透過改變暫態電壓抑制器中與齊納二極體串接之二極體元件的架構，將其原本相連的阱區加以分開一間距，藉以達到降低該二極體元件的等效電容而又不影響其對於靜電放電及突波的防護能力。此外，本發明還可配合不同的摻雜濃度及製程參數設定不同的間距，藉以決定該低電容二極體元件之型式為何。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
4A‧‧‧二極體元件
sub‧‧‧基板
P+、N+‧‧‧高濃度摻雜層
P-、N-‧‧‧低濃度摻雜層
DR1~DR2‧‧‧阱區
EL1~EL2‧‧‧電極
d‧‧‧間距
SF‧‧‧表面

Claims (18)

  1. 一種暫態電壓抑制器之二極體元件，包括：一基板，具有一第一表面；一第一阱區，形成於該基板中且鄰近該第一表面；一第二阱區，形成於該基板中且鄰近該第一表面，其中該第一阱區及該第二阱區之間具有一間距；一第一電極，導電性連接該第一阱區；以及一第二電極，導電性連接該第二阱區，其中一電流路徑形成於該第一電極、該第一阱區、該基板、該第二阱區至該第二電極，且該電流路徑通過多個PN接面，形成多個等效電容串聯的一等效電路。
  2. 如申請專利範圍第1項所述的二極體元件，其中該間距在1um到10um之間。
  3. 如申請專利範圍第1項所述的二極體元件，其中該第一電極至少部分位於該第一阱區中。
  4. 如申請專利範圍第1項所述的二極體元件，其中該第一電極位於該第一阱區外。
  5. 如申請專利範圍第1項所述的二極體元件，其中該第一阱區與該第二阱區包括一第一導電性材料，該基板包括一第二導電性材料，該第一阱區、該第二阱區及該基板形成多個PN接面。
  6. 如申請專利範圍第1項所述的二極體元件，其中該第一阱區與該第二阱區具有相同的導電型。
  7. 如申請專利範圍第1項所述的二極體元件，其中該第一阱區的導電型不同於該第二阱區的導電型。
  8. 一種暫態電壓抑制器之二極體元件，包括：一具有第一導電型的基板，具有一第一表面；一具有第二導電型的深阱區，形成於該基板中且鄰近該第一表面；一第一阱區，形成於該深阱區中且鄰近該第一表面；一第二阱區，形成於該深阱區中且鄰近該第一表面，其中該第一阱區及該第二阱區間具有一間距；一具有第一導電型的第一電極，導電性連接該第一阱區；以及一具有第二導電型的第二電極，導電性連接該第二阱區，其中一電流路徑形成於該第一電極、該第一阱區、該深阱區、該第二阱區至該第二電極，且該電流路徑通過多個PN接面，形成多個等效電容串聯的一等效電路。
  9. 如申請專利範圍第8項所述的二極體元件，其中該間距在1um到10um之間。
  10. 如申請專利範圍第8項所述的二極體元件，其中該第一電極至少部分位於該第一阱區中。
  11. 如申請專利範圍第8項所述的二極體元件，其中該第一電極位於該第一阱區外。
  12. 如申請專利範圍第8項所述的二極體元件，其中該第二阱區與該第一阱區具有相同導電型。
  13. 如申請專利範圍第8項所述的二極體元件，其中該第二阱區的導電型 不同於該第一阱區的導電型。
  14. 一種暫態電壓抑制器電路之二極體元件的製造方法，包括：提供一具有第一導電型的基板；於該基板中形成一第一阱區及一第二阱區，其中該第一阱區與該第二阱區間具有一間距；於該基板中形成具有第一導電型的一第一電極，且該第一電極與該第一阱區導電性接觸；以及於該基板中形成具有第二導電型的一第二電極，且該第二電極與該第二阱區導電性接觸，其中該第一電極與該第二電極的摻雜濃度高於該第一阱區與該第二阱區的摻雜濃度。
  15. 如申請專利範圍第14項所述的製造方法，其中該間距在1um到10um之間。
  16. 如申請專利範圍第14項所述的製造方法，其中該第一阱區及該第二阱區於同一道製程形成，且具有相同導電型。
  17. 如申請專利範圍第14項所述的製造方法，其中該第一阱區及該第二阱區於不同道製程形成，且具有不同導電型。
  18. 如申請專利範圍第14項所述的製造方法，更包括：在該基板中形成一具有第二導電型的深阱區(deep well)，而後將該第一阱區與該第二阱區形成於該深阱區中。
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