CN104779276B - 一种具有超结结构的igbt及其制备方法 - Google Patents

一种具有超结结构的igbt及其制备方法 Download PDF

Info

Publication number
CN104779276B
CN104779276B CN201410116773.6A CN201410116773A CN104779276B CN 104779276 B CN104779276 B CN 104779276B CN 201410116773 A CN201410116773 A CN 201410116773A CN 104779276 B CN104779276 B CN 104779276B
Authority
CN
China
Prior art keywords
type
layer
region
igbt
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410116773.6A
Other languages
English (en)
Other versions
CN104779276A (zh
Inventor
杨凡力
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Tiniu Technology Co ltd
Original Assignee
Shanghai Tiniu Electromechanical Equipment Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Tiniu Electromechanical Equipment Co Ltd filed Critical Shanghai Tiniu Electromechanical Equipment Co Ltd
Priority to CN201410116773.6A priority Critical patent/CN104779276B/zh
Publication of CN104779276A publication Critical patent/CN104779276A/zh
Application granted granted Critical
Publication of CN104779276B publication Critical patent/CN104779276B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7398Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Thyristors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种具有超结结构的IGBT,所述具有超结结构的IGBT包括集电极、漂移区、P型基极区和N型发射极区,所述P型基极区和N型发射极区内设有栅沟槽,所述栅沟槽内设有栅电极,在所述栅沟槽底部与所述集电极之间设有P型区域,所述P型区域分别与所述栅沟槽底部和所述集电极相连,所述相邻P型区域之间以绝缘介质填充。本发明还公开了一种制备具有超结结构的IGBT的制备方法。本发明提供的具有超结结构的IGBT,能够产生横向电场从而提高器件的击穿电压和降低饱和压降;本发明提供的一种具有超结结构的IGBT制备方法具有加工时间短的优点。

Description

一种具有超结结构的IGBT及其制备方法
技术领域
本发明涉及IGBT,尤其涉及一种具有超结结构的IGBT及其制备方法。
背景技术
IGBT是绝缘栅双极型晶体管(Isolated Gate Bipolar Transistor)的简称,它是八十年代初诞生,九十年代迅速发展起来的新型复合电力电子器件。1980年之后国际上主流的半导体功率器件由可控硅发展为更先进的绝缘栅双极晶体管(IGBT)。
通常较高的击穿电压会使饱和压降Vce(sat)增加,造成逆变器等应用的效能降低,为折中较高击穿电压和较低的饱和压降,新型场阻沟槽式(Field Stop Trench)IGBT遂应运而生,图2是常见的IGBT的示意图。
场阻沟槽式IGBT是目前最流行的IGBT结构,能很好地折中击穿电压和饱和压降。但此结构依然存在一个严重的缺陷,即电场在硅中是呈一维分布,即电场是沿着Y方向来分布的,这种电场分布依然还具有较大的饱和压降。
发明内容
鉴于目前IGBT存在的上述不足,本发明提供一种具有超结结构的IGBT及其制备方法,能够产生横向电场从而提高器件的击穿电压和降低饱和压降,生产加工的时间短。
为达到上述目的,本发明的实施例采用如下技术方案:
一种具有超结结构的IGBT,所述具有超结结构的IGBT包括集电极、漂移区、P型基极区和N型发射极区,所述P型基极区和N型发射极区内设有栅沟槽,所述栅沟槽内设有栅电极,在所述栅沟槽底部与所述集电极之间设有P型区域,所述P型区域分别与所述栅沟槽底部和所述集电极相连,所述相邻P型区域之间以绝缘介质填充。
依照本发明的一个方面,所述栅电极与栅沟槽之间设有栅氧化层。
依照本发明的一个方面,所述栅电极顶部设有绝缘层。
依照本发明的一个方面,所述绝缘介质为二氧化硅。
依照本发明的一个方面,所述绝缘介质为多晶硅。
依照本发明的一个方面,所述集电极和漂移区之间还设有P+集电极区层和缓冲层,所述集电极与P+集电极区层相邻,所述缓冲层与所述漂移区相邻。
一种具有超结结构的IGBT制备方法,所述制备方法包括以下步骤:
在P+集电极区层衬底上外延N buffer缓冲层和N-漂移区层;
再制作P-型基极层和N+发射极层;
从N+发射极层腐蚀至P+集电极区层形成沟槽;
在沟槽侧壁注入P型离子形成P型区域;
采用绝缘介质填充好沟槽;
在填充好的沟槽上继续刻蚀较大的栅沟槽;
在栅沟槽内加入栅氧化层和栅电极。
依照本发明的一个方面,所述步骤在沟槽侧壁注入P型离子形成P型区域采用的是大角度离子注入的方式T。
依照本发明的一个方面,所述采用绝缘介质填充好沟槽采用的绝缘介质是二氧化硅。
依照本发明的一个方面,所述在栅沟槽内加入栅氧化层和栅电极具体为:栅氧和原位掺杂多晶淀积。
本发明实施的优点:本发明所述的具有超结结构的IGBT保留了原有的结构,并采用在栅沟槽下增设P型区域和绝缘介质填充区域,该P型区域分别与栅沟槽和P型集电极相连,以此在相邻两个栅沟槽下面的P型区域之间形成横向的电场分布,即X轴方向,根据超结理论,几乎每个电离施主的正电荷产生的电通量,都被其近旁的电离受主的负电荷所吸收,即其电力线是横向的,也就是说漂移区的电场呈二维分布。这种横向电荷间互相补偿的关系,对纵向来说,可以粗略地认为是本征的,使得每个区域的掺杂浓度甚高,因此导通时漂移区的电导率很大,有效地降低了IGBT的饱和压降,提高了击穿电压;本发明提供的制备具有超结结构的IGBT的方法,各个区层是通过分步外延并离子注入的方式形成,采用离子注入,相对现有技术,具有加工时间短的优点。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本发明所述的一种具有超结结构的IGBT的结构示意图;
图2为本发明背景技术所述的一种IGBT的结构示意图;
图3、图4、图5、图6、图7、图8和图9为本发明所述的一种具有超结结构的IGBT制备方法的方法步骤示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
如图1所示,一种具有超结结构的IGBT,所述具有超结结构的IGBT包括的集电极1、漂移区2、P型基极区3和N型发射极区4,所述P型基极区3和N型发射极区4内设有栅沟槽5,所述栅沟槽5内设有栅电极6,在所述栅沟槽5底部与所述集电极1之间设有P型区域7,所述P型区域7分别与所述栅沟槽5底部和所述集电极1相连,所述相邻P型区域7之间以绝缘介质8填充;本方案保留了原有的结构,并采用在栅沟槽5下增设P型区域7和绝缘介质8填充区域,该P型区域7分别与栅沟槽5和P型集电极1相连,以此在相邻两个栅沟槽5下面的P型区域7之间形成横向的电场分布,即X轴方向,根据超结理论,几乎每个电离施主的正电荷产生的电通量,都被其近旁的电离受主的负电荷所吸收,即其电力线是横向的,也就是说漂移区2的电场呈二维分布。这种横向电荷间互相补偿的关系,对纵向来说,可以粗略地认为是本征的,使得每个区域的掺杂浓度甚高,因此导通时漂移区2的电导率很大,有效地降低了IGBT的饱和压降,提高了击穿电压。
其中,所述栅电极6与栅沟槽5之间设有栅氧化层51;所述栅电极顶部设有绝缘层61;所述绝缘介质8可为二氧化硅或多晶硅;所述集电极1和漂移区2之间还设有P+集电极区层11和缓冲层21,所述集电极1与P+集电极区层11相邻,所述缓冲层21与所述漂移区2相邻;
一种具有超结结构的IGBT制备方法,所述制备方法包括以下步骤:
步骤一:在P+集电极区层衬底上外延N buffer缓冲层和N-漂移区层;
如图3所示,依次在p+型集电极区层衬底100的主表面上外延生长N+型buffer缓冲层200和N-型漂移层300。
步骤二:制作P-型基极层和N+发射极层;
如图4所示,继续在N-型漂移层300上延伸制作P-型基极层400和N+发射极层500。
步骤三:从N+发射极层腐蚀至P+集电极区层形成沟槽;
如图5所示,通过在不形成沟槽的区域中的N+型发射极层500上表面上形成诸如抗蚀剂的掩膜,并且然后在其厚度方向上进行部分蚀刻,来形成沟槽600。例如,可以通过反应离子蚀刻(RIE)实现该蚀刻,并且特别优选使用感应耦合等离子体(ICP)RIE。例如,可以采用SF6或SF6和O2的混合气体作为反应气体,通过ICP-RIE实现该蚀刻。
步骤四:在沟槽侧壁注入P型离子形成P型区域;
如图6所示,在沟槽600侧壁注入P型离子形成P型区域601,采用的是大角度离子注入。
步骤五:采用绝缘介质填充好沟槽;
如图7所示,采用绝缘介质602填充好沟槽600,例如采用二氧化硅填充该沟槽600;例如采用多晶硅填充该沟槽600。
步骤六:在填充好的沟槽上继续刻蚀较大的栅沟槽;
如图8所示,在已填充了二氧化硅或多晶硅等绝缘介质后的沟槽600上继续刻蚀较大的栅沟槽700。例如,可以通过反应离子蚀刻(RIE)实现该蚀刻,并且特别优选使用感应耦合等离子体(ICP)RIE。例如,可以采用SF6或SF6和O2的混合气体作为反应气体,通过ICP-RIE实现该蚀刻
步骤七:在栅沟槽内加入栅氧化层和栅电极;
如图9所示,在刻蚀好后的栅沟槽700内形成栅氧化层701也就是绝缘膜,然后再淀积形成栅电极702。
所述步骤在沟槽侧壁注入P型离子形成P型区域采用的是大角度离子注入的方式;所述采用绝缘介质填充好沟槽采用的绝缘介质是二氧化硅;所述在栅沟槽内加入栅氧化层和栅电极具体为:栅氧和原位掺杂多晶淀积
本发明实施的优点:本发明所述的具有超结结构的IGBT保留了原有的结构,并采用在栅沟槽下增设P型区域和绝缘介质填充区域,该P型区域分别与栅沟槽和P型集电极相连,以此在相邻两个栅沟槽下面的P型区域之间形成横向的电场分布,即X轴方向,根据超结理论,几乎每个电离施主的正电荷产生的电通量,都被其近旁的电离受主的负电荷所吸收,即其电力线是横向的,也就是说漂移区的电场呈二维分布。这种横向电荷间互相补偿的关系,对纵向来说,可以粗略地认为是本征的,使得每个区域的掺杂浓度甚高,因此导通时漂移区的电导率很大,有效地降低了IGBT的饱和压降,提高了击穿电压;本发明提供的制备具有超结结构的IGBT的方法,各个区层是通过分步外延并离子注入的方式形成,采用离子注入,相对现有技术,具有加工时间短的优点。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本领域技术的技术人员在本发明公开的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种具有超结结构的IGBT,其特征在于,所述具有超结结构的IGBT包括集电极、P+型集电极区层、漂移区、P型基极区和N型发射极区,所述P型基极区和N型发射极区内设有栅沟槽,所述栅沟槽内设有栅电极,在所述栅沟槽底部与所述P+型集电极区层之间设有P型区域,所述P型区域分别与所述栅沟槽底部和所述P+型集电极区层相连,相邻所述P型区域之间以绝缘介质填充;
所述具有超结结构的IGBT的制备方法步骤如下:
步骤一:依次在p+型集电极区层衬底(100)的主表面上外延生长N+型buffer缓冲层(200)和N-型漂移层(300);
步骤二:继续在N-型漂移层(300)上延伸制作P-型基极层(400)和N+发射极层(500);
步骤三:从N+发射极层腐蚀至P+型集电极区层形成沟槽;
步骤四:采用大离子角度注入的方式在沟槽侧壁注入P型离子形成P型区域;
步骤五:采用绝缘介质填充好沟槽;
步骤六:在填充好的沟槽上继续刻蚀较大的栅沟槽;
步骤七:在栅沟槽内加入栅氧化层和栅电极。
2.根据权利要求1所述的具有超结结构的IGBT,其特征在于,所述栅电极与栅沟槽之间设有栅氧化层。
3.根据权利要求2所述的具有超结结构的IGBT,其特征在于,所述栅电极顶部设有绝缘层。
4.根据权利要求1所述的具有超结结构的IGBT,其特征在于,所述绝缘介质为二氧化硅。
5.根据权利要求1所述的具有超结结构的IGBT,其特征在于,所述绝缘介质为多晶硅。
6.根据权利要求1至5之一所述的具有超结结构的IGBT,其特征在于,所述P+型集电极区层和漂移区之间还设有缓冲层,所述集电极与P+型集电极区层相邻,所述缓冲层与所述漂移区相邻。
7.一种具有超结结构的IGBT制备方法,其特征在于,所述制备方法包括以下步骤:
在P+型集电极区层衬底上外延N buffer缓冲层和N-漂移区层;
制作P-型基极层和N+发射极层;
从N+发射极层腐蚀至P+型集电极区层形成沟槽;
在沟槽侧壁注入P型离子形成P型区域;
采用绝缘介质填充好沟槽;
在填充好的沟槽上继续刻蚀较大的栅沟槽;
在栅沟槽内加入栅氧化层和栅电极;
其中P型区域设置在栅沟槽底部与P+型集电极区层之间,并分别与栅沟槽底部和P+型集电极区层相连。
8.根据权利要求7所述的一种具有超结结构的IGBT制备方法,其特征在于,所述步骤在沟槽侧壁注入P型离子形成P型区域采用的是大角度离子注入的方式。
9.根据权利要求7所述的一种具有超结结构的IGBT制备方法,其特征在于,所述采用绝缘介质填充好沟槽采用的绝缘介质是二氧化硅。
10.根据权利要求7至9之一所述的一种具有超结结构的IGBT制备方法,其特征在于,所述在栅沟槽内加入栅氧化层和栅电极具体为:栅氧和原位掺杂多晶淀积。
CN201410116773.6A 2014-03-26 2014-03-26 一种具有超结结构的igbt及其制备方法 Active CN104779276B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410116773.6A CN104779276B (zh) 2014-03-26 2014-03-26 一种具有超结结构的igbt及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410116773.6A CN104779276B (zh) 2014-03-26 2014-03-26 一种具有超结结构的igbt及其制备方法

Publications (2)

Publication Number Publication Date
CN104779276A CN104779276A (zh) 2015-07-15
CN104779276B true CN104779276B (zh) 2020-01-21

Family

ID=53620646

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410116773.6A Active CN104779276B (zh) 2014-03-26 2014-03-26 一种具有超结结构的igbt及其制备方法

Country Status (1)

Country Link
CN (1) CN104779276B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101019235A (zh) * 2004-09-03 2007-08-15 皇家飞利浦电子股份有限公司 垂直半导体器件和制造该器件的方法
CN102142378A (zh) * 2011-03-04 2011-08-03 电子科技大学 具有延伸沟槽的超结半导体器件的制造方法
CN102569354A (zh) * 2010-12-16 2012-07-11 三菱电机株式会社 绝缘栅型双极晶体管及其制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI462295B (zh) * 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101019235A (zh) * 2004-09-03 2007-08-15 皇家飞利浦电子股份有限公司 垂直半导体器件和制造该器件的方法
CN102569354A (zh) * 2010-12-16 2012-07-11 三菱电机株式会社 绝缘栅型双极晶体管及其制造方法
CN102142378A (zh) * 2011-03-04 2011-08-03 电子科技大学 具有延伸沟槽的超结半导体器件的制造方法

Also Published As

Publication number Publication date
CN104779276A (zh) 2015-07-15

Similar Documents

Publication Publication Date Title
TWI453919B (zh) 用於快速開關的帶有可控注入效率的二極體結構
CN107731897B (zh) 一种沟槽栅电荷存储型igbt及其制造方法
US20160204238A1 (en) IGBT Having Deep Gate Trench
CN107316899B (zh) 半超结器件及其制造方法
CN104637821B (zh) 超级结器件的制造方法
CN104485328A (zh) 带有igbt单元和去饱和沟道结构的半导体器件
CN102376762B (zh) 超级结ldmos器件及制造方法
JP2014165306A (ja) 超接合半導体装置の製造方法
JP2008227441A (ja) 半導体装置およびその製造方法
CN107731898B (zh) 一种cstbt器件及其制造方法
CN116072710B (zh) 双沟槽型SiC MOSFET元胞结构、器件及制备方法
CN112864246B (zh) 超结器件及其制造方法
CN107768428A (zh) 一种横向双扩散金属氧化物半导体(ldmos)器件及其制造方法
CN102593178B (zh) 具有超结结构的半导体器件及其制作方法
TWI496293B (zh) 半導體功率元件及用於製備半導體功率元件之方法
CN107221561A (zh) 一种叠层电场调制高压mosfet结构及其制作方法
CN108074963B (zh) 超结器件及其制造方法
CN108091683B (zh) 半导体功率器件的超结结构及其制作方法
CN105762182A (zh) 具有高抗闩锁能力的igbt器件
KR101386132B1 (ko) 트렌치 구조를 갖는 SiC MOSFET 및 그 제조방법
CN105514166A (zh) Nldmos器件及其制造方法
CN104201203B (zh) 高耐压ldmos器件及其制造方法
CN103730355B (zh) 一种超结结构的制造方法
CN104617139B (zh) Ldmos器件及制造方法
CN106158922A (zh) 一种超结半导体器件的外延片及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20190131

Address after: No. 88 Tangfu Road, Fengxian District, Shanghai, 201405

Applicant after: SHANGHAI STN ELECTROMECHANICAL EQUIPMENT Co.,Ltd.

Address before: Room 526, 33 blocks, 680 Guiping Road, Xuhui District, Shanghai, 2003

Applicant before: SHANGHAI HEJUNCHI SEMICONDUCTOR CO.,LTD.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: 201405 Room 101, 88 Tong Fu Road, Fengxian District, Shanghai.

Patentee after: Shanghai Tiniu Technology Co.,Ltd.

Address before: No. 88 Tangfu Road, Fengxian District, Shanghai, 201405

Patentee before: SHANGHAI STN ELECTROMECHANICAL EQUIPMENT Co.,Ltd.

CP03 Change of name, title or address