KR101363076B1 - 인쇄회로기판 및 그 제조 방법 - Google Patents

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KR101363076B1
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Abstract

인쇄회로기판 및 그 제조 방법이 개시된다. 본 발명의 일 측면에 따르면, 절연층, 절연층에 형성되는 제1 시드(first seed), 제1 시드에 형성되는 제2 시드, 및 제2 시드에 형성되는 회로 패턴을 포함하며, 제1 시드는 절연층과의 밀착력이 제2 시드 보다 큰 것을 특징으로 하는 인쇄회로기판이 제공된다.

Description

인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 그 제조 방법에 관한 것이다.
전자 기기의 소형화에 따라 전자 소자의 고집적화가 급속히 진행되고 있으며, 이러한 추세에 의해 인쇄회로기판에도 다양한 변화가 요구되고 있다.
인쇄회로기판에 미세 회로 패턴을 형성하기 위하여 세미 애디티브(semi-additive) 공법을 이용함으로써, 인쇄회로기판의 라인/스페이스(line/space)를 약 10마이크로미터/10마이크로미터까지 미세화하는 것이 가능하게 되었으나, 10마이크로미터/10마이크로미터 이하의 라인/스페이스가 요구되고 있는 최근에 세미 애디티브 공법에 의한 미세 회로 패턴 형성은 어느 정도의 한계를 드러내고 있다.
즉, 세미 애디티브 공법에 의해 회로 패턴을 형성하기 위해서는 회로 패턴의 전해 도금을 위해 이용되었던 시드층을 에칭하여 제거하여야 하나, 이와 같은 에칭 공정시 회로 패턴 하부에 존재하는 시드층 마저도 일부 제거되어 버리는 언더컷(under cut) 현상이 발생되는 문제가 있다.
본 발명은 회로 패턴의 형성에 이용되는 시드층의 에칭시 발생되는 언더컷 현상이 최소화된 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 절연층, 절연층에 형성되는 제1 시드(first seed), 제1 시드에 형성되는 제2 시드, 및 제2 시드에 형성되는 회로 패턴을 포함하며, 제1 시드는 절연층과의 밀착력이 제2 시드 보다 큰 것을 특징으로 하는 인쇄회로기판이 제공된다.
제1 시드와 제2 시드는 상이한 에칭액에 반응하는 재질로 이루어질 수 있다.
제1 시드와 회로 패턴은 상이한 에칭액에 반응하는 재질로 이루어질 수 있다.
절연층에는 비아홀(via hole)이 형성되고, 비아홀 내부에 형성되는 비아를 더 포함하며, 제1 시드는 절연층 중 비아홀이 형성된 영역 이외의 영역에 형성될 수 있다.
제2 시드는 비아홀 내면 및 제1 시드에 형성될 수 있다.
제2 시드와 회로 패턴은 동일한 재질로 이루어질 수 있다.
또한, 본 발명의 다른 측면에 따르면, 절연층에 제1 시드층을 형성하는 단계, 제1 시드층에 제2 시드층을 형성하는 단계, 도금에 의하여, 제2 시드층에 회로 패턴을 형성하는 단계, 및 플래시 에칭에 의하여, 제1 시드층 및 제2 시드층 중 회로 패턴이 형성되지 않은 일부분을 제거하는 단계를 포함하며, 제1 시드층은 절연층과의 밀착력이 제2 시드층 보다 큰 것을 특징으로 하는 인쇄회로기판 제조 방법이 제공된다.
제1 시드층 및 제2 시드층 중 회로 패턴이 형성되지 않은 일부분을 제거하는 단계는, 제2 시드층의 일부분과 제1 시드층의 일부분을 순차적으로 제거하여 수행될 수 있다.
제1 시드층과 제2 시드층은 상이한 에칭액에 반응하는 재질로 이루어질 수 있다.
제1 시드층과 회로 패턴은 상이한 에칭액에 반응하는 재질로 이루어질 수 있다.
제1 시드층을 형성하는 단계 이전에, 절연층에 비아홀을 형성하는 단계를 더 포함하고, 제1 시드층을 형성하는 단계는, 제1 시드층을 절연층 중 비아홀이 형성된 영역 이외의 영역에 형성하는 단계이며, 회로 패턴을 형성하는 단계와 동시에, 비아홀 내부에 비아를 형성하는 단계를 더 포함할 수 있다.
제2 시드층을 형성하는 단계는, 제2 시드층을 비아홀 내면 및 제1 시드층에 형성하는 단계일 수 있다.
제2 시드층과 회로 패턴은 동일한 재질로 이루어질 수 있다.
제1 시드층을 형성하는 단계와 제2 시드층을 형성하는 단계 중 적어도 어느 하나는, 무전해 도금에 의해 수행될 수 있다.
본 발명에 따르면, 회로 패턴의 형성에 이용되는 시드층의 에칭시 발생될 수 있는 언더컷 현상이 최소화될 수 있다. 이에 따라 결과적으로 보다 미세한 회로 패턴의 형성이 가능하다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 단면도.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법을 나타낸 순서도.
도 3 내지 도 11은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조 방법의 각 공정을 나타낸 단면도.
본 발명에 따른 인쇄회로기판 및 그 제조 방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판(100)을 나타낸 단면도이다.
본 실시예에 따르면, 도 1에 도시된 바와 같이, 절연층(110), 비아(120), 제1 시드(132), 제2 시드(142), 및 회로 패턴(150) 등으로 구성된 인쇄회로기판(100)이 제시된다.
이와 같은 본 실시예에 따르면, 회로 패턴(150) 형성을 위한 시드를 제1 시드(132)와 제2 시드(142)의 이중층 구조로 형성하고, 제1 시드(132)의 재질로서 절연층(110)과의 밀착력이 제2 시드(142) 보다 큰 재질을 이용함으로써, 시드층의 에칭에 따른 언더컷 현상이 최소화된 인쇄회로기판(100)을 구현할 수 있다.
이하, 도 1을 참조하여, 본 실시예에 따른 인쇄회로기판(100)의 각 구성에 대하여 보다 구체적으로 설명하도록 한다.
절연층(110)은, 도 1에 도시된 바와 같이, 그 하면에 금속층이 형성될 수 있고, 그 상면에 제1 시드(132), 제2 시드(142), 회로 패턴(150) 및 비아(120)가 형성될 수 있다. 그리고 도 1에 도시된 바와 같이, 비아(120) 형성을 위한 비아홀(112)이 절연층(110)을 관통하여 형성될 수 있다.
제1 시드(132)는, 도 1에 도시된 바와 같이, 절연층(110) 상면에 형성될 수 있다. 이러한 제1 시드(132)는 절연층(110)과의 밀착력이 제2 시드(142) 보다 큰 재질, 예를 들어 니켈(Ni), 철(Fe), 아연(Zn) 등과 같은 물질로 이루어질 수 있으며, 예를 들어 0.05 내지 0.5마이크로미터의 두께로 형성될 수 있다.
이와 같이 제1 시드(132)가 제2 시드(142)에 비해 절연층(110)과의 밀착력이 우수한 재질로 이루어짐으로써, 제1 시드(132)가 절연층(110)에 보다 효과적으로 밀착될 수 있으며, 이에 따라 회로 패턴(150)의 형성을 위해 절연층(110) 상에 무전해 도금에 의해 형성된 제1 시드(132)층의 일부분을 에칭하여 제거하는 공정에 있어 언더컷 현상을 최소화할 수 있다.
제1 시드(132)의 구체적인 형성 공정에 대해서는, 도 2 내지 도 9를 참조하여 본 발명의 다른 실시예에 따른 인쇄회로기판(200) 제조 방법을 제시하는 부분에서 후술하도록 한다.
보다 구체적으로 제1 시드(132)는 도 1에 도시된 바와 같이, 절연층(110)의 상면 중 비아홀(112)이 형성된 영역 이외의 영역에 형성될 수 있으며, 이에 따라 비아(120)와 절연층(110)의 사이에는 제1 시드(132)가 존재하지 않게 된다.
이와 같이 비아홀(112)의 내면에 제1 시드(132)를 형성하지 않음으로써, 비아(120)와 절연층(110) 사이에는 단일층 구조의 시드가 존재하게 되며, 이에 따라 절연층(110)의 상하면에서 층간 도통 저항이 상승하는 것을 방지할 수 있다.
이 경우, 비아(120)와 절연층(110) 사이에 존재하는 제2 시드(142)는 회로 패턴(150)과 동일한 재질, 예를 들어 전도성이 우수한 구리(Cu) 등으로 이루어질 수 있으므로, 층간 도통 저항의 상승이 보다 효과적으로 억제될 수 있다.
제2 시드(142)는 도 1에 도시된 바와 같이, 제1 시드(132)에 형성될 수 있으며, 구체적으로, 비아홀(112) 내면 및 제1 시드(132)에 형성될 수 있다. 이에 따라 상술한 바와 같이 비아(120)와 절연층(110) 사이에는 제2 시드(142)만이 존재하게 되므로, 층간 도통 저항의 상승이 억제될 수 있다.
제2 시드(142)는 제1 시드(132)와 마찬가지로 무전해 도금에 의해 형성될 수 있으며, 예를 들어, 0.05 내지 2마이크로미터의 두께로 형성될 수 있다. 제2 시드(142)의 구체적인 형성 공정에 대해서는, 도 2 내지 도 9를 참조하여 본 발명의 다른 실시예에 따른 인쇄회로기판(200) 제조 방법을 제시하는 부분에서 후술하도록 한다.
제1 시드(132)와 제2 시드(142)는 상이한 에칭액에 반응하는 재질로 이루어질 수 있다. 즉, 상술한 바와 같이, 제1 시드(132)는 예를 들어 니켈(Ni), 철(Fe), 아연(Zn) 등과 같은 물질로 이루어져, 예를 들어 구리(Cu) 등과 같은 물질로 이루어지는 제2 시드(142)와 상이한 에칭액에 반응하게 되므로, 상이한 에칭액에 의해 선택적으로 제거될 수 있다.
이와 같이 제1 시드(132)와 제2 시드(142)가 상이한 에칭액에 반응하는 재질로 이루어짐으로써, 제1 시드(132)층과 제2 시드(142)층에 회로 패턴(150)을 형성한 이후 이들 제1 시드(132)층과 제2 시드(142)층의 일부를 에칭하는 공정에서, 제2 시드(142)층, 제1 시드(132)층 순으로 순차적인 에칭이 가능하게 되며, 이에 따라 시드층의 언더컷이 보다 효과적으로 방지될 수 있다.
제1 시드(132)층과 제2 시드(142)층의 순차적 에칭에 대해서는, 도 2 내지 도 9를 참조하여 본 발명의 다른 실시예에 따른 인쇄회로기판(200) 제조 방법을 제시하는 부분에서 후술하도록 한다.
회로 패턴(150)은 도 1에 도시된 바와 같이, 제2 시드(142)에 형성될 수 있다. 회로 패턴(150)은 전해 도금에 의해 제2 시드(142)층 상에 형성될 수 있으며, 제2 시드(142)층과 제1 시드(132)층은 상술한 바와 같이, 회로 패턴(150)의 형성 이후, 노출된 일부가 순차적으로 에칭에 의해 제거될 수 있다.
여기서, 제1 시드(132)와 회로 패턴(150)은 상이한 에칭액에 반응하는 재질로 이루어질 수 있다. 예를 들어 제1 시드(132)는 니켈(Ni), 철(Fe), 아연(Zn) 등과 같은 물질로 이루어질 수 있으므로, 예를 들어 구리(Cu) 등으로 이루어진 회로 패턴(150)은 제1 시드(132)층에 대한 에칭 공정시 표면이 제거되지 않고 그대로 유지될 수 있다.
이와 같이 회로 패턴(150)과 제1 시드(132)가 상이한 에칭액에 반응하는 재질로 이루어져 제1 시드(132)층의 에칭 공정시 회로 패턴(150)이 유지될 수 있으므로, 회로 패턴(150)의 형성을 위한 노광 공정의 노광 해상도가 다소 낮은 경우라 하더라도 공정의 수행이 가능하게 되므로, 결과적으로 보다 미세한 회로 패턴(150)을 구현할 수 있게 된다.
비아(120)는 도 1에 도시된 바와 같이, 절연층(110)의 비아홀(112) 내부에 형성될 수 있으며, 회로 패턴(150)의 형성을 위한 전해 도금 공정시 회로 패턴(150)과 동시에 형성될 수 있다. 비아(120)는 상술한 바와 같이 절연층(110)과의 사이에 동일한 재질로 이루어진 제2 시드(142)만이 존재하므로, 층간 도통 저항이 상승하는 것을 억제할 수 있다.
다음으로, 도 2 내지 도 11을 참조하여, 본 발명의 다른 실시예에 따른 인쇄회로기판(200) 제조 방법에 대하여 설명하도록 한다.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판(200) 제조 방법을 나타낸 순서도이다. 도 3 내지 도 11은 본 발명의 다른 실시예에 따른 인쇄회로기판(200) 제조 방법의 각 공정을 나타낸 단면도이다.
본 실시예의 경우, 절연층(210), 비아홀(212), 비아(220), 제1 시드(232), 제2 시드(242), 및 회로 패턴(250)의 구조 및 그에 따른 기능은 전술한 실시예를 통해 제시한 인쇄회로기판(200)의 각 구조 및 기능과 동일 또는 유사하므로, 이에 대한 구체적인 설명은 생략하도록 하고, 이하에서는 인쇄회로기판(200)의 제조 방법 자체 및 그에 따른 기능을 중심으로 설명하도록 한다.
본 실시예에 따르면, 도 2 내지 도 11에 도시된 바와 같이, 절연층(210)에 비아홀(212)을 형성하는 공정(S110), 절연층(210)에 제1 시드층(230)을 형성하는 공정(S120), 제1 시드층(230)에 제2 시드층(240)을 형성하는 공정(S130), 제2 시드층(240)에 회로 패턴(250) 및 비아(220)를 형성하는 공정(S140), 제1 시드층(230) 및 제2 시드층(240) 중 회로 패턴(250)이 형성되지 않은 일부분을 제거하는 공정(S150)을 포함하는 인쇄회로기판(200) 제조 방법이 제시된다.
이와 같은 본 실시예에 따르면, 회로 패턴(250) 형성을 위한 시드층을 제1 시드층(230)과 제2 시드층(240)의 이중층 구조로 형성하고, 제1 시드층(230)의 재질로서 절연층(210)과의 밀착력이 제2 시드층(240) 보다 큰 재질을 이용함으로써, 시드층의 에칭에 따른 언더컷 현상이 최소화될 수 있다.
이하, 도 2 내지 도 11을 참조하여, 본 실시예에 따른 인쇄회로기판(200) 제조 방법의 각 공정에 대하여 보다 구체적으로 설명하도록 한다.
먼저, 도 3에 도시된 바와 같이, 절연층(210)에 비아홀(212)을 형성한다(S110). 즉, 도 3에 도시된 바와 같이, 절연층(210)의 하면에 형성된 금속층이 노출되도록 절연층(210)을 관통하는 비아홀(212)을 형성한다.
이어서, 도 4 내지 도 6에 도시된 바와 같이, 절연층(210) 중 비아홀(212)이 형성된 영역 이외의 영역에 제1 시드층(230)을 형성한다(S120). 세미 애디티브(semi-additive) 방식에 의해 회로 패턴(250)을 형성하기 위해, 무전해 도금 방식으로 절연층(210) 중 일부에 제1 시드층(230)을 형성하는 공정으로, 이는 다음과 같이 나누어 설명할 수 있다.
우선, 도 4에 도시된 바와 같이, 절연층(210)의 상면 및 비아홀(212)의 내면에 무전해 도금 방식을 이용하여 제1 시드층(230)을 형성한다. 그리고 도 5에 도시된 바와 같이, 절연층(210) 중 비아홀(212)이 형성된 영역을 제외한 영역에, 포토리소그래피 방식에 따른 절연 수지의 도포, 노광 및 현상에 의해 에칭 레지스트(260)를 형성한다. 이어서, 도 6에 도시된 바와 같이, 에칭 레지스트(260)가 형성되지 않아 노출된 제1 시드층(230)의 일부분을 에칭하여 제거한다.
이와 같은 제1 시드층(230)은 예를 들어 니켈(Ni), 철(Fe), 아연(Zn) 등으로 이루어져, 예를 들어 구리(Cu) 등으로 이루어진 제2 시드층(240)에 비해 절연층(210)과 우수한 밀착력을 나타내므로, 이에 따라 추후 제1 시드층(230) 중 회로 패턴(250)이 형성되지 않은 일부를 제거하는 공정에 있어 언더컷 현상이 최소화될 수 있다.
그리고 비아홀(212)이 형성된 영역의 제1 시드층(230)이 제거됨으로써 추후 형성될 비아(220)와 절연층(210)의 사이에 제1 시드(232)가 존재하지 않고 제2 시드(242)만이 존재하게 됨으로써, 비아(220)와 절연층(210) 사이에는 단일층 구조의 시드가 형성될 수 있으므로, 절연층(210)의 상하면 간 도통 저항이 상승하는 것이 억제될 수 있다.
이 경우, 비아(220)와 절연층(210) 사이에 존재하는 제2 시드(242)는 회로 패턴(250)과 동일한 재질, 예를 들어 전도성이 우수한 구리(Cu) 등으로 이루어질 수 있으므로, 이에 따라 층간 도통 저항의 상승은 보다 효과적으로 억제될 수 있다.
다음으로, 도 7에 도시된 바와 같이, 비아홀(212) 내면 및 제1 시드층(230)에 제2 시드층(240)을 형성 한다(S130). 세미 애디티브 방식에 의한 회로 패턴(250) 형성을 위하여, 무전해 도금 방식으로 노출된 상면, 즉, 비아홀(212) 내면과 제1 시드층(230) 상에 제2 시드층(240)이 형성될 수 있다.
상술한 바와 같이 제2 시드층(240)은 회로 패턴(250)과 동일하게 예를 들어 구리(Cu) 등과 같은 전도성이 우수한 금속으로 이루어질 수 있으므로, 비아(220)에 의한 층간 도통에 있어 저항이 상승하는 것을 억제할 수 있다.
다음으로, 도 8 및 도 9에 도시된 바와 같이, 도금에 의하여, 제2 시드층(240)에 회로 패턴(250) 및 비아(220)를 형성 한다(S140). 세미 애디티브 방식에 의해 미세한 회로 패턴(250)을 구현하기 위하여, 전해 도금에 의해 제2 시드층(240) 상에 회로 패턴(250) 및 비아(220)를 형성하는 공정으로서, 다음과 같이 나누어 설명할 수 있다.
우선, 도 8에 도시된 바와 같이, 제2 시드층(240) 중 회로 패턴(250) 및 비아(220)가 형성될 영역을 제외한 영역에, 포토리소그래피 방식을 이용하여 도금 레지스트(270)를 형성한다. 그리고 도 9에 도시된 바와 같이 전해 도금에 의해 회로 패턴(250) 및 비아(220)를 각각 형성한다.
이와 같이 세미 애디티브 방식에 의해 회로 패턴(250)을 형성함으로써, 서브트랙티브(subtractive) 방식에 따라 동박을 에칭하여 회로 패턴을 구현하는 경우에 비하여 보다 미세한 회로 패턴(250)의 구현이 가능하게 된다.
다음으로, 도 10 및 도 11에 도시된 바와 같이, 플래시 에칭에 의하여, 제1 시드층(230) 및 제2 시드층(240) 중 회로 패턴(250)이 형성되지 않은 일부분을 제거한다(S150). 상술한 공정에 의해 회로 패턴(250)이 형성된 이후 회로 패턴(250)이 형성되지 않은 영역에 해당되는 제2 시드층(240)의 일부와 제1 시드층(230)의 일부를 순차적으로 제거하는 공정으로, 본 공정에 의해 절연층(210) 상면에는 제1 시드(232)와 제2 시드(242)가 잔존하게 되고, 비아홀(212) 내면에는 제2 시드(242)가 잔존하게 된다.
이 경우, 제1 시드층(230)과 제2 시드층(240)은 상이한 에칭액에 반응하는 재질로 이루어질 수 있다. 상술한 바와 같이, 제1 시드층(230)은 예를 들어 니켈(Ni), 철(Fe), 아연(Zn) 등과 같은 물질로 이루어질 수 있으므로, 예를 들어 구리(Cu) 등과 같은 물질로 이루어지는 제2 시드층(240)과 상이한 에칭액에 의해 반응하여 제거될 수 있다.
이와 같이 제1 시드층(230)과 제2 시드층(240)이 상이한 에칭액에 반응하는 재질로 이루어짐으로써, 제1 시드층(230)과 제2 시드층(240)에 대한 선택적인 제거가 가능하게 되며, 따라서, 이들 제2 시드층(240)과 제1 시드층(230)을 순차적으로 에칭함으로써 단일층 구조의 시드층을 이용하는 경우에 비하여 에칭 편차를 감소시킬 수 있으므로, 보다 효과적으로 시드층에 대한 언더컷을 방지할 수 있다.
또한, 제1 시드층(230)과 회로 패턴(250)은 상이한 에칭액에 반응하는 재질로 이루어질 수 있다. 예를 들어 제1 시드층(230)은 니켈(Ni), 철(Fe), 아연(Zn) 등과 같은 물질로 이루어질 수 있으므로, 예를 들어 구리(Cu) 등으로 이루어진 회로 패턴(250)은 제1 시드층(230)에 대한 에칭 공정시 표면이 제거되지 않고 그대로 유지될 수 있다.
이에 따라 제1 시드층(230)의 에칭 공정시 회로 패턴(250)의 형상을 그대로 유지할 수 있으므로, 도금 레지스트(270)의 형성을 위한 노광 공정의 노광 해상도가 다소 낮은 경우라 하더라도 효과적인 공정의 수행이 가능하게 되므로, 결과적으로 보다 미세한 회로 패턴(250)을 구현할 수 있게 된다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100: 인쇄회로기판
110: 절연층
112: 비아홀
120: 비아
132: 제1 시드
142: 제2 시드
150: 회로 패턴
200: 인쇄회로기판
210: 절연층
212: 비아홀
220: 비아
230: 제1 시드층
232: 제1 시드
240: 제2 시드층
242: 제2 시드
250: 회로 패턴
260: 에칭 레지스트
270: 도금 레지스트

Claims (14)

  1. 비아홀(via hole)이 형성된 절연층;
    상기 절연층 중 상기 비아홀이 형성된 영역 이외의 영역에 형성되는 제1 시드(first seed);
    상기 비아홀 내면 및 상기 제1 시드에 형성되는 제2 시드;
    상기 비아홀 내부의 상기 제1 시드에 형성되는 비아; 및
    상기 제2 시드에 형성되는 회로 패턴을 포함하며,
    상기 제1 시드와 상기 제2 시드는 상이한 에칭액에 반응하는 상이한 재질로 이루어지고,
    상기 제1 시드와 상기 회로 패턴은 상이한 에칭액에 반응하는 상이한 재질로 이루어지며,
    상기 제1 시드는 상기 절연층과의 밀착력이 상기 제2 시드 보다 큰 것을 특징으로 하는 인쇄회로기판.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 제2 시드와 상기 회로 패턴은 동일한 재질로 이루어지는 것을 특징으로 하는 인쇄회로기판.
  7. 절연층에 비아홀을 형성하는 단계;
    상기 절연층 중 상기 비아홀이 형성된 영역 이외의 영역에 제1 시드층을 형성하는 단계;
    상기 비아홀 내면 및 상기 제1 시드층에 제2 시드층을 형성하는 단계;
    도금에 의하여, 상기 비아홀 내부의 상기 제1 시드층에 비아를 형성하고 상기 제2 시드층에 회로 패턴을 형성하는 단계; 및
    플래시 에칭에 의하여, 상기 제1 시드층 및 상기 제2 시드층 중 상기 회로 패턴이 형성되지 않은 일부분을 제거하는 단계를 포함하며,
    상기 제1 시드층과 상기 제2 시드층은 상이한 에칭액에 반응하는 상이한 재질로 이루어지고,
    상기 제1 시드층과 상기 회로 패턴은 상이한 에칭액에 반응하는 상이한 재질로 이루어지며,
    상기 제1 시드층은 상기 절연층과의 밀착력이 상기 제2 시드층 보다 큰 것을 특징으로 하는 인쇄회로기판 제조 방법.
  8. 제7항에 있어서,
    상기 제1 시드층 및 상기 제2 시드층 중 상기 회로 패턴이 형성되지 않은 일부분을 제거하는 단계는, 상기 제2 시드층의 일부분과 제1 시드층의 일부분을 순차적으로 제거하여 수행되는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제7항에 있어서,
    상기 제2 시드층과 상기 회로 패턴은 동일한 재질로 이루어지는 것을 특징으로 하는 인쇄회로기판 제조 방법.
  14. 제7항에 있어서,
    상기 제1 시드층을 형성하는 단계와 상기 제2 시드층을 형성하는 단계 중 적어도 어느 하나는, 무전해 도금에 의해 수행되는 것을 특징으로 하는 인쇄회로기판 제조 방법.
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KR20070044165A (ko) * 2005-10-24 2007-04-27 엘지마이크론 주식회사 Ｃｃｌ 베이스 필름 및 이를 이용한 전자부품 실장용캐리어 테이프 제조 방법
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