KR101340098B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체층과 절연막과의 계면 준위 밀도의 증가에 기인한 이동도 및 신뢰성의 저하를 억제하는 것을 가능하게 한다.
제어 게이트 전극과, 층간 절연막이 교대로 적층된 적층 구조를 형성하는 공정과, 상기 제어 게이트 전극과 상기 층간 절연막의 적층 방향으로 상기 적층 구조를 관통하는 관통 구멍을 형성하는 공정과, 상기 관통 구멍의 내측의 표면을 덮는 제1 절연막을 형성하는 공정과, 상기 제1 절연막의 내측의 표면을 덮는 전하 축적부를 형성하는 공정과, 상기 전하 축적부의 내측의 표면을 덮는 제2 절연막을 형성하는 공정과, 상기 제2 절연막의 내측의 표면을 덮는 반도체층을 형성하는 공정과, 산소를 포함하는 분위기 중에서 600℃ 이하의 온도에서 열처리함으로써 상기 반도체층과, 상기 제2 절연막과의 계면을 산화시키는 공정을 구비하고 있다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
각종 반도체 장치에 있어서, 절연막과 반도체의 계면을 제어하는 기술은 매우 중요하다. 절연막이 플래시 메모리로 사용되고 있는 터널 절연막일 경우, 절연막은 제어 게이트 전극과 반도체층 사이에 인가되는 전계를 기초로, 반도체 내에 흐르는 캐리어의 전도량을 제어할 뿐만 아니라, 전하 축적막과 반도체층 사이의 전자의 교환을 제어하는 역할도 달성한다.
반도체층 상의 터널 절연막의 형성 방법으로는, 반도체층의 표면을 900℃ 이상의 고온에서 대기압 내의 산소 분자 가스에 노출시키는 소위 열산화 공정으로 CVD(Chemical Vapor Deposition), HTO(High Temperature Oxide), ALD(Atomic Layer Deposition) 등에 의한 800℃ 내지 900℃ 이하의 퇴적에 의해 절연막을 형성하는 공정으로 이행되고 있다. 이것은, 플래시 메모리의 구조 자체가 종래의 평면형에서 3차원 구조로 이행하고 있으나, 미세화가 진행하여 소자간 거리, 소자간 체적이 작아짐으로써 고열 처리 시의 체적 변화를 소자가 흡수할 수 없게 되어 공정 자체가 스트레스가 적은 저온 공정이 될 수 밖에 없는 배경이 있다.
또한, 3차원 구조에 있어서는 평면 구조와는 상이하고, 터널 절연막을 퇴적한 후에 반도체층을 퇴적하는 경우도 있다. 예를 들어, 특허문헌 1에서는 NAND 스트링이 종래의 면내에 평행하지 않고 수직으로 되어 있어서 제어 게이트 전극을 최초로, 채널 Si층을 마지막으로 제조하는 방법을 취하고 있다. 그러나, 퇴적계의 절연막과 반도체층, 또한 퇴적계의 절연막과 퇴적계의 반도체층은 형성 온도가 낮기 때문에 계면 준위 밀도가 높고, 종래의 고열 공정을 경유하는 구조에 비해 이동도와 신뢰성이 낮고, 특성에 편차가 나오기 쉽다. 이로 인해, 기입 및 소거 특성의 열화나 임계값 편차의 증대에 의한 다식화의 곤란함으로 연결된다.
이 퇴적계의 반도체층과, 퇴적계의 절연막은 액정 디스플레이용 박막 트랜지스터(TFT(Thin Film Transistor))로도 사용되고 있고, 유리 기판 등의 절연막에 아몰퍼스 실리콘이나 폴리실리콘을 퇴적하여 채널층으로 하고 있다. 그러나, 이 경우에도 상술한 경우와 마찬가지로 이동도가 낮아서, 고속 회로화가 곤란하며, 임계값 전압이 경과 시간, 게이트 전압 및 온도에 따라 변화하는 등의 불안정함을 안고 있다. 이 경우에도 이동도와 신뢰성을 향상시킬 필요가 있다.
Si층과, 이 Si층 상에 형성된 절연막(예를 들어 SiO2막)과의 계면에는 Si의 댕글링 본드에 대표되는 결함이 많이 존재한다. 이 결함군은 계면 준위를 형성하고, 예를 들어 스위칭 소자의 대표적인 구조인 MOSFET(Metal-Oxide-Silicon Field Effect Transistor)에 있어서는, 이동도의 저하나 신뢰성의 열화를 일으키고, 스위칭 특성을 저하시킨다. 이를 개선하기 위해서, 종래는 수소 분위기 중에서 MOS 구조를 열처리하고 Si의 댕글링 본드를 수소 종단(終端), 즉 Si-H 결합을 형성함으로써 불활성화하고 있었다.
그러나, 최근, 수소 종단의 문제가 확실하게 밝혀졌다. 즉, Si-H 결합 자체가 거대한 쌍극자(dipole)를 형성해서 캐리어의 산란원이 된다. 또한, 플래시 메모리에 있어서는 전계 스트레스 하에서 Si-H 결합으로 수소가 탈리해서 프로그램 전압 Vgm의 변동을 일으킨다. 이로 인해, 계면 준위가 많은 SiO2막과 Si층과의 적층 구조에 있어서는 수소를 대신하는 종단 기술이 필요해진다. 특히 불휘발성 메모리의 구성 요소인 터널막은 3차원 구조에 대응하기 위해서 CVD(Chemical Vapor Deposition) 등 산화 온도의 저온화가 진행하고 있고, 수소 종단 전의 계면 준위 밀도는 증가 일로를 걷고 있다. 이로 인해, 일반적으로 이동도가 낮고, 온 전류Ion을 크게 하기 위해서 고전압화하고 있다. 이 고전압화는 소자의 신뢰성 열화나 다식화의 폐해가 되고 있다.
일본특허공개 제2007-266143호 공보
본 발명은 상기 사정을 고려해서 이루어진 것으로, 반도체층과 절연막과의 계면 준위 밀도의 증가에 기인한 여러 특성의 열화를 억제할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 형태에 따른 반도체 장치의 제조 방법은, 제어 게이트 전극과, 층간 절연막을 교대로 적층하여 적층 구조를 형성하는 공정과, 상기 제어 게이트 전극과 상기 층간 절연막의 적층 방향으로 상기 적층 구조를 관통하는 관통 구멍을 형성하는 공정과, 상기 관통 구멍의 내측의 표면을 덮는 제1 절연막을 형성하는 공정과, 상기 제1 절연막의 내측의 표면을 덮는 전하 축적부를 형성하는 공정과, 상기 전하 축적부의 내측의 표면을 덮는 제2 절연막을 형성하는 공정과, 상기 제2 절연막의 내측의 표면을 덮는 반도체층을 형성하는 공정과, O2 가스를 포함하는 분위기 중에서 600℃ 이하의 온도에서 상기 제2 절연막의 상기 내측의 표면의 반대측의 상기 반도체층의 표면을 노출시켜, 상기 반도체층의 상기 표면, 및 상기 반도체층과 상기 제2 절연막 사이의 계면을 산화시키는 공정을 포함하고 있는 것을 특징으로 한다.
또한, 제2 형태에 따른 반도체 장치의 제조 방법은 기판 상에 절연막을 퇴적하는 공정과, 상기 절연막 상에 반도체층을 형성하는 공정과, O2 가스를 포함하는 분위기 중에서 600℃ 이하의 온도에서 상기 절연막의 내측 표면의 반대측의 상기 반도체층의 표면을 노출시켜, 상기 반도체층의 상기 표면, 및 상기 반도체층과 절연막 사이의 계면을 산화시키는 공정을 포함하고 있는 것을 특징으로 한다.
본 발명에 따르면, 반도체층과 절연막과의 계면 준위 밀도의 증가에 기인한여러 특성의 열화를 억제할 수 있다.
도 1은 산소 종단 온도를 변경했을 때의, 계면 준위 밀도를 막 두께 증가량과의 관계를 나타내는 도면.
도 2는 이동도와 막 두께 증가량과의 관계를 나타내는 도면.
도 3은 산화막의 막 두께와, 산화에 의한 증가 막 두께를 0.3nm으로 하기 위해 필요한 시간과의 관계를 나타내는 도면.
도 4는 산소 종단에 필요한 시간의 산소 온도 의존성을 나타내는 도면.
도 5는 실리콘층과, 절연막과의 계면에 있어서의 WB를 나타내는 모형도.
도 6은 실리콘층과, 절연막과의 계면에 있어서의 Pb 센터를 나타내는 모형도.
도 7의 (a)는 Pb 센터의 WB 의존성을 나타내는 도면, 도 7의 (b)는 산화에 의한 Pb 센터의 WB 의존성을 나타내는 도면.
도 8은 실리콘층과 절연막과의 계면을 나타내는 모형도.
도 9는 이동도의 전계 의존성을 나타내는 도면.
도 10의 (a)는 산소가 종단 경우에 있어서의 이동도의 캐리어 농도 의존성을 나타내는 도면,
도 10의 (b)는 수소 종단 경우에 있어서의 이동도의 캐리어 농도 의존성을 나타내는 도면.
도 11은 제1 실시형태의 제조 방법을 나타내는 단면도.
도 12는 제1 실시형태의 제조 방법을 나타내는 단면도.
도 13은 제1 실시형태의 제조 방법을 나타내는 단면도.
도 14는 제1 실시형태의 제조 방법을 나타내는 단면도.
도 15는 제1 실시형태의 제조 방법을 나타내는 단면도.
도 16의 (a) 및 도 16의 (b)는 제1 실시형태에 의해 제조된 불휘발성 메모리의 소거의 고속화를 설명하는 도면.
도 17은 제1 실시형태에 의해 제조된 불휘발성 메모리의 Id-Vg의 특성을 나타내는 도면.
도 18은 산소 종단 경우와, 수소 종단 경우의 각각의 기입 및 소거 특성을 나타내는 도면.
도 19는 산소 종단 경우와, 수소 종단 경우의 내구성(endurance)을 나타내는 도면.
도 20의 (a) 내지 도 20의 (c)는 제2 실시형태의 제조 방법을 나타내는 단면도.
도 21의 (a) 및 도 21의 (b)는 제2 실시형태의 제조 방법을 나타내는 단면도.
각 실시형태를 설명 하기 전에 본 발명의 개요에 대해서 설명한다.
우선, 본 발명자들은 절연막과 반도체층(실리콘층)과의 계면에 있어서의 계면 준위 밀도를 저감하기 위해 수소 종단 대신 산소로 종단을 생각하고, 실험을 행했다. 이 실험은 이하와 같이 행해졌다.
(100)면을 주면으로 하는 Si 기판을 묽은 불산 처리하고, Si 기판을 수소로 종단한 구조를 형성한다. 이 수소 종단한 Si 기판을 질소 가스만의 분위기 하에서, 기판 온도를 600℃에까지 올려 Si 기판에서 수소를 완전히 탈리시킨다.
그 후, 챔버 내의 분위기를 예를 들어 760 Torr의 O2 가스만으로 하고, 실리콘 기판의 표면을 예를 들어 950℃로 설정해서 2분 30초간 유지한다. 이에 의해, 실리콘 기판 상에 막 두께 2.5nm의 산화막이 형성된다. 이때, 실리콘 기판과 산화막 사이에 계면 준위가 남는다.
그 후, 실리콘 기판과, 산화막과의 계면을 산소 종단하기 위해서, 챔버 내의 분위기를 전압 740 Torr, 분압 14 Torr의 O2(N2=60L/min, O2=0.12L/min)를 포함하는 산화 가스 분위기로 하고, 히터를 제어함으로써 산화막이 형성된 실리콘 기판의 온도를 600℃ 이하로 설정해 30분 이상 유지한다. 이에 의해, 도입된 산소 원자는 계면 근방에서 확산하고, 계면 준위를 종단하여 에너지적으로 가장 안정된 구조를 형성한다.
이어서, 예를 들어 150nm의 막 두께의 폴리실리콘을 퇴적한다. 계속해서, P를 4keV의 가속 전압에서 4×1015cm-2의 도우즈량으로 타입하고, 1050℃에서 스파이크 어닐링을 행해 폴리실리콘 내에 인의 활성화를 행한다. 이에 의해, 산화막 상에 폴리실리콘의 전극이 형성된다.
상기 실험에서 산소 종단할 때의 열처리 시간과 계면 준위 밀도의 관계에 대해서 조사했다. 30분만으로도 효과를 볼 수 있지만, 60분 이상 처리함으로써 크게 계면 준위 밀도가 감소하고 있는 것, 그리고 12시간 후에는 일반적으로 사용되고 있는 수소 종단 처리와 동등한 양으로까지 저감하여 거의 소멸되고 있는 것을 알 수 있었다. 이때의 산화막의 막 두께의 증가는 약 0.2nm이고, 약 1층분의 SiO2막이 형성된 것을 알 수 있었다. 이렇게 1층분의 산화가 행해짐과 동시에 계면 준위 밀도가 감소한 것은 산소가 계면 준위간에 도달하여, 자발적으로 계면 준위를 종단한 점, 그리고 온도가 600℃로 낮기 때문에 Si-Si 간에 산소가 들어가서 산화가 일어나는 확률이 낮은 점, 또한 산소 압력이 낮고 단위 시간당 산소 도달량이 적기 때문에 산소가 Si-Si 간에 접촉하는 빈도가 적어졌기 때문이라고 생각된다. 이에 의해 다음에 개시하는 산화가 특이적인 현상을 억제할 수 있게 된다.
산화는 1층의 산화가 끝나면 이어서 산화가 시작되는 것은 아니다. 산화와 산소 종단은 경합 관계에 있고, 1층째의 산화가 끝나기 전에 다음 층의 산화가 시작된다. 이것은 산화에 의한 이득 에너지의 대소에 의해 설명된다. 따라서, 산화 온도가 높고, 또한 산소의 공급 비율이 높으면, 산소가 확산되기 쉽고, 1층째의 산화가 끝나기 전에 다음 층의 산화가 일어나기 쉬워지고, 새로운 결함이 발생되게 된다. 즉, 이 결함에 의해 산화가 촉진되기 때문에, 고온 고압 산화는 산화 레이트가 빨라진다. 반대로, 산화 온도가 낮고, 또한 산소의 공급 비율이 낮으면 산소는 확산하기 어렵고, 산화 속도가 느려지기 때문에 다음 층의 산화는 일어나기 어렵고, 우선적으로 결함으로 산화가 일어나게 된다.
또한, 상술한 실험에서 산소 종단할 때의 열 처리 온도에 의해 절연막의 막 두께가 증가하는 것을 알 수 있었다. 따라서, 산소 종단할 때의 열 처리 온도를 바꾸었을 때의 절연막의 막 두께의 증가와, 계면 준위 밀도와의 관계를 조사하는 실험을 행했다. 이 실험 결과를 도 1에 도시한다.
도 1은 열 처리 온도를 600℃, 800℃, 1000℃로 바꾸었을 경우의 절연막의 증가된 막 두께와, 계면 준위 밀도와의 관계를 나타내는 도면이다. 종축은 산소 종단하기 전의 계면 준위 밀도의 값을 100으로 하고, 그것에 대한 비율[%]을 나타낸 것이다. 도 1에서 알 수 있는 바와 같이, 열 처리 온도를 1000℃, 800℃, 600℃로 내린 것에 따라 절연막의 막 두께의 변화에 대한 계면 준위 밀도의 변화량이 커지고 있다. 특히, 600℃에서 현저하게 관찰된다. 이것은 600℃에서 결함만인 산소 종단이 행해진 것을 여실히 나타내는 결과이며, 고온(예를 들어 1000℃ 전후)에서의 계면 산화 처리가 막 두께를 제어하면서 계면 준위 밀도를 저감하는데도 부적합한 것을 나타내고 있다. 따라서, 산소 종단할 때의 온도는 600℃ 이하로 행하는 것이 바람직하다.
또한, 산소 종단할 때의 온도를 600℃ 이하로 해도, 막 두께의 증가는 0.3 nm 이하로 억제하는 것이 좋다. 이것은 1층을 끝까지 산화하면 다음 층의 산화가 시작되지만, 이때에 새롭게 계면 준위가 생성되는 위치가 상술한 바와 같이 SiO2막과 Si층과의 계면에서 0.3nm 정도 하방인 것, 그리고 0.3nm 이상 산화하면 다시 계면 준위 밀도가 증가되기 때문이다. 600℃ 이하, 또한 12시간 이하에서 계면을 산화하고, 증가막을 0.3nm 이하로 억제함으로써, 이 계면 준위를 산화 종단하면서, 계면 준위를 포함한 층을 끝까지 산화한 곳에서 산화를 멈추는 것이 가능하게 된다. 그 이상 산화하게 되면, 다음 층의 산화, 즉 계면 준위 생성+산화가 일어나기 때문에, 또 계면 준위 밀도가 증가하게 된다.
이어서, 8×1011cm-2의 계면 준위 밀도를 갖는 SiO2막과 Si층과의 계면을 600℃로 산화했을 경우의 계면에 있어서의 산화량(산화막의 막 두께의 증가량)과 유니버설 이동도와의 관계를 도 2에 나타낸다. 도 2에서 알 수 있는 바와 같이, 산화량이 0.25nm까지는 이동도가 상승하지만, 0.3nm 보다 커지면, 반대로 저하되는 것을 알 수 있다. 이것은 다음 층의 산화가 일어났기 때문에, 계면 준위 밀도가 증가한 것에 기인한다고 생각된다.
또한, 계면 준위의 저감을 위해서 산화량을 0.3nm 이하로 억제하기 위해서는 산화막의 막 두께가 2.5nm인 경우의 산화 시간은 30분 이상, 12시간 정도가 유효하지만, 막 두께가 얇아지면 필요한 산화 시간은 짧아진다. 이것은 막 두께가 얇아지면 계면에 도달하는 산소량이 증가하고, 산화 비율이 빨라지기 때문이다. 초기 막 두께를 바꾸었을 경우의 산화에 의한 증가 막 두께를 0.3nm으로 억제하기 위해서 필요한 시간을 도 3에 나타낸다. 각각의 막 두께에 있어서, 도 3에 나타내는 시간 이내로 산화 시간을 멈추면, 막 두께의 증가를 0.3nm 이하로 억제하면서 계면 준위를 산소로 종단하고, 계면 특성을 개선시킬 수 있다.
추가로, 600℃에서의 산화 시간은 30분간 이상이 전형적이지만, 계면이 산화 종단되기 위해서라면 이보다 짧아도 상관없다. 또한, 공정상 허용된다면, 2시간 이상 처리해도 상관없지만, 장시간 처리는 제품의 스루풋(throughput)을 저하시키므로 바람직하지 않다. 노 내의 일괄처리를 한다고 한들, 2시간 이내가 이상적이다. 또한, 계면이 산화되는 것이라면 온도는 600℃ 보다 낮아도 상관없지만, 온도의 저하와 함께 Si 내의 산소의 확산 속도는 대폭 느려지기 때문에 처리 시간도 길어진다. 산소 종단 온도와, 두께 10nm의 Si층을 산소가 확산하고, SiO2막과 Si층과의 계면을 충분히 산소 종단하기 위해 필요한 시간과의 관계를 도 4에 나타낸다. 도 4에서 알 수 있는 바와 같이, 처리 시간을 2 시간 이내로 했을 경우, 온도는 500℃ 이상인 것이 바람직하다. 이 이하의 온도에서 효과를 발현하기 위해서는 매우 오랜 시간이 필요하므로 스루풋을 고려하면 비현실적이다.
이상의 실험 결과에서 반도체층과 절연막과의 계면 준위 밀도의 증가를 억제하기 위해서는, 반도체층 상에 형성한 절연막에 대하여, 600℃ 이하에서 O2를 도입하고, 반도체층과 절연막과의 계면에 침투시켜, 0.3 nm 이하의 범위로 반도체층을 산화시키는 것이 중요하다. 즉, 「계면 준위를 산소로 종단하고, 계면 준위를 포함하는 층만을 산화한 곳에서 산화를 멈춘다」는 것이 중요하다. 이것을 실현시키기 위해 본 발명의 일 실시형태에서는 600℃ 이하의 낮은 온도에서 SiO2막과 Si층과의 계면의 산화를 행한다. 600℃에서는 산화가 매우 늦기 때문에, 에너지적으로 안정된 Si-Si의 산화보다도 에너지적으로 불안정한 계면 준위의 산화를 우선적으로 또한 선택적으로 행할 수 있다.
도 5 내지 도 7의 (b)에, 600℃에서의 선택적인 산화를 검증한 결과를 나타낸다. 상술한 바와 같이, 계면 부근의 Si-Si 결합에 산소가 도입되면, 산화의 진행에 따라 계면 준위가 형성되고, 깊이로 하여 0.3nm 이하로 마주 보게 존재한다(도 5). 이 계면 준위에는 Si가 하나 빠져서 생기는 Weakly binding interface state(이하, WB라고 함)와, 이 WB가 연속 또는 교대로 형성되어 2차적으로 발생하는 Pb 센터가 존재한다(도 6). 양자 간에는 2승의 관계가 있지만, WB는 Si의 댕글링 본드가 인접하고 있기 때문에, O2가 도달한 경우에, Pb 센터보다도 O2를 해리 흡착시키기 쉬운 특징이 있다.
이 특징을 이용하여, 600℃에서 계면을 산화했을 경우의 WB과 Pb 센터의 변화를 관찰했다. 도 7의 (a)는 각종 산화 조건에 있어서의 Pb 센터 밀도와 WB의 절대값을 나타내고, 도 7의 (b)는 산화 전후에 있어서의 Pb 센터 밀도와 WB의 상대값을 나타낸다. 도 7의 (b)의 상대값 산출 시에는, 도 7의 (a)의 제일 우측 상단에 있는 점, 즉 850℃에서 형성한 가장 계면 준위가 많은 막을 기준(모수)으로 하고, 좌측에 있는 점을 자수로 하였다. 우선, 도 7의 (b)의 우측의 선을 따르는 관계에 착안하면, Si를 O2로 산화했을 경우, 산화 조건에 따르지 않고, WB와 Pb 센터는 일정한 관계에 있는 것을 알 수 있다. 이것은 온도가 높기 때문에, Si-Si 결합에 산소를 도입하기에 충분한 열이 부여되어, Si-Si의 산화가 진행하기 때문이다. 한편, 도 7의 (b)의 좌측의 선을 따르는 관계에 착안하면, 이와 같이 하여 형성된 SiO2막과 Si층의 적층 구조를 600℃로 산화했을 경우, WB과 Pb 센터의 관계가 깨지게 된다. 즉, 600℃로 산화했을 경우에는, Si를 산화한 경우에 비해, Pb 센터 밀도의 변화에 대한 WB의 변화가 크다. WB와, WB가 연속으로 형성됨으로써 2차적으로 발생하는 Pb 센터의 관계가 깨지고, WB의 수가 우선적으로 감소하는 것이다. 이것은 온도가 600℃로 낮고, Si-Si를 파괴하기 위해서 필요한 열량이 부족하기 때문에 Si의 댕글링 본드가 우선적으로 산화되어 있는 점, 즉 Si의 댕글링 본드가 인접하고 있는 WB가 우선적으로 산화되어 있는 점을 나타내고 있다. 이와 같이, 600℃에서는 SiO2막과 Si층과의 계면의 댕글링 본드의 선택적인 산화가 가능하고, 막 두께의 증가를 억제하면서 계면 준위 밀도를 저감하는 것이 가능하다.
이때의 계면 근방의 모형도를 도 8에 나타낸다. 도 8에서 알 수 있는 바와 같이, 실리콘층과, 게이트 절연막 사이의 계면 준위는 산소로 종단되어 있다. 이 구조는, 계면 준위를 갖는 구조에 비해 에너지적으로 안정적이다.
주의하지 않으면 안되는 것은, 이미 형성되어 있는 SiO2막과 Si층과의 적층 구조에 있어서의 Si 기판, 아몰퍼스 실리콘 채널, 폴리실리콘 채널에 대해 600℃ 이하의 산화를 행한다고 하는 것이다. Si 기판, 아몰퍼스 실리콘 채널, 폴리실리콘 채널을 직접 600℃에서 산화해도, 계면 준위 밀도가 많은 SiO2막과 Si층의 적층 구조가 형성될 뿐이다. 이것은 온도가 낮기 때문에 산화 유기 왜곡을 완화하지 않은 채 산화가 진행되고, 결과적으로 SiO2막과 Si층과의 계면에 큰 압축 왜곡이 인가되어 계면에서 발생하는 결함이 많아지기 때문이다. 따라서, 기존의 SiO2막과 Si층과의 적층 구조의 계면에 존재하는 결함을 600℃의 저온에서 선택적으로 산화 종단하는 데에 특징이 있다.
상술한 실험은, Si층 위에 SiO2막을 형성하고, 노출되어 있는 SiO2막 측에서 SiO2막과 Si층과의 계면을 산소 종단했지만, SiO2막 상에 Si층 상을 형성하고, 노출되어 있는 Si층 측에서 SiO2막과 Si층과의 계면을 산소 종단해도 마찬가지의 효과를 얻을 수 있다. 이것은, 산화 온도가 600℃ 이하라는 저온으로 행하지만 이 효과를 얻을 수 있는 점에 주의가 필요하다. 고온 산화에서라면, Si층 자체의 산화가 우위로 진행되므로, Si층 측에서 SiO2막과 Si층과의 계면을 산소 종단하기는 어렵다.
또한, Si층이 다결정인 경우, Si층 측에서 산소를 도입함으로써, 그 입계의 댕글링 본드를 종단하고 있는 수소 원자도 산소 원자로 치환할 수 있다. 이것도 이동도의 향상에 기여한다. 이것은, 산소 원자는 수소 원자에 비해 전하 이동이 작고, 발생하는 광학 포논(phonon)이 작기 때문이다.
또한, 상술한 산소 종단은 600℃ 이하로 저온이기 때문에, 어떠한 이유로 공정상 온도의 상한에 제약이 있고, 계면 준위 밀도가 높은 적층 구조에 특히 유효하다. 이러한 적층 구조로는 CVD, HTO, ALD 등의 퇴적법에 의해 형성된 절연막과 반도체층, 또한 퇴적법을 사용해서 형성된 절연막과 퇴적법을 사용해서 형성된 반도체층 등을 들 수 있다.
이상, 실리콘 산화막과 Si층과의 계면 구조를 예로 들어 설명했지만, 물론 유사한 결합 상태를 갖는 실리콘산 질화막과 Si층과의 계면 구조에서도 마찬가지의 효과를 기대할 수 있다. 또한, 이 효과는 절연막과 반도체층의 계면에 존재하는 계면 준위에 기인한 것이므로, 다른 산화막과 반도체층과의 계면이어도 상관없다. 중요한 것은, 반도체층을 산화하고, 새로운 산화층을 만드는 온도, 시간 이하의 조건에서 계면에 존재하는 결함을 산소 종단하는 것이다. 예를 들어 절연막은 질화막이어도 좋고, 산질화막이어도 좋다.
이어서, SiO2막보다도 유전율이 높은 High-k막(예를 들어, HfSiO, HfSiON 등)을, Si층 상에 형성한 SiO2막 상에 더 형성한 경우에 대해서 실험을 행했다.
High-k막을 퇴적하기 전에 SiO2막과 Si층과의 계면의 계면 준위를 산소 종단 한 경우와, 산소 종단하지 않고 High-k막으로 퇴적한 경우의 이동도에 관한 전계 의존성을 조사하고, 그 결과를 도 9에 나타낸다. 또한, High-k막을 퇴적한 후의 공정은 양쪽 모두 동일 공정으로 했다. 도 9에서 산소 종단하고 나서 High-k막을 퇴적함으로써 이동도의 저하가 억제되고 있는 것을 알 수 있다. 이것은, SiO2막과 Si층과의 계면의 계면 준위를 산소 종단하여 1층의 산화로 멈추고, 원자 레벨로 편평한 SiO2막과 Si층과의 계면을 실현한 것이 원인이다. 원자 레벨로 편평한 계면은 SiO2막과 Si층과의 계면에 있어서의 불안정한 결합 상태나, 거기에 기인한 격자간 Si를 저감하고, 또한 SiO2막과 Si층과의 접촉 면적을 저감한다. 이들에 의해, High-k막을 퇴적하는 도중에 SiO2막과 Si층과의 계면에서 일어나는 하기의 반응
SiO2+Si→2SiO
과, 이것에 따른 SiO의 High-k막 내로의 확산을 억제할 수 있다. 이로 인해, High-k막 내로의 Si의 확산을 억제할 수 있고, 결과, Si의 확산이 일으키는 High-k막의 열적 안정성의 열화, 국소적인 결정화나 입계의 발생에 의한 절연성의 저하, Si와 High-k의 병존에 의한 산소 결손의 발생, 이들이 기인한 페르미레벨피닝 현상(Fermi-level pinning (FLP)), 리모트 쿨롬 산란 등에 의한 이동도의 저하를 억제할 수 있다. 따라서, High-k막을 퇴적하기 전에 SiO2막과 Si층과의 계면의 계면 준위 밀도를 저감하는 것이 중요한 것을 알 수 있다.
또한, 여기에서는 High-K막을 예로 사용해서 설명했지만, 다른 재료막에서도 마찬가지의 효과를 기대할 수 있다. 즉, 산화막/반도체 계면을 갖는 적층 구조에, 이종 재료의 막을 형성하는 경우, 이종 재료의 막을 형성하기 전에 산소를 계면에 도입하는 쪽이 바람직하다.
또한, 상술한 공정에 있어서는, 반도체층과 절연막과의 계면을 산소로 종단하는데에 O2 가스를 사용했지만, 산소 원자는 오존 또는 라디칼로서 사용해도 좋다.
상술한 산소 종단 공정과 종래의 수소 종단 공정과의 차이에 기인한 트랜지스터의 이동도의 차이를 설명한다. 도 10의 (a) 및 (b)는 이동도에 관한 실리콘층(17) 내의 캐리어 농도 Ns 의존성을 나타낸 것으로, 도 10의 (a)는 산소 종단 공정을 사용한 트랜지스터, 도 10의 (b)는 수소 종단 공정을 사용한 트랜지스터에 관한 것이다. 도 10의 (b)에서 알 수 있는 바와 같이, 산소 종단한 경우에는, 캐리어 농도의 감소에 따라 이동도는 거의 직선적으로 증가하고, Si 유니버설과 거의 동등한 거동을 나타낸다. 이에 대해, 수소 종단한 경우에는, 캐리어 농도의 감소에 따라 이동도는 증가하지만, 어떤 값보다도 낮아지면, 이동도 감소한다. 이것은 Si-H에 의한 광학 포논 산란을 받고 있는 것을 시사하고 있다.
(제1 실시형태)
이어서, 제1 실시형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시형태의 제조 방법에 의해 제조되는 반도체 장치는, 도핑된 폴리실리콘 등으로 이루어지는 제어 게이트 전극과, 실리콘 산화막 등으로 이루어지는 층간 절연막을 다중으로 퇴적시킨 적층 구조를 갖는 MONOS형 불휘발성 메모리로서, 복수의 메모리 셀을 구비하고 있다. 본 실시형태의 불휘발성 메모리의 제조 방법에 대해서 도 11 내지 도 15를 참조하여 설명한다.
우선, 도핑된 폴리실리콘 등으로 이루어지는 제어 게이트 전극(11)과, 실리콘 산화막 등으로 이루어지는 층간 절연막(12)을 다중으로 퇴적시킨 적층 구조(10)를 형성한다(도 11). 이어서, 예를 들어 건식 에칭을 사용하여, 적층 구조(10)의 중앙부에 적층 방향으로 관통 구멍(13)을 개방한다(도 12).
적층 구조(10)의 관통 구멍(13)의 내벽을 덮도록 고유전율 절연막이나 실리콘 산화막으로 이루어지는 전하 블록 절연막(14)을 형성한다. 또한, 이 전하 블록 절연막(14)의 내벽을 덮도록 Hf, Zr, W, Ti 중 어느 하나와, SiN을 포함하고, 내측면에 볼록형 형상을 갖는 전하 축적부(15)를 이산적으로 형성한다(도 13). 또한, 전하 축적부(15)는 도 13에서는 단면이 사다리꼴 형상이었지만, 단면이 원 형상이어도 좋다. 또한, 전하 블록 절연막(14)과의 접촉면이 이산적이지만 연속하고 있어도 좋다. 계속해서, 이 전하 축적부(15)를 덮도록 실리콘 산화막 등으로 이루어지는 터널 절연막(16)을 형성하고, 이 터널 절연막(16)의 내벽을 덮도록 다결정 실리콘의 채널 반도체층(17)을 형성한다(도 13). 이와 같이, 적층 구조(10)의 관통 구멍(10) 내에 전하 블록 절연막(14), 전하 축적부(15), 터널 절연막(16) 및 채널 반도체층(17)의 적층막이 형성되기 때문에, 관통 구멍(13)의 직경은 적층막의 형성 전에 비해 작아진다.
이어서, 도 14 에 도시한 바와 같이, 온도를 600℃ 이하로 유지하고, 분위기 중에 O2를 도입하고, 30분간 이상 열처리한다. 관통 구멍(13) 중에 산소가 확산하고, 채널 반도체층(17)이 되는 실리콘층의 표면을 산화하면서, 산소가 터널 절연막(16)과 실리콘층(17)과의 계면까지 도달하여 계면 준위를 산화한다. 또한, 이 계면 준위의 산화에 의한 터널 절연막(16)의 막 두께의 증가는 계면 준위 밀도의 증가를 억제하기 위해 상술한 바와 같이 0.3nm 이하인 것이 바람직하다.
계속해서, 도 15에 도시한 바와 같이, 중심이 되는 SiN막(18)을 형성하고, 그 후, 셀렉트 게이트, 주변 회로 등의 형성을 행하여 디바이스를 완성한다.
또한, 전하 블록 절연막(14)으로서, LPCVD(Low Pressure Chemical Vapor Deposition)법을 사용해서 디클로실란과 아산화질소로 600℃ 내지 800℃의 고온에서 실리콘 산화막을 형성해도 좋다. 또한, 3DMAS(Tris [dimethylamino]Silane), BTBAS(BIS [TertiaryButylAmino]Silane), 오존을 원료로 400℃ 내지 600℃의 온도대에서 ALD(Atomic Layer Deposition)법을 사용해서 실리콘 산화막을 형성해도 좋다. 또한, 전하 블록 절연막(14)으로서 알루미나막을 형성하는 경우는 트리메틸 알루미늄과 오존(또는 수증기)을 원료로 해서 500℃ 내지 800℃의 온도대에서 MOCVD(Metal Organic Chemical Vapor Deposition)법, 200℃ 내지 400℃의 온도대에 서 ALD법을 사용해서 행한다.
또한, 전하 축적부(15)는 5nm 정도 이하의 박막을 성막함으로써 형성한다. 성막에는 200℃ 내지 400℃의 ALD법을 사용해도 좋고, 500℃ 내지 800℃의 MOCVD법을 사용해도 좋다. ALD법으로 형성한 경우, 박막 영역에서의 막 두께 제어성이 양호한 점, 구멍의 내벽에 커버리지 좋게 성막 가능한 등의 이점이 있다. Hf 원료에는, TEMAH(tetrakis(ethylmethylamido)hafnium), TDEAH(tetrakis(diethylamino) hafnium), HTB(hafnium tetra-tert-butoxide) 등의 유기 소스를 사용하면 좋다. 그 밖의 금속에 관해서도 마찬가지이다. 또한, 전하 축적부(15)를 산화물이나 질화물로 형성하고 싶은 경우에는, 성막 중에 오존 등을 흘려서 산화해도 좋고, 산소 가스 분위기, 암모니아 가스 분위기 등에서 어닐링을 행하여 형성해도 좋다.
터널 절연막(16)은, 실리콘 산화막의 경우에 대해서 설명했지만, 다른 재료라도 상관없다. 예를 들어 ONO(Oxide-Nitride-Oxide) 구조의 터널 절연막을 사용하는 경우는 상기 실리콘 산화막의 형성 도중에 ALD법, LPCVD법, 플라즈마 질화법을 사용해서 실리콘 질화막을 형성할 수 있다. ALD법은 300℃ 내지 500℃, LPCVD법은 600℃ 내지 800℃의 온도에서 디클로실란과 암모니아를 사용해서 성막할 수 있다. ONO 구조에서는 기입 및 소거 특성의 향상을 기대할 수 있다. 또한, ONO 구조를 2개 더 적층한 ONONO(Oxide-Nitride-Oxide-Nitride-Oxide) 구조, Si 도트층을 N층 대신 삽입한 OSO(Oxide-Silicon-Oxide) 구조, OSOSO(Oxide-Silicon-Oxide-Silicon-Oxide) 구조를 사용하는 것도 가능하다. ONONO 구조, OSO 구조, OSOSO 구조에서는, ONO 구조 이상으로 기입 및 소거 특성의 향상을 기대할 수 있다. 이것은 도 16의 (a) 및 도 16의 (b)에 도시한 바와 같이, 전하 축적부 측에 축적층에서의 전자의 방출을 보조하는 밴드 구조가 생기기 때문에, 정공 주입 외에 전자 방출이라고 하는 형태로 소거하게 되어 소거의 고속화가 도모된다.
그리고 채널 반도체층(17)은, 막 두께가 20nm의 아몰퍼스 실리콘을 퇴적하고, 그 후 700℃ 이상의 고온에서 어닐링하고, 결정화시킴으로써 형성한다. 어닐링은, 아몰퍼스 실리콘이 결정화하는 정도의 온도이면 좋다. 따라서, 채널 반도체층(17)에는 입계가 존재한다. 그리고, 터널 절연막(16)과 채널 반도체층(17)과의 계면이 산화되어서, 계면 준위 밀도를 저하시키기 위해서는, 채널 반도체층(17)의 층 두께는 20nm 이하인 것이 바람직하다.
이어서, 본 실시형태에 의해 제조된 불휘발성 메모리의 특성과 비교예의 불휘발성 메모리의 특성에 대해서, 도 17 내지 도 19를 참조하여 설명한다. 본 실시형태의 불휘발성 메모리는 실리콘층과 터널 절연막과의 계면 준위를 산소 종단한 3차원 MONOS 구조를 갖고 있는 것에 대해서, 비교예의 불휘발성 메모리는 수소 종단한 3차원 MONOS 구조를 갖고 있다. 또한, 산소 종단하기 위한 온도는 600℃이었던 것에 대해서 수소 종단하는 온도는 450℃이었다.
계면 준위를 산소로 종단하는 본 실시형태는 비교예에 비하여, 드레인 전류 Id와 게이트 전압 Vg와의 관계를 나타내는 Id-Vg 특성이 대폭 향상됨과 동시에(도 17), 기입, 소거가 대폭 개선되어 있다(도 18). 또한, 도 19에 도시한 바와 같이, 내구성이 향상되고, 초수명화하고 있다.
이것은, SiO2막(터널 절연막(16))과 Si층(17)과의 계면의 계면 준위를 산소 종단하고 또한 1층의 산화로 그쳐 편평한 SiO2막과 Si층과의 계면을 실현함으로써, SiO2막과 Si층과의 계면에 있어서의 불안정한 결합 상태나 그것에 기인한 격자간 Si를 저감시키고 또한 SiO2막과 Si층과의 접촉 면적을 저감한 것이 원인이다.
또한, 600℃ 이하라는 저온이기 때문에, 채널 Si층의 표면은 수 원자층 산화되는 것으로 멈추고, 채널층의 두께에 대한 영향은 지극히 경미해서 드레인 전류 Id를 저하시키지 않고 오히려 계면 준위 저감에 의한 드레인 전류 Id의 향상의 효과가 크기 때문에, 이동도는 크게 상승한다.
또한, 채널의 이동도가 향상함으로써 기입 시의 전자나 소거시의 정공이 증가하기 때문에 기입 소거 특성은 향상된다.
또한, 계면을 강한 Si-O 결합으로 함으로써, 마지막의 심 SiN막(18)을 퇴적하는 도중에 SiO2막과 Si층과의 계면에서 일어나는 하기의 반응
SiO2+Si→2SiO
을 억제할 수 있고, 터널 절연막 내로의 Si의 확산을 억제하고, 결과적으로 Si의 확산을 일으키는 터널 절연막 내의 결함의 발생에 의한 신뢰성의 저하도 억제할 수 있다.
이와 같이, 산소 종단은 Si-Si 결합의 산화를 최대한 억제, 선택적으로 Si의 댕글링 본드나 Si-H만을 산화할 수 있는 약산화 조건에서 SiO2막과 Si층과의 적층 구조를 열처리한다. 특히, 본 실시형태와 같은 BiCS 구조에 있어서는 채널 Si층(17) 너머에 SiO2막(16)과 Si층(17)과의 계면을 산소 종단한다. Si의 댕글링 본드나 Si-H가 Si-O로 변화하기 때문에, 이동도와 신뢰성이 향상된다.
또한, 산소 종단을 행하지 않는 종래의 제조 방법에 있어서, 심이 되는 SiN층 (18)의 성막 공정에서의 고온 수소 분위기 내에서 발생하고 있었던 Si-H로부터의 수소의 탈리에 의한 Si댕글링 본드의 형성도 없어지기 때문에 후속 공정에 의한 임계값 전압의 편차를 억제하는 것도 가능하게 된다. 즉, 터널 절연막 상에 형성하는 퇴적 Si에 대표되는 캐리어의 도전층의 이동도와 신뢰성을 향상시키는 것이 가능하고, 소자의 저전압화, 초수명화에 공헌한다.
또한, Si층 너머에, 절연막과 Si층과의 계면을 산화할 때, Si층의 표면에는 SiO2층이 형성된다. 이 SiO2층은 O2의 확산을 늦추는 효과가 있다. 즉, 소결(sintering) 시간의 증가에 따라 SiO2막과 Si층과의 계면의 증가막의 양이 감소하는 특징을 갖는다. 이것은 처리 시간당 SiO2막과 Si층과의 계면의 산화량을 내리기 위해 산화에 의한 막 두께 변동을 억제하는 효과가 있고, 개선 처리의 시간에 대한 마진을 확장하게 된다. 게다가, 캐리어가 주행하는 것은 SiO2막과 Si층과의 계면인 동시에 600℃에서는 Si층의 표면의 산화량은 약 1nm 정도로 작기 때문에 Si층의 표면측의 산화에 의한 Si 막 두께의 감소는 캐리어의 흐름을 방해하지는 않는다.
또한, 본 실시형태에 있어서는, 산소 종단하기 위한 600℃에서의 산화 시간을 30분간 이상으로 했지만, 계면이 산화 종단되는 것이라면 이것보다도 짧아도 상관없다. 또한, 공정상 허용되는 것이라면, 2시간 이상 처리해도 상관없지만, 장시간의 처리는 제품의 스루풋을 저하시키므로 바람직하지 않다. 또한, 계면이 산화되는 것이라면 온도는 600℃보다도 낮아도 상관없지만, 온도의 저하와 함께 Si 내의 산소의 확산 속도는 대폭 느려지기 때문에 처리 시간도 길어진다. 처리 시간을 2시간 이내로 하는 것이라면, 온도는 500℃ 이상으로 하는 것이 좋다.
이상 설명한 바와 같이, 본 실시형태에 따르면, 반도체층과 절연막과의 계면 준위 밀도의 증가에 기인한 이동도 및 신뢰성의 저하를 억제할 수 있다.
또한, 본 실시형태의 제조 방법에 의해 제조되는 불휘발성 메모리는, 새로운 기입 소거 등의 메모리 윈도우의 확대를 실현할 수 있을 뿐만 아니라, 초수명화도 실현할 수 있고, 3차원 구조화의 단점이었던 계면 특성의 열화의 문제를 해결할 수 있다.
(제2 실시형태)
이어서, 제2 실시형태에 따른 반도체 장치의 제조 방법을 설명한다. 본 실시형태의 제조 방법에 의해 제조되는 반도체 장치는 박막 트랜지스터(TFT)를 구비하고 있다. 이 TFT는 SiO2 등의 절연막 기판 상에 형성된 폴리실리콘이나 금속으로 이루어지는 게이트 전극과, SiO2막 등으로 이루어지는 게이트 절연막과, 폴리실리콘이나 금속으로 이루어지는 소스 단자 및, 드레인 단자와, 폴리실리콘이나 아몰퍼스 실리콘으로 이루어지는 채널 반도체층을 구비하고 있다. 본 실시형태의 TFT의 제조 방법에 대해서 도 20의 (a) 내지 도 21의 (b)를 참조하여 설명한다.
우선, 표면에 SiO2막(31)이 형성된 Si 기판(도시하지 않음)을 SH 처리하고, SiO2막(31)의 표면에 흡착한 불순물을 제거한다. 계속해서, 이 위에 예를 들어 실란(SiH4)을 원료 가스로 사용한 플라즈마 CVD법에 의해 아몰퍼스 실리콘을 형성한다. 그 후, 아몰퍼스 실리콘 내의 수소를 400℃ 내지 450℃의 열처리로 제거한 후, 예를 들어 XeCl 엑시머 레이저 어닐링에 의해 아몰퍼스 실리콘을 결정화해서 다결정 실리콘으로 한다. 이어서, P(인)를 4keV의 가속 전압에서 4x1015cm-2의 도우즈량으로 타입하고, 450℃ 내지 600℃에서 1시간 어닐링을 행해 폴리실리콘 내의 인의 활성화를 행한다. 그 후, 폴리실리콘을 게이트 전극 형상으로 패터닝함으로써, SiO2막(31) 상에 폴리실리콘의 게이트 전극(32)이 형성된다(도 20의 (a)).
이어서, 도 20의 (b)에 도시한 바와 같이, 예를 들어 ALD법을 사용해서 500℃에서, 게이트 전극(32)을 덮도록 SiO2로 이루어지는 게이트 절연막(33)을 형성한다. 계속해서, 게이트 절연막(33) 상에 금속막, 예를 들어 Al막을 형성하고, 이 Al막을 패터닝함으로써, 게이트 전극(32)의 양측의 게이트 절연막(33)의 바로 위에 소스 단자(34) 및 드레인 단자(35)를 형성한다(도 20의 (c)).
이어서, 예를 들어 SiH4를 사용해서 아몰퍼스 실리콘층을 전면에 퇴적하고, 그 후, 엑시머 레이저를 조사해 기판 상의 아몰퍼스 실리콘층을 국소적으로 가열 용융해서 결정화시켜, 채널 반도체층이 되는 다결정 실리콘층 (36)을 형성한다(도 21의 (a)). 이때, 다결정 실리콘층(36)과 게이트 절연막(33)과 사이의 계면에는 계면 준위(X표로 표시)가 발생한다.
이어서, 예를 들어 분압 10 Torr의 O2를 포함하는 산화 분위기 중에서, 기판의 온도를 600℃ 이하로 설정해 30분 이상 유지한다. 이에 의해, 다결정 실리콘층 (36) 표면에서 도입된 산소 원자는 다결정 실리콘층(36)과, 게이트 절연막(33) 사이의 계면 근방까지 확산하고, 계면이 산소로 종단한다(도 21의 (b)).
또한, 제1 실시형태와 마찬가지로, 게이트 절연막(33)과 채널 반도체층 (36)과의 계면이 산화되어서, 계면 준위 밀도를 저하시키기 위해서는, 채널 반도체층(17)의 층 두께는 20nm 이하인 것이 바람직하다. 또한, 이 계면을 산소로 종단하는 처리에 의한 게이트 절연막(33)의 막 두께의 증가는 계면 준위 밀도의 증가를 억제하기 위해 상술한 바와 같이 0.3nm 이하인 것이 바람직하다.
종래는, 계면 준위를 저감하고, 이동도를 향상시키기 위해 1000℃의 열처리가 필요했다. 그리고, 이것을 가능하게 하기 위해 기판에는 1000℃ 이상의 내열성이 있는 고가의 석영 기판이 사용되고 있었다. 그러나, 도 16의 (b) 및 도 16의 (d)을 사용해서 설명한 바와 같이, 본 실시형태와 같은 산소 종단 기술을 사용함으로써 이동도의 향상을 실현할 수 있다. 따라서, 내열성이 없는 저렴한 유리 기판(대강 600℃ 이하)에서도 특성의 개선이 가능하게 되고, 결과적으로 소자 단가가 대폭적인 저감이 가능하게 된다.
또한, 본 실시형태에 있어서는, 다결정 실리콘층(36)을 통해서 산소 종단하고 있으므로, 채널 반도체층(36)의 표면에는 1nm 내지 2nm 정도의 산화막(표면 산화막)이 형성되지만, 이것은 이 후에 퇴적되는 보호막(예를 들어, SiN막)의 형성 시에 NH3 가스의, 채널에의 침입을 억제하는 효과를 갖는다. 채널 중에 수소기가 혼입되면, 그것은 캐리어의 산란 감소가 되기 때문에 이동도가 저하하지만, 산소 종단 시의 2차적인 효과(표면 산화)에 의해 억제하는 것이 가능하다. 또한, 표면 산화막은 산소의 확산 속도도 억제하는 효과가 있다. 즉, 게이트 절연막과 반도체층과의 계면의 산화를 자기 억제하는 효과가 있기 때문에, 계면 산화량에 대한 시간의 마진이 커지고, 과산화에 의한 이동도의 저하를 억제하는 것이 가능하게 된다.
이상 설명한 바와 같이, 본 실시형태에 따르면, 반도체층과 절연막과의 계면 준위 밀도의 증가에 기인한 이동도 및 신뢰성의 저하를 억제할 수 있다.
이상 설명한 바와 같이, 본 발명의 각 실시형태에 따르면, 실리콘 기판과 게이트 절연막의 계면에 600℃ 이하로 산소를 도입해 계면에 침투시켜서, 계면 준위에 정착시킬 수 있다. 이로 인해, 밴드 갭 중의 계면 준위가 내려가고, 계면 준위에 의한 트랜지스터의 임계값의 변동을 억제할 수 있다. 또한, 캐리어 산란에 있어서의 광학 포논의 생성이 저감되므로, 안정된 계면 구조를 갖는 절연막이 형성되고, 소자의 전류 구동 능력의 저하를 수반하지 않는 신뢰성이 높은 반도체 장치를 제조할 수 있다.
10 적층 구조
11 제어 게이트 전극
12 층간 절연막
13 관통 구멍
14 전하 블록 절연막
15 전하 축적부
16 터널 절연막
17 채널 반도체층
18 SiN막
31 SiO2막
32 게이트 전극
33 게이트 절연막
34 소스 단자
35 드레인 단자
36 채널 반도체층

Claims (8)

  1. 반도체 장치의 제조 방법으로서,
    제어 게이트 전극과, 층간 절연막을 교대로 적층하여 적층 구조를 형성하는 공정과,
    상기 제어 게이트 전극과 상기 층간 절연막의 적층 방향으로 상기 적층 구조를 관통하는 관통 구멍을 형성하는 공정과,
    상기 관통 구멍의 내측의 표면을 덮는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막의 내측의 표면을 덮는 전하 축적부를 형성하는 공정과,
    상기 전하 축적부의 내측의 표면을 덮는 제2 절연막을 형성하는 공정과,
    상기 제2 절연막의 내측의 표면을 덮는 반도체층을 형성하는 공정과,
    O2 가스를 포함하는 분위기 중에서 600℃ 이하의 온도에서 상기 제2 절연막의 상기 내측의 표면의 반대측의 상기 반도체층의 표면을 노출시켜, 상기 반도체층의 상기 표면, 및 상기 반도체층과 상기 제2 절연막 사이의 계면을 산화시키는 공정
    을 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 반도체층은 입계(grain boundary)를 갖고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 반도체층은 층 두께가 20nm 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 산화시키는 공정은 상기 제2 절연막의 막 두께의 증가가 0.3nm 이하가 되도록 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 장치의 제조 방법으로서,
    기판 상에 절연막을 퇴적하는 공정과,
    상기 절연막 상에 반도체층을 형성하는 공정과,
    O2 가스를 포함하는 분위기 중에서 600℃ 이하의 온도에서 상기 절연막의 내측 표면의 반대측의 상기 반도체층의 표면을 노출시켜, 상기 반도체층의 상기 표면, 및 상기 반도체층과 절연막 사이의 계면을 산화시키는 공정
    을 포함하고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 반도체층은 입계를 갖고 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서, 상기 반도체층은 층 두께가 20nm 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서, 상기 산화시키는 공정은, 이 산화시키는 공정에 의한 상기 절연막의 막 두께의 증가가 0.3nm 이하가 되도록 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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