JPH10242945A - 疑似ランダムパターン誤り測定回路 - Google Patents
疑似ランダムパターン誤り測定回路Info
- Publication number
- JPH10242945A JPH10242945A JP9043923A JP4392397A JPH10242945A JP H10242945 A JPH10242945 A JP H10242945A JP 9043923 A JP9043923 A JP 9043923A JP 4392397 A JP4392397 A JP 4392397A JP H10242945 A JPH10242945 A JP H10242945A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- circuit
- bits
- pseudo
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 並列で処理する信号の本数が増大した時に、
より小さい回路規模で疑似ランダムパターンのビット誤
りの測定が行える疑似ランダムパターン誤り測定回路を
提供することを目的とする。 【構成】 基準のＰＮパターンを発生する回路は、Ｎ個
（Ｎは発生するＰＮ段数の値以上、並列信号数ｎ以下の
整数）のフリップフロップ回路４−１〜４−Ｎと（ｎ−
Ｎ＋１）〜ｎビット後演算回路６−（ｎ−Ｎ＋１）〜６
−ｎで構成される。また、遅延回路７の１〜Ｎビット目
の出力とフリップフロップ回路４−１〜４−Ｎの出力の
ビット比較を行う第１〜Ｎ番目のＥＸＯＲ回路８−１〜
８−Ｎと、遅延回路７の（Ｎ＋１）〜ｎビット目の出力
と、１〜（ｎ−Ｎ）ビット後演算回路６−１〜６−（ｎ
−Ｎ）の出力のビット比較を行う第（Ｎ＋１）〜（ｎ−
Ｎ）番目のＥＸＯＲ回路８−（Ｎ＋１）〜８−（ｎ−
Ｎ）とにより構成される。
より小さい回路規模で疑似ランダムパターンのビット誤
りの測定が行える疑似ランダムパターン誤り測定回路を
提供することを目的とする。 【構成】 基準のＰＮパターンを発生する回路は、Ｎ個
（Ｎは発生するＰＮ段数の値以上、並列信号数ｎ以下の
整数）のフリップフロップ回路４−１〜４−Ｎと（ｎ−
Ｎ＋１）〜ｎビット後演算回路６−（ｎ−Ｎ＋１）〜６
−ｎで構成される。また、遅延回路７の１〜Ｎビット目
の出力とフリップフロップ回路４−１〜４−Ｎの出力の
ビット比較を行う第１〜Ｎ番目のＥＸＯＲ回路８−１〜
８−Ｎと、遅延回路７の（Ｎ＋１）〜ｎビット目の出力
と、１〜（ｎ−Ｎ）ビット後演算回路６−１〜６−（ｎ
−Ｎ）の出力のビット比較を行う第（Ｎ＋１）〜（ｎ−
Ｎ）番目のＥＸＯＲ回路８−（Ｎ＋１）〜８−（ｎ−
Ｎ）とにより構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、ビット誤り評価
装置に関するものであり、さらに詳しくは、送信装置側
より送られてきた疑似ランダムパターン（以下、「ＰＮ
パターン」という。）を受信装置内に持つＰＮパターン
発生回路の基準のＰＮパターンと比較することによりエ
ラーを検出するＰＮパターン誤り測定回路に係わるもの
である。
装置に関するものであり、さらに詳しくは、送信装置側
より送られてきた疑似ランダムパターン（以下、「ＰＮ
パターン」という。）を受信装置内に持つＰＮパターン
発生回路の基準のＰＮパターンと比較することによりエ
ラーを検出するＰＮパターン誤り測定回路に係わるもの
である。
【０００２】
【従来の技術】通信用のデバイス、伝送装置、伝送線路
等の受信信号のエラーを検出するにあたっては、ＰＮパ
ターンが良く使用される。この受信信号のエラーを検出
するＰＮパターン誤り測定回路においては、受信信号と
受信装置内部で発生する基準信号との同期が取られ、受
信信号（受信データ）と基準信号とが比較され、誤って
いるビットが検出される。
等の受信信号のエラーを検出するにあたっては、ＰＮパ
ターンが良く使用される。この受信信号のエラーを検出
するＰＮパターン誤り測定回路においては、受信信号と
受信装置内部で発生する基準信号との同期が取られ、受
信信号（受信データ）と基準信号とが比較され、誤って
いるビットが検出される。
【０００３】具体的には、送信装置で発生したＰＮパタ
ーンが、デバイス、あるいは伝送装置等を経由して受信
装置で受信され、この受信されたＰＮパターンと、受信
装置内に持つＰＮパターン発生回路の発生する基準のＰ
Ｎパターンとが比較され誤っているビットが検出され
る。このとき、比較を行うために、受信装置では事前に
受信データと基準のＰＮパターンを同期している状態に
引き込み、同期を引き込んだ後にビット誤りの比較が行
われる。
ーンが、デバイス、あるいは伝送装置等を経由して受信
装置で受信され、この受信されたＰＮパターンと、受信
装置内に持つＰＮパターン発生回路の発生する基準のＰ
Ｎパターンとが比較され誤っているビットが検出され
る。このとき、比較を行うために、受信装置では事前に
受信データと基準のＰＮパターンを同期している状態に
引き込み、同期を引き込んだ後にビット誤りの比較が行
われる。
【０００４】図３には、受信データのビット誤りの発生
を検出するビット誤り測定回路の従来技術の構成が示さ
れている。同図は従来技術におけるＰＮパターン誤り測
定回路のブロック図であり、１は受信データ入力端子、
２はラッチ信号入力端子、３はビット誤り検出出力端
子、４−１〜４−ｎはフリップフロップ回路、５−１〜
５−ｎはセレクタ回路、７は遅延回路、８−１〜８−ｎ
はＥＸＯＲ回路、９−１〜９−ｎは（ｎ＋１）ビット後
〜２ｎビット後演算回路である。
を検出するビット誤り測定回路の従来技術の構成が示さ
れている。同図は従来技術におけるＰＮパターン誤り測
定回路のブロック図であり、１は受信データ入力端子、
２はラッチ信号入力端子、３はビット誤り検出出力端
子、４−１〜４−ｎはフリップフロップ回路、５−１〜
５−ｎはセレクタ回路、７は遅延回路、８−１〜８−ｎ
はＥＸＯＲ回路、９−１〜９−ｎは（ｎ＋１）ビット後
〜２ｎビット後演算回路である。
【０００５】まず、ｎ個のフリップフロップ回路４−１
〜４−ｎと、ｎ個のセレクタ回路５−１〜５−ｎと、お
よび（ｎ＋１）ビット後〜２ｎビット後演算回路９−１
〜９−ｎとで構成され、ｎ本の並列のＰＮパターンを出
力する並列ＰＮパターン発生回路１０について説明す
る。
〜４−ｎと、ｎ個のセレクタ回路５−１〜５−ｎと、お
よび（ｎ＋１）ビット後〜２ｎビット後演算回路９−１
〜９−ｎとで構成され、ｎ本の並列のＰＮパターンを出
力する並列ＰＮパターン発生回路１０について説明す
る。
【０００６】図５にはこの並列ＰＮパターン発生回路１
０の原型の回路であるシリアルのＰＮパターンを出力す
るＰＮパターン発生回路の例が示されている。このＰＮ
パターン発生回路は、Ｘ個のフリップフロップ回路２２
−１〜２２−Ｘによるシフトレジスタと、１番目のフリ
ップフロップ回路２２−１とｊ番目のフリップフロップ
回路２２−ｊの出力の排他的論理和を演算しＸ番目のフ
リップフロップ回路２２−Ｘに入力するＥＸＯＲ回路２
３とから構成されている。なお、同図において、２１は
シリアルＰＮパターン出力端子である。
０の原型の回路であるシリアルのＰＮパターンを出力す
るＰＮパターン発生回路の例が示されている。このＰＮ
パターン発生回路は、Ｘ個のフリップフロップ回路２２
−１〜２２−Ｘによるシフトレジスタと、１番目のフリ
ップフロップ回路２２−１とｊ番目のフリップフロップ
回路２２−ｊの出力の排他的論理和を演算しＸ番目のフ
リップフロップ回路２２−Ｘに入力するＥＸＯＲ回路２
３とから構成されている。なお、同図において、２１は
シリアルＰＮパターン出力端子である。
【０００７】この回路で発生するパターンは、（２x −
１）ビットの周期を持つ、Ｘ段のＰＮパターンとなって
いる。また、ｊの値を、それぞれの段数によって、決め
られた固有の値であるとすれば、この回路は、 ｆ（ａ）＝ａx ＋ａj ＋１ ・・・（１） という特性多項式で表せられる。そして、この特性多項
式から基準のＰＮパターンが求められることになる。
１）ビットの周期を持つ、Ｘ段のＰＮパターンとなって
いる。また、ｊの値を、それぞれの段数によって、決め
られた固有の値であるとすれば、この回路は、 ｆ（ａ）＝ａx ＋ａj ＋１ ・・・（１） という特性多項式で表せられる。そして、この特性多項
式から基準のＰＮパターンが求められることになる。
【０００８】ところで、高速で動作する測定器において
は、シリアルの信号をパラレルに変換して、より遅い速
度で信号処理を行う。すなわち、送信側では、パラレル
信号を発生させ、それを信号処理した後に多重回路で、
高速なシリアル信号に変換する。また、受信側では、シ
リアル信号を受けて分離回路で低速なパラレル信号に変
換し、信号処理を行う。
は、シリアルの信号をパラレルに変換して、より遅い速
度で信号処理を行う。すなわち、送信側では、パラレル
信号を発生させ、それを信号処理した後に多重回路で、
高速なシリアル信号に変換する。また、受信側では、シ
リアル信号を受けて分離回路で低速なパラレル信号に変
換し、信号処理を行う。
【０００９】ここで、このパラレルのＰＮパターンを出
力するＰＮパターン発生回路のことを並列ＰＮパターン
発生回路という。この並列ＰＮパターン発生回路では、
直列化（シリアル化）後にＰＮパターンが得られる。ま
た、ＰＮパターンを一定ビット毎にサンプリングした結
果は、元のＰＮパターンになるという性質から、それぞ
れのビット出力もＰＮパターンである。なお並列ＰＮパ
ターン発生回路は、並列信号のビット数ｎ個以上のフリ
ップフロップ回路で構成され、各フリップフロップ回路
の入力には排他的論理和から構成される演算回路が接続
される。
力するＰＮパターン発生回路のことを並列ＰＮパターン
発生回路という。この並列ＰＮパターン発生回路では、
直列化（シリアル化）後にＰＮパターンが得られる。ま
た、ＰＮパターンを一定ビット毎にサンプリングした結
果は、元のＰＮパターンになるという性質から、それぞ
れのビット出力もＰＮパターンである。なお並列ＰＮパ
ターン発生回路は、並列信号のビット数ｎ個以上のフリ
ップフロップ回路で構成され、各フリップフロップ回路
の入力には排他的論理和から構成される演算回路が接続
される。
【００１０】図３に示す並列ＰＮパターン発生回路１０
においても、並列信号のビット数ｎだけのフリップフロ
ップ回路４−１〜４−ｎと、（ｎ＋１）ビット〜２ｎビ
ット後演算回路９−１〜９−ｎとを備えている。（ｎ＋
１）ビット〜２ｎビット後演算回路９−１〜９−ｎは、
例えば、ｉビット後演算回路９−ｉが、１番目のフリッ
プフロップ回路４−１の保持しているビットからｉビッ
ト後のビットを演算して出力するというように、それぞ
れ、１番目のフリップフロップ回路４−１の保持してい
るビットから（ｎ＋１）〜２ｎビット後のビットを演算
して出力するようになっている。
においても、並列信号のビット数ｎだけのフリップフロ
ップ回路４−１〜４−ｎと、（ｎ＋１）ビット〜２ｎビ
ット後演算回路９−１〜９−ｎとを備えている。（ｎ＋
１）ビット〜２ｎビット後演算回路９−１〜９−ｎは、
例えば、ｉビット後演算回路９−ｉが、１番目のフリッ
プフロップ回路４−１の保持しているビットからｉビッ
ト後のビットを演算して出力するというように、それぞ
れ、１番目のフリップフロップ回路４−１の保持してい
るビットから（ｎ＋１）〜２ｎビット後のビットを演算
して出力するようになっている。
【００１１】ここで、１番目のフリップフロップ回路４
−１の保持しているビットからｉビット後のビットを演
算し出力するｉビット後演算回路９−ｉは、ａi を式
（１）の特性多項式で割って、その剰余多項式を回路に
置き換えることにより求めることができ、その回路はす
べて排他的論理和で構成できることが知られている。例
として、特性多項式が、 ｆ（ａ）＝ａ7 ＋ａ1 ＋１ ・・・（２） というＰＮ段数７段で、あるビットＰＮ（ｙ）の８ビッ
ト後のビットの値ＰＮ（ｙ＋８）を求めたいというとき
には、ａ8 を式（２）の特性多項式で割り、剰余多項式
を求める。この場合の剰余多項式ｒ（ａ）は、 ｒ（ａ）＝ａ2 ＋ａ1 ・・・（３） で表せる。この剰余多項式を回路に置き換えるとすれ
ば、あるビットＰＮ（ｙ）の２ビット後のビットＰＮ
（ｙ＋２）と１ビット後のビットＰＮ（ｙ＋１）との排
他的論理和を演算する回路に置き換えることができる。
つまり、１番目のフリップフロップ回路４−１の保持し
ているビットからｉビット後のビットを演算し出力する
ｉビット後演算回路９−ｉは、すべて排他的論理和を求
める回路に置き換えることができる。
−１の保持しているビットからｉビット後のビットを演
算し出力するｉビット後演算回路９−ｉは、ａi を式
（１）の特性多項式で割って、その剰余多項式を回路に
置き換えることにより求めることができ、その回路はす
べて排他的論理和で構成できることが知られている。例
として、特性多項式が、 ｆ（ａ）＝ａ7 ＋ａ1 ＋１ ・・・（２） というＰＮ段数７段で、あるビットＰＮ（ｙ）の８ビッ
ト後のビットの値ＰＮ（ｙ＋８）を求めたいというとき
には、ａ8 を式（２）の特性多項式で割り、剰余多項式
を求める。この場合の剰余多項式ｒ（ａ）は、 ｒ（ａ）＝ａ2 ＋ａ1 ・・・（３） で表せる。この剰余多項式を回路に置き換えるとすれ
ば、あるビットＰＮ（ｙ）の２ビット後のビットＰＮ
（ｙ＋２）と１ビット後のビットＰＮ（ｙ＋１）との排
他的論理和を演算する回路に置き換えることができる。
つまり、１番目のフリップフロップ回路４−１の保持し
ているビットからｉビット後のビットを演算し出力する
ｉビット後演算回路９−ｉは、すべて排他的論理和を求
める回路に置き換えることができる。
【００１２】また、並列ＰＮパターン発生回路１０に
は、フリップフロップ回路４−１〜４−ｎに初期値を読
み込むために、それぞれにセレクタ回路５−１〜５−ｎ
が演算回路とフリップフロップ回路の間に挿入されてお
り、セレクタ回路の選択信号により、フリップフロップ
回路１０に初期値を読み込ませることができるようにな
っている。
は、フリップフロップ回路４−１〜４−ｎに初期値を読
み込むために、それぞれにセレクタ回路５−１〜５−ｎ
が演算回路とフリップフロップ回路の間に挿入されてお
り、セレクタ回路の選択信号により、フリップフロップ
回路１０に初期値を読み込ませることができるようにな
っている。
【００１３】次に図３のＰＮパターン誤り測定回路の動
作について、本回路の動作を説明するタイムチャートで
ある図４を用いて説明する。同図では、受信データの各
ビットには、説明のためにＰＮ（１）、ＰＮ（２）、・
・・というように符号をつけ、ここでは、ＰＮ（２ｎ＋
２）にビット誤りが発生し、誤って受信されたことを想
定する。
作について、本回路の動作を説明するタイムチャートで
ある図４を用いて説明する。同図では、受信データの各
ビットには、説明のためにＰＮ（１）、ＰＮ（２）、・
・・というように符号をつけ、ここでは、ＰＮ（２ｎ＋
２）にビット誤りが発生し、誤って受信されたことを想
定する。
【００１４】まず、受信データ入力端子１に被測定デー
タとなるシリアル受信データの並列化後のｎビット並列
の受信データが入力される。そして、その受信データと
基準のＰＮパターンを発生する並列ＰＮパターン発生回
路１０の出力するデータとを比較して誤り測定を行うた
めに、ラッチ信号入力端子２にラッチ信号が入力され、
受信データがラッチされ受信データとの同期が取られ
る。ラッチ信号が入力されると、セレクタ回路５−１〜
５−ｎは、受信データ入力端子１からのデータを選択し
て出力する。そして、次の状態で、各フリップフロップ
４−１〜４−ｎに、受信データＰＮ（１）〜ＰＮ（ｎ）
が保持される。そして、並列ＰＮパターン発生回路１０
は、保持したＰＮ（１）〜ＰＮ（ｎ）を初期値として、
誤り測定の基準となるｎ本の並列のＰＮパターンを発生
する。
タとなるシリアル受信データの並列化後のｎビット並列
の受信データが入力される。そして、その受信データと
基準のＰＮパターンを発生する並列ＰＮパターン発生回
路１０の出力するデータとを比較して誤り測定を行うた
めに、ラッチ信号入力端子２にラッチ信号が入力され、
受信データがラッチされ受信データとの同期が取られ
る。ラッチ信号が入力されると、セレクタ回路５−１〜
５−ｎは、受信データ入力端子１からのデータを選択し
て出力する。そして、次の状態で、各フリップフロップ
４−１〜４−ｎに、受信データＰＮ（１）〜ＰＮ（ｎ）
が保持される。そして、並列ＰＮパターン発生回路１０
は、保持したＰＮ（１）〜ＰＮ（ｎ）を初期値として、
誤り測定の基準となるｎ本の並列のＰＮパターンを発生
する。
【００１５】受信データと基準のＰＮパターンとの比較
は、受信データを遅延回路７で同期引き込みに必要とな
った分だけ遅延させた後（図４のタイムチャートでは１
クロック遅延させた後）、遅延回路７の出力の各ビット
と並列ＰＮパターン発生回路１０のそれぞれ対応するビ
ットをＥＸＯＲ回路８−１〜８−ｎで比較することによ
り行われる。そして、このＥＸＯＲ比較回路８−１〜８
−ｎでの比較結果がビット誤り検出出力端子３に出力さ
れる。ここでは、ＰＮ（２ｎ＋２）が誤って受信されて
いるために、ビット誤り検出出力端子３には、そのビッ
トに関して、誤り検出出力信号が発生する。
は、受信データを遅延回路７で同期引き込みに必要とな
った分だけ遅延させた後（図４のタイムチャートでは１
クロック遅延させた後）、遅延回路７の出力の各ビット
と並列ＰＮパターン発生回路１０のそれぞれ対応するビ
ットをＥＸＯＲ回路８−１〜８−ｎで比較することによ
り行われる。そして、このＥＸＯＲ比較回路８−１〜８
−ｎでの比較結果がビット誤り検出出力端子３に出力さ
れる。ここでは、ＰＮ（２ｎ＋２）が誤って受信されて
いるために、ビット誤り検出出力端子３には、そのビッ
トに関して、誤り検出出力信号が発生する。
【００１６】
【発明が解決しようとする課題】こうした従来のＰＮパ
ターン誤り測定回路では、ｎ本の基準のＰＮパターンを
発生する並列ＰＮパターン発生回路の出力を基準とし
て、ビット誤りの測定が行われる。そのために、並列で
処理する信号のビット数ｎが大きくなると並列ＰＮパタ
ーン回路を構成するフリップフロップ回路（ＦＦ）の数
もそれに比例して増大し、ＰＮパターン誤り測定回路の
回路規模が大きくなるという問題がある。また、回路規
模が大きくなるにしたがって、素子間の遅延時間が長く
なりＰＮパターン誤り測定回路の動作速度が制限される
という問題が発生する。
ターン誤り測定回路では、ｎ本の基準のＰＮパターンを
発生する並列ＰＮパターン発生回路の出力を基準とし
て、ビット誤りの測定が行われる。そのために、並列で
処理する信号のビット数ｎが大きくなると並列ＰＮパタ
ーン回路を構成するフリップフロップ回路（ＦＦ）の数
もそれに比例して増大し、ＰＮパターン誤り測定回路の
回路規模が大きくなるという問題がある。また、回路規
模が大きくなるにしたがって、素子間の遅延時間が長く
なりＰＮパターン誤り測定回路の動作速度が制限される
という問題が発生する。
【００１７】
【課題を解決するための手段】上述した問題を解決する
ため、本発明のＰＮパターン誤り測定回路は、受信デー
タ入力端子(1)に入力されるｎビット並列の受信データ
と内部で生成する疑似ランダムパターンとを比較するこ
とによりビット誤りを測定する疑似ランダムパターン誤
り測定回路において、基準となる疑似ランダムパターン
を発生させるためのデータを保持出力するＮ(＜ｎ)個の
フリップフロップ回路(4-1〜4-N)と、前記フリップフロ
ップ回路(4-1〜4-N)が保持している疑似ランダムパター
ンから、それらに続く疑似ランダムパターンのｉ（ｉは
１以上ｎ以下の整数）ビット後を演算するｉビット後演
算回路(6-1〜6-i〜6-n)と、前記ｉビット後演算回路(6-
1〜6-i〜6-n)のうち、（ｎ−Ｎ＋１）ビット後演算回路
(6-(n-N+1))からｎビット後演算回路(6-n)の出力と、前
記受信データ入力端子(1)の１ビット目からＮビット目
のデータとのいずれか一方をラッチ信号入力端子(2)で
受信したラッチ信号の値に応じて選択し、前記フリップ
フロップ回路(4-1〜4-N)へ向けて出力するＮ個のセレク
タ回路(5-1〜5-N)と、前記並列の受信データを遅延させ
て出力する遅延回路(7)と、前記遅延回路(7)の１ビット
目からＮビット目の出力と、前記フリップフロップ回路
(4-1〜4-N)の出力とを受信し、それぞれのビットの排他
的論理和の演算結果をビット誤り検出出力端子(3)の１
ビット目からＮビット目に出力する第１番目〜第Ｎ番目
のＥＸＯＲ回路(8-1〜8-N)と、前記遅延回路(7)の（Ｎ
＋１）ビット目からｎビット目の出力と、前記ｉビット
後演算回路(6-1〜6-i〜6-n)のうち、第１から第（ｎ−
Ｎ）番目のｉビット後演算回路(6-1〜6-(n-N))の出力と
を受信し、それぞれのビットの排他的論理和の演算結果
をビット誤り検出出力端子(3)の（Ｎ＋１）ビット目か
らｎビット目に出力する第（Ｎ＋１）番目〜第ｎ番目の
ＥＸＯＲ回路(8-(N+1)〜8-n)とを備える。
ため、本発明のＰＮパターン誤り測定回路は、受信デー
タ入力端子(1)に入力されるｎビット並列の受信データ
と内部で生成する疑似ランダムパターンとを比較するこ
とによりビット誤りを測定する疑似ランダムパターン誤
り測定回路において、基準となる疑似ランダムパターン
を発生させるためのデータを保持出力するＮ(＜ｎ)個の
フリップフロップ回路(4-1〜4-N)と、前記フリップフロ
ップ回路(4-1〜4-N)が保持している疑似ランダムパター
ンから、それらに続く疑似ランダムパターンのｉ（ｉは
１以上ｎ以下の整数）ビット後を演算するｉビット後演
算回路(6-1〜6-i〜6-n)と、前記ｉビット後演算回路(6-
1〜6-i〜6-n)のうち、（ｎ−Ｎ＋１）ビット後演算回路
(6-(n-N+1))からｎビット後演算回路(6-n)の出力と、前
記受信データ入力端子(1)の１ビット目からＮビット目
のデータとのいずれか一方をラッチ信号入力端子(2)で
受信したラッチ信号の値に応じて選択し、前記フリップ
フロップ回路(4-1〜4-N)へ向けて出力するＮ個のセレク
タ回路(5-1〜5-N)と、前記並列の受信データを遅延させ
て出力する遅延回路(7)と、前記遅延回路(7)の１ビット
目からＮビット目の出力と、前記フリップフロップ回路
(4-1〜4-N)の出力とを受信し、それぞれのビットの排他
的論理和の演算結果をビット誤り検出出力端子(3)の１
ビット目からＮビット目に出力する第１番目〜第Ｎ番目
のＥＸＯＲ回路(8-1〜8-N)と、前記遅延回路(7)の（Ｎ
＋１）ビット目からｎビット目の出力と、前記ｉビット
後演算回路(6-1〜6-i〜6-n)のうち、第１から第（ｎ−
Ｎ）番目のｉビット後演算回路(6-1〜6-(n-N))の出力と
を受信し、それぞれのビットの排他的論理和の演算結果
をビット誤り検出出力端子(3)の（Ｎ＋１）ビット目か
らｎビット目に出力する第（Ｎ＋１）番目〜第ｎ番目の
ＥＸＯＲ回路(8-(N+1)〜8-n)とを備える。
【００１８】この疑似ランダムパターン誤り測定回路に
よれば、実装面積を縮小できるとともに、素子間の遅延
時間も短縮できるため、従来よりも高速に動作すること
が可能になる。
よれば、実装面積を縮小できるとともに、素子間の遅延
時間も短縮できるため、従来よりも高速に動作すること
が可能になる。
【００１９】
【発明の実施の形態】図１は、本発明の実施の形態を示
すブロック図である。同図において、１は受信データ入
力端子、２はラッチ信号入力端子、３はビット誤り検出
出力端子、４−１〜４−Ｎはフリップフロップ回路、５
−１〜５−Ｎはセレクタ回路、６−ｉ（ｉ＝１〜ｎ）は
ｉビット後演算回路、７は遅延回路、８−１〜８−ｎは
ＥＸＯＲ回路である。
すブロック図である。同図において、１は受信データ入
力端子、２はラッチ信号入力端子、３はビット誤り検出
出力端子、４−１〜４−Ｎはフリップフロップ回路、５
−１〜５−Ｎはセレクタ回路、６−ｉ（ｉ＝１〜ｎ）は
ｉビット後演算回路、７は遅延回路、８−１〜８−ｎは
ＥＸＯＲ回路である。
【００２０】同図に示すように、受信データ入力端子１
に入力された受信データは、遅延回路７に入力される。
また、受信データの１〜Ｎ（＜ｎ）ビット目はそれぞれ
Ｎ個のセレクタ回路５−１〜５−Ｎに入力される。ま
た、セレクタ回路５−１〜５−Ｎは、ラッチ信号入力端
子２に入力されるラッチ信号により、受信データの１〜
Ｎビット目と、（ｎ−Ｎ＋１）〜ｎビット後演算回路６
−（ｎ−Ｎ＋１）〜６−ｎの出力とのいずれかを選択
し、フリップフロップ回路４−１〜４−Ｎへ向けて出力
する働きをする。
に入力された受信データは、遅延回路７に入力される。
また、受信データの１〜Ｎ（＜ｎ）ビット目はそれぞれ
Ｎ個のセレクタ回路５−１〜５−Ｎに入力される。ま
た、セレクタ回路５−１〜５−Ｎは、ラッチ信号入力端
子２に入力されるラッチ信号により、受信データの１〜
Ｎビット目と、（ｎ−Ｎ＋１）〜ｎビット後演算回路６
−（ｎ−Ｎ＋１）〜６−ｎの出力とのいずれかを選択
し、フリップフロップ回路４−１〜４−Ｎへ向けて出力
する働きをする。
【００２１】ｉビット後演算回路６−１〜６−ｉ〜６−
ｎは、フリップフロップ回路４−１〜４−Ｎが保持して
いるＰＮパターンの続くＰＮパターンを演算して出力す
る。なお、ｉビット後演算回路６−ｉは、フリップフロ
ップ回路４−１からｉビット遅れたビットの演算結果を
出力する。
ｎは、フリップフロップ回路４−１〜４−Ｎが保持して
いるＰＮパターンの続くＰＮパターンを演算して出力す
る。なお、ｉビット後演算回路６−ｉは、フリップフロ
ップ回路４−１からｉビット遅れたビットの演算結果を
出力する。
【００２２】ここで、ｉビット後演算回路は、従来技術
で説明したように、ａi を式（１）の特性多項式で割っ
て、その剰余多項式を排他的論理和に置き換えて回路を
構成できる。また、剰余多項式の次数は必ず式（１）の
特性多項式の次数、すなわち発生するＰＮパターンのＰ
Ｎ段数Ｘよりも小さくなる。このことは、ＰＮパターン
の任意のあるビットＰＮ（ｙ）からｉビット離れたビッ
トＰＮ（ｙ＋ｉ）を求めるためには、ビットＰＮ（ｙ）
の後のＸビット以内のビットの値が必要であることを意
味する。逆にいうと、ＰＮパターン中の任意の連続した
ＰＮ段数Ｘ分のビットの値が分かれば、それらのビット
から、ＰＮパターンの任意の他のビットが剰余多項式を
排他的論理和に置き換えた回路で求めることができるこ
とを意味している。本発明では、このＰＮパターンの性
質を利用し、ＰＮ段数Ｘだけの個数のフリップフロップ
回路で基準のＰＮパターンを発生させ、他の比較のため
に足りないビットは、１〜（ｎ−Ｎ）ビット後演算回路
６−１〜６−（ｎ−Ｎ）で演算し発生させている。
で説明したように、ａi を式（１）の特性多項式で割っ
て、その剰余多項式を排他的論理和に置き換えて回路を
構成できる。また、剰余多項式の次数は必ず式（１）の
特性多項式の次数、すなわち発生するＰＮパターンのＰ
Ｎ段数Ｘよりも小さくなる。このことは、ＰＮパターン
の任意のあるビットＰＮ（ｙ）からｉビット離れたビッ
トＰＮ（ｙ＋ｉ）を求めるためには、ビットＰＮ（ｙ）
の後のＸビット以内のビットの値が必要であることを意
味する。逆にいうと、ＰＮパターン中の任意の連続した
ＰＮ段数Ｘ分のビットの値が分かれば、それらのビット
から、ＰＮパターンの任意の他のビットが剰余多項式を
排他的論理和に置き換えた回路で求めることができるこ
とを意味している。本発明では、このＰＮパターンの性
質を利用し、ＰＮ段数Ｘだけの個数のフリップフロップ
回路で基準のＰＮパターンを発生させ、他の比較のため
に足りないビットは、１〜（ｎ−Ｎ）ビット後演算回路
６−１〜６−（ｎ−Ｎ）で演算し発生させている。
【００２３】また、ｎ個のＥＸＯＲ回路８−１〜８−ｎ
は、第１〜Ｎ番目のＥＸＯＲ回路８−１〜８−Ｎで、フ
リップフロップ４−１〜４−Ｎの出力と遅延回路７の１
〜Ｎビット目の出力とを比較し、また第（Ｎ＋１）〜ｎ
番目のＥＸＯＲ回路８−（Ｎ＋１）〜８−ｎで、１〜
（ｎ−Ｎ）ビット後演算回路６−１〜６−（ｎ−Ｎ）の
出力と遅延回路７の（Ｎ＋１）〜ｎビット目の出力とを
比較し、誤っていた時に誤り検出信号を誤り検出出力端
子３に出力する。
は、第１〜Ｎ番目のＥＸＯＲ回路８−１〜８−Ｎで、フ
リップフロップ４−１〜４−Ｎの出力と遅延回路７の１
〜Ｎビット目の出力とを比較し、また第（Ｎ＋１）〜ｎ
番目のＥＸＯＲ回路８−（Ｎ＋１）〜８−ｎで、１〜
（ｎ−Ｎ）ビット後演算回路６−１〜６−（ｎ−Ｎ）の
出力と遅延回路７の（Ｎ＋１）〜ｎビット目の出力とを
比較し、誤っていた時に誤り検出信号を誤り検出出力端
子３に出力する。
【００２４】次に、図１の本発明によるＰＮパターン発
生回路の実際の動作を図２のタイムチャートを参照して
説明する。同図では、図４のタイムチャートと同様に受
信データの各ビットにはＰＮ（１）、ＰＮ（２）、・・
・というように符号をつけ、ＰＮ（２ｎ＋２）が誤って
受信されたと想定している。
生回路の実際の動作を図２のタイムチャートを参照して
説明する。同図では、図４のタイムチャートと同様に受
信データの各ビットにはＰＮ（１）、ＰＮ（２）、・・
・というように符号をつけ、ＰＮ（２ｎ＋２）が誤って
受信されたと想定している。
【００２５】まず、受信データ入力端子１に被測定デー
タとなるｎ本並列の受信データが入力される。そして、
その受信データと基準パターンの同期を取るために、ラ
ッチ信号入力端子２にラッチ信号が入力される。ラッチ
信号が入力されるとセレクタ回路５−１〜５−Ｎは、受
信データ入力端子１に入力した受信データの１〜Ｎビッ
ト目のデータＰＮ（１）〜ＰＮ（Ｎ）を選択する。そし
て、次の状態で、各フリップフロップ４−１〜４−Ｎ
に、それらの受信データＰＮ（１）〜ＰＮ（Ｎ）が保持
される。受信データＰＮ（１）〜ＰＮ（Ｎ）が保持され
た後、次のラッチ信号が入力されるまでは、各フリップ
フロップ回路４−１〜４−Ｎは、それぞれＰＮ（１）〜
ＰＮ（Ｎ）を初期値とした、（ｎ−Ｎ＋１）〜ｎビット
後演算回路６−（ｎ−Ｎ＋１）〜６−ｎによる演算の結
果を基にして、ｎビット毎にサンプリングしたＰＮパタ
ーンを出力する。
タとなるｎ本並列の受信データが入力される。そして、
その受信データと基準パターンの同期を取るために、ラ
ッチ信号入力端子２にラッチ信号が入力される。ラッチ
信号が入力されるとセレクタ回路５−１〜５−Ｎは、受
信データ入力端子１に入力した受信データの１〜Ｎビッ
ト目のデータＰＮ（１）〜ＰＮ（Ｎ）を選択する。そし
て、次の状態で、各フリップフロップ４−１〜４−Ｎ
に、それらの受信データＰＮ（１）〜ＰＮ（Ｎ）が保持
される。受信データＰＮ（１）〜ＰＮ（Ｎ）が保持され
た後、次のラッチ信号が入力されるまでは、各フリップ
フロップ回路４−１〜４−Ｎは、それぞれＰＮ（１）〜
ＰＮ（Ｎ）を初期値とした、（ｎ−Ｎ＋１）〜ｎビット
後演算回路６−（ｎ−Ｎ＋１）〜６−ｎによる演算の結
果を基にして、ｎビット毎にサンプリングしたＰＮパタ
ーンを出力する。
【００２６】フリップフロップ回路４−１〜４−Ｎから
データが保持出力されると、１〜ｎビット後演算回路６
−１〜６−ｎは第１番目のフリップフロップ回路４−１
からそれぞれのビットだけ離れたビットの値ＰＮ（Ｎ＋
１）〜ＰＮ（ｎ＋Ｎ）を演算して出力する。これらは、
フリップフロップ回路４−１〜４−Ｎから保持出力され
ているＮ（＞発生するＰＮ段数Ｘ）ビットのデータに基
づいて演算される。受信データと基準のＰＮパターンと
の比較は、受信データを遅延回路７で同期引き込みに必
要となった分だけ遅延させたものと、基準のＰＮパター
ンとを比較することにより実行される。すなわち、１〜
Ｎビット目の比較は、フリップフロップ回路４−１〜４
−Ｎの出力と遅延回路７から出力された受信データの１
〜Ｎビット目との比較で実行され、また（Ｎ＋１）〜ｎ
ビット目の比較は、１〜（ｎ−Ｎ）ビット後演算回路６
−１〜６−（ｎ−Ｎ）の出力と遅延回路７から出力され
た受信データの（Ｎ＋１）〜ｎビット目との比較で実行
される。図２のタイムチャートでは、遅延回路７では、
受信データ入力を１クロック遅延させて出力させてい
る。そして、上述の比較結果がビット誤り検出出力端子
３に出力される。ここでは、ＰＮ（２ｎ＋２）が誤って
受信されているために、ビット誤り検出出力端子３に
は、そのビットに関して、誤り検出出力信号が発生して
いる。
データが保持出力されると、１〜ｎビット後演算回路６
−１〜６−ｎは第１番目のフリップフロップ回路４−１
からそれぞれのビットだけ離れたビットの値ＰＮ（Ｎ＋
１）〜ＰＮ（ｎ＋Ｎ）を演算して出力する。これらは、
フリップフロップ回路４−１〜４−Ｎから保持出力され
ているＮ（＞発生するＰＮ段数Ｘ）ビットのデータに基
づいて演算される。受信データと基準のＰＮパターンと
の比較は、受信データを遅延回路７で同期引き込みに必
要となった分だけ遅延させたものと、基準のＰＮパター
ンとを比較することにより実行される。すなわち、１〜
Ｎビット目の比較は、フリップフロップ回路４−１〜４
−Ｎの出力と遅延回路７から出力された受信データの１
〜Ｎビット目との比較で実行され、また（Ｎ＋１）〜ｎ
ビット目の比較は、１〜（ｎ−Ｎ）ビット後演算回路６
−１〜６−（ｎ−Ｎ）の出力と遅延回路７から出力され
た受信データの（Ｎ＋１）〜ｎビット目との比較で実行
される。図２のタイムチャートでは、遅延回路７では、
受信データ入力を１クロック遅延させて出力させてい
る。そして、上述の比較結果がビット誤り検出出力端子
３に出力される。ここでは、ＰＮ（２ｎ＋２）が誤って
受信されているために、ビット誤り検出出力端子３に
は、そのビットに関して、誤り検出出力信号が発生して
いる。
【００２７】
【発明の効果】以上説明したように、本発明によるＰＮ
パターン誤り測定回路は、基準のＰＮパターンを出力す
る回路は並列信号のビット数ｎに比例しない構成とした
ため、並列信号のビット数が増大した時には従来技術に
よる回路構成に比べて、回路規模を小さく構成できると
いう効果がある。また、基準のパターンを発生する回路
は、最低ＰＮ段数だけのフリップフロップ、演算回路で
構成できるため、実装面積を縮小できるとともに、素子
間の遅延時間も短縮できるため、従来よりも高速に動作
することが可能になるという効果がある。
パターン誤り測定回路は、基準のＰＮパターンを出力す
る回路は並列信号のビット数ｎに比例しない構成とした
ため、並列信号のビット数が増大した時には従来技術に
よる回路構成に比べて、回路規模を小さく構成できると
いう効果がある。また、基準のパターンを発生する回路
は、最低ＰＮ段数だけのフリップフロップ、演算回路で
構成できるため、実装面積を縮小できるとともに、素子
間の遅延時間も短縮できるため、従来よりも高速に動作
することが可能になるという効果がある。
【図１】本発明の実施の形態にかかる疑似ランダムパタ
ーン誤り測定回路の構成を示すブロック図である。
ーン誤り測定回路の構成を示すブロック図である。
【図２】図１のブロック図の動作を説明するタイムチャ
ートである。
ートである。
【図３】従来技術による疑似ランダムパターン誤り測定
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
【図４】図３のブロック図の動作を説明するタイムチャ
ートである。
ートである。
【図５】シリアルの疑似ランダムパターンを出力する疑
似ランダムパターン発生回路の構成を示したブロック図
である。
似ランダムパターン発生回路の構成を示したブロック図
である。
１ 受信データ入力端子 ２ ラッチ信号入力端子 ３ ビット誤り検出出力端子 ４−１〜４−Ｎ フリップフロップ回路 ５−１〜５−Ｎ セレクタ回路 ６−１〜６−ｉ〜６−ｎ ｉビット後演算回路 ７ 遅延回路 ８−１〜８−ｎ ＥＸＯＲ（排他的論理和）回路
Claims (3)
- 【請求項１】 受信データ入力端子(1)に入力されるｎ
ビット並列の受信データと内部で生成する疑似ランダム
パターンとを比較することによりビット誤りを測定する
疑似ランダムパターン誤り測定回路において、 基準となる疑似ランダムパターンを発生させるためのデ
ータを保持出力するＮ(＜ｎ)個のフリップフロップ回路
(4-1〜4-N)と、 前記フリップフロップ回路(4-1〜4-N)が保持している疑
似ランダムパターンから、それらに続く疑似ランダムパ
ターンのｉ（ｉは１以上ｎ以下の整数）ビット後を演算
するｉビット後演算回路(6-1〜6-i〜6-n)と、 前記ｉビット後演算回路(6-1〜6-i〜6-n)のうち、（ｎ
−Ｎ＋１）ビット後演算回路(6-(n-N+1))からｎビット
後演算回路(6-n)の出力と、前記受信データ入力端子(1)
の１ビット目からＮビット目のデータとのいずれか一方
をラッチ信号入力端子(2)で受信したラッチ信号の値に
応じて選択し、前記フリップフロップ回路(4-1〜4-N)へ
向けて出力するＮ個のセレクタ回路(5-1〜5-N)と、 前記並列の受信データを遅延させて出力する遅延回路
(7)と、 前記遅延回路(7)の１ビット目からＮビット目の出力
と、前記フリップフロップ回路(4-1〜4-N)の出力とを受
信し、それぞれのビットの排他的論理和の演算結果をビ
ット誤り検出出力端子(3)の１ビット目からＮビット目
に出力する第１番目〜第Ｎ番目のＥＸＯＲ回路(8-1〜8-
N)と、 前記遅延回路(7)の（Ｎ＋１）ビット目からｎビット目
の出力と、前記ｉビット後演算回路(6-1〜6-i〜6-n)の
うち、第１から第（ｎ−Ｎ）番目のｉビット後演算回路
(6-1〜6-(n-N))の出力とを受信し、それぞれのビットの
排他的論理和の演算結果をビット誤り検出出力端子(3)
の（Ｎ＋１）ビット目からｎビット目に出力する第（Ｎ
＋１）番目〜第ｎ番目のＥＸＯＲ回路(8-(N+1)〜8-n)と
を具備することを特徴とする疑似ランダムパターン誤り
測定回路。 - 【請求項２】 請求項１の記載の疑似ランダムパターン
誤り測定回路において、前記ラッチ信号に応じて、前記
受信データ入力端子(1)のうち、Ｎビットを前記フリッ
プフロップ回路(4-1〜4-N)に取り込むことで、受信デー
タと基準の疑似ランダムパターンとの同期を取ることを
特徴とする疑似ランダムパターン誤り測定回路。 - 【請求項３】 請求項１の記載の疑似ランダムパターン
誤り測定回路において、前記Ｎの値は、内部で発生する
疑似ランダムパターンのＰＮ段数以上、前記受信データ
入力端子(1)の並列ビット数ｎ以下の値であることを特
徴とする疑似ランダムパターン誤り測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043923A JPH10242945A (ja) | 1997-02-27 | 1997-02-27 | 疑似ランダムパターン誤り測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9043923A JPH10242945A (ja) | 1997-02-27 | 1997-02-27 | 疑似ランダムパターン誤り測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242945A true JPH10242945A (ja) | 1998-09-11 |
Family
ID=12677235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9043923A Pending JPH10242945A (ja) | 1997-02-27 | 1997-02-27 | 疑似ランダムパターン誤り測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242945A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19954067B4 (de) * | 1999-11-10 | 2009-05-07 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren zum Messen der empfangsseitigen Bitfehlerrate eines DVB-Übertragungssystems |
| JP2011135507A (ja) * | 2009-12-25 | 2011-07-07 | Anritsu Corp | データ信号評価装置 |
| JP2014216999A (ja) * | 2013-04-30 | 2014-11-17 | アイコム株式会社 | ビットエラー測定装置および無線機 |
-
1997
- 1997-02-27 JP JP9043923A patent/JPH10242945A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19954067B4 (de) * | 1999-11-10 | 2009-05-07 | Rohde & Schwarz Gmbh & Co. Kg | Verfahren zum Messen der empfangsseitigen Bitfehlerrate eines DVB-Übertragungssystems |
| JP2011135507A (ja) * | 2009-12-25 | 2011-07-07 | Anritsu Corp | データ信号評価装置 |
| JP2014216999A (ja) * | 2013-04-30 | 2014-11-17 | アイコム株式会社 | ビットエラー測定装置および無線機 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100877496B1 (ko) | 클록 및 데이터 복구 회로, 및 ｓｅｒｄｅｓ 회로 | |
| US7275195B2 (en) | Programmable built-in self-test circuit for serializer/deserializer circuits and method | |
| JP3966511B2 (ja) | 同期バス・インターフェースのための自動遅延検出およびレシーバ調節の方法およびシステム | |
| JP4319146B2 (ja) | 半導体試験装置 | |
| KR19980080734A (ko) | Ｐｌｌ 지터 측정 방법과 ｐｌｌ을 가진 집적 회로 | |
| JP4446892B2 (ja) | 半導体試験装置 | |
| US8711996B2 (en) | Methods and apparatus for determining a phase error in signals | |
| JPH10242945A (ja) | 疑似ランダムパターン誤り測定回路 | |
| JP2008151719A (ja) | 半導体集積回路 | |
| KR20030075140A (ko) | 데이터의 위치 정보 탐색을 통한 데이터 복원 방법 및상기 알고리즘을 적용한 직렬 데이터 수신기 | |
| JPH10242951A (ja) | 疑似ランダムパターン同期引き込み回路 | |
| US7795941B2 (en) | Frame pulse signal latch circuit and phase adjustment method | |
| JP2723078B2 (ja) | 非同期データ伝送回路 | |
| JP2004153592A (ja) | パターン同期引き込み装置及びパターン同期引き込み方法 | |
| KR100646333B1 (ko) | 데이터 샘플링 장치 및 방법과 이를 이용한 고속 직렬수신기 | |
| KR20180110824A (ko) | 병렬 신호의 위상 정렬 장치 및 방법 | |
| US20020172311A1 (en) | Large-input-delay variation tolerant (lidvt) receiver adopting FIFO mechanism | |
| JP2003249923A (ja) | ビットエラー測定装置及びそのトリガー信号発生回路 | |
| JP3329158B2 (ja) | ビット誤り測定回路 | |
| JPH0993228A (ja) | ビット誤り測定回路 | |
| KR100333717B1 (ko) | 입력신호의에지검출을이용한클럭발생장치 | |
| US6928089B1 (en) | Pattern synchronous circuit | |
| KR20110060349A (ko) | 데이터 동기화 방법, 데이터 동기화 회로, 및 이를 포함하는 데이터 동기화 장치 | |
| JP2006180029A (ja) | テスト回路 | |
| JPH11355379A (ja) | レジスタデータ転送システム及びレジスタデータ転送方法 |