CN103809659A - 用于高速接口的时钟校准的设备和方法 - Google Patents

用于高速接口的时钟校准的设备和方法 Download PDF

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Abstract

本发明涉及用于将由分别的第一和第二电路***，例如在芯片***上的***中存储器控制器和DDR PHY接口使用的至少两个时钟的相位校准的设备和方法。第一电路（208）采样由第一电路***使用的第一时钟（CK1）的相位，并且延迟电路（228）接着选择性延迟由第二电路***（214）使用的第二时钟（CK2）并设定第二时钟的延迟时序。为节省资源和减小芯片面积，逻辑电路（212）接收第一时钟（CK1）的采样相位，确定哪个延迟时序匹配采样相位的时序，并将延迟电路（228）设定到与匹配采样相位的延迟时序对应的固定延迟时序。因此，使用较少的资源实现两个时钟（CK1，CK2）的相位校准。

Description

用于高速接口的时钟校准的设备和方法
技术领域
在此描述的各种电路实施例通常涉及接口电路中使用的两个时钟之间的时钟校准，并更具体涉及用于高速接口的时钟校准的设备和方法。
背景技术
用于将同步接合的两个电路的时钟校准和匹配是个重要问题。作为该问题的图解，图1示出源自可以在不同时间到达不同电路块104和106的时序电路102（例如锁相环（PLL））的时钟信号（CLK）。如果两个电路块104和106相互接合或通信，则由于不同路由路径延迟导致的时钟输入失配，从一个电路块（104）到另一电路块（106）的数据可以是异步的。当电路块在较低频率操作时，不同时钟信号的校准能够由适当的物理设计实现，例如通过设计去往电路的时钟信号的布置和路由使其具有粗略相等的传输时间，从而减轻到达该电路的时钟信号之间的信号延迟和失真。然而，在较高频率操作的电路，其中的失真相对于时钟周期较为显著，，故障会随着异类时钟信号发生。此外，在高速电路例如在吉赫（Ghz）频率上运行的片上***封装（SOC）中的校准，引入由较高频率上的显著失真导致的不同挑战，该挑战不容易通过使用较真时钟信号的物理设计方法来克服。
除物理设计之外，解决高速电路同步问题的另一途径是使用锁相环（PLL）以尝试纠偏时钟。然而，关于这样途径的问题是该解决方案需要更大尺寸或芯片面积并消耗更多功率，这是在SOC中的特别问题，并且需要芯片物理布局上的特殊需求。另外，PLL途径一般不提供访问其准确的功能模型或改变其功能模型的可用性。
发明内容
根据一个方面，公开了用于将由分别的电路***使用的至少两个时钟相位校准的设备。该设备包括经配置采样由第一电路***使用的第一时钟的至少一个相位的第一电路。该设备还包括延迟电路，该延迟电路经配置选择性延迟由第二电路***使用的第二时钟，并且设定第二时钟的一个或更多延迟时序。此外，该设备包括逻辑电路，该逻辑电路经配置接收第一时钟的采样相位，并确定多个延迟时序中的哪个与采样相位的时序匹配，并且用逻辑电路将延迟电路设定到与匹配采样相位的多个延迟时序中的一个对应的固定延迟时序。
根据本披露的另一方面，披露用于将由分别的电路***使用的至少两个时钟相位校准的方法。该方法包括采样由第一电路***使用的第一时钟的至少一个相位；选择性延迟由第二电路***使用的第二时钟，并且设定第二时钟的一个或更多延迟时序。进一步地，该方法包括在逻辑电路中接收第一时钟的采样相位，并用逻辑电路确定多个延迟时序中的哪个与采样相位的时序匹配。另外，该方法包括用逻辑电路将延迟电路设定到与匹配采样相位的多个延迟时序中的一个对应的固定延迟时序。
根据又一方面，披露用于校准第一和第二时钟的时钟校准器。该校准器包括经配置采样第一时钟的相位的相位检测器。状态机也被包括并经配置接收第一时钟的相位。延迟电路包括在校准器中并且经配置在状态机的控制下选择性增量延迟第二时钟并输出延迟的第二时钟。此外，相位检测器经配置在延迟的第二时钟的上升沿采样第一时钟，并且状态机经进一步配置将第一时钟的采样相位与延迟的第二时钟重复比较，从而确定延迟的第二时钟相位何时与第一时钟匹配的时序，并且基于匹配确定来设定延迟的第二时钟的最终时序。
附图说明
图1图解了由一个或更多时钟信号同步的***中的通信电路块的例子。
图2图解根据本公开的用于校准两个时钟信号的示例电路。
图3图解在其中不使用分频时钟的情况中，由所公开的时钟校准电路使用并在所公开的时钟校准电路内的各种信号的时序。
图4图解在其中使用分频时钟的情况中，由所公开的时钟校准电路使用并在所公开的时钟校准电路内的各种信号的时序。
图5图解根据本公开的在CK1、CK2与采样时钟脉冲的进展之间的时序关系的例子。
图6图解时序图，该时序图图解了图3的例子中用于第二电路块的所有时钟与第一电路块的时钟的最终校准。
图7图解时序图，该时序图图解了图4的例子中用于第二电路块的所有时钟与第一电路块的时钟的最终校准。
图8图解用于当两个电路块相互通信时操作所公开的时钟校准器的示例方法。
图9图解时序图，该时序图图解根据图8的方法标记建立和保持窗口的代码的设定。
图10图解用于根据图8的方法可选设定延迟的CK2信号的时序图。
在附图的各种图中，类似参考号用来表示类似或相似部分。
具体实施方式
目前公开的设备和方法提供了接合的高速电路的时钟校准，其不需要PLL，以及降低了对芯片或SOC中的功耗和空间的需求。特别地，减小的功耗和空间需求通过使用逻辑电路（或等效物）采样第一时钟，并用延迟电路延迟另一第二时钟从而将两个时钟的相位或周期匹配来实现。在一个具体的方面，所公开的时钟校准对于高速SOC中的高速双数据速率（DDR）存储器接口的时钟的相位校准是有用的。
图2图解包括用于校准由第一电路块202使用的第一时钟（CK1）与由第二电路块204使用的另一时钟（CK2）的时钟校准设备的架构200。在DDR存储器接口的具体例子中，第一电路块202可以是存储器控制器并且第二电路块204可以是DDR-PHY。在该架构中，假设由于不同路由长度时钟信号在不同时间到达DDR-PHY和存储器控制器，例如因此引起将两个时钟信号同步的需要。因此，所公开的时钟校准设备206经配置将第二时钟CK2校准到可以是存储器控制器（MC）时钟的第一时钟CK1，并且进一步确保，如果在第二电路块204内使用分频的时钟，则分频的时钟同样与第一时钟CK1相位校准。
时钟校准设备206包括经配置采样第一时钟CK1以便确定CK1的时钟周期的相位时序的相位检测器208。检测器208可以用触发器（例如延迟的触发器）来实施，该触发器在基于以第二时钟信号CK2为基础的可变延迟信号的变化的输入信号（在此表示为“samplingClock”信号210）的上升沿被，这在后面更完整讨论。
第一时钟CK1的采样输入到有限状态机（FSM）212（或等效逻辑或处理器），其部分用来控制将第二时钟CK2的时序或相位可变延迟的延迟电路214。FSM212接收表示为“fsmClk”的第二时钟CK2的输入216（或如果分频的时钟用在第一电路块202，则是由可选分频器影响的一些因数“n”的其分频），其与采样的第一时钟CK1比较。FSM212输出若干控制信号（将在后面讨论）到延迟电路214，该若干控制信号具体用来基于采样的CK1控制时钟CK2的延迟，以便匹配或校准CK2输出选通延迟时钟220的相位，一旦校准实现，CK2最终由第二电路块204使用。
在一个实施例中，延迟电路214包括经配置增量延迟输入到每个触发器222的时钟CK2的多个触发器222（或等效装置），以及经配置增量引入延迟到输入时钟信号的抽头延迟线223。在一个方面，当需要引入必要延迟小于源时钟周期（例如CK2的周期）时，时钟CK2的延迟由延迟线223实现。在其中有待引入的延迟大于源时钟周期的情况下，额外的延迟由多个触发器222引入。
延迟由触发器222部分地使用由FSM212生成，并且也表示为“ck2Select”的选择或选通信号224实现，从而选择选通到多路复用器228的期望的触发器（222）的移位数目。从FSM212到多路复用器228的周期移位信号226用来初始化从多路复用器228到选通多路复用器232的被表示为“mux Select”的选择信号或脉冲230，当断定用于选择CK2输入的muxSelect状态（例如高或“1”）时，该选通多路复用器232将输入时钟CK2选通从而输出表示为“ck2Gated”的CK2选通版本234。
然后ck2Gated信号被输入到根据源自FSM212的输入236而延迟信号的抽头延迟线223。特别地，信号236可以包括将延迟线223设定到具体时间延迟的在此处被表示为“sdlcode”的代码或值。延迟线223的输出是最终经选择多路复用器242输出到第二电路块204的延迟的CK2信号238（在此表示为“ck2GatedDelayed”）。注意在所公开例子中，多路复用器242在源自设备的延迟的CK2信号238（或220）或仅时钟CK1之间选择，从而完全旁路设备的剩余部分。也注意在一个方面中，如果不需要旁路所公开的设备，则设备可以不包括多路复用器242。然而，在对电路块204使用延迟时钟信号238之前，FSM212促进延迟线223的时序（以及在需要延迟大于源时钟周期的情况下源自触发器222的周期移位）直到由ck2GatedDelayed信号238（或当分频时钟使用时通过可选分频器244）触发的相位检测器输出240与延迟的时钟信号238的相位匹配。
在操作中，通过允许时钟CK2由多路复用器232通过muxSelect信号或脉冲230的控制来选通，时钟校准电路206用CK1校准CK2。通过用延迟线223促进CK2的时间延迟，ck2GatedDelayed信号在增加的时间间隔上为相位检测器208触发采样时钟210，直到FSM212检测到时钟CK1和ck2GatedDelayed238的时序的匹配或校准。在该点上，多路复用器232能够被设置以使CK2恒定地传递到延迟线232，并且多路复用器242将延迟的时钟信号238传递到第二电路块204。
图3提供在电路块204中不用分频时钟的情况下由时钟校准电路206使用并在该时钟校准电路206内的各种信号的时序的图解。在此情况下，如图所示，输入时钟信号CK2和到FSM212的fsmClk216相同。muxSelect脉冲230在fsmClk信号216的上升沿被发送并且在fsmClk216的全周期持续在高状态。
当muxSelect脉冲230为高时，多路复用器232传递或选通CK2从而将ck2Gated234输出到延迟线223。延迟线223根据源自FSM212的具体输入代码或信号236将时钟234延迟302处所示的一些量，并输出如图所示的ck2GatedDelayed234。因此，当假设没有分频时钟的情况下（因此不需要触发器244），采样时钟210与信号234相同。根据图3中图解的该周期及促进代码236以促进延迟线223的该周期的重复，FSM212可以分析已检测的时钟CK1时序从而寻找CK1的上升沿，并最终匹配延迟CK2时钟238时序从而与CK1校准。
图4图解在电路块202中使用分频时钟的情况下，由时钟校准电路206使用并在该时钟校准电路206内的各种信号的时序的另一情况。在具体所示情况下，假设电路块202在CK1频率的一半上工作，并且电路块204也工作在CK2的一半频率上并在相同的CK2频率上。因此，fsmClk216由触发器218以值n=2分频（即CK2/2），以使fsmClk216具有时钟CK2两倍长的周期。在此情况下，fsmClk216具有等于CK2/2的较长周期。muxSelect脉冲230在fsmClk信号216的上升沿被发送并且在fsmClk216的全周期持续在高状态中，该全周期等于CK2的两个周期，如在图4中可见。
当muxSelect脉冲230为高时，多路复用器232传递或选通CK2从而将ck2Gated234输出到延迟线223。在该情况中，信号234由CK2的两个周期构成。延迟线223根据源自FSM212的具体输入代码或信号236将选通的时钟信号234延迟如402上示出的一些量，并且输出如图所示的ck2GatedDelayed234。采样时钟210以值为2的“n”分频以使采样时钟脉冲210等于分频的时钟CK2/2和fsmClk216的完整半周期。基于在图4中图解的该周期及促进代码236以促进延迟线223的该周期的重复，FSM212可以分析时钟CK1的已检测的分频时钟时序从而寻找CK1的上升沿，并最终匹配延迟的CK2时钟238时序从而与时钟CK1的分频时钟的上升沿校准。
图5图解CK1、CK2与采样时钟脉冲210的进展之间的时序关系的例子。如图所示，采样脉冲502（其对应于图2中的210）用以和相位检测器208采样时钟CK1。选通的时钟ck2GatedDelayed238时钟在抽头延迟线223的细微步长中被移位，如由samplingClk脉冲502a到502e所示。移位持续直到CK1中发生低至高的转换，如在时间504可见（即CK1的上升沿）。尽管未示出，但例如，可以在CK2路径中使用触发器222延迟来影响半周期移位。当例如由FSM212发现或检测到CK1的上升沿的时候，由于延迟线223的最终输出238是用时钟信号CK1相位校准的CK2时钟信号（以及在半分频的时钟中的（CK2）/2），因此多路复用器232一直打开。
图6图解时序图，该时序图图解了先前在图3中讨论的例子中的情况下第二电路块204的所有时钟与第一电路块202的时钟CK1的最终校准。如图所示，当延迟线223过去的进展导致ck2GatedDelayed时钟238具有充足延迟时间以使信号238的上升沿与如通过采样确定的CK1的上升沿校准时，延迟线223的延迟能够被固定。延迟的CK2（238）和CK1之间的校准时间在时间604示出。另外，ck2Select信号224和muxSelect信号230保持高，以使校准的信号238恒定供应到电路块204。注意在图6中示出的clkAligned信号在校准完成时达到高，并且分别的代码和cycleShift值由FSM212存储。然后该值被稳定供应到图2的校准器设备，并且muxSelect信号230恒定为高，因此提供校准的时钟的自由且持续运行。
图7图解时序图，该时序图图解了先前在图4中讨论的例子中的情况下第二电路块204的所有时钟与第一电路块202的时钟CK1的最终校准。如图所示，当由触发器222引入的时间延迟（例如由702示出的CK2/2的半周期延迟）和如由时间704示出的由延迟线223引入的时间延迟的组合将ck2GatedDelayed时钟238引入充足延迟时间具有以使信号238和CK2/2706的上升沿与CK1的上升沿校准时，延迟线223的延迟能够被固定。例如，CK1与信号238和706之间的校准在时间708可见。如同样示出的，ck2Select信号224和muxSelect信号230在校准之后保持高，以使校准的时钟信号238与分频的时钟信号Ck2/2恒定供应到电路块204。
图8图解用于当两个电路块在相互通信时将它们之间的时钟校准的方法。例如，电路块202构成存储器控制器并且电路块204构成DDRPHY。方法800可以用来确保电路块2的时钟（例如CK2及其分频时钟）与数据在其中启动的电路块1的时钟CK1对准。方法800在方框802开始并且进展到方框804，其中例如FSM212可以为时钟fsmCk216的一个周期设定muxSelect信号或脉冲230。然后时钟CK1在采样时钟210的上升沿被相位检测器208采样，如在方框806中示出。在方框806中采样之后，在决策方框808中做出是否时钟CK1的至少“N”个数目的样本为“0”的确定。值“N”是用户可配置的并且应设定为稳定采样数以满足确保采样在建立/保持窗口之外的时间（即tSetup+tHold的连续时间）期间发生的需要。
如果方框808中最后“N”的样本数目不为“0”，那么流程进展到方框810，其中，由于sdlCode值236被用于延迟线223的延迟增量，FSM212中的sdlCode值以预定值增量从而相应地延迟抽头延迟线223的时序。可替换地，如果最后“N”数目的数据或数据选通样本是“0”，那么流程进展到方框812，其中sdlCode值被再次增量。
在方框814，muxSelect信号或脉冲再次设定等于时钟fsmCk216的一个周期。然后时钟CK1在方框816中在采样时钟210的上升沿被采样，其受到ck2GatedDelayed信号238的影响，进而受sdlCode值236的影响。然后流程进展到决策方框818，其中做出时钟CK1的样本是否等于表示建立窗口开始的“1”的决定。如否，则流程回到方框812，其中sdlCode值再次被增量从而推进延迟的时钟CK2的延迟时序。
可替换地，在方框818，如果样本等于“1”，那么流程进展到方框820，其中表示为“Code0”的第一值被设定到当前sdlCode值以标记建立窗口开始的时序。图9图解的时序图示出建立窗口的时序开始（即Code0）和保持窗口结束的决定。如图所示，数据的转换在时间902发生。Code0值在导致CK2延迟前进的sdlCode值的前进之后被确定（见于图8的方框810和812），如由曲线905、906和907所示。在该例子中，在前进到907之后，这对应于时间902（即建立窗口的开始908）。
转回到图8，在方框820之后，方法800进展到方框822，其中sdlCode值再次增量。然后muxSelect是fsmCk216的一个周期的设定，如由方框824示出。然后时钟CK1由相位检测器208在采样时钟210的上升沿被采样，然后流程进展到决策方框828。在828，去诶那个最后“N”数目的样本是否等于值“1”，再次为有效数据确保适当数目的稳定样本。如否，伴随CK2延迟的前进，流程回到方框822并且sdlCode值被增量，，则如在图9中可见的。
如在828确定“N”数目的样本等于“1”之后，流程进展到方框830，其中值“Code1”设定到小于预定样本大小N的当前sdlCode值。在一个方面，该过程为相位检测器触发器确定保持窗口的宽度。当D输入的转换关于采样时钟在建立和保持窗口中发生时，趋向于发生扰乱并因此输出不可预测值。然而在D输入的零到一（0>1）转换之后，当稳定的1值被输出时，此时一能够确保保持窗口完成。通过取N数目的样本，确保保持窗口由至少N数目的步进的延迟线超过，即使保持窗口的实际结束早于N个步进。因此，Code1值为对应于tHold周期910的结束的sdlCode236标记延迟时序值，如在图9中在时间904所示。
流程然后进展到方框832，其中确定设定时序延迟线223的时序延迟的sdlCode236。在一个例子中，如果希望将时钟CK2与建立窗口的开始同步，则最终的sdlCode236可以设定到Code0，如在图10中的曲线1002所示。在另一例子中，如果希望将时钟CK2与保持窗口的结束同步，则最终的sdlCode236可以设定到Code1，如在图10中的曲线1004所示。最终，假设CK1的上升沿的时序对应于建立窗口和保持窗口之间的时间，并且tSetup=tHold，则sdlCode236的最终值可以设定为建立和保持窗口的总时间的一半（即tSetup+tHold/2或（Code0+Code1/2）），如在图10中由曲线1006所示的。在最终的sdlCode236被设定之后（即，CK2的最终延迟被设定），流程进展到方框834，其中多路复用器232被设定为恒定输入CK2，方法800结束。注意code0和code1是sdlCode（236）和cycleShift（226）的组合。因此，在一个方面中注意一点（1）cycleShift=（CK2的时钟周期）/（延迟线的步进大小）sdlCode值。根据用户的配置，在这些代码上的算术运算被执行从而计算最终的sdlCode值和cycleShift值。
电气连接、耦合与连接已参照各种装置或元件被描述。连接与耦合可以是直接的或间接的。第一和第二电气装置之间的连接可以是直接电气连接或可以是间接电气连接。间接电气连接可以包括***元件，该***元件可以处理从第一电气装置到第二电气装置的信号。
尽管本发明已用确定程度的特殊性描述，但应理解本披露仅作为例子做出，并且可以在不背离如在下文中要求的本发明的精神和保护范围的情况下对部件的组合与设置做出众多改变。

Claims (20)

1.一种用于将由分别的电路***使用的至少两个时钟的相位校准的设备，所述设备包括：
第一电路，其经配置采样由第一电路***使用的第一时钟的至少一个相位；
延迟电路，其经配置选择性延迟由第二电路***使用的第二时钟，并且设定所述第二时钟的多个延迟时序中的一个或更多；和
逻辑电路，其经配置接收所述第一时钟的所述采样相位，并确定所述多个延迟时序中的哪个与所述采样相位的时序匹配，并且用所述逻辑电路将所述延迟电路设定到与匹配所述采样相位的所述多个延迟时序中的一个对应的固定延迟时序。
2.根据权利要求1所述的设备，其中所述第一电路基于所述第二时钟的延迟时序采样所述第一时钟。
3.根据权利要求1所述的设备，其中所述延迟电路包括至少多个延迟电路，所述至少多个延迟电路经配置根据至少两个或更多步进接收所述第二时钟并且选择性影响所述第二时钟的延迟时序。
4.根据权利要求1所述的设备，其中所述延迟电路包括抽头延迟线，其可经配置基于源自所述逻辑电路的代码输入而增量延迟所述第二时钟。
5.根据权利要求4所述的设备，其中所述代码输入由所述逻辑电路基于所述采样的第一时钟的相位与从所述抽头延迟线输出的所述延迟的第二时钟的相位的比较确定。
6.根据权利要求4所述的设备，其中所述第一电路***包括存储器控制器，并且所述第二电路***包括存储器物理接口。
7.根据权利要求6所述的设备，进一步包括：
确定与相位检测器建立窗口的开始对应的所述代码输入的第一延迟线值，与保持窗口的结束对应的所述代码输入的第二延迟线值和与所述第一和第二延迟线值之间的差对应的所述代码输入的第三延迟线值中的至少一个。
8.根据权利要求1所述的设备，进一步包括：
时钟分频电路，其经配置以预定值将所述第二时钟分频从而产生分频的第二时钟；以及
基于所述分频的第二时钟的时序，为到达所述延迟电路的所述第二时钟的选通输入选择周期。
9.一种用于将由分别的电路***使用的至少两个时钟的相位校准的方法，所述方法包括：
采样由第一电路***使用的第一时钟的至少一个相位；
选择性延迟由第二电路***使用的第二时钟，并且设定所述第二时钟的一个或更多延迟时序；
在逻辑电路中接收所述第一时钟的所述采样相位，并用所述逻辑电路确定所述多个延迟时序中的哪个与所述采样相位的时序匹配；以及
用所述逻辑电路将所述延迟电路设定到与匹配所述采样相位的所述多个延迟时序中的一个对应的固定延迟时序。
10.根据权利要求9所述的方法，其中所述第一时钟的采样基于所述第二时钟的延迟时序。
11.根据权利要求9所述的方法，其中延迟所述第二时钟包括使用至少多个延迟电路，所述至少多个延迟电路经配置根据至少两个或更多步进接收所述第二时钟并且选择性影响所述第二时钟的延迟时序。
12.根据权利要求9所述的方法，其中用抽头延迟线延迟所述第二时钟，所述抽头延迟线可经配置基于源自所述逻辑电路的代码输入增量延迟所述第二时钟。
13.根据权利要求12所述的方法，其中所述代码输入由所述逻辑电路基于所述采样第一时钟的所述相位与从所述抽头延迟线输出的所述延迟的第二时钟的相位的比较确定。
14.根据权利要求12所述的方法，其中所述第一电路***包括存储器控制器，并且所述第二电路***包括存储器物理接口。
15.根据权利要求14所述的方法，进一步包括：
确定与相位检测器建立窗口的开始对应的所述代码输入的第一延迟线值，与保持窗口的结束对应的所述代码输入的第二延迟线值和与所述第一和第二延迟线值之间的差对应的所述代码输入的第三延迟线值中的至少一个。
16.根据权利要求15所述的方法，进一步包括：
以预定值将所述第二时钟分频从而产生分频的第二时钟；以及
基于所述分频的第二时钟的时序，为到达延迟电路的所述第二时钟的选通输入选择周期从而延迟所述第二时钟。
17.一种用于校准第一和第二时钟的时钟校准器，包括：
相位检测器，其经配置采样所述第一时钟的相位；
状态机，其经配置接收所述第一时钟的所述相位；和
延迟电路，其经配置在所述状态机的控制下选择性增量延迟所述第二时钟，并输出延迟的第二时钟；
其中所述相位检测器经配置在所述延迟的第二时钟的上升沿采样所述第一时钟，并且所述状态机经进一步配置将所述第一时钟的所述采样相位与所述延迟的第二时钟重复比较，从而确定所述延迟的第二时钟相位何时与所述第一时钟匹配的时序，并且基于所述匹配确定来设定所述延迟的第二时钟的最终时序。
18.根据权利要求17所述的时钟校准器，其中所述延迟电路进一步包括：
延迟线，所述延迟线经配置在所述状态机的控制下增量延迟所述第二时钟信号，并且输出所述延迟的第二时钟。
19.根据权利要求18所述的时钟校准器，其中所述延迟电路进一步包括：
多个触发器，所述多个触发器与所述第二时钟耦合并且经配置在所述状态机的引导下选择性输出延迟，从而延迟所述第二时钟到所述延迟电路的选通。
20.根据权利要求17所述的时钟校准器，进一步包括：
第一分频器电路，其经配置以预定值将所述第二时钟分频，并且将所述分频时钟输入到所述状态机以用于为将所述第二时钟选通到所述延迟电路确定时序；以及
第二分频器电路，其经配置在所述延迟的第二时钟分频输入到所述相位检测器之前以所述预定值将所述延迟的第二时钟分频。
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