JP2006054731A - タイミング発生器、試験装置、及びスキュー調整方法 - Google Patents

Abstract

【課題】消費電力の小さい、インターリーブ方式のタイミング発生器を提供する。
【解決手段】セットリセットラッチと、セット信号を供給するセット部と、リセット信号を供給するリセット部とを備え、セット部は、与えられる基準クロックを遅延させた第１セット信号を出力する第１可変遅延回路と、与えられる基準クロックを遅延させ、第１セット信号と位相が異なる第２セット信号を出力する第２可変遅延回路と、第１セット信号と第２セット信号との論理和を算出し、セット信号を生成する論理和回路と、論理和回路が出力するセット信号を遅延させ、セット信号とリセット信号との間のスキューを調整する第３可変遅延回路とを有するタイミング発生器を提供する。
【選択図】図２

Description

本発明は、所定の周期のタイミング信号を生成するタイミング発生器、電子デバイスを試験する試験装置、及びインターリーブ方式のタイミング発生器においてインターリーブされた信号間のスキューを調整するスキュー調整方法に関する。

従来、所望の位相のセット信号及びリセット信号を生成し、セットリセットラッチに入力することにより、所望のパターンを生成する回路が知られている。このような回路は、例えば半導体試験装置等のタイミング信号を生成するタイミング発生器に用いられ、所望のパターンのタイミング信号を生成する。

このようなタイミング発生器は、複数の被試験デバイスや被試験デバイスの複数のピンを同時に試験するために、複数のセットリセットラッチを備え、複数のタイミング信号を同時に生成する。また、複数のセットリセットラッチに対応して、所望の位相のセット信号を複数に分岐し、所望の位相のリセット信号を複数に分岐する必要がある。

図８は、従来のタイミング発生器４００を示す図である。タイミング発生器４００は、上述したように、複数のセットリセットラッチ４１０、セット回路４２０、及びリセット回路４３０を備えている。セット回路４２０とリセット回路４３０は、同一の構成を有するため、セット回路４２０の構成について説明する。

セット回路４２０には、セット信号の位相を所望の位相に制御するための位相制御用可変遅延回路４４０と、複数のセットリセットラッチ４１０に供給するために分岐したセット信号間のスキューを調整するための複数のスキュー調整用可変遅延回路４５０とが設けられる。例えば４つのタイミング信号を生成する場合、セットリセットラッチ４１０は４つ必要となり、スキュー調整用可変遅延回路４５０も４つ必要となり、セット信号も４つに分岐される。

また、セット回路４２０は、半導体試験装置の基準クロックに基づいてセット信号を生成するが、基準クロックの周波数は不変であるため、より高周波のタイミング信号を生成するときには、基準クロックをインターリーブしてセット信号を生成する。図８に示すように、２ｗａｙのインターリーブを行う場合、セット回路４２０は、２つの位相制御用可変遅延回路４４０を有し、略半周期位相が異なり、それぞれ所望の位相に制御された第１セット信号と第２セット信号とを生成する。

またこのような場合、第１セット信号及び第２セット信号を、それぞれ４つに分岐するため、スキュー調整用可変遅延回路４５０は８つ必要となる。そして、論理和回路４６０によって、それぞれの第１セット信号と第２セット信号の論理和を、セット信号としてそれぞれのセットリセットラッチ４１０に供給する。このような場合、スキュー調整用可変遅延回路４５０は、タイミング信号間のスキューに加え、第１セット信号と第２セット信号との間のスキューも調整する。

関連する特許文献等は、現在認識していないため、その記載を省略する。

しかし、従来のタイミング発生器４００において、上述したようにインターリーブ方式でセット信号やリセット信号を生成すると、スキュー調整用可変遅延回路４５０が多数必要となる。このため、タイミング発生器４００の消費電力が増大してしまう問題が生じている。特に、スキューを調整するための可変遅延回路は、高精度の遅延を生成する必要があるため、動作率の変動による遅延量変動を低減するための回路や制御を行う必要があり、消費電力が大きいものである。

このため本発明は、上述した課題を解決することのできる を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、所定の周期のタイミング信号を生成するタイミング発生器であって、与えられるセット信号に応じてタイミング信号の立ち上がりエッジを生成し、与えられるリセット信号に応じてタイミング信号の立ち下がりエッジを生成するセットリセットラッチと、セットリセットラッチに、セット信号を供給するセット部と、セットリセットラッチに、リセット信号を供給するリセット部と
を備え、セット部は、与えられる基準クロックを遅延させた第１セット信号を出力する第１可変遅延回路と、与えられる基準クロックを遅延させ、第１セット信号と位相が異なる第２セット信号を出力する第２可変遅延回路と、第１セット信号と第２セット信号との論理和を算出し、セット信号を生成する論理和回路と、論理和回路が出力するセット信号を遅延させ、セット信号とリセット信号との間のスキューを調整する第３可変遅延回路とを有するタイミング発生器を提供する。

タイミング発生器は、第１セット信号と第２セット信号との間のスキューを測定し、測定したスキューに基づいて、第１可変遅延回路又は第２可変遅延回路における遅延量を制御するスキュー調整部を更に備えてよい。

タイミング発生器は、基準クロックを受け取り、第１可変遅延回路が第１セット信号を出力するタイミングを測定する場合に第２可変遅延回路への基準クロックの入力を停止し、第２可変遅延回路が第２セット信号を出力するタイミングを測定する場合に第１可変遅延回路への基準クロックの入力を停止する信号入力部と、論理和回路が出力するセット信号を、信号入力部に基準クロックとして帰還入力するループ経路とを更に備え、スキュー調整部は、第１可変遅延回路が第１セット信号を出力するタイミングを測定する場合にセット信号がループ経路を通過するループ周期と、第２可変遅延回路が第２セット信号を出力するタイミングを測定する場合にセット信号がループ経路を通過するループ周期との差分に基づいて、第１セット信号と第２セット信号との間のスキューを測定してよい。

タイミング発生器は、与えられる遅延設定値に応じて第１可変遅延回路を制御するための制御データを、それぞれの遅延設定値に対応づけて格納する第１リニアライズメモリと、与えられる遅延設定値に応じて第２可変遅延回路を制御するための制御データを、それぞれの遅延設定値に対応づけて格納する第２リニアライズメモリとを更に備え、スキュー調整部は、第１リニアライズメモリ及び第２リニアライズメモリが格納する制御データを、測定したスキューに基づいて調整してよい。

スキュー調整部は、第１可変遅延回路及び第２可変遅延回路における遅延設定値を最小の遅延設定値にしたときの、第１セット信号と第２セット信号とのスキューを測定し、第１リニアライズメモリ及び第２リニアライズメモリが格納する制御データを、測定したスキューに基づいて調整してよい。

スキュー調整部は、第１可変遅延回路及び第２可変遅延回路が出力する信号のいずれの位相が早いかを検出し、位相が早い信号を出力する第１可変遅延回路又は第２可変遅延回路に対応する、第１リニアライズメモリ又は第２リニアライズメモリに、それぞれの遅延設定値に、測定したスキューに応じた値を加えた設定値に対応づけて格納されるべき制御データを、それぞれの当該遅延設定値に対応づけて格納してよい。

タイミング発生器は、スキュー調整部が測定したスキューを、第１可変遅延回路及び第２可変遅延回路の遅延設定値の分解能で除算したときの商を格納するスキューレジスタと、スキューレジスタが格納した値を、位相が早い信号を出力する第１可変遅延回路又は第２可変遅延回路に与えられるべき遅延設定値に加算する加算部とを更に備え、スキュー調整部は、それぞれの遅延設定値に、測定したスキューを第１可変遅延回路及び第２可変遅延回路の遅延設定値の分解能で除算したときの余りを加えた設定値に対応づけて格納されるべき制御データを、それぞれの当該遅延設定値に対応づけて、位相が早い信号を出力する第１可変遅延回路又は第２可変遅延回路に対応する第１リニアライズメモリ又は第２リニアライズメモリに格納してよい。

タイミング発生器は、ループ経路に設けられ、第１セット信号及び第２セット信号の前縁又は後縁のいずれに基づいてスキューを測定するかを示すエッジ制御信号に応じて、第１セット信号及び第２セット信号を非反転で出力するか、又は反転して出力するかを切り替える排他論理和回路を更に備えてよい。

本発明の第２の形態においては、電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験パターンを生成するパターン生成器と、所望の周期のタイミング信号を生成するタイミング発生器と、試験パターン及びタイミング信号に基づいて、電子デバイスに入力する試験信号を生成する波形成形器と、電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を判定する判定器とを備え、タイミング発生器は、与えられるセット信号に応じてタイミング信号の立ち上がりエッジを生成し、与えられるリセット信号に応じてタイミング信号の立ち下がりエッジを生成するセットリセットラッチと、セットリセットラッチに、セット信号を供給するセット部と、セットリセットラッチに、リセット信号を供給するリセット部とを有し、セット部は、与えられる基準クロックを遅延させた第１セット信号を出力する第１可変遅延回路と、与えられる基準クロックを遅延させ、第１セット信号と位相が異なる第２セット信号を出力する第２可変遅延回路と、第１セット信号と第２セット信号との論理和を算出し、セット信号を生成する論理和回路と、論理和回路が出力するセット信号を遅延させ、セット信号とリセット信号との間のスキューを調整する第３可変遅延回路とを含む試験装置を提供する。

本発明の第３の形態においては、第１信号を出力する第１可変遅延回路と、第２信号を出力する第２可変遅延回路と、与えられる遅延設定値に応じて第１可変遅延回路を制御するための制御データを、それぞれの遅延設定値に対応づけて格納する第１リニアライズメモリと、与えられる遅延設定値に応じて第２可変遅延回路を制御するための制御データを、それぞれの遅延設定値に対応づけて格納する第２リニアライズメモリと第１信号と第２信号との論理和を出力する論理和回路とを備えるタイミング発生器において、第１信号と第２信号との間のスキューを調整するスキュー調整方法であって、第１信号を論理和回路を介して第１可変遅延回路に帰還入力し、論理和回路が第１信号を出力する周期を算出する第１周期算出段階と、第２信号を論理和回路を介して第２可変遅延回路に帰還入力し、論理和回路が第２信号を出力する周期を算出する第２周期算出段階と、第１周期算出段階において算出した周期と、第２周期算出段階において算出した周期との差分に基づいて、第１信号と第２信号との間のスキューを算出するスキュー測定段階と、それぞれの遅延設定値にスキュー測定段階において測定したスキューに応じた値を加えた設定値に対応づけて格納されるべき制御データを、当該遅延設定値に対応づけて、第１リニアライズメモリ又は第２リニアライズメモリのいずれかに格納するスキュー調整段階とを備えるスキュー調整方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、例えば半導体回路等を有する電子デバイス２００を試験する装置であって、パターン発生器１０、波形成形器１２、タイミング発生器２０、及び判定器１４を備える。

パターン発生器１０は、電子デバイス２００を試験するための試験パターンを生成する。試験パターンは、例えば電子デバイス２００を試験するために予め与えられる試験プログラムによって定められる、１又は０の値の組み合わせである。タイミング発生器２０は、所望の周期のタイミング信号を生成する。パターン発生器１０は、試験プログラムに基づいてタイミング発生器２０が生成するタイミング信号の周期を制御する。

波形成形器１２は、試験パターン及びタイミング信号に基づいて、電子デバイス２００に入力する試験信号を生成する。例えば波形成形器１２は、試験パターンの値に応じた電圧を、タイミング信号によるタイミングで出力し、試験信号の波形を成形する。

判定器１４は、電子デバイス２００が、与えられる試験信号に応じて出力する出力信号に基づいて、電子デバイス２００の良否を判定する。例えば、判定器１４には、パターン発生器１０が生成した試験パターンに応じた期待値信号が与えられ、当該期待値信号と出力信号とを比較することにより、電子デバイス２００の良否を判定する。

また、複数の電子デバイス２００や、電子デバイス２００の複数のピンを同時に試験する場合、パターン発生器１０は、複数の試験パターンを生成し、タイミング発生器２０は、複数のタイミング信号を生成し、波形成形器１２は、対応する試験パターンとタイミング信号とに基づいて、それぞれの電子デバイス２００やピンに入力するべき試験信号を生成する。

図２は、タイミング発生器２０の構成の一例を示す図である。タイミング発生器２０は、複数のセットリセットラッチ２２、セット部２４、リセット部２６、及びループ経路６０を備える。タイミング発生器２０は、所望の周期のタイミング信号を生成する通常動作モードと、スキューを調整する調整動作モードとを有する。まず、タイミング発生器２０が通常動作モードで動作する場合について説明する。

それぞれのセットリセットラッチ２２は、試験するべき複数の電子デバイス２００、又は電子デバイス２００の複数のピンに対応して設けられ、与えられるセット信号に応じてタイミング信号の立ち上がりエッジを生成し、与えられるリセット信号に応じてタイミング信号の立ち下がりエッジを生成する。

セット部２４は、それぞれのセットリセットラッチ２２に、セット信号を供給する。またリセット部２６は、それぞれのセットリセットラッチ２２に、リセット信号を供給する。本例においては、セット部２４の構成について説明するが、リセット部２６も同様の構成を有する。

セット部２４は、第１インターリーブ回路２５−１、第２インターリーブ回路２５−２、論理和回路４０、論理積回路４２、及び複数の第３可変遅延回路（４４−１〜４４−４、以下４４と総称する。）を有する。

第１インターリーブ回路２５−１及び第２インターリーブ回路２５−２には、ループ経路６０を介して試験装置１００の基準クロックが与えられ、基準クロックに基づいて第１セット信号及び第２セット信号を出力する。

第１インターリーブ回路２５−１は、第１スキューレジスタ２８−１、第１加算器３０−１、第１リニアライズメモリ３２−１、第１論理積回路３４−１、第１可変遅延回路３６−１、及び第１パルサー３８−１を有し、第２インターリーブ回路２５−２は、第２スキューレジスタ２８−２、第２加算器３０−２、第２リニアライズメモリ３２−２、第２論理積回路３４−２、第２可変遅延回路３６−２、及び第２パルサー３８−２を有する。

第１論理積回路３４−１及び第２論理積回路３４−２は、パターン発生器１０が試験プログラムに応じて生成するイネーブル信号と、基準クロックとの論理和を出力する。パターン発生器１０は、タイミング発生器２０が通常動作モード又は調整動作モードで動作する場合、Ｈ論理のイネーブル信号をタイミング発生器２０に供給し、それぞれの論理積回路に基準クロックを出力させる。つまり、第１論理積回路３４−１及び第２論理積回路３４−２は、第１可変遅延回路３６−１及び第２可変遅延回路３６−２に基準クロックを入力するか否かを制御する信号入力部として機能する。

第１可変遅延回路３６−１は、与えられる基準クロックを遅延させた第１セット信号を出力する。第１可変遅延回路３６−１における遅延量は、パターン発生器１０が試験プログラムに応じて生成する設定信号によって制御される。第２可変遅延回路３６−２は、与えられる基準クロックを遅延させ、第１セット信号と位相が異なる第２セット信号を出力する。第２可変遅延回路３６−２における遅延量も、上述した設定信号によって制御される。また、第１セット信号の位相と第２セット信号の位相は、例えば基準クロックの略半周期ずれた位相において、それぞれ所望の位相に制御される。第１可変遅延回路３６−１と第２可変遅延回路３６−２とは、略同一の特性を有する回路であり、設定信号は、それぞれの可変遅延回路が生じるべき遅延量を示す遅延設定値である。

また、第１パルサー３８−１及び第２パルサー３８−２は、第１セット信号及び第２セット信号のパルス幅を所定のパルス幅に調整して出力する。論理和回路４０は、第１セット信号と第２セット信号との論理和を算出し、セット信号を生成する。このような構成により、基準クロックの略２倍の周波数のセット信号を生成することができる。また、本例においては２系統のインターリーブによってセット信号を生成したが、より多い系統のインターリーブによってセット信号を生成してもよい。

論理和回路４０が生成したセット信号は、それぞれのセットリセットラッチ２２のセット端子に分岐して入力される。第３可変遅延回路４４は、論理和回路４０の出力端と、それぞれのセットリセットラッチ２２のセット端子との間に設けられる。第３可変遅延回路４４は、論理和回路４０が出力するセット信号を遅延させ、セット信号とリセット信号との間のスキューや、複数のセットリセットラッチ２２に入力される複数のセット信号間のスキューを調整する。これらのスキューは予め測定され、それぞれの第３可変遅延回路４４の遅延量は、これらのスキューに基づいて予め設定される。

本例におけるタイミング発生器２０によれば、論理和回路４０の後段においてスキューを調整するため、従来のタイミング発生器４００に対してスキューを調整するための第３可変遅延回路４４の個数を低減することができる。このため、消費電力を低減し、また回路規模を低減することができる。

しかし、上記の動作では、第１セット信号と第２セット信号との間のスキューを調整することができない。第１可変遅延回路３６−１及び第２可変遅延回路３６−２における遅延量を制御することにより、第１可変遅延回路３６−１及び第２可変遅延回路３６−２の遅延設定分解能以上のスキューは調整することができるが、当該遅延設定分解能より小さいスキューは残留してしまう。高速の半導体回路等を試験する場合、このようなスキューは許容されないため、より精度よくスキューを調整する必要がある。次に、調整動作モードにおいて、第１セット信号と第２セット信号との間のスキューを調整する方法について説明する。

第１セット信号と第２セット信号との間のスキューを測定する場合、まず第１論理積回路３４−１にＨ論理のイネーブル信号を供給し、第２論理積回路３４−２にＬ論理のイネーブル信号を供給する。これにより、第１可変遅延回路３６−１が第１セット信号を出力するタイミングを測定する。つまり、第２可変遅延回路３６−２への基準クロックの入力を停止し、論理和回路４０に、第１セット信号を出力させる。

論理積回路４２は、論理和回路４０が出力するセット信号と、パターン発生器１０から与えられるループ制御信号との論理積を出力する。タイミング発生器２０を調整動作モードで動作させる場合、パターン発生器１０は、Ｈ論理のループ制御信号を論理積回路４２に供給し、セット信号をループ経路６０に入力させる。

ループ経路６０は、受け取ったセット信号を、それぞれの第１論理積回路３４−１及び第２論理積回路３４−２に、新たな基準クロックとして帰還入力する。上述したように第２論理積回路３４−２にはＬ論理のイネーブル信号が入力されているため、第１セット信号のみが、論理和回路４０、論理積回路４２、及びループ経路６０を介してループする。スキュー調整部４６は、第１セット信号がループ経路６０を通過するループ周期を測定する。

次に第１論理積回路３４−１にＬ論理のイネーブル信号を供給し、第２論理積回路３４−２にＨ論理のイネーブル信号を供給する。これにより、第２可変遅延回路３６−２が第２セット信号を出力するタイミングを測定する。つまり、第１可変遅延回路３６−１への基準クロックの入力を停止し、論理和回路４０に、第２セット信号を出力させる。このようにイネーブル信号を設定した後、第１セット信号と同様に、第２セット信号がループ経路６０を通過するループ周期を測定する。そして、スキュー調整部４６は、第１セット信号のループ周期と、第２セット信号のループ周期との差分により、第１セット信号と第２セット信号との間のスキューを算出する。

スキュー調整部４６は、測定したスキューに基づいて、第１可変遅延回路３６−１又は第２可変遅延回路３６−２における遅延量を制御して、当該スキューを調整する。第１可変遅延回路３６−１及び第２可変遅延回路３６−２の遅延量は、与えられる遅延設定値に応じてそれぞれの可変遅延回路を制御するための制御データを、それぞれの遅延設定値に対応づけて格納した第１リニアライズメモリ３２−１及び第２リニアライズメモリ３２−２によって制御される。

リニアライズメモリ３２に与える遅延設定値を、測定したスキューに応じて制御することにより、当該遅延設定値の分解能を限度として当該スキューを低減することができる。しかし、本例におけるスキュー調整部４６は、第１リニアライズメモリ３２−１及び第２リニアライズメモリ３２−２が格納する制御データを、測定したスキューに基づいて調整することにより、当該遅延設定値の分解能以下の大きさまで、当該スキューを低減する。

図３は、可変遅延回路３４に与えられる制御データと、可変遅延回路３４における実際の遅延量との関係の一例を示す図である。可変遅延回路３４は、例えば複数の遅延素子を有しており、与えられる制御データに応じて、入力信号をいずれの一又は複数の遅延素子に通過させるかを制御することにより、遅延量を変動させる回路である。いずれの制御データを与えたときに、可変遅延回路３４がそれぞれの遅延設定値に応じた遅延を生じるかを測定し、リニアライズメモリ３２は、それぞれの遅延設定値と当該制御データとを対応付けて格納する。これにより、可変遅延回路３４に、遅延設定値に応じた遅延を生じさせることができる。複数の制御データから、それぞれの遅延設定値に最も適した制御データを選択するために、与えられる遅延設定値の分解能は、可変遅延回路３４が実際に生じることのできる遅延の分解能より大きくなる。

リニアライズメモリ３２に制御データを格納する場合、可変遅延回路３４に全ての制御データを順次供給し、それぞれの制御データに対して可変遅延回路３４が生じる遅延量を測定する。そして、例えば１０ｐｓ毎に与えられる遅延設定値に最も適した遅延を生じさせることのできる制御データを抽出する。本例においては、遅延設定値０ｐｓ、１０ｐｓ、２０ｐｓ、３０ｐｓ、４０ｐｓ、・・・に対して、制御データ＃０、＃４、＃９、＃１５、＃１９、・・・がそれぞれ抽出される。リニアライズメモリ３２は、これらの遅延設定値と制御データとを対応付けて格納する。

図４は、リニアライズメモリ３２が格納するデータの一例を示す図である。前述したように、リニアライズメモリ３２は、遅延設定値と制御データとを対応付けて格納する。本例においては、リニアライズメモリ３２のそれぞれのアドレスがそれぞれの遅延設定値に対応する。スキュー調整部４６は、リニアライズメモリ３２が格納する上記制御データを調整することにより、測定したスキューを調整する。

例えば、スキュー調整部４６は、第１可変遅延回路３６−１及び第２可変遅延回路３６−２が出力する信号のいずれの位相が早いかを検出し、位相が早い信号を出力する第１可変遅延回路３６−１又は第２可変遅延回路３６−２に対応する、第１リニアライズメモリ３２−１又は第２リニアライズメモリ３２−２に、それぞれの遅延設定値に、測定したスキューに応じた値を加えた設定値に対応づけて格納されるべき制御データを、それぞれの当該遅延設定値に対応づけて格納する。

本例においては、第２可変遅延回路３６−２が出力する信号の位相が早い場合における、第２リニアライズメモリ３２−２が格納する制御データの調整について説明する。

図５は、第２可変遅延回路３６−２に与えられる制御データと、第２可変遅延回路３６−２における実際の遅延量との関係の一例を示す図である。まず、スキュー調整部４６は、第１可変遅延回路３６−１及び第２可変遅延回路３６−２における遅延設定値をそれぞれ最小の遅延設定値にしたときの、第１セット信号と第２セット信号とのスキューを測定する。

そして、スキュー調整部４６は、出力する信号の位相が遅い第１可変遅延回路３６−１に対しては、対応する第１リニアライズメモリ３２−１に、図３及び図４において説明した方法で制御データを格納する。

次に、スキュー調整部４６は、第２可変遅延回路３６−２に対しても、全ての制御データを順次供給し、それぞれの制御データに対する実際の遅延量を測定する。そして、与えられるそれぞれの遅延設定値に、測定したスキューに応じたオフセット値Ｘを加えた設定値に対応づけて格納されるべき制御データを抽出する。本例においては、それぞれの遅延設定値０ｐｓ、１０ｐｓ、２０ｐｓ、３０ｐｓ、４０ｐｓ、・・・に対して、制御データ＃３０、＃３５、＃４１、＃４４、＃４９、・・・が抽出される。

そしてスキュー調整部４６は、オフセット値Ｘを加えない遅延設定値に対応付けて、抽出した制御データをそれぞれ第２リニアライズメモリ３２−２に格納する。

図６は、第２リニアライズメモリ３２−２が格納するデータの一例を示す図である。前述したように、第２リニアライズメモリ３２−２は、遅延設定値と、スキューに応じた制御データとを対応付けて格納する。このような動作により、第１セット信号と第２セット信号との間のスキューを調整することができる。また、前述したように、遅延設定値の分解能は可変遅延回路３４が実際に生成する遅延量の分解能より大きいが、本例におけるタイミング発生器２０は、可変遅延回路３４が実際に生成する遅延量から、スキューを調整するための遅延量を選択するため、可変遅延回路３４の実際の遅延分解能まで、当該スキューを低減することができる。

また、タイミング発生器２０は、スキュー調整部４６が測定したスキューを、第１可変遅延回路３６−１及び第２可変遅延回路３６−２の遅延設定値の分解能で除算したときの商を格納するスキューレジスタ（２８−１、２８−２、図２参照）と、スキューレジスタ（２８−１、２８−２）が格納した値を、第１可変遅延回路３６−１又は第２可変遅延回路３６−２のうち位相が早い信号を出力するほうに与えられるべき遅延設定値に加算する加算部（３０−１、３０−２、図２参照）とを備える。

この場合、スキュー調整部４６は、それぞれの遅延設定値に、測定したスキューを第１可変遅延回路３６−１及び第２可変遅延回路３６−２の遅延設定値の分解能で除算したときの余りを加えた設定値に対応づけて格納されるべき制御データを、それぞれの当該遅延設定値に対応づけて、位相が早い信号を出力する第１可変遅延回路３６−１又は第２可変遅延回路３６−２に対応する第１リニアライズメモリ３２−１又は第２リニアライズメモリ３２−２に格納する。このような構成によれば、遅延設定値の分解能以上のスキューを、可変遅延回路３４に与える遅延設定値を制御することにより容易に除去し、遅延設定値の分解能より小さいスキューを、上述した方法で低減することができる。

また、スキュー調整部４６は、所定の期間内で、ループ経路６０を通過する第１セット信号又は第２セット信号の前縁又は後縁を計数することにより、それぞれのループ周期を測定する。図２に示したように、ループ経路６０には、パルス幅を調整するための複数のパルサー（４８、５２、５４、５６、５８）が設けられている。このような場合、それぞれのセット信号の前縁を基準とするか、後縁を基準とするかで、第１セット信号及び第２セット信号との間のスキューが変化してみえる。

第１セット信号と第２セット信号との間のスキューをいずれのエッジを基準として測定するべきかは、タイミング発生器２０が生成するタイミング信号の用途によって定まる。図２に示すように、セットリセットラッチ２２にセット信号を入力する場合、セットリセットラッチ２２は通常、信号の前縁に応じて動作するため、セット信号の前縁を基準としてスキューを測定する必要がある。また、判定器１４において、出力信号の値を検出するストローブ信号として用いる場合、コンパレータは通常信号の後縁に応じて動作するため、セット信号の後縁を基準としてスキューを測定する必要がある。

ループ経路６０は、ループ経路６０を通過する信号と、第１セット信号及び第２セット信号の前縁又は後縁のいずれを基準としてスキューを測定するかを示すエッジ制御信号との排他論理和を出力する排他論理和回路５０を有しており、エッジ制御信号に応じて、第１セット信号及び前記第２セット信号を非反転で出力するか、又は反転して出力するかを切り替える。このような構成により、タイミング信号の用途に応じて、セット信号の前縁又は後縁のいずれを基準としてスキューを調整するかを制御できる。エッジ制御信号は、例えばパターン発生器１０が供給してよい。

図７は、図２に関連して説明したタイミング発生器２０において、第１セット信号と第２セット信号との間のスキューを調整するスキュー調整方法の概要を示すフローチャートである。当該スキュー調整方法は、図２から図６において説明した方法で、当該スキューを調整する。

まず、第１セット信号のループ周期を測定する（第１周期算出段階Ｓ３００）。次に、第２セット信号のループ周期を測定する（第２周期算出段階Ｓ３０２）。そして、第１周期算出段階Ｓ３００において算出したループ周期と、第２周期算出段階Ｓ３０２において算出したループ周期との差分に基づいて、第１セット信号と第２セット信号との間のスキューを算出する（スキュー測定段階Ｓ３０４）。

そして、位相が進んでいるセット信号に対応するリニアライズメモリ３２に、それぞれの遅延設定値に当該スキューに応じた値を加算し、加算した設定値と対応する制御データを、当該遅延設定値に対応付けて格納する（スキュー調整段階Ｓ３０６）。このような方法により、スキューを精度よく調整することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、消費電力が小さいタイミング発生器を提供することができる。また、インターリーブ方式のタイミング発生器において、インターリーブする信号間のスキューを精度よく調整することができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 タイミング発生器２０の構成の一例を示す図である。 可変遅延回路３４に与えられる制御データと、可変遅延回路３４における実際の遅延量との関係の一例を示す図である。 リニアライズメモリ３２が格納するデータの一例を示す図である。 第２可変遅延回路３６−２に与えられる制御データと、第２可変遅延回路３６−２における実際の遅延量との関係の一例を示す図である。 第２リニアライズメモリ３２−２が格納するデータの一例を示す図である。 図２に関連して説明したタイミング発生器２０において、第１セット信号と第２セット信号との間のスキューを調整するスキュー調整方法の概要を示すフローチャートである。 従来のタイミング発生器４００を示す図である。

符号の説明

１０・・・パターン発生器、１２・・・波形成形器、１４・・・判定器、２０・・・タイミング発生器、２２・・・セットリセットラッチ、２４・・・セット部、２６・・・リセット部、２８・・・スキューレジスタ、３０・・・加算器、３２・・・リニアライズメモリ、３４・・・論理積回路、３６−１・・・第１可変遅延回路、３６−２・・・第２可変遅延回路、３８・・・パルサー、４０・・・論理和回路、４２・・・論理積回路、４４・・・第３可変遅延回路、４６・・・スキュー調整部、４８・・・パルサー、５０・・・排他論理和回路、５２、５４、５６、５８・・・パルサー、６０・・・ループ経路、１００・・・試験装置、２００・・・電子デバイス、４００・・・従来のタイミング発生器、４１０・・・セットリセットラッチ、４２０・・・セット回路、４３０・・・リセット回路、４４０・・・位相制御用可変遅延回路、４５０・・・スキュー調整用可変遅延回路、４６０・・・論理和回路

Claims (10)

1. 所定の周期のタイミング信号を生成するタイミング発生器であって、
   与えられるセット信号に応じて前記タイミング信号の立ち上がりエッジを生成し、与えられるリセット信号に応じて前記タイミング信号の立ち下がりエッジを生成するセットリセットラッチと、
   前記セットリセットラッチに、前記セット信号を供給するセット部と、
   前記セットリセットラッチに、前記リセット信号を供給するリセット部と
   を備え、
   前記セット部は、
   与えられる基準クロックを遅延させた第１セット信号を出力する第１可変遅延回路と、
   与えられる基準クロックを遅延させ、前記第１セット信号と位相が異なる第２セット信号を出力する第２可変遅延回路と、
   前記第１セット信号と前記第２セット信号との論理和を算出し、前記セット信号を生成する論理和回路と、
   前記論理和回路が出力する前記セット信号を遅延させ、前記セット信号と前記リセット信号との間のスキューを調整する第３可変遅延回路と
   を有するタイミング発生器。
2. 前記第１セット信号と前記第２セット信号との間のスキューを測定し、測定した前記スキューに基づいて、前記第１可変遅延回路又は前記第２可変遅延回路における遅延量を制御するスキュー調整部を更に備える
   請求項１に記載のタイミング発生器。
3. 前記基準クロックを受け取り、前記第１可変遅延回路が前記第１セット信号を出力するタイミングを測定する場合に前記第２可変遅延回路への前記基準クロックの入力を停止し、前記第２可変遅延回路が前記第２セット信号を出力するタイミングを測定する場合に前記第１可変遅延回路への前記基準クロックの入力を停止する信号入力部と、
   前記論理和回路が出力する前記セット信号を、前記信号入力部に前記基準クロックとして帰還入力するループ経路と
   を更に備え、
   前記スキュー調整部は、前記第１可変遅延回路が前記第１セット信号を出力するタイミングを測定する場合に前記セット信号が前記ループ経路を通過するループ周期と、前記第２可変遅延回路が前記第２セット信号を出力するタイミングを測定する場合に前記セット信号が前記ループ経路を通過するループ周期との差分に基づいて、前記第１セット信号と前記第２セット信号との間のスキューを測定する
   請求項２に記載のタイミング発生器。
4. 与えられる遅延設定値に応じて前記第１可変遅延回路を制御するための制御データを、それぞれの前記遅延設定値に対応づけて格納する第１リニアライズメモリと、
   与えられる遅延設定値に応じて前記第２可変遅延回路を制御するための制御データを、それぞれの前記遅延設定値に対応づけて格納する第２リニアライズメモリと
   を更に備え、
   前記スキュー調整部は、
   前記第１リニアライズメモリ及び前記第２リニアライズメモリが格納する前記制御データを、測定した前記スキューに基づいて調整する
   請求項２に記載のタイミング発生器。
5. 前記スキュー調整部は、前記第１可変遅延回路及び前記第２可変遅延回路における遅延設定値を最小の遅延設定値にしたときの、前記第１セット信号と前記第２セット信号とのスキューを測定し、
   前記第１リニアライズメモリ及び前記第２リニアライズメモリが格納する前記制御データを、測定した前記スキューに基づいて調整する
   請求項４に記載のタイミング発生器。
6. 前記スキュー調整部は、前記第１可変遅延回路及び前記第２可変遅延回路が出力する信号のいずれの位相が早いかを検出し、位相が早い信号を出力する前記第１可変遅延回路又は前記第２可変遅延回路に対応する、前記第１リニアライズメモリ又は前記第２リニアライズメモリに、それぞれの前記遅延設定値に、測定した前記スキューに応じた値を加えた設定値に対応づけて格納されるべき前記制御データを、それぞれの当該遅延設定値に対応づけて格納する
   請求項５に記載のタイミング発生器。
7. 前記スキュー調整部が測定した前記スキューを、前記第１可変遅延回路及び前記第２可変遅延回路の前記遅延設定値の分解能で除算したときの商を格納するスキューレジスタと、
   前記スキューレジスタが格納した値を、位相が早い信号を出力する前記第１可変遅延回路又は前記第２可変遅延回路に与えられるべき前記遅延設定値に加算する加算部と
   を更に備え、
   前記スキュー調整部は、それぞれの前記遅延設定値に、測定した前記スキューを前記第１可変遅延回路及び前記第２可変遅延回路の前記遅延設定値の分解能で除算したときの余りを加えた設定値に対応づけて格納されるべき前記制御データを、それぞれの当該遅延設定値に対応づけて、位相が早い信号を出力する前記第１可変遅延回路又は前記第２可変遅延回路に対応する前記第１リニアライズメモリ又は前記第２リニアライズメモリに格納する
   請求項６に記載のタイミング発生器。
8. 前記ループ経路に設けられ、前記第１セット信号及び前記第２セット信号の前縁又は後縁のいずれに基づいて前記スキューを測定するかを示すエッジ制御信号に応じて、前記第１セット信号及び前記第２セット信号を非反転で出力するか、又は反転して出力するかを切り替える排他論理和回路を更に備える
   請求項３に記載のタイミング発生器。
9. 電子デバイスを試験する試験装置であって、
   前記電子デバイスを試験するための試験パターンを生成するパターン生成器と、
   所望の周期のタイミング信号を生成するタイミング発生器と、
   前記試験パターン及び前記タイミング信号に基づいて、前記電子デバイスに入力する試験信号を生成する波形成形器と、
   前記電子デバイスが出力する出力信号に基づいて、前記電子デバイスの良否を判定する判定器と
   を備え、
   前記タイミング発生器は、
   与えられるセット信号に応じて前記タイミング信号の立ち上がりエッジを生成し、与えられるリセット信号に応じて前記タイミング信号の立ち下がりエッジを生成するセットリセットラッチと、
   前記セットリセットラッチに、前記セット信号を供給するセット部と、
   前記セットリセットラッチに、前記リセット信号を供給するリセット部と
   を有し、
   前記セット部は、
   与えられる基準クロックを遅延させた第１セット信号を出力する第１可変遅延回路と、
   与えられる基準クロックを遅延させ、前記第１セット信号と位相が異なる第２セット信号を出力する第２可変遅延回路と、
   前記第１セット信号と前記第２セット信号との論理和を算出し、前記セット信号を生成する論理和回路と、
   前記論理和回路が出力する前記セット信号を遅延させ、前記セット信号と前記リセット信号との間のスキューを調整する第３可変遅延回路と
   を含む試験装置。
10. 第１信号を出力する第１可変遅延回路と、
    第２信号を出力する第２可変遅延回路と、
    与えられる遅延設定値に応じて前記第１可変遅延回路を制御するための制御データを、それぞれの前記遅延設定値に対応づけて格納する第１リニアライズメモリと、
    与えられる遅延設定値に応じて前記第２可変遅延回路を制御するための制御データを、それぞれの前記遅延設定値に対応づけて格納する第２リニアライズメモリと
    前記第１信号と前記第２信号との論理和を出力する論理和回路と
    を備えるタイミング発生器において、前記第１信号と前記第２信号との間のスキューを調整するスキュー調整方法であって、
    前記第１信号を前記論理和回路を介して前記第１可変遅延回路に帰還入力し、前記論理和回路が前記第１信号を出力する周期を算出する第１周期算出段階と、
    前記第２信号を前記論理和回路を介して前記第２可変遅延回路に帰還入力し、前記論理和回路が前記第２信号を出力する周期を算出する第２周期算出段階と、
    前記第１周期算出段階において算出した周期と、前記第２周期算出段階において算出した周期との差分に基づいて、前記第１信号と前記第２信号との間のスキューを算出するスキュー測定段階と、
    それぞれの前記遅延設定値に前記スキュー測定段階において測定した前記スキューに応じた値を加えた設定値に対応づけて格納されるべき前記制御データを、当該遅延設定値に対応づけて、前記第１リニアライズメモリ又は前記第２リニアライズメモリのいずれかに格納するスキュー調整段階と
    を備えるスキュー調整方法。

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