KR101237096B1 - 박막 트랜지스터 어레이 기판의 제조방법 - Google Patents
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Abstract
본 발명은 따른 박막 트랜지스터 어레이 기판의 제조방법에 관한 것으로 이는 제1 마스크를 이용하여, 기판 상에 게이트전극, 게이트라인, 게이트 패드를 형성하는 단계와, 상기 기판 상에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와, 제2 마스크를 이용하여, 상기 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 이용하여 제1 게이트 패드용 콘택홀을 형성하는 단계와, 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 이용하여 데이터 패드용 패턴, 데이터라인용 패턴, TFT용 패턴을 형성하는 단계와, 제3 포토레지스트 패턴을 형성하고, 제3 포토레지스트 패턴을 이용하여 소스/드레인전극 및 게이트 패드용 제2 콘택홀을 형성하는 단계와, 상기 기판 상에 보호막을 형성하고, 제3 마스크를 이용하여 상기 보호막 상에 제4 포토레지스트 패턴을 형성하는 단계와, 상기 제4 포토레지스트 패턴을 이용하여 게이트 패드용 제3 콘택홀, 데이터 패드용 콘택홀, 화소전극용 콘택홀, 게이트라인용 콘택홀 및 드레인전극용 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 보호막 및 제4 포토레지스트 패턴 상에 투명도전막을 형성하는 단계를 포함한다.
마스크, 개구율
Description
본 발명은 액정표시장치의 제조방법에 관한 것으로, 더욱 상세하게는 박막 트랜지스터 어레이 기판의 제조방법에 관한 것이다.
통상적으로 액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 액정 표시 장치는 주로 칼라 필터 어레이가 형성된 칼라 필터 기판과 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판이 액정을 사이에 두고 합착되어 형성된다.
박막 트랜지스터 어레이 기판은 기판 상에 게이트라인과 데이터라인의 교차로 정의된 셀영역마다 형성된 박막 트랜지스터와 화소전극을 구비한다. 박막 트랜지스터(thin film transistor: 이하는 TFT라 지칭함)는 게이트라인으로부터의 게이트신호에 응답하여 데이터라인으로부터의 데이터 신호를 화소전극으로 공급한다. 투명도전층으로 형성된 화소전극은 TFT로부터의 데이터신호를 공급하여 액정이 구동되게 한다. 액정은 화소전극의 데이터 신호와 공통전극의 공통전압에 의해 형성된 전계에 따라 회전하여 광투과율을 조절함으로써 계조가 구현된다. 이때, 공통전 극은 액정구동시 기준이 되는 공통전압이 공급되되, 박막 트랜지스터 어레이 기판 또는 칼라필터 어레이 기판 중 어느 한 곳에 형성될 수 있다.
이러한 액정 패널의 박막 트랜지스터 어레이 기판은 다수의 마스크 공정을 통해 형성된다. 하나의 마스크공정은 박막증착공정, 세정 공정, 포토리소그래피공정, 식각공정, 스트립공정, 검사공정 등과 같은 다수의 공정을 포함한다.
그러나, 다수의 마스크공정이 요구됨에 따라 제조 공정이 복잡하여 액정 패널 제조 단가 상승의 주요 원인이 되고 있다. 이에 따라 박막 트랜지스터 어레이 기판은 5마스크공정에서 회절노광마스크를 이용하여 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
여기서, 4 마스크 공정은 게이트 패턴들을 형성하기 위한 제 1 마스크 공정과, 반도체 패턴 및 소스/드레인 패턴을 형성하기 위해, 회절 노광마스크를 사용한 제 2 마스크 공정과, 보호막패턴을 형성하기 위한 제 3 마스크 공정과, 투명전극 패턴들을 형성하기 위한 제 4 마스크 공정으로 이루어진다.
그러나, 상기 4마스크 공정 역시 제조 공정이 복잡하여 원가 절감에 한계가 있으므로 제조 공정을 더욱 단순화하여 제조 단가를 더욱 줄일 수 있는 방안이 요구된다.
따라서, 본 발명의 목적은 제조 공정을 더욱 단순화하여 제조단가를 더욱 줄일 있는 박막 트랜지스터 어레이 기판의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조방법은 제1 마스크를 이용하여, 기판 상에 게이트전극, 게이트라인, 게이트 패드를 형성하는 단계와, 상기 기판 상에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와, 제2 마스크를 이용하여, 상기 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 이용하여 제1 게이트 패드용 콘택홀을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 이용하여 데이터 패드용 패턴, 데이터라인용 패턴, TFT용 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 에싱하여 제3 포토레지스트 패턴을 형성하고, 제3 포토레지스트 패턴을 이용하여 소스/드레인전극 및 게이트 패드용 제2 콘택홀을 형성하는 단계와, 상기 기판 상에 보호막을 형성하고, 제3 마스크를 이용하여 상기 보호막 상에 제4 포토레지스트 패턴을 형성하는 단계와, 상기 제4 포토레지스트 패턴을 이용하여 게이트 패드용 제3 콘택홀, 데이터 패드용 콘택홀, 화소전극용 콘택홀, 게이트라인용 콘택홀 및 드레인전극용 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 보호막 및 제4 포토레지스트 패턴 상에 투명도전막을 형성하여, 게이트 패드용 제3 콘택홀에 제1 투명전 극을 형성하고, 데이터 패드용 콘택홀에 제2 투명전극을 형성하고, 화소전극용 콘택홀에 제3 투명전극을 형성하고, 게이트라인용 콘택홀에 제4 투명전극을 형성하고, 드레인전극용 콘택홀에 제5 투명전극을 형성하는 단계와, 상기 제4 포토레지스트 패턴을 제거하는 단계를 포함하고, 상기 제3 마스크는 광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 반투과영역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크이다.
상기 제2 마스크는 광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 제1 및 제2 반투과영역과, 광을 차단시키는 차단영역을 포함하는 4개의 서로 다른 투과율을 갖는 마스크이다.
상기 화소전극용 콘택홀을 형성하는 영역의 제4 포토레지스트 패턴은 상기 제3 마스크의 반투과영역과 투과영역이 번갈아 배치된다.
상기 제3 투명전극은 1.8~ 2.2㎛의 폭을 갖고, 상기 금속층은 구리(Cu)이다.
상술한 목적을 달성하기 위한 본 발명의 또 다른 박막 트랜지스터 어레이 기판의 제조방법은 제1 마스크를 이용하여, 기판 상에 게이트전극, 게이트라인, 게이트 패드를 형성하는 단계와, 상기 기판 상에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와, 제2 마스크를 이용하여, 상기 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계와, 제1 포토레지스트 패턴을 이용하여 게이트 패드용 제1 콘택홀, TFT용 패턴, 게이트 라인용 패턴, 데이터 라인용 패턴, 게이트 패드용 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 이용하여 소스/드레인전극을 형성하 고, 상기 게이트 라인용 패턴의 금속층 및 게이트 패드용 패턴의 금속층을 제거하고, 게이트 패드용 제2 콘택홀을 형성하는 단계와, 상기 기판 상에 보호막을 형성하고, 제3 마스크를 이용하여 상기 보호막 상에 제3 포토레지스트 패턴을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 이용하여 게이트 패드용 제3 콘택홀, 화소전극용 콘택홀, 게이트라인용 콘택홀 및 드레인전극용 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 보호막 및 제3 포토레지스트 패턴 상에 투명도전막을 형성하여, 게이트 패드용 제3 콘택홀에 제1 투명전극을 형성하고, 화소전극용 콘택홀에 제2 투명전극을 형성하고, 게이트라인용 콘택홀에 제3 투명전극을 형성하고, 드레인전극용 콘택홀에 제4 투명전극을 형성하는 단계와, 상기 제3 포토레지스트 패턴을 제거하는 단계를 포함하고, 상기 제3 마스크는 광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 반투과영역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크이다.
상기 화소전극용 콘택홀을 형성하는 영역의 제3 포토레지스트 패턴은 상기 제3 마스크의 반투과영역과 투과영역이 번갈아 배치되거나, 상기 제3 마스크의 투과영역만이 배치된다.
상기 제2 투명전극은 1.8~ 2.2㎛의 폭을 갖고, 상기 금속층은 몰리브덴(Mo)이다.
본 발명은 3장의 마스크를 사용하여 박막 트랜지스터 어레이 기판의 제조함으로써, 공정단계감소의 효과를 얻을 수 있게 된다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 공정 순서도이다.
우선, 도 1a에 도시된 바와 같이, 기판(10) 상에 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c)가 형성된다.
한편, 상기 기판(10)은 게이트 패드가 형성되는 영역(G-Pad), 데이터 패드가 형성되는 영역(D-Pad), 데이터 라인이 형성되는 영역(D-line), 화소영역(PXL), 게이트 라인이 형성되는 영역(G-line), 커패시터가 형성되는 영역(Cst), 박막 트랜지스터가 형성되는 영역(TFT)으로 구분 정의되어 있다. 여기서, 게이트 라인이 형성되는 영역(G-line)과 커패시터가 형성되는 영역(Cst)의 구조가 동일하므로, 게이트라인이 형성되는 영역(G-line, Cst)로 통합하여 설명한다.
상기 게이트 전극(12a), 게이트 라인(12b), 게이트 패드(12c)는 기판(10) 상에 제1 금속층 및 포토 레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제1 마스크를 이용한 사진공정을 수행하여 제1 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 금속막을 식각함으로써 형성된다.
도 1b에 도시된 바와 같이, 게이트 전극(12a), 게이트 라인(12b) 및 게이트 패드(12c)가 형성된 기판(10) 상에 게이트 절연막(14), 반도체층(16a), 제2 금속층(18a)을 순차적으로 형성한 후, 제2 금속층(18a) 상에 제2 포토레지스트 패 턴(20a)을 형성한다.
상기 제2 포토레지스트 패턴(20a)은 제2 금속막(18a) 상에 포토레지스트를 형성한 후, 제2 마스크(100)를 이용한 사진공정으로 형성된다. 이때, 상기 마스크(100)는 광을 투과시키는 투과영역(P1)과, 광의 일부분은 투과시키고 일부분은 차단시키는 제1 및 제2 반투과영역(P2, P3)과, 광을 차단시키는 차단영역(P4)을 포함하는 4개의 서로 다른 투과율을 갖는 마스크를 사용한다.
이때, 제1 반투과영역(P2)은 제2 반투과영역(P3)보다 투과율이 높은 영역으로써, 사진공정을 통해 형성되는 제2 반투과영역(P3)에서의 포토레지스트 패턴의 두께보다 제1 반투과영역(P2)에서의 포토레지스트 패턴의 두께는 낮게 형성된다. 더불어, 사진공정을 통해 형성되는 포토레지스트 패턴의 두께는 상기 마스크의 상기 4개의 영역 중에서 투과율이 가장 낮은 차단영역(P4)이 가장 높게 형성되고, 투과율이 가장 높은 투과영역(P1)이 가장 낮게 형성된다.
따라서, 차단영역(P4)은 데이터 패드(D-Pad), 데이터 라인(D-line)이 형성되는 영역, 박막 트랜지스터(TFT)의 소스/드레인이 형성되는 영역에 배치되어, 상기 제2 포토레지스트 패턴에서 가장 높은 두께로 형성되고, 제2 반투과영역(P3)은 박막 트랜지스터(TFT)의 채널이 형성되는 영역에 배치되어, 상기 제2 포토레지스트 패턴에서 차단영역보다 낮은 두께로 형성되고, 제1 반투과영역(P2)은 화소영역(PXL), 게이트라인이 형성되는 영역(G-Line, Cst), 게이트 패드(G-Pad)가 형성되는 영역의 일부에 배치되어, 상기 제2 포토레지스트 패턴에서 제2 반투과영역보다 낮은 두께로 형성되고, 투과영역(P1)은 게이트 패드(G-Pad)가 형성되는 영역의 일 부에 배치되어, 상기 제2 포토레지스트 패턴에서 제1 반투과영역보다 낮은 두께로 형성된다. 이때, 투과영역(P1)에는 제2 포토레지스트 패턴(20a)이 남아있지 않아, 제2 금속층(18a)가 노출된다.
한편, 제2 금속층(18a)는 구리(Cu)가 사용된다.
도 1c에 도시된 바와 같이, 제2 포토레지스트 패턴(20a)이 형성된 기판(10)에 게이트 패드용 제1 콘택홀(30a)이 형성된다.
상기 게이트 패드용 제1 콘택홀(30a)은 상기 기판(10)상에 형성된 제2 포토레지스트 패턴(20a)을 식각 마스크로 식각함으로써 형성된다. 다시 말해, 상기 제2 포토레지스트 패턴(20a)은 게이트 패드(G-Pad)가 형성되는 영역에서 제2 금속층(18a)이 노출되도록 형성되므로, 상기 식각공정을 통해 제2 금속층(18a), 반도체층(16a) 및 게이트 절연막(14a)의 일부를 식각하여 게이트 패드용 제1 콘택홀(30a)을 형성한다.
한편, 제2 포토레지스트 패턴(20a)를 통한 상기 제2 금속층(18a)의 식각공정은 습식식각공정으로 수행되고, 상기 반도체층(16a), 게이트 절연막(14a)의 일부에대한 식각공정은 건식식각공정으로 수행된다.
도 1d에 도시된 바와 같이, 게이트 패드용 제1 콘택홀(30a)이 형성된 기판(10)상에 제3 포토레지스트 패턴(20b)을 형성하고, 제3 포토레지스트 패턴(20b)을 이용하여 TFT용 패턴(18b, 16b), 데이터 라인용 패턴(18c, 16c), 데이터 패드용 패턴(18d, 16d)을 형성한다.
제3 포토레지스트 패턴(20b)은 상기 제2 포토레지스트 패턴(20a)에 에싱공정 을 수행하여 제2 포토레지스트 패턴(20a)의 두께 일부를 제거함으로써 형성된다.
이로써, 제3 포토레지스트 패턴(20b)은 데이터 패드(D-Pad), 데이터 라인(D-line)이 형성되는 영역, 박막 트랜지스터(TFT)가 형성되는 영역에는 일부의 두께가 잔존하고, 화소영역(PXL), 게이트라인이 형성되는 영역(G-Line, Cst), 게이트 패드가 형성되는 영역(G-Pad)에는 모두 제거되어, 이 영역의 최상층 즉, 제2 금속층(18a)이 노출된다.
그리고, 상기 제3 포토레지스트 패턴(20b)을 식각 마스크로 식각하여 화소영역(PXL), 게이트라인이 형성되는 영역(G-Line, Cst), 게이트 패드가 형성되는 영역(G-Pad)의 제2 금속층(18a) 및 반도체층(16a)을 제거하고, 데이터 패드(D-Pad), 데이터 라인(D-line)이 형성되는 영역, 박막 트랜지스터(TFT)가 형성되는 영역의 제2 금속층(18a) 및 반도체층(16a)을 패터닝하여 TFT용 패턴(18b, 16b), 데이터 라인용 패턴(18c, 16c), 데이터 패드용 패턴(18d, 16d)을 형성한다.
한편, 제3 포토레지스트 패턴(20b)를 통한 상기 제2 금속층(18a)의 식각공정은 습식식각공정으로 수행되고, 상기 반도체층(16a)의 식각공정은 건식식각공정으로 수행된다.
도 1e에 도시된 바와 같이, 제3 포토레지스트 패턴(20b), TFT용 패턴(18b, 16b), 데이터 라인용 패턴(18c, 16c), 데이터 패드용 패턴(18d, 16d)이 형성된 기판(10) 상에 제4 포토레지스트 패턴(20c)을 형성하고, 제4 포토레지스트 패턴(20c)을 이용하여, 소스/드레인 전극(18e,18f) 및 게이트 패드용 제2 콘택홀(30b)을 형성한다.
제4 포토레지스트 패턴(20c)은 상기 제3 포토레지스트 패턴(20b)에 에싱공정을 수행하여 제3 포토레지스트 패턴(20b)의 두께 일부를 제거함으로써 형성된다.
이때, 제3 포토레지스트 패턴(20b)은 박막 트랜지스터(TFT)의 채널이 형성되는 영역에서 모두 제거되어, 이 영역의 최상층 즉, 제2 금속층(18b)이 노출된다.
그리고, 상기 제4 포토레지스트 패턴(20c)을 식각 마스크로 식각하여 박막 트랜지스터(TFT)의 채널이 형성되는 영역의 제2 금속층(18b) 및 반도체층(16b)의 일부를 패터닝하여 소스/드레인전극(18e,18f) 및 패터닝된 반도체층(16f)을 형성하고 더불어, 게이트 패드용 제1 콘택홀(30a)을 건식식각하여 게이트 패드용 제2 콘택홀(30b)을 형성한다. 이때, 상기 게이트 패드용 제2 콘택홀(30b)는 게이트 패드(12c)를 노출한다.
이때, 반도체층(16b)는 비정질 실리콘층 및 n+ 비정질 실리콘층으로 형성되는 데, 상기 반도체층의 일부가 패터닝되는 공정에서는 n+ 비정질 실리콘층만 제거되고, 비정질 실리콘층은 잔존한다(즉, 반도체층(16f)는 비정질 실리콘층이다).
한편, 제4 포토레지스트 패턴(20c)를 통한 상기 제2 금속층(18b)의 식각공정은 습식식각공정으로 수행되고, 상기 반도체층(16b)의 식각공정은 건식식각공정으로 수행된다.
도 1f에 도시된 바와 같이, 소스/드레인 전극(18e,18f) 및 게이트 패드용 제2 콘택홀(30b)이 형성된 기판(10)의 제4 포토레지스트 패턴(20c)을 제거하고, 제4 포토레지스트 패턴(20c)가 제거된 기판(10)상에 보호막(22a)을 형성하고, 상기 보호막(22a)상에 제5 포토레지스트 패턴(20d)을 형성한다.
제5 포토레지스트 패턴(20d)는 보호막(22a) 상에 포토레지스트를 형성한 후, 제3 마스크(200)를 이용한 사진공정으로 형성된다. 이때, 상기 마스크(200)는 광을 투과시키는 투과영역(P11)과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 반투과영역(P12)과, 광을 차단시키는 차단영역(P13)을 포함하는 3개의 서로 다른 투과율을 갖는 마스크를 사용한다.
이때, 투과영역(P11)은 게이트 패드가 형성되는 영역(G-Pad), 데이터 패드가 형성되는 영역(D-Pad), 게이트 라인이 형성되는 영역(G-Line, Cst)의 일부, 화소영역(PXL)의 일부 및 박막 트랜지스터(TFT)의 드레인 전극이 형성된 영역에 배치되고, 반투과영역(P12)은 게이트라인이 형성되는 영역(G-Line, Cst)의 일부 및 화소영역(PXL)의 일부에 형성된다. 한편, 화소영역(PXL)에는 반투과영역(P12) 및 투과영역(P11)이 번갈아 배치된다.
도 1g에 도시된 바와 같이, 제5 포토레지스트 패턴(20d)이 형성된 기판(10)의 보호막(22b)에 게이트 패드용 제3 콘택홀(30c), 데이터 패드용 콘택홀(30d), 화소전극용 콘택홀(30e), 게이트라인용 콘택홀(30f) 및 드레인전극용 콘택홀(30g)를 형성하고, 상기 콘택홀들이 형성된 보호막(22) 및 제5 포토레지스트 패턴(20d)상에 투명도전막(24)을 형성한다.
게이트 패드용 제3 콘택홀(30c), 데이터 패드용 콘택홀(30d), 화소전극용 콘택홀(30e), 게이트라인용 콘택홀(30f) 및 드레인전극용 콘택홀(30g)은 상기 제5 포토레지스트 패턴(20d)을 식각 마스크로 보호막(22a)을 식각하여 형성된다. 이때, 게이트 패드용 제3 콘택홀(30c)은 게이트 패드가 형성되는 영역(G-Pad)의 게이트 패드(12c)을 노출하고, 데이터 패드용 콘택홀(30d)은 데이터 패드가 형성되는 영역(D-Pad)의 데이터 패드용 패턴의 상층(18d)을 노출하고, 화소전극용 콘택홀(30e)은 화소영역(PXL)의 게이트 절연막(14)을 노출하고, 게이트라인용 콘택홀(30f)은 게이트라인이 형성되는 영역(G-Line, Cst)의 게이트 절연막(14)을 노출하고, 드레인전극용 콘택홀(30g)은 박막 트랜지스터(TFT)의 드레인전극(18f)을 노출한다.
이때, 상기 화소전극용 콘택홀(30e)은 마스크(도 1f의 200)의 투과영역(P11)에 상응하는 영역에 형성되고, 이 투과영역(P11)의 양측에는 반투과영역(P12)이 배치되는 데, 이로 인해, 저면의 폭이 1.8~ 2.2㎛정도인 콘택홀이 형성된다.
다시 말해, 도 2에 도시된 바와 같이, 투과영역(P11)의 양측에 차단영역(P13)을 배치하면, 노광장비의 해상력에 의해 선폭이 4㎛이하의 패턴은 구현할 수 없다. 이는 빛이 투과하는 영역의 크기가 4㎛이하가 되면 노광량의 분포가 완만해져서 이웃하는 부분과의 중첩효과에 의해 포토레지스트가 잔류하여 패턴이 형성되지 않는 경우(20e)가 발생하게 되기 때문이다. 따라서, 본 발명과 같이, 투과영역(P11)의 양측에 반투과영역(P12)을 배치하면, 선폭이 4㎛이하의 패턴이라도 구현할 수 있게 된다. 이는 빛이 투과하는 영역의 크기가 4㎛이하가 되면 발생하는 이웃하는 부분과의 중첩효과가 유발되더라도 반투과영역의 포토레지스트(차단영역의 포토레지스트의 두께보다 낮은 두께의 포토레지스트)에 의해 포토레지스트가 잔류하지 않고 패턴(20d)이 형성된다. 따라서, 화소전극용 콘택홀(30e)는 4㎛이하 즉, 1.8~ 2.2㎛ 정도의 콘택홀이 형성될 수 있다.
이때, 상기 드레인 전극용 콘택홀(30g)은 보호막(22a)만을 식각하여 형성됨 으로써, 보호막 및 게이트 절연막을 모두 식각하여 형성되는 종래의 드레인전극용 콘택홀보다 포인트 디펙(point defect)이 감소하게 된다.
그리고, 상기 보호막(22b) 및 제5 포토레지스트 패턴(20d) 상에 투명도전막(24a)을 형성함으로써, 게이트 패드용 제3 콘택홀(30c)에 의해 노출된 게이트 패드(12c) 상에 제1 투명전극(24b)가 형성되고, 데이터 패드용 콘택홀(30d)에 의해 노출된 데이터 패턴의 상층(18d)상에 제2 투명전극(24c)가 형성되고, 화소전극용 콘택홀(30e)에 의해 노출된 화소영역(PXL)의 게이트 절연막(14)상에 제3 투명전극(24d)가 형성되고, 게이트라인용 콘택홀(30f)에 의해 노출된 게이트라인이 형성되는 영역(G-Line, Cst)의 게이트 절연막(14) 상에 제4 투명전극(24e)가 형성되고, 드레인전극용 콘택홀(30g)에 의해 노출된 드레인전극(18f) 상에 제5 투명전극(24f)가 형성된다.
한편, 제3 투명전극(24d)은 1.8~ 2.2㎛ 정도의 콘택홀인 화소전극용 콘택홀(30e)의 저면에 형성되므로, 1.8~ 2.2㎛의 선폭을 갖는 화소전극이 된다.
도 1h에 도시된 바와 같이, 기판(10)상에 리프트 오프(Lift-off)공정을 수행하여 제5 포토레지스트 패턴(20d)를 제거함으로써, 본 공정을 완료한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 3장의 마스크를 통한 박막 트랜지스터 어레이 기판의 제조방법에 3장의 마스크를 사용함으로써, 4개의 마스크를 적용하는 것에 비해 제조비용이 절감시키고 공정을 단순화할 수 있게 된다.
다음은 종래 기술에 따른 4장의 마스크를 사용한 박막 트랜지스터의 제조단계와 본 발명에 따른 3장의 마스크를 사용한 박막 트랜지스터의 제조단계를 비교하 여 살펴보고자 한다.
우선, 종래 기술에 따른 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계는 기판 세정의 제1 단계, 게이트 전극용 금속막 스퍼터링(Sputtering) 증착의 제2 단계, 기판 세정의 제3 단계, 제1 마스크를 이용한 사진의 제4 단계, 게이트 전극용 금속막 식각의 제5 단계, 스트립의 제6 단계, 게이트 절연막 CVD 증착의 제7 단계, 제1 및 제2 반도체층 CVD증착의 제8 단계, 소스/드레인용 금속막 스퍼터링(Sputtering) 증착의 제9 단계, 기판 세정의 제10 단계, 제2 마스크를 이용한 사진의 제11 단계, 소스/드레인용 금속막, 제1 및 제2 반도체층 식각의 제12, 13 단계, 소스/드레인용 금속막 및 제1 반도체층 식각의 제14, 15 단계, 스트립의 제16 단계, 보호막 CVD 증착의 제17 단계, 기판 세정의 제18 단계, 제3 마스크를 이용한 사진의 제19 단계, 보호막 건식식각의 제20 단계, 스트립의 제21 단계, 화소전극용 금속막 스퍼터링(Sputtering) 증착의 제22 단계, 기판 세정의 제23 단계, 제4 마스크를 이용한 사진의 제24 단계, 화소전극용 금속막 식각의 제25 단계, 스트립의 제26 단계를 구비한다.
반면, 본 발명에 따른 3장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계는 기판 세정의 제1 단계, 게이트 전극용 금속막 스퍼터링(Sputtering) 증착의 제2 단계, 기판 세정의 제3 단계, 제1 마스크를 이용한 사진의 제4 단계, 게이트 전극용 금속막 식각의 제5 단계, 스트립의 제6 단계, 게이트 절연막 CVD 증착의 제7 단계, 반도체층 CVD증착의 제8 단계, 소스/드레인용 금속막 스퍼터링(Sputtering) 증착의 제9 단계, 기판 세정의 제10 단계, 제2 마스크를 이용한 사 진의 제11 단계, 소스/드레인용 금속막 식각의 제12 단계, 반도체층 및 게이트 절연막 식각(도 1c의 구조 형성)의 제13 단계, 소스/드레인용 금속막 식각의 제14 단계, 반도체층 식각(도 1d의 구조 형성)의 제15 단계, 소스/드레인용 금속막 식각의 제16 단계, 반도체층 식각(도 1e의 구조 형성)의 제17 단계, 스트립의 제18단계, 보호막 CVD 증착의 제19 단계, 기판 세정의 제20 단계, 제3 마스크를 이용한 사진의 제21 단계, 보호막 식각의 제22 단계, 화소전극용 금속막 스퍼터링(Sputtering) 증착의 제23 단계, 스트립의 제24 단계를 구비한다.
이와 같이 3장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계는 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계보다 2단계가 생략되어 공정단계감소의 효과를 얻을 수 있게 된다.
그리고,1.8~ 2.2㎛의 선폭을 갖는 화소전극인 제3 투명전극(24d)을 형성함으로써, 개구율 상승을 가져오게 되고, 이에 의해 휘도가 향상되는 효과를 얻을 수 있게 된다.
또한, 보호막(22a)만을 식각하여 드레인 전극용 콘택홀을 형성함으로써, 보호막 및 게이트 절연막을 모두 식각하여 형성되는 종래의 드레인전극용 콘택홀 형성공정시 발생되는 포인트 디펙(point defect)이 방지되는 효과가 있다.
다음은 본 발명의 제2 실시예인 3마스크공정으로 진행되는 박막 트랜지스터 어레이 기판의 제조방법에 대해 설명하고자 한다. 제2 실시예의 박막 트랜지스터 어레이 기판은 수평전계방식의 액정표시장치에 사용된다.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 공정 순서도이다.
우선, 도 3a에 도시된 바와 같이, 기판(50) 상에 게이트 전극(52a), 게이트 라인(52b), 게이트 패드(52c)가 형성된다.
한편, 상기 기판(50)은 게이트 패드가 형성되는 영역(G-Pad), 데이터 패드가 형성되는 영역(D-Pad), 데이터 라인이 형성되는 영역(D-line), 화소영역(PXL), 게이트 라인이 형성되는 영역(G-line), 커패시터가 형성되는 영역(Cst), 박막 트랜지스터가 형성되는 영역(TFT)으로 구분 정의되어 있다. 여기서, 게이트 패드가 형성되는 영역(G-Pad)과 데이터 패드가 형성되는 영역(D-Pad)의 구조가 동일하므로, 게이트패드가 형성되는 영역(G-Pad, D-Pad)로 통합하여 설명하고, 게이트 라인이 형성되는 영역(G-line)과 커패시터가 형성되는 영역(Cst)의 구조가 동일하므로, 게이트라인이 형성되는 영역(G-line, Cst)로 통합하여 설명한다.
상기 게이트 전극(52a), 게이트 라인(52b), 게이트 패드(52c)는 기판(50) 상에 제1 금속층 및 포토 레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 제1 마스크를 이용한 사진공정을 수행하여 제1 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 금속막을 식각함으로써 형성된다.
도 3b에 도시된 바와 같이, 게이트 전극(52a), 게이트 라인(52b) 및 게이트 패드(52c)가 형성된 기판(50) 상에 게이트 절연막(54), 반도체층(56a), 제2 금속층(58a)을 순차적으로 형성한 후, 제2 금속층(58a) 상에 제2 포토레지스트 패턴(60a)을 형성한다.
상기 제2 포토레지스트 패턴(60a)은 제2 금속막(58a) 상에 포토레지스트를 형성한 후, 제2 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 모두 통과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 반투과영역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크를 사용한다.
이때, 반투과영역은 박막 트랜지스터(TFT)의 채널이 형성되는 영역, 게이트라인이 형성되는 영역(G-line), 게이트 패드가 형성되는 영역(G-Pad)의 일부에 배치되고, 차단영역은 박막 트랜지스터(TFT)의 소스/드레인 전극이 형성되는 영역, 데이터라인이 형성되는 영역(D-line)에 배치되고, 투과영역은 게이트 패드가 형성되는 영역(G-Pad)의 일부 및 화소영역(PXL)에 배치된다. 또한, 반투과영역에 형성된 제2 포토레지스트 패턴의 두께는 차단영역에 형성된 제2 포토레지스트 패턴의 두께보다 낮은 두께로 형성된다. 이때, 투과영역들에는 제2 포토레지스트 패턴(60a)이 남아있지 않아, 제2 금속층(58a)가 노출된다.
한편, 제2 금속층(58a)는 몰리브덴(Mo)이 사용된다.
도 3c에 도시된 바와 같이, 상기 기판(50) 상에 형성된 제2 포토레지스트 패턴(60a)을 이용하여 게이트 패드용 제1 콘택홀(70a), TFT용 패턴(58b, 56b), 게이트 라인용 패턴(58c, 56c), 데이터 라인용 패턴(58d, 56d), 게이트 패드용 패턴(58e, 56e)을 형성하고, 제3 포토레지스트 패턴(60b)을 형성한다.
상기 게이트 패드용 제1 콘택홀(70a), TFT용 패턴(58b, 56b), 게이트 라인용 패턴(58c, 56c), 데이터 라인용 패턴(58d, 56d), 게이트 패드용 패턴(58e, 56e)는 제2 포토레지스트 패턴(60a)를 식각 마스크로 이용하여 제2 금속층(58a), 반도체 층(56a) 및 게이트 절연막(54a)의 일부를 식각함으로써 형성된다.
다시 말해, 제2 포토레지스트 패턴(60a)은 게이트 패드(G-pad)가 형성되는 영역, 데이터라인(D-line)이 형성되는 영역, 게이트라인(G-line, Cst)이 형성되는 영역, 박막 트랜지스터(TFT)가 형성되는 영역에 형성되므로, 상기 제2 포토레지스트 패턴(60a)을 이용한 식각공정을 통해 제2 금속층(58a), 반도체층(56a) 및 게이트 절연막(54)의 일부를 식각함으로써 게이트 패드용 제1 콘택홀(70a), TFT용 패턴(58b, 56b), 게이트 라인용 패턴(58c, 56c), 데이터 라인용 패턴(58d, 56d), 게이트 패드용 패턴(58e, 56e)을 형성한다.
한편, 제2 포토레지스트 패턴(60a)를 통한 상기 제2 금속층(58a)의 식각공정은 습식식각공정으로 수행되고, 상기 반도체층(56a), 게이트 절연막(54a)의 일부에 대한 식각공정은 건식식각공정으로 수행된다.
그리고, 제3 포토레지스트 패턴(60b)는 제2 포토레지스트 패턴(60a)에 에싱공정을 수행하여 제2 포토레지스트 패턴(60a)의 두께 일부를 제거함으로써 형성된다.
도 3d에 도시된 바와 같이, 상기 제3 포토레지스트 패턴(60b)을 식각 마스크로 금속층을 식각한다. 이로써, 소스/드레인 전극(58e, 58f)을 형성하고, 게이트 라인용 패턴(58c, 56c)의 금속층(58c)을 제거하고, 게이트 패드용 패턴(58e, 56e)의 금속층(58e)을 제거한다.
한편, 제3 포토레지스트 패턴(60b)을 통한 상기 금속층(58a)의 식각공정은 습식식각공정으로 수행된다.
이때, 상기 식각공정을 통해 몰리브덴(Mo)로 형성된 금속층(58c, 58e)만 제거하고, 게이트 패드용 패턴의 반도체층(56c) 및 게이트라인용 패턴의 반도체층(56e)은 제거되지 않는 데, 커패시터가 형성될 영역(Cst)에 몰리브덴(Mo)로 형성된 금속층(58c, 58e)이 잔존할 경우, 커패시터 하부전극인 게이트 라인용 패턴(52c)과 불량이 발생하여 포인트 디펙(point defect)이 발생하게 되기 때문에, 몰리브덴(Mo)로 형성된 금속층(58c, 58e)만 제거하고, 게이트 패드용 패턴의 반도체층(56c) 및 게이트라인용 패턴의 반도체층(56e)은 제거되지 않는 것이 바람직하다.
도 3e에 도시된 바와 같이, 상기 제3 포토레지스트 패턴(60b)을 식각 마스크로 잔존한 게이트 절연막(54a) 및 반도체층의 일부를 제거한다. 이로써, 게이트 패드용 제2 콘택홀(70b)를 형성한다.
이때, 반도체층(58f)은 비정질 실리콘층 및 n+ 비정질 실리콘층으로 형성되는 데, 상기 반도체층의 일부가 제거되는 공정에서는 n+ 비정질 실리콘층만 제거되고, 비정질 실리콘층은 잔존한다. (즉, 반도체층(58f)는 비정질 실리콘층이다).
도 3f에 도시된 바와 같이, 상기 게이트 패드용 제2 콘택홀(70b)가 형성된 기판(50)의 제3 포토레지스트 패턴(60b)을 제거하고, 제3 포토레지스트 패턴(60b)가 제거된 기판(50)상에 보호막(71a)을 형성하고, 상기 보호막(71a)상에 제4 포토레지스트 패턴(60c)을 형성한다.
제4 포토레지스트 패턴(60c)는 보호막(71a) 상에 포토레지스트를 형성한 후, 제3 마스크를 이용한 사진공정으로 형성된다. 이때, 상기 마스크는 광을 투과시키 는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 복수의 슬릿으로 이루어진 반투과영역과, 광을 차단시키는 차단영역을 포함하는 회절노광마스크를 사용한다.
이때, 투과영역은 게이트 패드가 형성되는 영역(G-Pad), 게이트 라인이 형성되는 영역(G-Line)의 일부, 화소영역(PXL)의 일부 및 박막 트랜지스터(TFT)의 드레인 전극이 형성된 영역에 배치되고, 반투과영역은 화소영역(PXL)의 일부에 형성된다. 한편, 화소영역(PXL)에는 반투과영역 및 투과영역이 번갈아 배치된다.
도 3g에 도시된 바와 같이, 제4 포토레지스트 패턴(60c)이 형성된 기판(50)의 보호막(71a)에 게이트 패드용 제3 콘택홀(70c), 화소전극용 콘택홀(70d), 게이트라인용 콘택홀(70e) 및 드레인전극용 콘택홀(70f)를 형성하고, 상기 콘택홀들이 형성된 보호막(71b) 및 제4 포토레지스트 패턴(60c) 상에 투명도전막(72a)을 형성한다.
게이트 패드용 제3 콘택홀(70c), 화소전극용 콘택홀(70d), 게이트라인용 콘택홀(70e) 및 드레인전극용 콘택홀(70f)은 상기 제4 포토레지스트 패턴(60c)을 식각 마스크로 보호막(71a)을 식각하여 형성한다.
이때, 게이트 패드용 제3 콘택홀(70c)은 게이트 패드가 형성되는 영역(G-Pad)의 게이트 패드(52c)을 노출하고, 화소전극용 콘택홀(70d)은 화소영역(PXL)의 기판(50)을 노출하고, 게이트라인용 콘택홀(70e)은 게이트라인이 형성되는 영역(G-Line, Cst)의 반도체층(56c)을 노출하고, 드레인전극용 콘택홀(70f)은 박막 트랜지스터(TFT)의 드레인전극(58f)을 노출한다.
이때, 상기 화소전극용 콘택홀(70d)은 마스크의 투과영역에 상응하는 영역에 형성되고, 이 투과영역의 양측에는 반투과영역이 배치되는 데, 이로 인해, 저면의 폭이 1.8~ 2.2㎛정도인 콘택홀이 형성된다.
그리고, 상기 보호막(71b) 및 제5 포토레지스트 패턴(60c) 상에 투명도전막(72a)을 형성함으로써, 게이트 패드용 제3 콘택홀(70c)에 의해 노출된 게이트 패드(52c) 상에 제1 투명전극(72b)가 형성되고, 화소전극용 콘택홀(70d)에 의해 노출된 화소영역(PXL)의 기판(50)상에 제2 투명전극(72c)가 형성되고, 게이트라인용 콘택홀(70e)에 의해 노출된 게이트라인이 형성되는 영역(G-Line, Cst)의 반도체층(56c) 상에 제3 투명전극(72d)가 형성되고, 드레인전극용 콘택홀(70f)에 의해 노출된 드레인전극(58f) 상에 제4 투명전극(72e)가 형성된다.
한편, 제2 투명전극(72d)은 1.8~ 2.2㎛ 정도의 콘택홀인 화소전극용 콘택홀(70d)의 저면에 형성되므로, 1.8~ 2.2㎛의 선폭을 갖는 화소전극이 된다.
도 3h에 도시된 바와 같이, 기판(50)상에 리프트 오프(Lift-off)공정을 수행하여 제4 포토레지스트 패턴(60c)를 제거함으로써, 본 공정을 완료한다.
이와 같은 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조단계는 종래 기술에 따른 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계인 제26 단계보다 감소된다.
다시 말해, 본 발명의 제2 실시예에 따른 3장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계는 기판 세정의 제1 단계, 게이트 전극용 금속막 스퍼터링(Sputtering) 증착의 제2 단계, 기판 세정의 제3 단계, 제1 마스크를 이용한 사진의 제4 단계, 게이트 전극용 금속막 식각의 제5 단계, 스트립의 제6 단계, 게이트 절연막 CVD 증착의 제7 단계, 반도체층 CVD증착의 제8 단계, 소스/드레인용 금속막 스퍼터링(Sputtering) 증착의 제9 단계, 기판 세정의 제10 단계, 제2 마스크를 이용한 사진의 제11 단계, 소스/드레인용 금속막 식각, 반도체층 및 게이트 절연막 식각(도 3c의 구조 형성)의 제12 및 제13 단계, 소스/드레인용 금속막 식각(도 3d의 구조 형성)의 제14 단계, 반도체층 및 게이트 절연막 식각(도 3e의 구조 형성)의 제15 단계, 스트립의 제16단계, 보호막 CVD 증착의 제17 단계, 기판 세정의 제18 단계, 제3 마스크를 이용한 사진의 제19 단계, 보호막 식각의 제20 단계, 화소전극용 금속막 스퍼터링(Sputtering) 증착의 제21 단계, 스트립의 제22 단계를 구비한다.
이와 같이 3장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계는 4장의 마스크를 사용한 박막 트랜지스터 어레이 기판의 제조단계보다 4단계가 생략되어 공정단계감소의 효과를 얻을 수 있게 된다.
그리고, 1.8~ 2.2㎛의 선폭을 갖는 화소전극인 제2 투명전극(72c)을 형성함으로써, 개구율 상승을 가져오게 되고, 이에 의해 휘도가 향상되는 효과를 얻을 수 있게 된다.
또한, 몰리브덴(Mo)로 형성된 금속층(58c, 58e)만 제거하고, 게이트 패드용 패턴의 반도체층(56c) 및 게이트라인용 패턴의 반도체층(56e)은 제거되지 않음으로써, 커패시터 하부전극인 게이트 라인용 패턴(52c)과 불량 발생이 억제되어 포인트 디펙(point defect)이 발생하는 것을 방지하는 효과를 얻을 수 있다.
다음은 본 발명에 따른 제3 실시예인 3 마스크 공정으로 진행되는 박막 트랜지스터 어레이 기판의 제조방법에 대해 설명하고자 한다. 제3 실시예의 박막 트랜지스터 어레이 기판은 수직전계방식의 액정표시장치에 사용된다.
도 4a 내지 도 4c는 본 발명에 따른 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 공정 순서도이다.
한편, 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법은 화소영역(PXL)을 제외한 제2 실시예의 공정단계와 동일하게 진행되므로, 제3 실시예에 대한 설명은 박막 트랜지스터 어레이 기판의 화소영역(PXL)에 관해서만 설명하고자 한다.
먼저, 도 4a에 도시된 바와 같이, 기판(90)상에 보호막(92a)을 형성하고, 상기 보호막(92a)상에 화소영역을 정의하는 포토레지스트 패턴(94)을 형성한다.
도 4b에 도시된 바와 같이, 상기 포토레지스트 패턴(94)을 이용하여 화소전극용 콘택홀(95)을 형성하고, 화소전극용 콘택홀(95) 및 포토레지스트 패턴(94)상에 투명도전막(96a)을 형성한다.
상기 화소전극용 콘택홀(95)은 포토레지스트 패턴(94)을 식각 마스크로 보호막(92a)을 식각하여 형성한다. 그리고, 화소전극용 콘택홀(95) 및 포토레지스트 패턴(94)상에 투명도전막(96a)을 형성함으로써, 화소전극용 콘택홀(95)에 의해 노출된 화소영역(PXL)의 기판(90)상에 투명전극(96b)이 형성된다. 이로써, 투명전극(96b)는 화소전극이 된다.
도 4c에 도시된 바와 같이, 기판(90)상에 리프트 오프(Lift-off)공정을 수행 하여 포토레지스트 패턴(94)를 제거함으로써, 본 공정을 완료한다.
이와 같이 3장의 마스크를 사용한 본 발명에 따른 제3 실시예인 박막 트랜지스터 어레이 기판의 제조단계는 본 발명에 따른 제2 실시예와 같이 공정단계감소의 효과를 얻을 수 있게 된다.
또한, 화소영역(PXL)에는 보호막 및 게이트 절연막 없이 화소전극(96b)만 형성되므로, 보호막 또는 게이트 절연막이 모두 형성된 화소영역보다 액정사용량을 줄일 수 있는 효과가 있다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 공정 순서도
도 2는 종래의 4㎛이하의 선폭을 갖는 패턴 구현방법과 본 발명에 따른 4㎛이하의 선폭을 갖는 패턴 구현방법을 도시한 단면도
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 공정 순서도
도 4a 내지 도 4c는 본 발명에 따른 제3 실시예에 따른 박막 트랜지스터 어레이 기판의 제조방법을 순차적으로 도시한 공정 순서도
Claims (10)
- 제1 마스크를 이용하여, 기판 상에 게이트전극, 게이트라인, 게이트 패드를 형성하는 단계와,상기 기판 상에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와,제2 마스크를 이용하여, 상기 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계와,상기 제1 포토레지스트 패턴을 이용하여 제1 게이트 패드용 콘택홀을 형성하는 단계와,상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 이용하여 데이터 패드용 패턴, 데이터라인용 패턴, TFT용 패턴을 형성하는 단계와,상기 제2 포토레지스트 패턴을 에싱하여 제3 포토레지스트 패턴을 형성하고, 제3 포토레지스트 패턴을 이용하여 소스/드레인전극 및 게이트 패드용 제2 콘택홀을 형성하는 단계와,상기 기판 상에 보호막을 형성하고, 제3 마스크를 이용하여 상기 보호막 상에 제4 포토레지스트 패턴을 형성하는 단계와,상기 제4 포토레지스트 패턴을 이용하여 게이트 패드용 제3 콘택홀, 데이터 패드용 콘택홀, 화소전극용 콘택홀, 게이트라인용 콘택홀 및 드레인전극용 콘택홀을 형성하는 단계와,상기 콘택홀이 형성된 보호막 및 제4 포토레지스트 패턴 상에 투명도전막을 형성하여, 게이트 패드용 제3 콘택홀에 제1 투명전극을 형성하고, 데이터 패드용 콘택홀에 제2 투명전극을 형성하고, 화소전극용 콘택홀에 제3 투명전극을 형성하고, 게이트라인용 콘택홀에 제4 투명전극을 형성하고, 드레인전극용 콘택홀에 제5 투명전극을 형성하는 단계와,상기 제4 포토레지스트 패턴을 제거하는 단계를 포함하고,상기 제3 마스크는 광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 반투과영역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 제2 마스크는광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 제1 및 제2 반투과영역과, 광을 차단시키는 차단영역을 포함하는 4개의 서로 다른 투과율을 갖는 마스크인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 화소전극용 콘택홀을 형성하는 영역의 제4 포토레지스트 패턴은상기 제3 마스크의 반투과영역과 투과영역이 번갈아 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 제3 투명전극은1.8~ 2.2㎛의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 항에 있어서, 상기 금속층은구리(Cu)인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제1 마스크를 이용하여, 기판 상에 게이트전극, 게이트라인, 게이트 패드를 형성하는 단계와,상기 기판 상에 게이트 절연막, 반도체층, 금속층을 형성하는 단계와,제2 마스크를 이용하여, 상기 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계와,제1 포토레지스트 패턴을 이용하여 게이트 패드용 제1 콘택홀, TFT용 패턴, 게이트 라인용 패턴, 데이터 라인용 패턴, 게이트 패드용 패턴을 형성하는 단계와,상기 제1 포토레지스트 패턴을 에싱하여 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 이용하여 소스/드레인전극을 형성하고, 상기 게이트 라인용 패턴의 금속층 및 게이트 패드용 패턴의 금속층을 제거하고, 게이트 패드용 제2 콘택홀을 형성하는 단계와,상기 기판 상에 보호막을 형성하고, 제3 마스크를 이용하여 상기 보호막 상에 제3 포토레지스트 패턴을 형성하는 단계와,상기 제3 포토레지스트 패턴을 이용하여 게이트 패드용 제3 콘택홀, 화소전극용 콘택홀, 게이트라인용 콘택홀 및 드레인전극용 콘택홀을 형성하는 단계와,상기 콘택홀이 형성된 보호막 및 제3 포토레지스트 패턴 상에 투명도전막을 형성하여, 게이트 패드용 제3 콘택홀에 제1 투명전극을 형성하고, 화소전극용 콘택홀에 제2 투명전극을 형성하고, 게이트라인용 콘택홀에 제3 투명전극을 형성하고, 드레인전극용 콘택홀에 제4 투명전극을 형성하는 단계와,상기 제3 포토레지스트 패턴을 제거하는 단계를 포함하고,상기 제3 마스크는 광을 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 반투과영역과, 광을 차단시키는 차단영역을 포함하는 3개의 서로 다른 투과율을 갖는 마스크인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제6 항에 있어서, 상기 화소전극용 콘택홀을 형성하는 영역의 제3 포토레지스트 패턴은상기 제3 마스크의 반투과영역과 투과영역이 번갈아 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제6 항에 있어서, 상기 화소전극용 콘택홀을 형성하는 영역의 제3 포토레지 스트 패턴은상기 제3 마스크의 투과영역만이 배치되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제6 항에 있어서, 상기 제2 투명전극은1.8~ 2.2㎛의 폭을 갖는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
- 제6 항에 있어서, 상기 금속층은몰리브덴(Mo)인 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조방법.
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