CN117997336A - 一种锁相环及信号延迟处理方法 - Google Patents

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CN117997336A CN202211379473.8A CN202211379473A CN117997336A CN 117997336 A CN117997336 A CN 117997336A CN 202211379473 A CN202211379473 A CN 202211379473A CN 117997336 A CN117997336 A CN 117997336A
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Abstract

本申请提供一种锁相环及信号延迟处理方法，通过第一延迟电路接收外部设备输入的参考时钟信号和第一输入控制码字后，基于第一输入控制码字对参考时钟信号进行信号延迟处理；通过第二延迟电路接收负反馈电路基于锁相环反馈的反馈时钟信号和第一输入控制码字后，基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，对反馈时钟信号进行信号延迟处理。通过保证两路延迟电路的延迟精度相同，以及利用负反馈电路中反馈分频器基于参考时钟信号的相位、反馈时钟信号的相位确定第一输入控制码字，使得两路延迟电路分别进行信号延迟处理，实现消除数字时钟转换器电路的电源记忆效应，以及降低数字时钟转换器电路对电源噪声的敏感性的问题。

Description

一种锁相环及信号延迟处理方法
技术领域
本申请涉及无线通信技术领域，尤其涉及一种锁相环及信号延迟处理方法。
背景技术
在无线通信***中，广泛的采用基于锁相环(phase locked loop，PLL)结构的频率综合器提供本振信号。在数据传输***中，一般也采用基于锁相环结构提供采样时钟。基于锁相环结构输出的时钟信号的质量，直接影响通信信号的质量或者影响数据的传输质量。
在全数字锁相环(all digital phase pocked poop，ADPLL)和模拟锁相环(analog phase pocked poop，APLL)中，通常采用倍频器提升参考时钟的频率，从而提升锁相环输出相位噪声性能。为了得到更精准的输出频率，一般采用小数分频技术，通过sigma-delta调制器(sigma delta modulation，SDM)调整倍频器的瞬时分频值，从而得到小数分频。但是，SDM的应用会产生较大的量化噪声，也会导致输出信号存在小数杂散(fractionalspur)问题。
为了解决SDM产生的上述问题，一般是增加数字时间转换器(digital to timeconverter，DTC)电路，通过调整DTC的输入控制码字控制DTC电路的延迟。然而，现有技术中DTC电路的延迟覆盖范围较大，DTC电路的器件噪声和功耗均会随着延迟增大而增大，并且不同延迟会导致不同的电源波纹，使得整体电路具有较强的电源记忆效应，影响锁相环输出信号的质量。
发明内容
有鉴于此，本申请提供一种锁相环及信号延迟处理方法，以便于消除数字时钟转换器电路的电源记忆效应，以及降低数字时钟转换器电路对电源噪声的敏感性。
第一方面，本申请提供一种锁相环，所述锁相环至少包括：数字时钟转换器电路和负反馈电路；其中，所述数字时钟转换器电路包括：第一延迟电路和第二延迟电路；所述第一延迟电路和所述第二延迟电路的延迟精度相同；所述第一延迟电路，用于接收外部设备输入的参考时钟信号和第一输入控制码字；基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理；所述第二延迟电路，用于接收所述负反馈电路基于所述锁相环反馈的反馈时钟信号和所述第一输入控制码字；基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理；其中，所述第一输入控制码字是所述负反馈电路中的反馈分频器基于所述参考时钟信号的相位、所述反馈时钟信号的相位确定的。
相对于现有技术来说，本申请在保证两路延迟电路的延迟精度相同情况下，利用负反馈电路中的反馈分频器基于参考时钟信号的相位和反馈时钟信号的相位可以得到第一输入控制码字，使得两路耦合的延迟电路分别对参考时钟信号和反馈时钟信号进行信号延迟处理，进而实现消除数字时钟转换器电路的电源记忆效应，以及降低数字时钟转换器电路对电源噪声的敏感性问题。
一种可能的设计中，所述第一延迟电路包括至少一个第一延迟单元；每个第一延迟单元之间串联连接；所述基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理，具体用于：基于所述第一输入控制码字，确定所述第一延迟单元的数量；利用确定数量的第一延迟单元，对所述参考时钟信号进行信号延迟处理。其中，所述第一延迟单元的总数量是基于所述数字时钟转换器的最大控制码字确定的。
通过对第一输入控制码字的大小进行设置，可以准确确定第一延迟单元的数量，进而准确对参考时钟信号进行信号调节。
一种可能的设计中，所述第二延迟电路包括至少一个第二延迟单元；每个第二延迟单元之间串联连接；所述基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理，具体用于：基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，确定所述第二延迟单元的数量；利用确定数量的第二延迟单元，对所述反馈时钟信号进行信号延迟处理。其中，所述第二延迟单元的总数量是基于所述数字时钟转换器的最大控制码字确定的。
通过对第一输入控制码字的大小进行设置，可以准确确定第二延迟单元的数量，进而准确对反馈时钟信号进行信号调节。
一种可能的设计中，所述第一延迟电路包括第一驱动单元、第二驱动单元、第一电阻和第一可调电容；所述第一驱动单元的第一端与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第二驱动单元的第一端、所述第一可调电容的第一端连接，所述第一可调电容的第二端接地，所述第一驱动单元的第二端为所述第一延迟电路的输入端，所述第二驱动单元的第二端为所述第一延迟电路的输出端；所述基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理，具体用于：基于所述第一输入控制码字，确定所述第一可调电容的第一电容值；利用所述第一驱动单元、所述第一电阻、所述第一电容值和所述第二驱动单元，对所述参考时钟信号进行信号延迟处理。其中，所述第一可调电容的电容值调节范围是基于所述数字时钟转换器的最大控制码字确定的。
通过对第一输入控制码字的大小进行设置，可以准确确定第一可调电容的电容值，进而准确对参考时钟信号进行信号调节。
一种可能的设计中，所述第二延迟电路包括第三驱动单元、第四驱动单元、第二电阻和第二可调电容；所述第三驱动单元的第一端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第四驱动单元的第一端、所述第二可调电容的第一端连接，所述第二可调电容的第二端接地，所述第三驱动单元的第二端为所述第二延迟电路的输入端，所述第四驱动单元的第二端为所述第二延迟电路的输出端；所述基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理，具体用于：基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，确定所述第二可调电容的第二电容值；利用所述第三驱动单元、所述第二电阻、所述第二电容值和所述第四驱动单元，对所述反馈时钟信号进行信号延迟处理。其中，所述第二可调电容的电容值调节范围是基于所述数字时钟转换器的最大控制码字确定的。
通过对第一输入控制码字的大小进行设置，可以准确确定第二可调电容的电容值，进而准确对反馈时钟信号进行信号调节。
一种可能的设计中，所述第一输入控制码字为零到所述数字时钟转换器的最大控制码字中的任意值。
通过设置第一输入控制码字的大小，进而可以准确利用两路耦合的延迟电路分别对参考时钟信号和反馈时钟信号进行信号延迟处理。
一种可能的设计中，所述最大控制码字为A，偏移控制码字为A/2，所述第二输入控制码字为(-A/2，A/2)中的任意值时；A为正整数；所述第一延迟电路，还用于基于所述第二输入控制码字和所述偏移控制码字的加和结果，对所述参考时钟信号进行信号延迟处理；所述第二延迟电路，还用于基于所述第二输入控制码字和所述偏移控制码字的差值，对所述反馈时钟信号进行信号延迟处理。
本申请通过对两个相互耦合的延迟电路设置相同的偏移控制码字，且保证两个相互耦合的延迟电路的输入控制码字互为相反数，得到两路延迟电路分别对参考时钟信号和反馈时钟信号进行信号延迟调节的不同实现方式。
第二方面，本申请提供一种芯片，包括如第一方面及其任一设计的锁相环；所述锁相环中的所述数字时钟转换器电路和所述负反馈电路均集成在同一芯片。
第三方面，本申请提供一种电子设备，包括：电路板和如第二方面及其任一设计的所述的芯片，所述芯片设置于所述电路板上。
第四方面，本申请提供一种信号延迟处理方法，应用于如第一方面及其任一设计的锁相环，所述方法包括：第一延迟电路接收外部设备输入的参考时钟信号和第一输入控制码字后，基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理；第二延迟电路接收所述锁相环的负反馈电路基于所述锁相环反馈的反馈时钟信号和所述第一输入控制码字后，基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理；其中，所述第一延迟电路和所述第二延迟电路的延迟精度相同，所述第一输入控制码字是所述负反馈电路中的反馈分频器基于所述参考时钟信号的相位、所述反馈时钟信号的相位确定的。
一种可能的设计中，所述第一延迟电路包括至少一个第一延迟单元；所述第一延迟电路基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理，包括：所述第一延迟电路基于所述第一输入控制码字，确定所述第一延迟单元的数量；利用确定数量的第一延迟单元，对所述参考时钟信号进行信号延迟处理。
一种可能的设计中，所述第一延迟单元的总数量是基于所述数字时钟转换器的最大控制码字确定的。
一种可能的设计中，所述第二延迟电路包括至少一个第二延迟单元；所述第二延迟电路基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理，包括：所述第二延迟电路基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，确定所述第二延迟单元的数量；利用确定数量的第二延迟单元，对所述反馈时钟信号进行信号延迟处理。
一种可能的设计中，所述第二延迟单元的总数量是基于所述数字时钟转换器的最大控制码字确定的。
一种可能的设计中，所述第一延迟电路包括第一驱动单元、第二驱动单元、第一电阻和第一可调电容；所述第一延迟电路基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理，包括：所述第一延迟电路基于所述第一输入控制码字，确定所述第一可调电容的第一电容值；利用所述第一驱动单元、所述第一电阻、所述第一电容值和所述第二驱动单元，对所述参考时钟信号进行信号延迟处理。
一种可能的设计中，所述第一可调电容的电容值调节范围是基于所述数字时钟转换器的最大控制码字确定的。
一种可能的设计中，所述第二延迟电路包括第三驱动单元、第四驱动单元、第二电阻和第二可调电容；所述第二延迟电路基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理，包括：所述第二延迟电路基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，确定所述第二可调电容的第二电容值；利用所述第三驱动单元、所述第二电阻、所述第二电容值和所述第四驱动单元，对所述反馈时钟信号进行信号延迟处理。
一种可能的设计中，所述第二可调电容的电容值调节范围是基于所述数字时钟转换器的最大控制码字确定的。
一种可能的设计中，所述最大控制码字为A，偏移控制码字为A/2，所述第二输入控制码字为(-A/2，A/2)中的任意值时；A为正整数；所述方法还包括：所述第一延迟电路基于所述第二输入控制码字和所述偏移控制码字的加和结果，对所述参考时钟信号进行信号延迟处理；所述第二延迟电路基于所述第二输入控制码字和所述偏移控制码字的差值，对所述反馈时钟信号进行信号延迟处理。
第五方面，本申请提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，当所述计算机指令被数字时钟转换器电路执行时，可以使得所述数字时钟转换器电路执行上述第四方面中任一设计的方法。
第六方面，本申请提供一种计算机程序产品，所述计算机程序产品包括计算机指令，当所述计算机指令被数字时钟转换器电路执行时，可以使得所述数字时钟转换器电路执行上述第四方面中任一设计的方法。
上述第二方面至第六方面中任一方面中的任一可能设计可以达到的技术效果，请参照上述第一方面中的任一可能设计可以达到的技术效果描述，这里不再重复赘述。
附图说明
图1为本申请实施例提供的全数字锁相环***的结构示意图；
图2为本申请实施例提供的数字时钟转换器电路的结构示意图；
图3为本申请实施例提供的参考时钟信号Fref_in、反馈时钟信号Fdiv_in以及延迟处理后的信号Fref_out、Fdiv_out示意图；
图4a为本申请实施例提供的数字时钟转换器电路的工作电流与第一输入控制码字的对应关系示意图；
图4b为现有技术中数字时钟转换器电路的工作电流与输入控制码字的对应关系示意图；
图5为本申请实施例提供的数字时钟转换器电路的结构示意图；
图6为本申请实施例提供的数字时钟转换器电路的工作电流与第二输入控制码字的对应关系示意图；
图7为本申请实施例提供的数字时钟转换器电路的结构示意图；
图8为本申请实施例提供的一种信号延迟处理方法的流程示意图。
具体实施方式
为了使本领域普通人员更好地理解本申请的技术方案，下面将结合附图，对本申请实施例中的技术方案进行清楚、完整地描述。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应所述理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在无线通信***中，广泛的采用基于锁相环结构的频率综合器提供本振信号。在数据传输***中，一般也采用基于锁相环结构提供采样时钟。基于锁相环结构输出的时钟信号的质量，直接影响通信信号的质量或者影响数据的传输质量。
在全数字锁相环和模拟锁相环中，通常采用倍频器提升参考时钟的频率，从而提升锁相环输出相位噪声性能。为了得到更精准的输出频率，一般采用小数分频技术，通过sigma-delta调制器调整倍频器的瞬时分频值，从而得到小数分频。但是，SDM的应用会产生较大的量化噪声，也会导致输出信号存在小数杂散问题。
为了解决SDM产生的上述问题，一般是增加数字时间转换器电路，通过调整DTC的输入控制码字控制DTC电路的延迟。然而，现有技术中DTC电路的延迟覆盖范围较大，DTC电路的器件噪声和功耗均会随着延迟增大而增大，并且不同延迟会导致不同的电源波纹，使得整体电路具有较强的电源记忆效应，影响锁相环输出信号的质量。
有鉴于此，本申请提供一种锁相环及信号延迟处理方法。为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
本申请提供的锁相环至少包括：数字时钟转换器电路和负反馈电路，其中，数字时钟转换器电路可以包括：第一延迟电路和第二延迟电路，且第一延迟电路和第二延迟电路的延迟精度相同。例如，数字时钟转换器电路可以包括两路耦合的延迟链电路。
以全数字锁相环为例进行说明，如图1所示，全数字锁相环***包括：数字时钟转换器电路101、时钟数字转换器(time to digital converter，TDC)102、数字环路滤波器(digital loop filter，DLPF)103、数位控制振荡器(digitally controlled oscillator，DCO)104、反馈分频器(feedback divider，NDIV)105和SDM106。这里，反馈分频器105和SDM106可以作为全数字锁相环***的负反馈电路。
利用数字时钟转换器电路101中的两路耦合延迟电路(即上面描述的第一延迟电路和第二延迟电路)分别对参考时钟信号Fref_in和反馈时钟信号Fdiv_in进行信号延迟处理。将参考时钟信号Fref_in和反馈时钟信号Fdiv_in各自对应的延迟处理后的信号输入给时钟数字转换器102，进而实现在全数字锁相环中，消除数字时钟转换器电路101的电源记忆效应，以及降低数字时钟转换器电路101对电源噪声的敏感性问题。应知，本申请中的锁相环还可以应用在模拟锁相环等不同应用场景中。
示例性的，图2示出了本申请实施例提供的一种数字时钟转换器电路的结构示意图。如图2所示，数字时钟转换器电路包括：第一延迟电路201和第二延迟电路202。其中第一延迟电路201和第二延迟电路202的延迟精度相同。
第一延迟电路201在接收到外部设备输入的参考时钟信号(即图2中的Fref_in)和第一输入控制码字(即图2中的Din)后，基于第一输入控制码字，对参考时钟信号进行信号延迟处理。
第二延迟电路202在接收到负反馈电路基于锁相环反馈的反馈时钟信号(即图2中的Fdiv_in)和第一输入控制码字后，基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，对反馈时钟信号进行信号延迟处理。
这里，第一输入控制码字为零到数字时钟转换器的最大控制码字中的任意值，且第一输入控制码字是负反馈电路中的反馈分频器基于参考时钟信号的相位、反馈时钟信号的相位确定的。可选的，在负反馈电路的反馈分频器中，可以根据量化噪声消除算法使得参考时钟信号的相位与反馈时钟信号的相位无限接近，进而得到第一输入控制码字。在此仅是举例说明确定第一输入控制码字的一种实施方式，本申请并不限定第一输入控制码字的具体确定方式。
例如，假设数字时钟转换器的最大控制码字为Dm，第一延迟电路201接收到参考时钟信号Fref_in和第一输入控制码字Din后，利用Din对Fref_in进行信号延迟处理，得到第一延迟电路201的输出信号Fref_out，也即Fref_out为Fref_in信号延迟后的信号。第二延迟电路202接收到反馈时钟信号Fdiv_in和Din后，利用Dm和Din的差值对Fdiv_in进行信号延迟处理，得到第二延迟电路202的输出信号Fdiv_out，也即Fdiv_out为Fdiv_in信号延迟后的信号。
在一种实施方式中，第一延迟电路201可以包括至少一个第一延迟单元，每个第一延迟单元之间串联连接。第二延迟电路202包括至少一个第二延迟单元，每个第二延迟单元之间串联连接。
例1，如图2中示出的第一延迟电路201包括第一延迟单元201-1、第一延迟单元201-2、…、第一延迟单元201-n。第一延迟单元201-1、第一延迟单元201-2、…、第一延迟单元201-n串联连接。第二延迟电路202包括第二延迟单元202-1、第二延迟单元202-2、…、第二延迟单元202-n，n为正整数。第二延迟单元202-1、第二延迟单元202-2、…、第二延迟单元202-n串联连接。
其中，第一延迟单元的总数量和第二延迟单元的总数量均是基于数字时钟转换器的最大控制码字确定的。当数字时钟转换器的最大控制码字为Dm时，第一延迟单元的总数量和第二延迟单元的总数量均是Dm个。
应注意，第一延迟电路201的延迟精度与第一延迟电路201中的每个第一延迟单元的延迟精度相关，同理，第二延迟电路202的延迟精度与第二延迟电路202中的每个第二延迟单元的延迟精度相关。例如，假设第一延迟单元201-1、第一延迟单元201-2、…、第一延迟单元201-n、第二延迟单元202-1、第二延迟单元202-2、…、第二延迟单元202-n的延迟精度均为T0，那么第一延迟电路201的延迟精度和第二延迟电路202的延迟精度均为T0。
当第一输入控制码字Din为零到数字时钟转换器的最大控制码字Dm中的任意值时，通过输入不同的Din得到数字时钟转换器电路可以实现的信号延迟调节范围。通过以下公式一可知，当Din为0时，第一延迟电路201和第二延迟电路202的信号延迟差值为-Dm*T0。当Din为Dm时，第一延迟电路201和第二延迟电路202的信号延迟差值为Dm*T0。也即Din在(0，Dm)范围内的情况下，数字时钟转换器电路可以实现的信号延迟调节范围为(-Dm*T0，Dm*T0)。这里，Tref表示第一延迟电路201的信号延迟，Tdiv表示第二延迟电路202的信号延迟。
Tref-Tdiv＝T0*Din-T0*(Dm-Din)＝2T0*Din-T0*Dm 公式一
可选的，如图2所示，在上述例1的场景中，第一延迟电路201基于第一输入控制码字，确定第一延迟单元的数量后，利用确定数量的第一延迟单元，对参考时钟信号进行信号延迟处理。第二延迟电路202基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，确定第二延迟单元的数量后，利用确定数量的第二延迟单元，对反馈时钟信号进行信号延迟处理。
例如，假设第一输入控制码字Din为2，数字时钟转换器的最大控制码字Dm为8，那么第一延迟电路201可以包括8个第一延迟单元，第二延迟电路202可以包括8个第二延迟单元。由Din为2可知，第一延迟电路201中处于正常工作状态的第一延迟单元的数量为2个。在第一延迟电路201中，通过处于工作状态的2个第一延迟单元对参考时钟信号Fref_in进行信号延迟处理，得到延迟处理后的信号Fref_out。由Din为2、Dm为8、Din和Dm的差值可知，第二延迟电路202中处于正常工作状态的第二延迟单元的数量为6个。在第二延迟电路202中，通过处于工作状态的6个第二延迟单元对反馈时钟信号Fdiv_in进行信号延迟处理，得到延迟处理后的信号Fdiv_out。图3示出了参考时钟信号Fref_in、反馈时钟信号Fdiv_in以及延迟处理后的信号Fref_out、Fdiv_out的示意图。
由上面描述可知，假设数字时钟转换器的最大控制码字为Dm，数字时钟转换器电路中的第一延迟电路201和第二延迟电路202同时进行信号延迟处理过程时，第一延迟电路201中工作的第一延迟单元和第二延迟电路202中工作的第二延迟单元总数量恒定为Dm个。若每个第一延迟单元和每个第二延迟单元的工作电流均为i0，那么数字时钟转换器电路的工作电流为Dm*i0，且保持恒定不变。这样可以使得数字时钟转换器电路工作过程中，对电源的影响保持一致，有效消除电源记忆效应。图4a示出了本申请实施例提供的数字时钟转换器电路的工作电流与第一输入控制码字的对应关系示意图，图4b示出了现有技术中数字时钟转换器电路的工作电流与输入控制码字的对应关系示意图。通过图4a和图4b可以得出，相比于现有技术中数字时钟转换器电路的工作电流在(0，2Dm*i0)范围内变化来说，本申请通过保持恒定电流Dm*i0，实现消除电源记忆效应问题。
另外，数字时钟转换器电路中的电源噪声为共模形式，因此数字时钟转换器电路对电源噪声不敏感。假设每个第一延迟单元和每个第二延迟单元对电源噪声的增益均为A，电源的低频噪声为σ2，那么第一延迟电路201和第二延迟电路202的噪声差如以下公式二所示。也即数字时钟转换器电路的最大输出噪声为Dm*A*σ2，相比于现有技术中数字时钟转换器电路的最大输出噪声为2Dm*A*σ2来说，本申请还可以降低数字时钟转换器电路的输出噪声。
(Dm-Din)*A*σ2-Din*A*σ2＝(Dm-2Din)*A*σ2 公式二
本申请在保证两路延迟电路的延迟精度相同情况下，利用负反馈电路中的反馈分频器基于参考时钟信号的相位和反馈时钟信号的相位可以得到第一输入控制码字，使得两路耦合的延迟电路分别对参考时钟信号和反馈时钟信号进行信号延迟处理，进而实现消除数字时钟转换器电路的电源记忆效应，以及降低数字时钟转换器电路对电源噪声的敏感性问题。
可选的，在上述例1的场景中，继续介绍两路相互耦合的延迟电路分别对参考时钟信号和反馈时钟信号进行信号延迟调节的另一种实现方式：假设最大控制码字为A，偏移控制码字为A/2，第二输入控制码字为(-A/2，A/2)中的任意值，则第一延迟电路201基于第二输入控制码字和偏移控制码字的加和结果，对参考时钟信号进行信号延迟处理；第二延迟电路202基于第二输入控制码字和偏移控制码字的差值，对反馈时钟信号进行信号延迟处理。这里，A为正整数。
示例性的，如图5所示，假设第一延迟电路201包括第一延迟单元201-1、第一延迟单元201-2、第一延迟单元201-3、第一延迟单元201-4，第二延迟电路202包括第二延迟单元202-1、第二延迟单元202-2、第二延迟单元202-3、第二延迟单元202-4。
当最大控制码字为A，偏移控制码字为A/2，第二输入控制码字D’in为(-A/2，A/2)中的任意值时，通过输入不同的D’in得到数字时钟转换器电路可以实现的信号延迟调节范围。通过以下公式三可知，当D’in为-A/2时，第一延迟电路201和第二延迟电路202的信号延迟差值为-A*T0。当D’in为A/2时，第一延迟电路201和第二延迟电路202的信号延迟差值为A*T0。也即D’in在(-A/2，A/2)范围内的情况下，数字时钟转换器电路可以实现的信号延迟调节范围为(-A*T0，A*T0)。这里，T’ref表示第一延迟电路201的信号延迟，T’div表示第二延迟电路202的信号延迟。
T’ref-T’div＝T0*(D’in+A/2)-T0*(A/2-D’in)＝2T0*D’in 公式三
根据上述描述可知，第一延迟电路201中第一延迟单元201-1、第一延迟单元201-2处于工作状态情况下，第二延迟电路202中第二延迟单元202-1、第二延迟单元202-2处于工作状态。也即第一延迟电路201中工作的第一延迟单元和第二延迟电路202中工作的第二延迟单元总数量恒定为4个，同样可以保持恒定电流A*i0，实现消除电源记忆效应问题。图6示出了本申请实施例提供的数字时钟转换器电路的工作电流与第二输入控制码字的对应关系示意图。
同样的，图5示出的数字时钟转换器电路中的电源噪声为共模形式，因此对电源噪声不敏感。
在本申请另一实施例中，还可以通过第一延迟电路201和第二延迟电路202的其他内部结构连接方式实现上述方案。
在一种可能的实施方式中，如图7所示，第一延迟电路201可以包括第一驱动单元203、第二驱动单元204、第一电阻205和第一可调电容206。第二延迟电路202包括第三驱动单元207、第四驱动单元208、第二电阻209和第二可调电容2020。其中，第一可调电容206的电容值调节范围和第二可调电容2020的电容值调节范围均是基于数字时钟转换器的最大控制码字确定的。
第一驱动单元203的第一端与第一电阻205的第一端连接，第一电阻205的第二端与第二驱动单元204的第一端、第一可调电容206的第一端连接，第一可调电容206的第二端接地，第一驱动单元203的第二端为第一延迟电路201的输入端，第二驱动单元204的第二端为第一延迟电路201的输出端。第三驱动单元207的第一端与第二电阻209的第一端连接，第二电阻209的第二端与第四驱动单元208的第一端、第二可调电容2020的第一端连接，第二可调电容2020的第二端接地，第三驱动单元207的第二端为第二延迟电路202的输入端，第四驱动单元208的第二端为第二延迟电路202的输出端。
基于第一输入控制码字，确定第一可调电容206的第一电容值后，利用第一驱动单元203、第二驱动单元204、第一电阻205和第一可调电容206的第一电容值，对参考时钟信号进行信号延迟处理。基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，确定第二可调电容2020的第二电容值后，利用第三驱动单元207、第四驱动单元208、第二电阻209和第二可调电容2020的第二电容值，对反馈时钟信号进行信号延迟处理。这里信号延迟处理示意图可参考图3，在此不再赘述。
当第一输入控制码字Din为零到数字时钟转换器的最大控制码字Dm中的任意值时，通过输入不同的Din得到数字时钟转换器电路可以实现的信号延迟调节范围。具体实现方式可参考上述公式一对应的描述，在此不再赘述。
假设数字时钟转换器的最大控制码字为Dm，那么第一可调电容206的电容值调节范围和第二可调电容2020的电容值调节范围均可以是(C1，C2)，C2大于C1。数字时钟转换器电路中的第一延迟电路201和第二延迟电路202同时进行信号延迟处理过程时，第一延迟电路201中第一可调电容206的第一电容值和第二延迟电路202中第二可调电容2020的第二电容值保持恒定不变。若第一驱动单元203、第二驱动单元204、第一电阻205、第三驱动单元207、第四驱动单元208、第二电阻209的工作电流均为i0，那么数字时钟转换器电路的工作电流为Dm*i0，且保持恒定不变。这样可以使得数字时钟转换器电路工作过程中，对电源的影响保持一致，有效消除电源记忆效应。
同样的，图7示出的数字时钟转换器电路中的电源噪声为共模形式，因此对电源噪声不敏感。
基于上述锁相环实施例，本申请实施例还提供一种信号延迟处理方法，应用于锁相环中，该方法可以由图1中的数字时钟转换器电路101执行。如图8所示，本申请提供的方法包括如下步骤：
S801：第一延迟电路接收外部设备输入的参考时钟信号和第一输入控制码字后，基于第一输入控制码字，对参考时钟信号进行信号延迟处理；
S802：第二延迟电路接收锁相环的负反馈电路基于锁相环反馈的反馈时钟信号和第一输入控制码字后，基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，对反馈时钟信号进行信号延迟处理；
其中，第一延迟电路和第二延迟电路的延迟精度相同，第一输入控制码字是负反馈电路中的反馈分频器基于参考时钟信号的相位、反馈时钟信号的相位确定的。
一种可能的设计中，第一延迟电路包括至少一个第一延迟单元；
步骤S801中第一延迟电路基于第一输入控制码字，对参考时钟信号进行信号延迟处理，包括：
第一延迟电路基于第一输入控制码字，确定第一延迟单元的数量；
利用确定数量的第一延迟单元，对参考时钟信号进行信号延迟处理。
一种可能的设计中，第一延迟单元的总数量是基于数字时钟转换器的最大控制码字确定的。
一种可能的设计中，第二延迟电路包括至少一个第二延迟单元；
步骤S802中第二延迟电路基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，对反馈时钟信号进行信号延迟处理，包括：
第二延迟电路基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，确定第二延迟单元的数量；
利用确定数量的第二延迟单元，对反馈时钟信号进行信号延迟处理。
一种可能的设计中，第二延迟单元的总数量是基于数字时钟转换器的最大控制码字确定的。
一种可能的设计中，第一延迟电路包括第一驱动单元、第二驱动单元、第一电阻和第一可调电容；
步骤S801中第一延迟电路基于第一输入控制码字，对参考时钟信号进行信号延迟处理，包括：
第一延迟电路基于第一输入控制码字，确定第一可调电容的第一电容值；
利用第一驱动单元、第一电阻、第一电容值和第二驱动单元，对参考时钟信号进行信号延迟处理。
一种可能的设计中，第一可调电容的电容值调节范围是基于数字时钟转换器的最大控制码字确定的。
一种可能的设计中，第二延迟电路包括第三驱动单元、第四驱动单元、第二电阻和第二可调电容；
步骤S802中第二延迟电路基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，对反馈时钟信号进行信号延迟处理，包括：
第二延迟电路基于第一输入控制码字与数字时钟转换器的最大控制码字的差值，确定第二可调电容的第二电容值；
利用第三驱动单元、第二电阻、第二电容值和第四驱动单元，对反馈时钟信号进行信号延迟处理。
一种可能的设计中，第二可调电容的电容值调节范围是基于数字时钟转换器的最大控制码字确定的。
一种可能的设计中，最大控制码字为A，偏移控制码字为A/2，第二输入控制码字为(-A/2，A/2)中的任意值时；A为正整数；方法还包括：
第一延迟电路基于第二输入控制码字和偏移控制码字的加和结果，对参考时钟信号进行信号延迟处理；
第二延迟电路基于第二输入控制码字和偏移控制码字的差值，对反馈时钟信号进行信号延迟处理。
本申请的一实施例中，提供了一种芯片，包括上述任一可能设计中的锁相环；锁相环中的数字时钟转换器电路和负反馈电路均集成在同一芯片。
本申请的一实施例中，还提供了一种电子设备，包括：电路板和上述任一可能设计中的芯片，芯片设置于电路板上。
本申请实施例还提供一种计算机可读存储介质，计算机可读存储介质存储有计算机指令，当计算机指令被数字时钟转换器电路执行时，可以使得图8所示的信号延迟处理方法被执行。
本申请实施例还提供一种计算机程序产品，包括计算机指令，当计算机指令被数字时钟转换器电路执行时，可以使得图8所示的信号延迟处理方法被执行。
也就是说，本申请提供的信号延迟处理方法的各个方面还可以实现为一种程序产品的形式，其包括程序代码，当程序代码在计算机设备上或电路产品上运行时，程序代码用于使计算机设备执行本说明书上述描述的信号延迟处理方法中的步骤。
此外，尽管在附图中以特定顺序描述了本申请方法的操作，但是，这并非要求或者暗示必须按照该特定顺序来执行这些操作，或是必须执行全部所示的操作才能实现期望的结果。附加地或备选地，可以省略某些步骤，将多个步骤合并为一个步骤执行，和/或将一个步骤分解为多个步骤执行。
本领域内的技术人员应明白，本申请的实施例可提供为方法、***、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本申请是参照根据本申请的方法、设备(***)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (15)

1.一种锁相环，其特征在于，所述锁相环至少包括：数字时钟转换器电路和负反馈电路；其中，所述数字时钟转换器电路包括：第一延迟电路和第二延迟电路；所述第一延迟电路和所述第二延迟电路的延迟精度相同；
所述第一延迟电路，用于接收外部设备输入的参考时钟信号和第一输入控制码字；基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理；
所述第二延迟电路，用于接收所述负反馈电路基于所述锁相环反馈的反馈时钟信号和所述第一输入控制码字；基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理；
其中，所述第一输入控制码字是所述负反馈电路中的反馈分频器基于所述参考时钟信号的相位、所述反馈时钟信号的相位确定的。
2.如权利要求1所述的锁相环，其特征在于，所述第一延迟电路包括至少一个第一延迟单元；每个第一延迟单元之间串联连接；
所述基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理，具体用于：
基于所述第一输入控制码字，确定所述第一延迟单元的数量；
利用确定数量的第一延迟单元，对所述参考时钟信号进行信号延迟处理。
3.如权利要求2所述的锁相环，其特征在于，所述第一延迟单元的总数量是基于所述数字时钟转换器的最大控制码字确定的。
4.如权利要求1-3任一所述的锁相环，其特征在于，所述第二延迟电路包括至少一个第二延迟单元；每个第二延迟单元之间串联连接；
所述基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理，具体用于：
基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，确定所述第二延迟单元的数量；
利用确定数量的第二延迟单元，对所述反馈时钟信号进行信号延迟处理。
5.如权利要求4所述的锁相环，其特征在于，所述第二延迟单元的总数量是基于所述数字时钟转换器的最大控制码字确定的。
6.如权利要求1所述的锁相环，其特征在于，所述第一延迟电路包括第一驱动单元、第二驱动单元、第一电阻和第一可调电容；
所述第一驱动单元的第一端与所述第一电阻的第一端连接，所述第一电阻的第二端与所述第二驱动单元的第一端、所述第一可调电容的第一端连接，所述第一可调电容的第二端接地，所述第一驱动单元的第二端为所述第一延迟电路的输入端，所述第二驱动单元的第二端为所述第一延迟电路的输出端；
所述基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理，具体用于：
基于所述第一输入控制码字，确定所述第一可调电容的第一电容值；
利用所述第一驱动单元、所述第一电阻、所述第一电容值和所述第二驱动单元，对所述参考时钟信号进行信号延迟处理。
7.如权利要求6所述的锁相环，其特征在于，所述第一可调电容的电容值调节范围是基于所述数字时钟转换器的最大控制码字确定的。
8.如权利要求1、6和7任一所述的锁相环，其特征在于，所述第二延迟电路包括第三驱动单元、第四驱动单元、第二电阻和第二可调电容；
所述第三驱动单元的第一端与所述第二电阻的第一端连接，所述第二电阻的第二端与所述第四驱动单元的第一端、所述第二可调电容的第一端连接，所述第二可调电容的第二端接地，所述第三驱动单元的第二端为所述第二延迟电路的输入端，所述第四驱动单元的第二端为所述第二延迟电路的输出端；
所述基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理，具体用于：
基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，确定所述第二可调电容的第二电容值；
利用所述第三驱动单元、所述第二电阻、所述第二电容值和所述第四驱动单元，对所述反馈时钟信号进行信号延迟处理。
9.如权利要求8所述的锁相环，其特征在于，所述第二可调电容的电容值调节范围是基于所述数字时钟转换器的最大控制码字确定的。
10.如权利要求1-9任一所述的锁相环，其特征在于，所述第一输入控制码字为零到所述数字时钟转换器的最大控制码字中的任意值。
11.如权利要求1-10任一所述的锁相环，其特征在于，所述最大控制码字为A，偏移控制码字为A/2，所述第二输入控制码字为(-A/2，A/2)中的任意值时；A为正整数；
所述第一延迟电路，还用于基于所述第二输入控制码字和所述偏移控制码字的加和结果，对所述参考时钟信号进行信号延迟处理；
所述第二延迟电路，还用于基于所述第二输入控制码字和所述偏移控制码字的差值，对所述反馈时钟信号进行信号延迟处理。
12.一种芯片，其特征在于，包括：如权利要求1-11任一所述的锁相环；所述锁相环中的所述数字时钟转换器电路和所述负反馈电路均集成在同一芯片。
13.一种电子设备，其特征在于，包括：电路板和如权利要求12所述的芯片，所述芯片设置于所述电路板上。
14.一种信号延迟处理方法，其特征在于，应用于如权利要求1-11任一所述的锁相环，所述方法包括：
第一延迟电路接收外部设备输入的参考时钟信号和第一输入控制码字后，基于所述第一输入控制码字，对所述参考时钟信号进行信号延迟处理；
第二延迟电路接收所述锁相环的负反馈电路基于所述锁相环反馈的反馈时钟信号和所述第一输入控制码字后，基于所述第一输入控制码字与所述数字时钟转换器的最大控制码字的差值，对所述反馈时钟信号进行信号延迟处理；
其中，所述第一延迟电路和所述第二延迟电路的延迟精度相同，所述第一输入控制码字是所述负反馈电路中的反馈分频器基于所述参考时钟信号的相位、所述反馈时钟信号的相位确定的。
15.如权利要求14所述的方法，其特征在于，所述最大控制码字为A，偏移控制码字为A/2，所述第二输入控制码字为(-A/2，A/2)中的任意值时；A为正整数；所述方法还包括：
所述第一延迟电路基于所述第二输入控制码字和所述偏移控制码字的加和结果，对所述参考时钟信号进行信号延迟处理；
所述第二延迟电路基于所述第二输入控制码字和所述偏移控制码字的差值，对所述反馈时钟信号进行信号延迟处理。
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