KR20090116288A - 소스 드라이버 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

적은 레이아웃 크기와 적은 전력을 소비하는 소스 드라이버는 발진 신호에 기초하여 생성된 디지털 코드에 따라 다수의 PWM 신호들과 다수의 계단파 계조 전압 신호들을 생성하기 위한 신호 생성 블록과 채널 드라이버를 포함한다. 상기 채널 드라이버는 래치된 영상 데이터를 상위 비트들과 하위 비트들로 분리하고, 다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 다수의 스위칭 신호들을 생성하고, 다수의 계단파 계조 전압 신호들 중에서 상기 상위 비트들에 응답하여 선택된 어느 하나의 계단파 계조 전압 신호를 출력하고, 상기 다수의 스위칭 신호들에 응답하여, 상기 어느 하나의 계단파 계조 전압 신호에 포함된 특정 계조 전압 레벨을 출력한다.
소스 드라이버, PWM신호, 감마

Description

소스 드라이버 및 이를 포함하는 디스플레이 장치{Source driver and display device having the same}
본 발명은 반도체 장치에 관한 것으로, 특히 적은 레이아웃 면적을 갖고 채널과 채널 사이의 전압 편차를 제거할 수 있는 소스 드라이버와 이를 포함하는 디스플레이 장치에 관한 것이다.
도 1은 종래의 소스 드라이버의 개략적인 블록 도를 나타내다. 도 1을 참조하면, 260 킬로바이트(=218)의 컬러를 구동하는 시스템은 RGB(Red, Green, 및 Blue) 각각 6-비트 디지털 영상 데이터를 수신하여 18-비트 소스 드라이버로 영상을 표시한다.
소스 드라이버는 다수의 채널 드라이버들을 포함하며, 다수의 채널 드라이버들 각각은 낮은 전압 레벨(예컨대, 1.5V 이하)로 구동되는 디지털 영상 데이터를 LCD 소스 구동 전압 레벨(예컨대, 4.5V 이상)로 쉬프트시키기 위하여 디지털 영상 데이터의 비트 수만큼의 레벨 쉬프터들을 필요로 한다.
예컨대, 하나의 채널 드라이버(예컨대, 블루 영상 데이터(B_DATA)를 구동하 는 채널 드라이버)가 6-비트 영상 데이터를 구동하는 경우, 상기 하나의 채널 드라이버는 6개의 레벨 쉬프터들을 필요로 한다. 또한, 6-비트 영상 데이터를 아날로그 신호로 변환하기 위해서 소스 드라이버는 6-비트 디지털-아날로그 변환기를 필요로 한다. 도 1에는 6-비트 디지털-아날로그 변환기로서 64-to-1 MUX가 도시되어 있다.
도 1에 도시된 소스 드라이버는 디지털 영상 데이터를 아날로그 신호로 변환하기 위하여 상당히 넓은 레이아웃 크기를 차지하는 64-to-1 MUX를 사용한다.
또한, 도 1에 도시된 소스 드라이버에서, 각각의 64-to-1 MUX의 출력 신호를 버퍼링하는 각각의 단위 이득 버퍼(AMP)는 각각의 출력 로드(load)를 구동한다. 따라서, 각각의 채널 드라이버에 구현된 각각의 단위 이득 버퍼 사이의 오프셋이 문제가 된다. 그러므로, 채널과 채널 사이에는 전압 편차(voltage deviation)가 발생한다.
또한, QVGA(Quarter Video Graphic Array)를 기준으로, 소스 드라이버는 720개(=240*3)의 채널 드라이버들을 필요로 한다. 이 경우, 720개의 채널 드라이버들의 레이아웃 크기는 1,820,160㎛2(=16㎛*720*158㎛)이다. 이는 소스 드라이버 IC 비용 측면에서 심각한 문제이다. 그리고, 채널수의 3배에 해당하는 레벨 쉬프터들과 채널수의 해당하는 64-to-1 MUX들의 소비 전력 또한 상당히 크다.
따라서 본 발명이 이루고자 하는 기술적인 과제는, 상기의 문제점들을 해결 하기 위한 것으로서, 채널 드라이버의 레이아웃 크기를 감소시킴과 동시에 채널과 채널 사이에서 발생하는 전압 편차를 제거하고 전력 소비를 감소시킬 수 있는 소스 드라이버와 이를 포함하는 디스플레이 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 소스 드라이버는 래치된 영상 데이터를 상위 비트들과 하위 비트들로 분리하는 데이터 래치; 다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 다수의 스위칭 신호들을 생성하는 스위칭 신호 생성 회로; 다수의 계단파 계조 전압 신호들 중에서 상기 상위 비트들에 응답하여 선택된 어느 하나의 계단파 계조 전압 신호를 출력하는 디코더; 및 상기 다수의 스위칭 신호들에 응답하여, 상기 디코더로부터 출력된 계단파 계조 전압 신호의 특정 계조 전압 레벨을 출력하기 위한 출력 회로를 포함한다.
상기 소스 드라이버는 발진 신호에 기초하여 생성된 디지털 코드에 따라 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성 회로; 다수의 계조 전압들을 발생하기 위한 계조 전압 생성기; 및 상기 디지털 코드에 따라 상기 다수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성 회로를 더 포함하며, 상기 다수의 계단파 계조 전압 신호들 각각은 상기 다수의 계조 전압들 중에서 상기 디지털 코드에 따라 디코드된 다수의 계조 전압들을 포함한다.
상기 PWM 신호 생성 회로는 상기 발진 신호를 생성하기 위한 발진기; 상기 발진 신호의 주파수를 일정한 분주비로 분주하고 분주된 주파수를 갖는 발진 신호 를 생성하기 위한 주파수 분주기; 상기 분주된 주파수를 갖는 발진 신호를 카운트하여 카운트 결과로서 상기 디지털 코드를 생성하기 위한 코드 생성기; 및 상기 디지털 코드에 응답하여 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성기를 포함한다.
상기 계단파 계조 전압 신호 생성 회로는 다수의 디코더들을 포함하며, 상기 다수의 디코더들 각각은 상기 다수의 계조 전압들 중에서 대응되는 다수의 계조 전압들과 상기 디지털 코드에 따라 상기 디코드된 다수의 계조 전압들을 생성한다.
상기 기술적 과제를 달성하기 위한 디스플레이 장치는 픽셀에 접속된 데이터 라인을 포함하는 픽셀 어레이; 및 상기 데이터 라인으로 구동 전압을 공급하기 위한 소스 드라이버를 포함한다.
상기 소스 드라이버는 래치된 영상 데이터를 상위 비트들과 하위 비트들로 분리하는 데이터 래치; 다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 다수의 스위칭 신호들을 생성하는 스위칭 신호 생성 회로; 다수의 계단파 계조 전압 신호들 중에서 상기 상위 비트들에 응답하여 선택된 어느 하나의 계단파 계조 전압 신호를 출력하는 디코더; 및 상기 다수의 스위칭 신호들에 응답하여, 상기 디코더로부터 출력된 계단파 계조 전압 신호의 특정 계조 전압 레벨을 상기 구동 전압으로서 상기 데이터 라인으로 출력하기 위한 출력 회로를 포함한다.
상기 소스 드라이버는 발진 신호에 기초하여 생성된 디지털 코드에 따라 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성 회로; 다수의 계조 전압들을 발생하기 위한 계조 전압 생성기; 및 상기 디지털 코드에 따라 상기 다수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성 회로를 더 포함하며, 상기 다수의 계단파 계조 전압 신호들 각각은 상기 다수의 계조 전압들 중에서 상기 디지털 코드에 따라 디코드된 다수의 계조 전압들을 포함한다.
상기 기술적 과제를 달성하기 위한 소스 드라이버는 발진 신호에 기초하여 생성된 디지털 코드에 따라 다수의 PWM 신호들과 다수의 계단파 계조 전압 신호들을 생성하기 위한 신호 생성 블록; 및 다수의 채널 드라이버들을 포함한다.
상기 다수의 채널 드라이버들 각각은 래치된 영상 데이터를 상위 비트들과 하위 비트들로 분리하는 데이터 래치; 상기 다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 다수의 스위칭 신호들을 생성하는 스위칭 신호 생성 회로; 상기 다수의 계단파 계조 전압 신호들 중에서 상기 상위 비트들에 응답하여 선택된 어느 하나의 계단파 계조 전압 신호를 출력하는 디코더; 및 상기 다수의 스위칭 신호들에 응답하여, 상기 디코더로부터 출력된 계단파 계조 전압 신호의 특정 계조 전압 레벨을 출력하기 위한 출력 회로를 포함한다.
상기 다수의 채널 소스 드라이버들 각각은 상기 발진 신호에 기초하여 생성된 상기 디지털 코드에 따라 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성 회로; 다수의 계조 전압들을 발생하기 위한 계조 전압 생성기; 및 상기 디지털 코드에 따라 상기 다수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성 회로를 더 포함하며, 상기 다수의 계단파 계조 전압 신호들 각각은 상기 다수의 계조 전압들 중에서 상기 디지털 코드에 따라 디코드된 다수의 계조 전압들을 포함한다.
본 발명의 실시 예에 따른 소스 드라이버는 기존의 소스 드라이버에 비하여 채널 드라이버의 레이아웃 크기를 상당히 줄일 수 있는 효과가 있다. 따라서, 소스 드라이버의 레이아웃 크기를 상당히 줄일 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 소스 드라이버는 기존의 소스 드라이버에 비하여 소비 전력을 상당히 줄일 수 있는 효과가 있다.
그리고, 본 발명의 실시 예에 따른 소스 드라이버는 채널과 채널 사이의 전압 차이를 상당히 줄일 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시 예에 따른 소스 드라이버의 개략적인 블록 도를 나타낸다. 이동 전화기(mobile phone), PDA(pesonal digital assistant), 또는 PMP (portable multi-media player)와 같은 이동 단말기에 사용될 수 있는 소스 드라이 버(또는 데이터 라인 드라이버; 10)는 신호 생성 블록(20), 및 다수의 채널 드라이버들(R1~Rn, G1~Gn, 및 B1~Bn; 40)을 포함한다. 여기서, n은 자연수이다. 예컨대, 소스 드라이버(10)가 QVGA(Quarter Video Graphic Array)를 구동하는 경우 n은 240이다.
신호 생성 블록(또는 글로벌 블록; 20)은 발진 신호에 기초하여 생성된 디지털 코드(4-bit)에 따라 다수의 PWM 신호들(Track<0:15>)과 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4)을 생성한다.
다수의 채널 드라이버들(R1~Rn, G1~Gn, 및 B1~Bn) 각각은 다수의 PWM 신호들(Track<0:15>), 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4), 및 디지털 영상 데이터에 응답하여 디스플레이 패널(미도시)에 구현된 다수의 소스 라인들(또는, 데이터 라인들) 각각을 구동한다.
즉, 소스 드라이버(10)를 포함하는 디스플레이 장치는 픽셀에 접속된 데이터 라인을 포함하는 픽셀 어레이(미 도시)를 포함한다. 상기 픽셀 어레이는 다수의 소스 라인들(또는 다수의 데이터 라인들), 다수의 게이트 라인들(또는 스캔 라인들), 및 상기 다수의 소스 라인들과 상기 다수의 게이트 라인들 사이에 접속된 다수의 픽셀들을 포함한다.
따라서, 각각의 채널 드라이버(R1~Rn, G1~Gn, 및 B1~Bn)는 각각의 소스 라인을 구동한다. 따라서, 픽셀 어레이는 영상 데이터를 디스플레이할 수 있다.
도 1에 도시된 소스 드라이버는 다수의 계조 전압들을 각각의 채널 드라이버로 공급하기 위해서는 64개의 메탈 라인들을 필요로 한다. 그러나, 본 발명의 실시 예에 따른 소스 드라이버(10)는 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4)을 전송하기 위한 4개의 메탈 라인들을 필요로 한다. 따라서, 메탈 라인들을 라우팅하기 위한 레이아웃 크기가 감소하는 효과가 있다.
본 발명의 실시 예에 따른 소스 드라이버(10)는 TFT-LCD 패널, PDP 패널, 또는 OLED 패널과 같은 평판 디스플레이 패널(flat display panel)을 구동하기 위한 디스플레이 장치 구동 장치로도 사용될 수 있다.
예컨대, 소스 드라이버(10)가 QVGA를 구동하는 경우 채널의 총 수는 720 채널이므로, 신호 생성 블록(20)은 720 채널을 동시에 구동해야 한다.
도 3은 도 2에 도시된 신호 생성 블록의 개략적인 블록 도를 나타낸다. 도 3을 참조하면, 신호 생성 블록(20)은 PWM 신호 생성 회로(21), 계조 전압 생성기(30), 및 계단파 계조 전압 신호 생성 회로(31)를 포함한다.
PWM 신호 생성 회로(21)는 발진 신호에 기초하여 생성된 디지털 코드(4-bit)에 따라 다수의 PWM 신호들(Track<0:15>)을 생성한다.
계조 전압 생성기(30)는 다수의 계조 전압들(V0~V63)을 발생한다.
계단파 계조 전압 신호 생성 회로(31)는 디지털 코드(4-bit)에 따라 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4)을 생성한다.
상기 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4) 각각은 다수의 계조 전압들(V0~V63) 중에서 PWM 신호 생성 회로(21)로부터 출력된 디지털 코드(4-bit)에 따라 디코드된 다수의 계조 전압들(V0~V15, V16~V31, V32~V47, 및 V48~V63)을 포함한다.
예컨대, 도 5, 도 10, 또는 도 11에 도시된 바와 같이, 제1계단파 계조 전압 신호(A1)는 제1군(group)의 계조 전압들(V0~V15)을 포함하고, 제2계단파 계조 전압 신호(A2)는 제2군의 계조 전압들(V16~V31)을 포함하고, 제3계단파 계조 전압 신호(A3)는 제3군의 계조 전압들(V32~V47)을 포함하고, 제4계단파 계조 전압 신호(A4)는 제4군의 계조 전압들(V48~V63)을 포함한다.
PWM 신호 생성 회로(21)는 발진기(23), 주파수 분주기(25), 코드 생성기 (27), 및 PWM 신호 생성기(29)를 포함한다.
발진기(23)는 예컨대, 2.0MHz의 주파수를 갖는 발진 신호를 발생할 수 있다. 또한, 발진기(23)는 1.5MHz~2.5MHz의 주파수를 갖는 발진 신호를 발생할 수 있다. 실시 예에 따라, 발진기(23)는 크리스털 오실레이터(crystal oscillator)로 구현될 수도 있다.
주파수 분주기(25)는 발진기(23)에 의하여 생성된 발진 신호의 주파수를 일정한 분주비로 분주하고 분주된 주파수를 갖는 발진 신호를 생성한다. 예컨대, 상기 분주비는 실수일 수 있다.
예컨대, 발진 신호의 주파수가 2MHz일 때, 분주비 1로 설정된 주파수 분주기(25)는 0.5㎲의 주기를 갖는 발진 신호를 생성하고, 분주비 2로 설정된 주파수 분주기(25)는 1.0㎲의 주기를 갖는 발진 신호를 생성하고, 분주비 4로 설정된 주파수 분주기(25)는 2.0㎲의 주기를 갖는 발진 신호를 생성한다. 분주비가 클수록 소스 드라이버(10)에서 소비되는 전력은 작아진다.
주파수 분주기(25)는 분주비를 설정하기 위한 레지스터(미 도시)를 포함할 수 있다. 또한, 주파수 분주기(25)는 외부의 레지스터(미 도시)에 설정된 분주비에 따라 분주된 주파수를 갖는 발진 신호를 생성할 수 있다.
카운터로 구현될 수 있는 코드 생성기(27)는 주파수 분주기(25)에 의하여 생성된 분주된 주파수를 갖는 발진 신호를 카운트하여 카운트 결과로서 디지털 코드(4-bit)를 생성한다. 예컨대, 카운터(27)는 발진 신호의 상승 에지 또는 하강 에지의 개수를 카운트하고 카운트 결과에 상응하는 K-비트 디지털 코드(4-bit)를 생성할 수 있다. 여기서, K는 자연수이고, 본 명세서에서는 설명의 편의를 위하여 K=4이다.
PWM 신호 생성기(29)는 코드 생성기(27)에 의하여 생성된 4-비트 디지털 코드(4-bit)에 응답하여 다수의 PWM 신호들(Track<0:15>)을 생성한다. 예컨대, 4-비트 디지털 코드(4-bit)가 0000부터 1111까지 순차적으로 증가할 때, PWM 신호 생성기(29)는 도 6에 도시된 바와 같이 1LSB(least significant bit) 주기로 펄스 폭이 증가하는 다수의 PWM 신호들 (Track<0:15>)을 생성한다.
계조 전압 생성기(30)는 다수의 계조 전압들을 생성한다. 본 명세서에서는 설명의 편의를 위하여 64계조 전압들(V0~V63)을 생성하기 위한 저항 스트링이 도시되어 있다. 여기서, 계조 전압 생성기(30)는 제1전압을 수신하는 제1라인과 제2전압을 수신하는 제2라인 사이에 접속된 다수의 저항들을 사용하여 64계조 전압들 (V0~V63)을 생성한다.
계단파 계조 전압 신호 생성 회로(31)는 다수의 디코더들(33-1, 33-2, 33-3, 및 33-4)과 다수의 버퍼들(35-1, 35-2, 35-3, 및 35-4)를 포함한다. 계단파 계조 전압 신호 생성 회로(31)는 도 9에 도시된 지연(Ts)을 조절하기 위한 지연 회로(37)를 더 포함할 수 있다. 지연 회로(37)는 외부에서 설정 가능한 지연(Ts)을 저장하기 위한 레지스터(미 도시)를 더 포함할 수 있다.
따라서, 지연 회로(37)는 4-비트 디지털 코드(4-bit)를 구성하는 각각의 비트에 해당하는 신호를 지연(Ts)만큼 지연시킬 수 있다.
제1디코더(33-1)는 64개의 계조 전압들(V0~V63) 중에서 제1군의 계조 전압들 (V0~V15)을 수신하고 4-비트 디지털 코드(4-bit) 또는 지연 회로(37)에 의하여 지연된 4-비트 디지털 코드에 따라 디코드된 제1군의 계조 전압들(V0~V15)을 포함하는 제1계단파 계조 전압 신호(A1)를 출력한다.
예컨대, 4-비트 디지털 코드(4-bit)가 0000부터 1111까지 순차적으로 증가할 때 제1디코더(33-1)는 계조 전압(V0)부터 계조 전압(V15)까지 순차적으로 감소(예컨대, 도 5 또는 도 10에 도시된 바와 같이 포지티브 감마일 경우) 또는 증가(예컨대, 도 5 또는 도 11에 도시된 바와 같이 네가티브 감마일 경우)하는 제1계단파 계조 전압 신호(A1)를 출력한다.
제2디코더(33-2)는 64개의 계조 전압들(V0~V63) 중에서 제2군의 계조 전압들 (V16~V31)을 수신하고 4-비트 디지털 코드(4-bit) 또는 지연 회로(37)에 의하여 지연된 4-비트 디지털 코드에 따라 디코드된 제2군의 계조 전압들(V16~V31)을 포함하는 제2계단파 계조 전압 신호(A2)를 출력한다.
예컨대, 4-비트 디지털 코드(4-bit)가 0000부터 1111까지 순차적으로 증가할 때 제2디코더(33-2)는 계조 전압(V16)부터 계조 전압(V31)까지 순차적으로 감소(예 컨대, 도 5 또는 도 10에 도시된 바와 같이 포지티브 감마일 경우) 또는 증가(예컨대, 도 5 또는 도 11에 도시된 바와 같이 네가티브 감마일 경우)하는 제2계단파 계조 전압 신호(A2)를 출력한다.
제3디코더(33-3)는 64개의 계조 전압들(V0~V63) 중에서 제3군의 계조 전압들 (V32~V47)을 수신하고 4-비트 디지털 코드 또는 지연 회로(37)에 의하여 지연된 4-비트 디지털 코드에 따라 디코드된 제3군의 계조 전압들(V32~V47)을 포함하는 제3계단파 계조 전압 신호(A3)를 출력한다.
예컨대, 4-비트 디지털 코드(4-bit)가 0000부터 1111까지 순차적으로 증가할 때 제3디코더(33-3)는 계조 전압(V32)부터 계조 전압(V47)까지 순차적으로 감소(예컨대, 도 5 또는 도 10에 도시된 바와 같이 포지티브 감마일 경우) 또는 증가(예컨대, 도 5 또는 도 11에 도시된 바와 같이 네가티브 감마일 경우)하는 제3계단파 계조 전압 신호(A3)를 출력한다.
제4디코더(33-4)는 64개의 계조 전압들(V0~V63) 중에서 제4군의 계조 전압들 (V48~V63)을 수신하고 4-비트 디지털 코드 또는 지연 회로(37)에 의하여 지연된 4-비트 디지털 코드에 따라 디코드된 제4군의 계조 전압들(V48~V63)을 포함하는 제4계단파 계조 전압 신호(A4)를 출력한다.
예컨대, 4-비트 디지털 코드(4-bit)가 0000부터 1111까지 순차적으로 증가할 때 제4디코더(33-4)는 계조 전압(V48)부터 계조 전압 (V63)까지 순차적으로 감소(예컨대, 도 5 또는 도 10에 도시된 바와 같이 포지티브 감마일 경우) 또는 증가(예컨대, 도 5 또는 도 11에 도시된 바와 같이 네가티브 감마일 경우)하는 제4계단 파 계조 전압 신호(A4)를 출력한다.
다수의 버퍼들(35-1, 35-2, 35-3, 및 35-4) 각각은 다수의 디코더들(33-1, 33-2, 33-3, 및 33-4) 각각으로부터 출력된 계단파 계조 전압 신호(A1, A2, A3, 및 A4)를 버퍼링한다. 다수의 버퍼들(35-1, 35-2, 35-3, 및 35-4) 각각은 단위 이득 버퍼로 구현될 수 있다. 또한, 다수의 버퍼들(35-1, 35-2, 35-3, 및 35-4) 각각은 연산 증폭기로 구현될 수 있다.
상술한 바와 같이, 신호 생성 블록(20)에 의하여 생성된 다수의 PWM 신호들 (Track<0:15>)과 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4)은 다수의 채널 드라이버들(R1~Rn, G1~Gn, 및 B1~Bn; 40) 각각으로 공급된다.
도 4는 도 2에 도시된 1-채널 드라이버의 개략적인 블록 도를 나타낸다.
도 4를 참조하면, 채널 드라이버(40)는 데이터 래치(41), 스위칭 신호 생성 회로(43), 디코더(49), 및 출력 회로(53)를 포함한다.
데이터 래치(41)는 메모리로부터 출력된 1-채널에 해당하는 영상 데이터 (Data 6bit)를 수신하여 래치하고, 래치된 영상 데이터를 상위 비트들(DU<5:4>)과 하위 비트들(DL<3:0>)로 분리하고, 분리된 상위 비트들(DU<5:4>)을 디코더(49) 또는 레벨 쉬프터(51)가 구현된 경우에는 레벨 쉬프터(51)로 출력하고 분리된 하위 비트들(DL<3:0>)을 스위칭 신호 생성 회로(43)로 출력한다.
예컨대, 영상 데이터(Data 6bit)가 6-비트 데이터인 경우, 데이터 래치(41)는 래치된 6-비트 영상 데이터(Data 6bit)를 상위 2-비트들(DU<5:4>)과 하위 4-비트들(DL<3:0>)로 분리할 수 있다.
스위칭 신호 생성 회로(43)는 PWM 신호 생성기(29)로부터 출력된 다수의 PWM 신호들(Track<0:15>) 중에서 하위 4-비트들(DL<3:0>)에 응답하여 선택된 어느 하나의 PWM 신호(TP)를 이용하여 다수의 스위칭 신호들(S1, S2, 및 S3)을 생성한다.
스위칭 신호 생성 회로(43)는 다수의 PWM 신호들(Track<0:15>) 중에서 하위 4-비트들(DL<3:0>)에 응답하여 어느 하나의 PWM 신호(TP)를 선택하기 위한 선택 회로(45)를 포함한다.
도 6에 도시된 바와 같이, 하위 4-비트들(DL<3:0>)이 "1010"인 경우, 선택 회로(45)는 "1010"에 응답하여 스위치<10>가 턴-온(turn-on) 됨에 따라 PWM 신호 (Track<10>)를 출력한다.
예컨대, 하위 4-비트들(DL<3:0>)이 선택 회로(45)로 입력된 후 다수의 PWM 신호들(Track<0:15>)이 선택 회로(45)로 입력되면, 선택 회로(45)는 하위 4-비트들 (DL<3:0>)에 응답하여 다수의 PWM 신호들(Track<0:15>) 중에서 어느 하나의 PWM 신호를 선택적으로 출력한다.
또한, 하위 4-비트들(DL<3:0>)이 "0000"인 경우 PWM 신호(Track<0>)가 선택되고, 하위 4-비트들(DL<3:0>)이 "0001"인 경우 PWM 신호(Track<1>)가 선택되고, 하위 4-비트들(DL<3:0>)이 "1111"인 경우 PWM 신호(Track<15>)가 선택된다.
스위칭 신호 생성 회로(43)는 선택 회로(45)로부터 출력된 PWM 신호(TP)의 레벨을 증가시킨 후 증가된 레벨을 갖는 다수의 스위칭 신호들(S1, S2, 및 S3)을 생성한다.
즉, 선택 회로(45)로부터 출력된 PWM 신호의 레벨은 논리 레벨(예컨대, 1.5V 이하)이므로 출력 회로(53)에 구현된 각각의 스위치의 스위칭 동작을 제어하기 위해서는 높은 전압 레벨(예컨대, 4~6V)이 필요하므로, 스위칭 신호 생성 회로(43)는 선택 회로(45)로부터 출력된 PWM 신호(TP)의 레벨을 업-쉬프트시키기 위한 레벨 업 쉬프터(47)를 필요로 한다.
도 8은 도 4에 도시된 레벨 쉬프터의 회로도를 나타낸다. 레벨 쉬프터(47)는 래치/샘플링 회로(51), 및 직렬로 접속된 다수의 인버터들(53, 55, 및 57)을 포함한다. 다수의 인버터들(53, 55, 및 57) 각각의 동작 전압(AVDD)은 논리 레벨(예컨대, 1.5V)보다 높다. 래치/샘플링 회로(51)는 입력된 신호(TP)를 래치하여 샘플링하고, 직렬로 접속된 다수의 인버터들(53, 55, 및 57) 각각은 도 9에 도시된 바와 같은 타이밍을 갖는 다수의 스위칭 신호들(S0, S1, 및 S2)을 발생한다.
디코더(49)는 상위 2-비트들(DU<5:4>)에 응답하여 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4) 중에서 어느 하나의 계단파 계조 전압 신호를 선택적으로 출력한다. 상위 2-비트들(DU<5:4>)이 "00", "01", "10" 또는 "11"인 경우 디코더(49)는 제1계단파 계조 전압 신호(A1), 제2계단파 계조 전압 신호(A2), 제3계단파 계조 전압 신호(A3), 또는 제4계단파 계조 전압 신호(A4)를 출력한다.
예컨대, 도 6에 도시된 바와 같이, 영상 데이터의 상위 2-비트들(DU<5:4>)이 "00"인 경우 디코더(49)는 제1계단파 계조 전압 신호(A1)를 출력 회로(53)로 출력한다.
채널 드라이버(40)는 데이터 래치(41)와 디코더(49) 사이에 접속되고, 상위 2-비트들(DU<5:4>) 각각의 레벨을 업-쉬프트하기 위한 레벨 업 쉬프터(51)를 더 포 함한다.
즉, 레벨 업 쉬프터(51)는 디코더(49)에 구현된 각각의 스위치의 동작을 제어하기 위하여 상위 2-비트들(DU<5:4>) 각각의 레벨을 업-쉬프트한다.
따라서, 디코더(49)는 레벨 업 쉬프터(51)에 의하여 레벨 업 쉬프트된 상위 2-비트들(DU<5:4>)에 응답하여 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4) 중에서 어느 하나의 계단파 계조 전압 신호를 출력한다.
출력 회로(53)는 커패시터(CH), 다수의 스위치들, 및 연산 증폭기(55)를 포함한다. 출력 회로(53)는 커패시터(CH)와 각각의 스위치의 스위칭 동작을 이용하여 디코더(49)로부터 출력된 계단파 계조 전압 신호(Vin)에 포함된 다수의 계조 전압 레벨들 중에서 특정 계조 전압 레벨에 대하여 샘플링-홀딩 동작을 수행하고, 상기 샘플링-홀딩 동작에 의하여 커패시터(CH)에 홀드된 전압을 연산 증폭기(55)를 이용하여 증폭하고 출력한다. 여기서, 각각의 스위치은 전송 게이트로 구현될 수도 있고 MOSFET로 구현될 수도 있다.
도 9는 샘플/홀드 스위치 타이밍 도를 나타낸다. 도 4, 도 8, 및 도 9를 참조하여 출력 회로(53)의 동작을 설명하면 다음과 같다. 도 9에 도시된 지연(Ts)은 지연 회로(37)에 의하여 조절될 수 있고, Tc는 코드 발생기(27)의 1-LSB 시간, 또는 계단파 계조 전압 신호의 한 주기를 나타낸다. 상기 Tc가 클수록 안정된 계조 전압 레벨을 얻을 수 있다.
우선, 제1스위치의 온/오프를 제어하기 위한 제1스위칭 신호(S0)가 제2레벨(예컨대, 로우 레벨)에서 제1레벨(예컨대, 하이 레벨)로 천이하면 제1스위치는 턴- 온된다. 따라서, 연산 증폭기(55)의 제2입력 단자(예컨대, (-) 입력 단자)의 전압 (Vb)은 기준 전압(Gvref)으로 되어 커패시터(CH)의 오른쪽 플레이트의 전압(Vb)은 연산 증폭기(55)의 공급 전압(GVDD)의 절반으로 된다.
그 후, 제2스위치의 온/오프를 제어하기 위한 제2스위칭 신호(S1)가 제2레벨에서 제1레벨로 천이하면 제2스위치는 턴-온된다. 따라서, 제2스위칭 신호(S1)가 제1레벨을 유지하는 동안, 계단파 계조 전압 신호(Vin)에 포함된 다수의 계조 전압 레벨들 중에서 특정 계조 전압 레벨, 즉 샘플링을 원하는 계조 전압 레벨이 커패시터(CH)의 왼쪽 플레이트에 충전된다.
따라서, 커패시터(CH)에는 샘플링을 원하는 계조 전압 레벨(Vin)과 커패시터 (CH)의 오른쪽 플레이트의 전압(Vb) 차이에 해당하는 전압 차이 만큼(ΔVi=Vin-Vb)에 해당하는 전하가 충전된다.
제1스위칭 신호(S0)와 제2스위칭 신호(S1)가 제1레벨에서 제2레벨로 천이한 후, 제3스위칭 신호(S2)가 제2레벨에서 제1레벨로 천이할 때 연산 증폭기(55)의 출력 전압(VO)은 "O"이므로, 연산 증폭기(55)의 제2입력 단자의 전압(Vb)은 -ΔVi가 된다. 이때 연산 증폭기(55)는 차동 모드로 동작하므로 연산 증폭기(55)는 커패시터(CH)에 홀드된 전압을 증폭한다.
스위칭 신호 생성 회로(43)에 의하여 PWM 신호가 선택되는 동안, 제4스위칭 신호(S3)에 응답하여 온/오프되는 제4스위치는 연산 증폭기(55)에 의하여 증폭된 전압이 LCD 부하, 즉 디스플레이 패널의 소스 라인으로 전송되는 것을 차단한다. 따라서, 상기 제4스위치는 디스플레이 장치에서 소비되는 전력을 감소시키는 역할 을 한다.
도 7은 6-비트 영상 데이터를 상위 2-비트와 하위-4비트로 분리한 표를 나타낸다. 각각의 계조 전압(V0~V63)은 상위 비트들(DU<5:4>)과 하위 비트들(DL<3:0>)의 조합에 의하여 결정된다.
도 10은 포지티브 감마 곡선을 나타내고, 도 11은 네가티브 감마 곡선을 나타낸다. 도 5, 도 10, 및 도 11을 참조하면, 각각의 계단파 계조 전압 신호(A1, A2, A3, 및 A4)는 16-스텝, 즉 순차적으로 감소하는(예컨대, 포지티브 감마) 또는 순차적으로 증가하는(예컨대, 네가티브 감마) 16 개의 계조 전압들로 구성된다.
도 12는 도 2에 도시된 1-채널 드라이버의 레이아웃 영역을 개략적으로 나타낸다. 도 1과 도 12를 참조하면, 도 1에 도시된 1-채널 드라이버의 레이아웃 사이즈는 2,528㎛2 즉, 16㎛*158㎛이었으나, 본 발명의 실시 예에 따른 1-채널 드라이버의 레이아웃 사이즈(40)는 1,050㎛2 즉, 14㎛*75㎛로 감소함을 알 수 있다.
도 13은 본 발명의 실시 예에 따른 소스 드라이버의 동작을 나타내는 흐름도이다. 도 2부터 도 13을 참조하면, 소스 드라이버(10)의 신호 생성 블록(20)은 발진 신호에 기초하여 생성된 디지털 코드(4-bit)에 따라 다수의 PWM 신호들 (Track<0:15>)과 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4)을 생성한다(S10단계).
소스 드라이버(10)의 채널 드라이버(40)는 래치된 영상 데이터를 상위 비트들(DU<5:4>)과 하위 비트들(DL<3:0>)로 분리한다(S20단계).
소스 드라이버(10)의 스위칭 신호 생성 회로(43)는 다수의 PWM 신호들 (Track<0:15>) 중에서 하위 비트들(DL<3:0>)에 응답하여 선택된 하나의 PWM 신호 (TP)를 이용하여 다수의 스위칭 신호들(S0, S1, 및 S2)을 발생한다(S30단계).
소스 드라이버(10)의 디코더(49)는 다수의 계단파 계조 전압 신호들(A1, A2, A3, 및 A4) 중에서 상위 비트들(DU<5:4>)에 따라 하나의 계단파 계조 전압 신호 (Vin)를 출력한다(S40단계).
소스 드라이버(10)의 출력 회로(53)는 스위칭 신호 생성 회로(43)로부터 출력된 다수의 스위칭 신호들(S0, S1, 및 S2)에 응답하여 디코더(49)로부터 출력된 계단파 계조 전압 신호(Vin)에 포함된 다수의 계조 전압들 중에서 특정 계조 전압 레벨을 샘플링-홀딩 동작을 통하여 증폭하고 증폭된 신호를 데이터 라인으로 출력한다(S50단계).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 소스 드라이버의 개략적인 블록 도를 나타내다.
도 2는 본 발명의 실시 예에 따른 소스 드라이버의 개략적인 블록 도를 나타낸다.
도 3은 도 2에 도시된 신호 생성 블록의 개략적인 블록 도를 나타낸다.
도 4는 도 2에 도시된 1-채널 드라이버의 개략적인 블록 도를 나타낸다.
도 5는 4-비트 글로벌 감마 DAC 영역을 나타내는 그래프이다.
도 6은 PWM 신호의 트래킹 과정을 나타내는 그래프이다.
도 7은 6-비트 영상 데이터를 상위 2-비트와 하위-4비트로 분리한 표를 나타낸다.
도 8은 도 4에 도시된 1-비트 레벨 쉬프터의 회로도를 나타낸다.
도 9는 샘플/홀드 스위치 타이밍 도를 나타낸다.
도 10은 포지티브 감마 곡선을 나타낸다.
도 11은 네가티브 감마 곡선을 나타낸다.
도 12는 도 2에 도시된 1-채널 드라이버의 레이아웃 영역을 개략적으로 나타낸다.
도 13은 본 발명의 실시 예에 따른 소스 드라이버의 동작을 나타내는 흐름도이다.

Claims (19)

  1. 래치된 영상 데이터를 상위 비트들과 하위 비트들로 분리하는 데이터 래치;
    다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 다수의 스위칭 신호들을 생성하는 스위칭 신호 생성 회로;
    다수의 계단파 계조 전압 신호들 중에서 상기 상위 비트들에 응답하여 선택된 어느 하나의 계단파 계조 전압 신호를 출력하는 디코더; 및
    상기 다수의 스위칭 신호들에 응답하여, 상기 디코더로부터 출력된 계단파 계조 전압 신호에 포함된 특정 계조 전압 레벨을 출력하기 위한 출력 회로를 포함하는 소스 드라이버.
  2. 제1항에 있어서, 상기 스위칭 신호 생성 회로는,
    상기 다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 상기 어느 하나의 PWM 신호를 출력하기 위한 선택 회로; 및
    상기 선택 회로로부터 출력된 PWM 신호의 레벨을 쉬프트하여 레벨 쉬프트된 상기 다수의 스위칭 신호들을 생성하기 위한 레벨 쉬프터를 포함하는 소스 드라이버.
  3. 제1항에 있어서, 상기 소스 드라이버는,
    상기 데이터 래치와 상기 디코더 사이에 접속되고, 상기 상위 비트들 각각의 레벨을 쉬프트하기 위한 레벨 쉬프터를 더 포함하며,
    상기 디코더는 상기 레벨 쉬프터에 의하여 레벨 쉬프트된 상위 비트들에 응답하여 상기 다수의 계단파 계조 전압 신호들 중에서 상기 어느 하나의 계단파 계조 전압 신호를 출력하는 소스 드라이버.
  4. 제1항에 있어서, 상기 출력 회로는,
    상기 다수의 스위칭 신호들에 응답하여 상기 특정 계조 전압 레벨에 대하여 샘플링-홀딩 동작을 수행하기 위한 커패시터와 다수의 스위치들; 및
    상기 샘플링-홀딩 동작에 의하여 상기 커패시터에 홀드된 전압을 증폭하기 위한 연산 증폭기를 포함하는 소스 드라이버.
  5. 제1항에 있어서, 상기 소스 드라이버는,
    발진 신호에 기초하여 생성된 디지털 코드에 따라 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성 회로;
    다수의 계조 전압들을 발생하기 위한 계조 전압 생성기; 및
    상기 디지털 코드에 따라 상기 다수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성 회로를 더 포함하며,
    상기 다수의 계단파 계조 전압 신호들 각각은 상기 다수의 계조 전압들 중에서 상기 디지털 코드에 따라 디코드된 다수의 계조 전압들을 포함하는 소스 드라이버.
  6. 제5항에 있어서, 상기 PWM 신호 생성 회로는,
    상기 발진 신호를 생성하기 위한 발진기;
    상기 발진 신호의 주파수를 일정한 분주비로 분주하고 분주된 주파수를 갖는 발진 신호를 생성하기 위한 주파수 분주기;
    상기 분주된 주파수를 갖는 발진 신호를 카운트하여 카운트 결과로서 상기 디지털 코드를 생성하기 위한 코드 생성기; 및
    상기 디지털 코드에 응답하여 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성기를 포함하는 소스 드라이버.
  7. 제5항에 있어서, 상기 계단파 계조 전압 신호 생성 회로는,
    다수의 디코더들을 포함하며,
    상기 다수의 디코더들 각각은 상기 다수의 계조 전압들 중에서 대응되는 다수의 계조 전압들과 상기 디지털 코드에 따라 상기 디코드된 다수의 계조 전압들을 생성하는 소스 드라이버.
  8. 제5항에 있어서, 상기 계단파 계조 전압 신호 생성 회로는,
    상기 디지털 코드를 지연시키기 위한 지연 회로; 및
    다수의 디코더들을 포함하며,
    상기 다수의 디코더들 각각은 상기 다수의 계조 전압들 중에서 대응되는 다 수의 계조 전압들과 상기 지연 회로부터 출력된 디지털 코드에 따라 상기 디코드된 다수의 계조 전압들을 생성하는 소스 드라이버.
  9. 픽셀에 접속된 데이터 라인을 포함하는 픽셀 어레이; 및
    상기 데이터 라인으로 구동 전압을 공급하기 위한 소스 드라이버를 포함하며,
    상기 소스 드라이버는,
    래치된 영상 데이터를 상위 비트들과 하위 비트들로 분리하는 데이터 래치;
    다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 다수의 스위칭 신호들을 생성하는 스위칭 신호 생성 회로;
    다수의 계단파 계조 전압 신호들 중에서 상기 상위 비트들에 응답하여 선택된 어느 하나의 계단파 계조 전압 신호를 출력하는 디코더; 및
    상기 다수의 스위칭 신호들에 응답하여, 상기 디코더로부터 출력된 계단파 계조 전압 신호에 포함된 특정 계조 전압 레벨을 상기 구동 전압으로서 상기 데이터 라인으로 출력하기 위한 출력 회로를 포함하는 디스플레이 장치.
  10. 제9항에 있어서, 상기 스위칭 신호 생성 회로는,
    상기 다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 상기 어느 하나의 PWM 신호를 출력하기 위한 선택 회로; 및
    상기 선택 회로로부터 출력된 PWM 신호의 레벨을 쉬프트(shift)하여 레벨 쉬 프트된 상기 다수의 스위칭 신호들을 생성하기 위한 레벨 쉬프터를 포함하는 디스플레이 장치.
  11. 제9항에 있어서, 상기 소스 드라이버는,
    상기 데이터 래치와 상기 디코더 사이에 접속되고, 상기 상위 비트들 각각의 레벨을 쉬프트하기 위한 레벨 쉬프터를 더 포함하며,
    상기 디코더는 상기 레벨 쉬프터에 의하여 레벨 쉬프트된 상위 비트들에 응답하여 상기 다수의 계단파 계조 전압 신호들 중에서 상기 어느 하나의 계단파 계조 전압 신호를 출력하는 디스플레이 장치.
  12. 제9항에 있어서, 상기 출력 회로는,
    상기 다수의 스위칭 신호들에 응답하여 상기 특정 계조 전압 레벨에 대하여 샘플링-홀딩 동작을 수행하기 위한 커패시터와 다수의 스위치들; 및
    상기 샘플링-홀딩 동작에 의하여 상기 커패시터에 홀드된 전압을 증폭하기 위한 연산 증폭기를 포함하는 디스플레이 장치.
  13. 제9항에 있어서, 상기 소스 드라이버는,
    발진 신호에 기초하여 생성된 디지털 코드에 따라 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성 회로;
    다수의 계조 전압들을 발생하기 위한 계조 전압 생성기; 및
    상기 디지털 코드에 따라 상기 다수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성 회로를 더 포함하며,
    상기 다수의 계단파 계조 전압 신호들 각각은 상기 다수의 계조 전압들 중에서 상기 디지털 코드에 따라 디코드된 다수의 계조 전압들을 포함하는 디스플레이 장치.
  14. 제13항에 있어서, 상기 PWM 신호 생성 회로는,
    상기 발진 신호를 생성하기 위한 발진기;
    상기 발진 신호의 주파수를 일정한 분주비로 분주하고 분주된 주파수를 갖는 발진 신호를 생성하기 위한 주파수 분주기;
    상기 분주된 주파수를 갖는 발진 신호를 카운트하여 카운트 결과로서 상기 디지털 코드를 생성하기 위한 카운터; 및
    상기 디지털 코드에 응답하여 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성기를 포함하는 디스플레이 장치.
  15. 제13항에 있어서, 상기 계단파 계조 전압 신호 생성 회로는,
    다수의 디코더들을 포함하며,
    상기 다수의 디코더들 각각은 상기 다수의 계조 전압들 중에서 대응되는 다수의 계조 전압들과 상기 디지털 코드에 따라 상기 디코드된 다수의 계조 전압들을 생성하는 디스플레이 장치.
  16. 제13항에 있어서, 상기 계단파 계조 전압 신호 생성 회로는,
    상기 디지털 코드를 지연시키기 위한 지연 회로; 및
    다수의 디코더들을 포함하며,
    상기 다수의 디코더들 각각은 상기 다수의 계조 전압들 중에서 대응되는 다수의 계조 전압들과 상기 지연 회로부터 출력된 디지털 코드에 따라 상기 디코드된 다수의 계조 전압들을 생성하는 디스플레이 장치.
  17. 발진 신호에 기초하여 생성된 디지털 코드에 따라 다수의 PWM 신호들과 다수의 계단파 계조 전압 신호들을 생성하기 위한 신호 생성 블록; 및
    다수의 채널 드라이버들을 포함하며, 상기 다수의 채널 드라이버들 각각은,
    래치된 영상 데이터를 상위 비트들과 하위 비트들로 분리하는 데이터 래치;
    상기 다수의 PWM 신호들 중에서 상기 하위 비트들에 응답하여 선택된 어느 하나의 PWM 신호를 이용하여 다수의 스위칭 신호들을 생성하는 스위칭 신호 생성 회로;
    상기 다수의 계단파 계조 전압 신호들 중에서 상기 상위 비트들에 응답하여 선택된 어느 하나의 계단파 계조 전압 신호를 출력하는 디코더; 및
    상기 다수의 스위칭 신호들에 응답하여, 상기 디코더로부터 출력된 계단파 계조 전압 신호에 포함된 특정 계조 전압 레벨을 출력하기 위한 출력 회로를 포함하는 소스 드라이버.
  18. 제17항에 있어서, 상기 신호 생성 블록은,
    상기 발진 신호에 기초하여 생성된 상기 디지털 코드에 따라 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성 회로;
    다수의 계조 전압들을 발생하기 위한 계조 전압 생성기; 및
    상기 디지털 코드에 따라 상기 다수의 계단파 계조 전압 신호들을 생성하기 위한 계단파 계조 전압 신호 생성 회로를 더 포함하며,
    상기 다수의 계단파 계조 전압 신호들 각각은 상기 다수의 계조 전압들 중에서 상기 디지털 코드에 따라 디코드된 다수의 계조 전압들을 포함하는 소스 드라이버.
  19. 제18항에 있어서, 상기 PWM 신호 생성 회로는,
    상기 발진 신호를 생성하기 위한 발진기;
    상기 발진 신호의 주파수를 일정한 분주비로 분주하고 분주된 주파수를 갖는 발진 신호를 생성하기 위한 주파수 분주기;
    상기 분주된 주파수를 갖는 발진 신호를 카운트하여 카운트 결과로서 상기 디지털 코드를 생성하기 위한 카운터; 및
    상기 디지털 코드에 응답하여 상기 다수의 PWM 신호들을 생성하기 위한 PWM 신호 생성기를 포함하는 소스 드라이버.
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