KR101212476B1 - 게이트로서 비대칭 스페이서를 갖는 ｌｄｍｏｓ 트랜지스터 - Google Patents

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Abstract

본 발명은 횡방향 확산 금속 산화물 반도체(LDMOS) 트랜지스터 및 이를 제조하기 위한 방법을 제공한다. LDMOS 트랜지스터는 p-형 기판 위에 형성된 n-형 에피택셜층 및 상기 트랜지스터의 게이트로서 작용하는 비대칭 도전성 스페이서를 포함한다. 상기 LDMOS 트랜지스터는 또한 비대칭 도전성 스페이서의 양측 상의 소스 및 드레인 영역, 및 비대칭 도전성 스페이서 상에서의 이온-주입에 의해 형성된 채널 영역을 포함한다. 상기 비대칭 도전성 스페이서의 높이는 소스 영역으로부터 드레인 영역으로 갈수로 증가한다. 채널 영역은 본질적으로 완전히 비대칭 도전성 스페이서 아래에 있고, 종래 기술의 LDMOS 트랜지스터들의 채널 영역보다 더 작은 길이를 갖는다. 본 발명의 LDMOS 트랜지스터는 또한 상기 트랜지스터의 활성 영역을 둘러싸는 필드 산화층, 및 n-형 에피택셜층으로부터 비대칭 도전성 스페이서를 절연시키는 얇은 유전층을 포함한다.

Description

게이트로서 비대칭 스페이서를 갖는 ＬＤＭＯＳ 트랜지스터{LDMOS transistor with asymmetric spacer as gate}
본 발명은 횡방향 확산 금속 산화물 반도체(LDMOS : Laterally Diffused Metal Oxide Semiconductor) 트랜지스터에 관한 것이며, 특히, 게이트(gate)로서 작용하는 비대칭 도전성 스페이서(asymmetrical conductive spacer )를 갖는 LDMOS 트랜지스터에 관한 것이다.
종래의 DMOS 트랜지스터는 2개의 전기 절연성 스페이서들 사이에서 둘러 쌓여진 도전성 게이트, 소스 영역, 드레인 영역, 채널 영역, 및 드리프트 영역을 포함한다. 게이트에 인가되는 양전위로 인해 LDMOS 트랜지스터의 채널 영역을 통해서 소스 영역으로부터 드레인 영역으로 전자 흐름을 초래한다. 이들 스페이서들의 절연 특성으로 인해, 스페이서들은 게이트부로서 작용하지 못하고 게이트 전압은 스페이서들을 통해서가 아니라 단지 게이트를 통해서만 인가될 수 있다.
상술된 바와 같은 종래의 LDMOS 트랜지스터(100)가 도 1에 도시되어 있다. LDMOS 트랜지스터(100)는 p-형 기판(102) 상에 형성된 n-형 매립층(104)을 포함한다. n-형 에픽택셜층(106)은 n-형 매립층(104)상에 성장되고 필드 산화층들(108a 및 108b)은 n-형 에픽택셜층(106) 상에 형성되어 LDMOS 트랜지스터(100)의 활성 영역을 규정한다. 전형적으로, LDMOS 트랜지스터(100)의 활성 영역은 LDMOS 트랜지스터(100)가 제조되거나 형성된 n-형 에피택셜층(106)상의 영역이다.
LDMOS 트랜지스터(100)는 또한 소스 영역(112)이 형성되는 p-웰(p-well, 110)을 포함한다. P-웰(110)은 붕소와 같은 임의의 p-형 원소의 이온 주입 또는 확산을 통해서 형성될 수 있다. 마찬가지로, 소스 영역(112) 또한 비소와 같은 임의의 n-형 원소의 이온 주입 또는 확산을 통해서 형성될 수 있다. 유사한 비소 주입은 LDMOS 트랜지스터(100)의 드레인 영역(114)을 형성하도록 사용될 수 있다.
게다가, LDMOS 트랜지스터(100)는 게이트(116), 예를 들어, n-형 에피택셜층(106) 위에 그리고 p-웰(110) 위에 부분적으로 배치된 폴리실리콘 게이트를 포함한다. 도 1에 도시된 바와 같이, 게이트(116)는 예를 들어 얇은 산화규소(SiO2)층 일 수 있는 얇은 유전층(118)에 의해 n-형 에피택셜층(106) 및 p-웰(110)로부터 절연된다. 또한, 스페이서들(120a 및 120b)는 게이트(116)의 측벽들상에 형성된다. 이들 스페이서들은 본래 비도전성이고 산화규소(SiO2) 또는 질화규소와 같은 유전 물질에 의해 형성될 수 있다. 스페이서들 아래 영역이 통상적으로 NLDD(n-형 얇게 도핑된 확산)로서 공지된 얇게 도핑된 N-영역이라는 것을 당업자는 알 수 있지만, 간결성을 위하여 이는 도시하지 않았다.
일반적으로, 미리 설정된 게이트 전압이 게이트(116)에 인가될 때마다, p-웰(110)에 존재하는 전자들(소수 캐리어들)은 게이트(116)로 끌어당겨짐으로써, 채널 영역(122)이 형성된다. 채널 영역(122)은 소스 영역(112)을 LDMOS 트랜지스터(100)의 드리프트 영역(124)에 연결한다. 드레인-대-소스 전압(도 1에 미도시)이 LDMOS 트랜지스터(100)에 인가될 때, 소스 영역(112)에 존재하는 전자들은 채널 영역(122) 및 드리프트 영역(124)을 통해서 드레인 영역(114)으로 이동하여, LDMOS 트랜지스터(100)의 소스로부터 드레인으로 전자들을 이동시킬 수 있다.
상술된 바와 같이, 종래의 LDMOS 트랜지스터(100)는 높은 기생 용량(parasitic capacitance) 및 채널 저항(channel resistance)을 제한시킨다. LDMOS 트랜지스터(100)의 기생 용량은 게이트(116) 및 채널 영역(122) 사이에 형성된 "커패시터(capacitor)"로 인해 발생된다. 기생 용량의 값은 채널 영역(122)의 폭(도 1에 미도시) 및 길이의 곱과 직접적으로 관련된다. 게다가, LDMOS 트랜지스터(100)의 채널 저항은 채널 영역(122)에 의해 제공된 저항으로 인해 발생되고, 이 채널 저항 값은 또한 채널 영역(122)의 길이 및 폭과 관련된다.
LDMOS 트랜지스터(100)의 높은 기생 용량 및 채널 저항은 LDMOS 트랜지스터(100)의 RC 상수를 증가시킴으로, LDMOS 트랜지스터(100)의 기생 게이트 커패시터를 충방전시키는데 걸리는 시간을 또한 증가시킨다. 이것이 LDMOS 트랜지스터(100)의 성능을 방해하고 이를 이용하는 회로의 속도 또한 감소된다. 그러므로, LDMOS 트랜지스터(100)의 기생 용량 및 채널 저항을 감소시키기 위한 노력이 끊임없이 이루어지고 있다.
상술된 문제들을 극복하기 위하여, 본 발명은 종래 기술의 LDMOS 트랜지스터의 채널 저항 및 기생 용량보다 훨씬 낮은 채널 저항 및 기생 용량을 갖는 LDMOS 트랜지스터를 제공한다. 상기 LDMOS 트랜지스터를 제조하기 위한 방법이 또한 제공된다.
본 발명에 따르면, LDMOS 트랜지스터를 제조하기 위한 방법이 제공된다. 상기 방법은 반도체 기판 상에 제1 도전형의 반도체층을 형성하는 단계를 포함한다. 반도체층은 예를 들어 에피택셜층이고 제1 도전형은 n-형 도전형이다. 본 발명의 일 실시예에 따르면, n-형 에피택셜층은 n-형 매립층에 의해 반도체 기판으로부터 분리된다.
상기 방법은 반도체층상에 유전층을 형성하는 단계를 더 포함한다. 유전층은 예를 들어 반도체층상에 형성된 얇은 이산화 실리콘(SiO2)일 수 있다. 상기 방법은 반도체층 상에 비대칭 도전성 스페이서를 형성하는 단계를 포함한다. 비대칭 도전성 스페이서는 LDMOS 트랜지스터의 게이트로서 작용하고, 유전층에 의해 반도체층으로부터 절연된다. 본 발명의 일 실시예에 따르면, 비대칭 도전성 스페이서는 반도체층을 2개의 영역들, 즉 제1 영역 및 제2 영역으로 분할하고, 비대칭 도전성 스페이서는 상기 비대칭 도전성 스페이서의 높이가 제1 영역으로부터 제2 영역으로 갈수록 증가하는 형상을 갖는다. 더욱이, 상기 방법은 유전층을 에칭하여 제1 영역 및 제2 영역으로부터 유전층의 부분들을 제거하는 단계를 포함한다.
상기 방법은 또한 반도체층상에 필드 산화층을 형성하고 나서, 필드 산화층을 에칭하여 LDMOS 트랜지스터의 활성 영역을 규정하는 단계를 포함한다. 즉, 필드 산화층은 LDMOS 트랜지스터가 제조되고 있는 반도체층의 에어리어를 둘러싸는 방식으로 에칭된다. 당업자들은 필드 산화층을 형성하여 LDMOS 트랜지스터의 활성 영역을 규정하는 공정이 종래 기술에 널리 공지되어 있다는 것을 이해할 것이다. 또한, 본 발명의 범위로부터 벗어남이 없이, 유전층 및 비대칭 도전성 스페이서가 형성되기 이전에 필드 산화층이 형성될 수 있다.
일단 LDMOS 트랜지스터의 활성 영역이 규정되면, 제2 도전형의 제1 유형의 도펀트를 사용함으로써 반도체층의 제1 영역 상에서 제1 주입이 수행된다. 제1 주입이 수행되어 반도체층의 제1 영역에 제2 도전형의 웰(well)을 형성한다. 본 발명의 일 실시예에 따르면, 제2 도전형은 p-형 도전형이고, 제1 유형의 도펀트는 붕소이다. 또한, 제1 주입은 예를 들어 50kv일 수 있는 제1 주입 에너지를 사용하여 수행되고, 전형적인 1회 주입량(dosage implant)은 1012 내지 1013/cm3의 범위이다. 상기 방법은 제1 도전형의 제2 유형의 도펀트를 사용하여 제2 주입을 수행해서 LDMOS 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 단계를 포함한다. 제2 유형의 도펀트는 예를 들어 비소 또는 인 중 어느 하나 또는 둘 모두일 수 있다. 소스 영역은 부분적으로는 제2 도전형의 웰 내에 있고 부분적으로는 비대칭 도전성 스페이서 아래에 있도록 형성된다.
더욱이, 상기 방법은 비대칭 도전성 스페이서 상에서 제2 도전형의 제3 유형의 도펀트를 사용하여 제3 주입을 수행해서 LDMOS 트랜지스터의 채널 영역을 형성하는 단계를 포함한다. 채널 영역은 반도체층 내에 형성되고, 완전히 비대칭 도전성 스페이서 아래에 있다. 본 발명의 일 실시예에 따르면, 제3 유형의 도펀트는 붕소이고, 제3 주입은 예를 들어 50kv일 수 있는 제2 주입 에너지를 사용하여 수행되며, 1회 주입량은 예를 들어 1013 내지 1014/cm3의 범위일 수 있다. 또 다른 실시예에서, 이 영역은 동일한 도핑 농도 영역에서 붕소와 인의 조합에 의해 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, LDMOS 트랜지스터가 제공된다. LDMOS 트랜지스터는 반도체 기판상에 형성된 제1 도전형의 반도체층을 포함한다. 또한, LDMOS 트랜지스터는 반도체층상에 형성되고, 상기 트랜지스터의 게이트로서 작용하며, 얇은 유전층에 의해 반도체층으로부터 절연되는 비대칭 도전성 스페이서를 포함한다. 본 발명의 일 실시예에 따르면, 비대칭 도전성 스페이서는 반도체층을 2개의 영역들, 즉 제1 영역 및 제2 영역으로 분할하고, 비대칭 도전성 스페이서는 높이는 제1 영역으로부터 제2 영역으로 갈수록 증가한다.
또한, LDMOS 트랜지스터는 제2 도전형의 웰, 및 부분적으로는 상기 웰 내에 있고 부분적으로는 비대칭 도전성 스페이서 아래에 있는 제1 도전형의 소스 영역을 포함한다. 소스 영역은 반도체층의 제1 영역에 형성된다.
LDMOS 트랜지스터는 반도체층의 제2 영역에 형성되는 드레인 영역, 및 반도체층에 형성되는 채널 영역을 더 포함한다. 채널 영역은 완전히 비대칭 도전성 스페이서 아래에 있다. 본 발명의 일 실시예에 따르면, 채널 영역 및 드레인 영역은 제1 도전형의 드리프트 영역에 의해 분리된다. LDMOS 트랜지스터는 또한 상기 트랜지스터의 활성 영역을 둘러싸는 필드 산화층을 포함한다.
본 발명의 또 다른 실시예에 따르면, 전력 전계 효과 트랜지스터(FET)가 제공된다. 전력 FET는 반도체 기판상에 형성된 제1 도전형의 반도체층을 포함한다. 상술된 바와 같이, 반도체층은 에피택셜층이고, 제1 도전형은 n-형이다. 전력 FET는 반도체층 상에 형성된 복수의 비대칭 도전성 스페이서들을 더 포함한다. 복수의 비대칭 도전성 스페이서들은 전력 FET의 게이트로서 작용하고, 얇은 유전층에 의해 반도체층으로부터 절연된다. 또한, 각각의 비대칭 도전성 스페이서의 높이는 전력 FET의 소스 영역으로부터 드레인 영역으로 갈수록 증가한다.
또한, 전력 FET는 반도체층에 형성된 제2 도전형의 복수의 웰들 및 제1 도전형의 전력 FET의 복수의 소스 영역들을 포함한다. 전력 FET의 각각의 소스 영역은 부분적으로는 제2 도전형의 웰 내에 있고, 부분적으로는 복수의 비대칭 도전성 스페이서들의 하나 이상의 비대칭 도전성 스페이서들 아래에 있다. 전력 FET는 또한 복수의 비대칭 도전성 스페이서들에 대응하는 반도체층에 형성된 제2 도전형의 복수의 채널 영역들 및 반도체층에 형성된 제1 도전형의 복수의 드레인 영역들을 포함한다. 복수의 채널 영역들의 각각의 채널 영역은 완전히 전력 FET의 비대칭 도전성 스페이서들 아래에 있다.
본 발명의 실시예에 따르면, 비대칭 도전성 스페이서들은 쌍으로 접속된다. 각 쌍의 비대칭 도전성 스페이서들은 전력 FET의 활성 영역 외부에 프레임 구조를 형성한다. 비대칭 도전성 스페이서들의 쌍들은 전력 FET의 활성 영역 외부의 도전성 물질을 통해 서로 접속된다. 도전성 물질은 예를 들어, 폴리실리콘일 수 있다.
상술된 구성요소들 이외에, 전력 FET는 또한 상기 FET의 활성 에어리어를 둘러싸는 필드 산화층 및 복수의 드레인 영역들 및 복수의 채널 영역들을 분리하는 복수의 드리프트 영역들을 포함한다.
본 발명의 목적은 종래 기술의 LDMOS 트랜지스터들보다 더 낮은 기생 용량 및 채널 저항을 갖는 LDMOS 트랜지스터를 제공하는 것이다. 이를 위해, 게이트로서 작용하는 비대칭 도전성 스페이서 상에 이온-주입을 수행함으로써 LDMOS 트랜지스터의 유효 채널 영역의 길이가 감소된다.
본 발명의 또 다른 목적은 종래 기술의 LDMOS 트랜지스터들보다 더 낮은 기생 용량 및 채널 저항을 갖는 LDMOS 트랜지스터를 제조하기 위한 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 전체 채널 영역이 LDMOS 트랜지스터의 (본 발명에서 게이트로서 작용하는) 비대칭 도전성 스페이서 아래에 있는 LDMOS 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 프레임 게이트 구조를 가지며, 비대칭 도전성 스페이서들이 게이트로서 작용하는 전력 FET를 제공하는 것이다. 프레임 게이트 구조는 게이트의 폭을 감소시킴으로써, 전력 FET의 기생 용량 및 채널 저항을 감소시킨다.
이하의 첨부 도면들은 본 발명을 제한하는 것이 아니라 설명하기 위해 제공되며, 동일한 요소들에 동일한 참조 번호가 병기되어 있다. 이들 첨부 도면들을 참조하여 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.
도 1은 종래 기술의 LDMOS 트랜지스터의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 LDMOS 단면도이다.
도 3은 본 발명의 일 실시예에 따른 LDMOS 트랜지스터를 제조하기 위한 방법을 도시한 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 기판 상에 성장되는 에피택셜층을 도시한 반도체 구조의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 에피택셜층 상에 형성된 얇은 유전층을 도시한 반도체 구조의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 얇은 유전층 상에 형성된 비대칭 도전성 스페이서를 도시한 반도체 구조의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 에칭된 유전층을 도시한 반도체 구조의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 LDMOS 트랜지스터의 활성 영역을 규정하는 필드 산화층을 도시한 반도체 구조의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 제1 이온 주입을 사용한 p-웰의 형성을 도시한 반도체 구조의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 제2 이온 주입을 사용한 LDMOS 트랜지스터의 소스 영역 및 드레인 영역의 형성을 도시한 반도체 구조의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 제3 이온 주입을 사용한 LDMOS 트랜지스터의 채널 영역의 형성을 도시한 반도체 구조의 단면도이다.
도 12는 본 발명의 일 실시예에 따른 프레임 게이트 구조를 갖는 전력 FET의 상면도이다.
도 13은 본 발명의 일 실시예에 따른 도 12의 선 A-A를 따라서 본 전력 FET의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 LDMOS 트랜지스터(200)의 단면도를 나타낸다. LDMOS 트랜지스터(200)는 p-형 기판(202) 위에 형성된 n-형 에피택셜층(206)을 포함한다. N-형 에피택셜층(206)은 n-형 매립층(204)에 의해 p-형 기판(202)으로부터 분리된다.
LDMOS 트랜지스터(200)의 활성 영역은 일반적으로 p-형 기판(202) 상에 형성된 다른 소자들(도시되지 않음)로부터 LDMOS 트랜지스터(200)를 절연시키도록 형성되는 필드 산화(FOX) 층(208a 및 280b)에 의해 둘러싸인다. 본질적으로, 필드 산화층(208a 및 208b)은 LDMOS 트랜지스터(200)가 제조되는 에어리어를 규정한다.
LDMOS 트랜지스터(200)는 n-형 에피택셜층(206)에 형성된 p-웰(210) 및 부분적으로 p-웰에 형성된 소스 영역(212)을 더 포함한다. P-웰(210)은 붕소와 같은 임의의 p-형 도펀트를 사용하여 형성될 수 있고, 소스 영역(212)은 비소와 같은 n-형 도펀트를 사용하여 형성될 수 있다. 또한, LDMOS 트랜지스터(200)는 얇은 유전층(216)에 의해 n-형 에피택셜층(206)으로부터 절연되는 비대칭 도전성 스페이서(214)를 포함한다.
본 발명의 일 실시예에 따르면, 도 2에 도시된 바와 같이, 비대칭 도전성 스페이서(214)의 높이는 소스 영역(212)으로 갈수록 얇아진다. 비대칭 도전성 스페이서(214)의 형상은 종래 기술의 LDMOS 트랜지스터들보다 훨씬 더 작은 길이로 이루어지는 채널 영역(218)의 형성을 용이하게 하도록 설계된다. 채널 영역(218)은 비대칭 도전성 스페이서(214) 상에 이온-주입이 수행될 때 형성된다. 본 발명의 실시예에 따르면, 전체 채널 영역(218)은 비대칭 도전성 스페이서(214) 아래에 있다. 채널 영역(218)의 형성 공정 및 LDMOS 트랜지스터(200)의 제조와 관련된 모든 단계들을 도 3을 참조하여 설명한다.
LDMOS 트랜지스터(200)는 n-형 도전형을 가지며 전형적으로 소스 영역(212)와 동일한 도핑 레벨(doping level)을 가지는 드레인 영역(220)을 더 포함한다.
양의 드레인-대-소스 전압 및 게이트 전압이 LDMOS 트랜지스터(200)에 인가되는 것을 가정하여, LDMOS 트랜지스터(200)의 동작에 대해 간략히 설명한다. 본 발명에서, 비대칭 도전성 스페이서(214)는 LDMOS 트랜지스터(200)의 게이트로서 작용하고, 게이트 전압이 게이트 접점들(도시되지 않음)을 통해 비대칭 도전성 스페이서(214)에 인가된다. 미리설정된 양의 전압이 비대칭 도전성 스페이서(214)에 인가될 때, 소스 영역(212)으로부터의 전자들이 채널 영역(218)을 통해 드레인 영역(220)으로 이동한다. 채널 영역(218) 및 드레인 영역(220) 사이의 영역이 드리프트 영역이라고 칭해지고, 전자들은 드레인 및 소스 영역들 사이의 전위차로 인하여 이들에 의해 얻어지는 "드리프트"의 도움으로 이 영역을 통과한다.
일 실시예에 따른 LDMOS 트랜지스터(200)를 제조하는 공정에 대해 도 3 내지 11를 참조하여 설명한다.
도 3은 본 발명의 일 실시예에 따른 LDMOS 트랜지스터(200)를 제조하기 위한 방법을 도시한 흐름도이다. 도 3을 설명하면서, LDMOS 트랜지스터(200)의 형성에서의 상이한 단계들을 설명하기 위하여 도 4 내지 11이 참조될 것이다.
302 단계에서, n-형 도전형의 반도체층이 p-형 반도체 기판 위에 형성된다. 이전 도면을 참조하여 이미 설명되고 도 4에 도시된 바와 같이, 상기 반도체층은 p-형 기판(202) 위에 형성된 n-형 에피택셜층(206)이다. 본 발명의 일 실시예에 따르면, n-형 에피택셜층(206)은 n-형 매립층(204)에 의해 p-형 기판(202)으로부터 분리된다.
304 단계에서, 도 5에 도시된 바와 같이, n-형 에피택셜층(206) 상에 유전층(216)이 형성된다. 전형적으로, 유전층(216)은 얇은 이산화 실리콘(SiO2) 층이다. 306 단계에서, (도 6에 도시된 바와 같이) 비대칭 도전성 스페이서(214)가 유전층(216)에 의해 n-형 에피택셜층으로부터 분리되는 방식으로 n-형 에피택셜층(206) 위에 형성된다.
본 발명의 일 실시예에 따르면, 비대칭 도전성 스페이서(214)는 리프트-오프 공정(lift-off process)를 사용하여, 즉, 상기 비대칭 도전성 스페이서(214)의 형성 이후에 제거되는 산화물 또는 질화물의 희생 층을 사용하여 형성된다. 희생 물질들을 사용하여 반도체 기판들 상에 구조들을 생성하는 공정은 종래 기술에 널리 공지되어 있어, 여기에서는 설명되지 않을 것이다. 당업자들은 비대칭 도전성 스페이서(214)가 본 발명의 범위를 벗어남이 없이, 상술된 바와 같은 리프트-오프 공정 대신에, 간단한 에칭 공정을 사용하여 형성될 수도 있다는 것을 인식할 수 있다.
도 6에 도시된 바와 같이, 비대칭 도전성 스페이서(214)가 n-형 에피택셜층(206)을 2개의 영역들, 즉 제1 영역 및 제2 영역으로 분할하고, 308 단계에서, (도 7에 도시된 바와 같이) 유전층(216)이 제1 영역 및 제2 영역으로부터 에칭되어, 비대칭 도전성 스페이서(214) 아래에서만 남겨진다.
310 단계에서, n-형 에피택셜층(206) 상에 필드 산화층이 형성되고, 312 단계에서, 필드 산화층이 에칭되어 LDMOS 트랜지스터(200)의 활성 영역을 정의한다. 이것이 에칭된 필드 산화층이 필드 산화층(208a, 208b)로서 도시되는 도 8에 도시되어 있다. 필드 산화층(208a, 208b)을 형성하는 전형적인 공정은 먼저 (비대칭 도전성 스페이서(214)를 포함하는) n-형 에피택셜층(206) 상에 두꺼운 산화층을 형성하고 나서, LDMOS 트랜지스터(200)가 형성될 영역들로부터 산화층을 에칭하는 것이다. 이 방식으로, 필드 산화층(208a, 280b)이 LDMOS 트랜지스터(200)가 형성되는 n-형 에피택셜층(206)의 에어리어를 둘러쌈으로써, 상기 에어리어를 동일한 p-형 기판(202) 상에 형성된 다른 소자들로부터 절연시킬 것이다.
314 단계에서, 제1 주입(implantation)이 수행되어, n-형 에피택셜층(206)의 제1 영역에 p-웰(210)을 형성한다. 본 발명의 일 실시예에 따르면, 제1 주입의 에너지는 50kv이고, 주입 용량(dosage implant)은 1012 내지 1013/cm3이다. 전형적으로, 상기 주입에 사용된 도펀트(dopant)는 붕소이다. 전형적으로, 제1 주입은 (도 9에 도시된 바와 같이) p-웰(210)이 형성되고 있는 영역을 제외하고, n-형 에피택셜층(206) 상의 모든 영역들을 마스킹하는 마스크(902)를 사용하여 수행된다.
316 단계에서, 제2 주입이 수행되어 LDMOS 트랜지스터(200)의 소스 영역(212) 및 드레인 영역(220)을 형성한다. 도 10은 소스 영역(212) 및 드레인 영역(220)을 형성하기 위하여 수행된 주입 공정을 도시한다. 전형적으로, 주입 에너지는 50kv이다. 소스 및 드레인 영역을 형성하기 위해 n-형 제2 주입에서 도펀트 비소나 인 또는 둘 모두가 사용된다. 도 10에 도시된 바와 같이, 소스 영역(212)은 비대칭 도전성 스페이서의 경사로 인해 부분적으로는 비대칭 도전성 스페이서(214) 아래에 있고 부분적으로는 p-웰(210) 내에 있는 방식으로 형성된다.
318 단계에서, 비대칭 도전성 스페이서(214) 상에 제3 주입이 수행되어 LDMOS 트랜지스터(200)의 채널 영역(218)을 형성한다. 도 11에 도시된 바와 같이, 본 발명의 일 실시예에 따라, 제3 주입은 할로(즉, 경사) 이온-주입(halo ion-implantation)이고, 주입 에너지는 50kv이다. 제3 주입에 사용된 도펀트는 제1 주입에 사용된 도펀트와 유사한데, 즉, 붕소이다. 그러나, 당업자들은 채널 영역(218)이 또한 갈륨 또는 인듐과 같은 임의의 다른 p-형 도펀트를 사용하여 형성될 수 있다는 것을 인식할 수 있다. 본 발명의 일 실시예에 따르면, 할로 이온-주입은 LDMOS 트랜지스터(200)의 소스 및 드레인 영역 위에 산화층(1102a, 1102b)을 형성한 이후에 수행된다. 산화층(1102a, 1102b)은 LDMOS 트랜지스터(200)의 소스 및 드레인 영역을 마스킹하므로, 제3 주입에 사용된 이온들이 이러한 영역들 내로 침투하지 못한다. 그러나, 이온들은 채널 영역(218)을 형성하기 위하여 스페이서(214)의 경사진 부분에 침투한다. 본질적으로, 산화층(1102a, 1102b)의 형성은 채널 영역(218)이 형성되고 있는 동안 별도의 마스크를 제공할 필요성을 제거한다. 채널 영역(218)이 형성된 이후에, 산화층(1102a, 1102b)이 에칭되어 도 2에 도시된 LDMOS 트랜지스터를 형성시킨다.
당업자들은 채널 영역(218)이 (할로-이온 주입이라기보다는 오히려) 통상적인 이온-주입을 사용하여 형성될 수도 있다는 것을 인식할 것이다. 이 경우에, 산화층(1102a, 1102b)의 두께는 이온들이 비대칭 도전성 스페이서(214)의 더 얇은 영역을 통과하지만, 산화층(1102a, 1102b)을 통해 소스 및 드레인 영역들에 침투하지 못하도록 선택된다.
비대칭 도전성 스페이서(214)의 높이가 소스 영역(212)으로 갈수록 얇아지기 때문에, 형성된 채널 영역(218)은 p-웰(210)로 갈수록 두꺼워지고 깊이가 p-웰로부터 멀어질수록 급격하게 감소하는 형상을 갖는다. 이것은 주입 공정 동안, 이온들이 비대칭 도전성 스페이서(214)의 더 얇은 에지 쪽으로 더 깊게 침투하므로, 채널 영역(218)의 깊이가 p-웰(210)로 갈수록 깊어진다는 사실에 기인한다. 비대칭 도전성 스페이서(214)의 높이가 소스 영역(212)으로부터 드레인 영역(220)으로 갈수록 증가하기 때문에, 채널 영역(218)의 깊이는 이온 침투가 감소함에 따라 소스 영역(212)(및 p-웰(210))으로부터 멀어질수록 감소한다. 또한, 이온 주입이 비대칭 도전성 스페이서(214) 상에서 수행된다는 사실로 인하여, 형성된 채널 영역(218)은 본질적으로 완전히 (LDMOS 트랜지스터(200)의 게이트인) 비대칭 도전성 스페이서(214) 아래에 있다.
도 12 및 13은 본 발명의 일 실시예에 따른 프레임 게이트 구조를 갖는 전력 FET(power FET, 1200)의 선 A-A를 따라 자른 상면도 및 단면도를 나타낸다. 전력 FET(1200)는 p-형 기판(1302) 위에 형성된 n-형 에피택셜층(1202)을 포함한다. 본 발명의 일 실시예에 따르면, n-형 에피택셜층(1202)은 상기 n-형 에피택셜층(1202)보다 더 강하게 도핑된 n-형 매립층(1304)에 의해 p-형 기판(1302)으로부터 분리된다.
전력 FET(1200)는 복수의 소스 영역들(1204) 및 복수의 드레인 영역들(1206)을 더 포함한다. 소스 영역들(1204) 및 드레인 영역들(1206)은 n-형 도전성으로 이루어지고, LDMOS 트랜지스터(200)에 대해 도 3과 관련하여 설명된 것과 동일하거나 유사한 제조 공정을 사용하여 형성된다. 전력 FET(1200)는 또한 n-형 에피택셜층(1202)에 형성되는 복수의 p-웰들(1306)을 포함한다. 전력 FET(1200) 내의 복수의 p-웰들(1306)의 각각의 p-웰은 LDMOS 트랜지스터(200)의 p-웰(210)과 유사하고, 동일하거나 유사한 제조 공정을 사용하여 형성된다. LDMOS 트랜지스터(200)와 유사하게, 전력 FET(1200)의 각각의 소스 영역은 (도 13에 도시된 바와 같이) 부분적으로는 p-웰들(1306) 내에 있고, 부분적으로 복수의 비대칭 도전성 스페이서들(1208)의 하나 이상의 비대칭 도전성 스페이서들 아래에 있다. 복수의 비대칭 도전성 스페이서들(1208)은 전력 FET(1200)의 게이트로서 작용하고, 전형적으로 SiO2로 이루어진 유전층(1308)에 의해 n-형 에피택셜층(1202)으로부터 절연된다. LDMOS 트랜지스터(200)의 비대칭 도전성 스페이서(214)와 유사하게, 전력 FET(1200)의 복수의 비대칭 도전성 스페이서들(1208) 각각의 높이는 소스 영역으로부터 드레인 영역으로 갈수록 증가한다.
본 발명의 일 실시예에 따르면, 복수의 비대칭 도전성 스페이서들(1208)은 (도 12에 도시된 바와 같이)하나의 행에서 쌍으로 접속되며, 각 쌍은 전력 FET(1200)의 활성 영역 외부에 프레임 구조(1210)를 형성한다. 복수의 비대칭 도전성 스페이서들(1208)은 하나의 행에서 쌍으로 접속되어 전력 FET(1200)의 유효 채널 폭(W)을 감소시킴으로써, 전력 FET(1200)의 기생 용량 및 채널 저항을 감소시킨다. 또한, 각 쌍의 비대칭 도전성 스페이서들은 전력 FET의 구조 외부의, 즉, n-형 에피택셜층(1202) 외부의 도전성 물질(1214)을 통해 다른 쌍들에 접속된다.
당업자들은 게이트가 프레임 구조로 연결되거나 "폴딩된(folded)" 때, 유효 채널 폭이 폴드(fold)들의 수로 나누어진다는 것을 인식할 것이다. 예를 들어, 도 12에 도시된 실시예에서, 유효 채널 폭은 게이트들이 폴딩되지 않거나 프레임 구조로 연결되는 경우의 유효 채널 폭의 1/4이다.
도전성 물질(1214)은 예를 들어 폴리실리콘(polysilicon) 또는 WSix와 같은 임의의 금속으로 이루어질 수 있다. 전력 FET(1200)의 실제로 모든 비대칭 도전성 스페이서들이 도전성 물질(1214)을 통해 서로 연결되기 때문에, 전력 FET(1200)의 게이트 접점(도시되지 않음)이 도전성 물질(1214) 상에 제공될 수 있다.
전력 FET(1200)는 또한 복수의 비대칭 도전성 스페이서들(1208) 아래에 형성된 복수의 채널 영역들(1310)을 포함한다. LDMOS 트랜지스터(200)의 채널 영역(218)과 유사하게, 복수의 채널 영역(1310)의 각각의 채널 영역은 p-형 도전형으로 이루어지고, 본질적으로 완전히 전력 FET(1200)의 비대칭 도전성 스페이서 아래에 있다. 도 3과 관련하여 상술된 바와 같이, 비대칭 도전성 스페이서 아래의 채널 영역은 비대칭 도전성 스페이서 상에서 이온-주입을 수행함으로써 형성되며, 주입에 사용된 도펀트는 p-웰의 형성에서 사용된 도펀트와 유사하다.
상술된 구성요소들 이외에, 전력 FET(1200)는 또한 양의 게이트 전압이 도전성 물질(1214) 상에 인가될 때 복수의 채널 영역들(1310) 및 복수의 드레인 영역들(1206) 사이에 형성되는 복수의 드리프트 영역들(도시되지 않음) 및 상기 전력 FET의 활성 영역을 둘러싸는 필드 산화층들(1312a 및 1312b)을 포함한다.
본 발명의 다양한 실시예들이 여러 장점들을 제공한다. 본 발명의 일 실시예에 따른 LDMOS 트랜지스터의 채널 영역의 길이(L)는 종래 기술의 LDMOS 트랜지스터들의 채널 영역의 길이보다 훨씬 더 짧다. 이로 인해, 채널 저항 및 기생 용량이 낮아진다. 또한, 본 발명의 바람직한 실시예는 전력 FET의 (게이트로서 작용하는) 비대칭 도전성 스페이서들의 "프레임 게이트 구조(frame gate structure)"를 형성하는 단계를 포함한다. 이로 인해, 채널의 폭(W)이 감소되므로, 채널 저항 및 기생 용량이 더 감소된다.
이상에서와 같이 도면과 명세서에서 최적의 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (16)

  1. 횡방향 확산 금속 산화물 반도체(LDMOS) 트랜지스터를 제조하기 위한 방법에 있어서,
    반도체 기판 위에 제 1 도전형의 반도체층을 형성하는 단계;
    LDMOS 트랜지스터의 게이트로서 작용하고, 유전층에 의해 상기 반도체층으로부터 절연되며, 상기 반도체층을 제 1 영역 및 제 2 영역으로 분할하고, 높이가 상기 제1 영역으로부터 상기 제2 영역으로 갈수록 증가하는 비대칭 도전성 스페이서를 상기 반도체층 위에 형성하는 단계;
    상기 반도체층의 상기 제1 영역 상에 제2 도전형의 제1 유형의 도펀트를 사용하여 제1 주입을 수행해서 상기 반도체층의 상기 제1 영역에 제2 도전형의 웰을 형성하는 단계로서, 상기 제1 주입은 제1 주입 에너지를 사용하여 수행되는, 상기 제1 주입을 수행하여 제2 도전형의 웰을 형성하는 단계;
    상기 제1 도전형의 제2 유형의 도펀트를 사용하여 제2 주입을 수행하여 상기 LDMOS 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 단계로서, 상기 소스 영역은 상기 제1 영역에 형성되고 상기 드레인 영역은 상기 제2 영역에 형성되며, 상기 소스 영역은 부분적으로는 상기 제2 도전형의 상기 웰 내에 있고 부분적으로는 상기 비대칭 도전성 스페이서 아래에 있는, 상기 제2 주입을 수행하여 상기 LDMOS 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 단계; 및
    상기 비대칭 도전성 스페이서 상에서 상기 제2 도전형의 제3 유형의 도펀트를 사용하여 제3 주입을 수행하여 상기 LDMOS 트랜지스터의 채널 영역을 형성하는 단계로서, 상기 채널 영역은 상기 반도체층에 형성되고 상기 비대칭 도전성 스페이서 아래에 있으며, 상기 제3 주입은 제2 주입 에너지를 사용하여 수행되는, 상기 제3 주입을 수행하여 상기 LDMOS 트랜지스터의 채널 영역을 형성하는 단계
    를 포함하는 LDMOS 트랜지스터를 제조하기 위한 방법.
  2. 제 1 항에 있어서,
    게이트 전압이 상기 LDMOS 트랜지스터에 인가될 때 상기 채널 영역 및 상기 드레인 영역 사이에 상기 제1 도전형의 드리프트 영역이 형성되는 것을 특징으로 하는 LDMOS 트랜지스터를 제조하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 제1 도전형의 반도체층이 형성된 이후에 상기 반도체층 상에 유전층을 형성하는 단계로서, 상기 유전층은 상기 비대칭 도전성 스페이서가 형성되기 전에 형성되는, 상기 유전층 형성 단계; 및
    상기 비대칭 도전성 스페이서가 형성된 이후에 상기 유전층을 에칭하는 단계로서, 상기 에칭 단계가 수행되어 상기 제1 영역 및 상기 제2 영역에서 상기 유전층을 제거하는, 상기 에칭 단계를 더 포함하는 LDMOS 트랜지스터를 제조하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 비대칭 도전성 스페이서를 형성하는 단계 및 상기 유전층을 에칭하는 단계가 수행된 이후에 상기 반도체층 상에 필드 산화층을 형성하는 단계; 및
    상기 필드 산화층을 에칭하여 상기 LDMOS 트랜지스터가 제조되어야 하는 반도체층의 에어리어를 규정하는 단계를 더 포함하며, 상기 필드 산화층을 에칭하는 단계가 수행되어 상기 필드 산화층이 상기 반도체층의 에어리어를 둘러싸는 것을 특징으로 하는 LDMOS 트랜지스터를 제조하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 반도체층은 상기 제1 도전형의 에피택셜층인 것을 특징으로 하는 LDMOS 트랜지스터를 제조하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 제1 도전형이 N-형이고, 상기 제2 도전형이 P-형인 것을 특징으로 하는 LDMOS 트랜지스터를 제조하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 제1 유형의 도펀트 및 상기 제2 유형의 도펀트는 붕소, 갈륨 및 인듐으로 이루어진 그룹으로부터 선택되고, 상기 제3 유형의 도펀트는 비소 및 인으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 LDMOS 트랜지스터를 제조하기 위한 방법.
  8. 방향 확산 금속 산화물 반도체(LDMOS) 트랜지스터에 있어서,
    도체 기판 위에 형성된 제 1 도전형의 반도체층;
    상기 반도체층 위에 형성되고, LDMOS 트랜지스터의 게이트로서 작용하고, 유전층에 의해 상기 반도체층으로부터 절연되며, 상기 반도체층을 제 1 영역 및 제 2 영역으로 분할하고, 높이가 상기 제1 영역으로부터 상기 제2 영역으로 갈수록 증가하는 비대칭 도전성 스페이서;
    상기 제1 영역에 형성된 제2 도전형의 웰;
    상기 제1 영역에 형성되고, 부분적으로는 상기 제2 도전형의 웰 내에 있고 부분적으로는 상기 비대칭 도전성 스페이서 아래에 있는 제1 도전형의 소스 영역;
    상기 제2 영역에 형성된 제1 도전형의 드레인 영역; 및
    상기 반도체층에 형성되고, 상기 비대칭 도전성 스페이서 아래에 있는 제2 도전형의 채널 영역을 포함하는 LDMOS 트랜지스터.
  9. 제 8 항에 있어서,
    상기 채널 영역 및 상기 드레인 영역은 제1 도전형의 드리프트 영역에 의해 분리되는 LDMOS 트랜지스터.
  10. 제 8 항에 있어서,
    상기 LDMOS 트랜지스터가 제조되는 상기 반도체층의 에어리어를 둘러싸는 필드 산화층을 더 포함하는 LDMOS 트랜지스터.
  11. 제 8 항에 있어서,
    상기 반도체층은 제1 도전형의 에피택셜층인 LDMOS 트랜지스터.
  12. 제 8 항에 있어서, 상기 제1 도전형은 N-형이고, 상기 제2 도전형은 P-형인 LDMOS 트랜지스터.
  13. 전력 전계 효과 트랜지스터(FET)에 있어서,
    반도체 기판 위에 형성된 제 1 도전형의 반도체층;
    상기 반도체층 위에 형성되고, 상기 전력 FET의 게이트로서 작용하며, 유전층에 의해 상기 반도체층으로부터 절연되고, 각각의 높이가 상기 전력 FET의 소스 영역으로부터 드레인 영역으로 갈수록 증가하는 복수의 비대칭 도전성 스페이서들;
    상기 반도체층에 형성된 제2 도전형의 복수의 웰들;
    상기 전력 FET의 소스 영역은 부분적으로는 제2 도전형의 웰 내에 있고 부분적으로는 상기 복수의 비대칭 도전성 스페이서들의 하나 이상의 비대칭 도전성 스페이서들 아래에 있는, 제1 도전형의 복수의 소스 영역들;
    상기 반도체층에 형성된 제1 도전형의 복수의 드레인 영역들;
    상기 복수의 비대칭 도전성 스페이서들에 대응하는 상기 반도체층에 형성되고, 각각이 상기 전력 FET의 비대칭 도전성 스페이서 아래에 있는 제2 도전형의 복수의 채널 영역들을 포함하고;
    상기 복수의 도전성 스페이서들에서의 인접한 비대칭 도전성 스페이서들이 쌍으로 연결되어, 복수의 쌍들의 비대칭 도전성 스페이서들을 형성하고, 상기 복수의 쌍들의 비대칭 도전성 스페이서들로부터의 각 쌍의 비대칭 도전성 스페이서들은 상기 전력 FET의 활성 영역 외부에 프레임 구조를 형성하고, 상기 쌍들의 비대칭 도전성 스페이서들은 상기 반도체층 외부의 도전성 물질을 통해 서로 연결되는, 전력 FET.
  14. 제 13 항에 있어서, 상기 복수의 채널 영역들 및 상기 복수의 드레인 영역들은 제1 도전형의 복수의 드리프트 영역들에 의해 분리되는 전력 FET.
  15. 제 13 항에 있어서, 상기 전력 FET의 활성 에어리어를 둘러싸는 필드 산화층을 더 포함하는 전력 FET.
  16. 제 13 항에 있어서, 상기 제1 도전형은 N-형이고, 상기 제2 도전형은 P-형인 전력 FET.
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