JP2005044948A - 半導体装置、および、その製造方法 - Google Patents

半導体装置、および、その製造方法 Download PDF

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Abstract

【課題】本発明は、耐圧特性に優れた半導体装置、および、その製造方法を提供することを目的とする。
【解決手段】Ｐ型シリコン基板１の上部に設けられたＮウェル層２と、Ｐ型シリコン基板１の上部においてＮウェル層２の上に設けられた、不純物濃度分布が深さ方向に均一であるＰ型の残存基板１ａと、この残存基板１ａ内に設けられたＭＯＳトランジスタ素子とを具備することを特徴としている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置、および、その製造方法に関し、特に、ＭＯＳトランジスタ、および、その製造方法に関するものである。
【０００２】
【従来の技術】
ドレイン近傍の電界を緩和し、ＭＯＳトランジスタの耐圧特性を向上させるには、ドレイン領域を低濃度領域と高濃度領域との２種類の不純物領域から構成することが効果的である。
【０００３】
この電界を緩和する構造の代表的なものにＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造がある（例えば、特許文献１参照）。このＬＤＤ構造を有する高耐圧ＭＯＳトランジスタの構造を図１１を参照して説明する。図１１は、従来のＬＤＤ構造を有する高耐圧ＭＯＳトランジスタの構造を示す断面図である。
【０００４】
Ｐ型シリコン基板１０１の素子形成領域に、Ｎウェル層１０２が設けられており、更に、このＮウェル層１０２内に、Ｐ型のドレイン層１０３およびソース層１０４が離間して形成されている。そして、このドレイン層１０３およびソース層１０４の周囲には、ドレイン層１０３およびソース層１０４の各々を囲んで、ドレインＬＤＤ層１０５およびソースＬＤＤ層１０６が設けられている。このドレインＬＤＤ層１０５およびソースＬＤＤ層１０６の導電型は、ドレイン層１０３およびソース層１０４よりも不純物濃度が低いＰ型である。
【０００５】
ドレインＬＤＤ層１０５とソースＬＤＤ層１０６との間には、Ｎ型のチャネル層１０７が設けられている。チャネル層１０７の上には、シリコン酸化膜１０８を介して、ゲート電極１０９が設けられており、ゲート電極１０９の側面にはサイドウォール１１０が設けられている。
【０００６】
この従来の高耐圧ＭＯＳトランジスタにおける不純物濃度分布を図１２に示す。図１２は、図８中のＡ−Ａ線に沿った不純物濃度のプロファイルである。横軸は半導体基板表面からの深さを示し、縦軸は不純物濃度を示している。また、図１２の濃度プロファイルにおいては、図１１と対応するピークに図１１と同一の符号を付している。
【０００７】
ドレイン層１０３は、不純物であるボロン（Ｂ）を１０１８〜１０２０／ｃｍ３含むＰ型となっている。ドレイン層１０３直下のドレインＬＤＤ層１０５は、ドレイン層１０３に比較して不純物濃度が低く、不純物ボロンを１０１６〜１０１７／ｃｍ３含むＰ型となっている。また、ドレインＬＤＤ層１０５直下のＮウェル層１０２は、ドレインＬＤＤ層１０５よりも不純物濃度が低く、不純物であるリン（Ｐ）を１０１６／ｃｍ３程度含むＮ型となっており、このＮウェル層１０２とドレインＬＤＤ層１０５によりＰＮ接合が形成されている。
【特許文献１】
特開平６−１４０４１９号公報（第２頁、図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の高耐圧ＭＯＳトランジスタでは、ドレインＬＤＤ層１０５の不純物濃度がＮウェル層１０２の不純物濃度に比較して高いため、ドレイン電圧を印加した際に、ドレインＬＤＤ層１０５とＮウェル層１０２とからなる空乏層が、ドレインＬＤＤ層１０５側よりも、専ら、Ｎウェル層１０２側へと大きく広がる。
【０００９】
図１１および図１２において、このドレイン電圧印加時の空乏層の広がりを点線により示している。また、図１１および図１２においては、ドレインＬＤＤ層１０５側への空乏層の広がりをＸ１と付した矢印により示し、Ｎウェル層１０２側への空乏層の広がりをＸ２と付した矢印により示している。不純物濃度の差から、Ｎウェル層１０２への空乏層の広がりＸ２は広くなっているが、ドレインＬＤＤ層１０５側への空乏層の広がりＸ１は僅かとなっている。
【００１０】
ドレインＬＤＤ層１０５側への空乏層の広がりＸ１が小さくなると、ドレイン近傍に電界が集中し、この電界集中により衝突電離が生じる。すると、衝突電離により発生したキャリアが電界に加速され、更なる衝突電離を引き起こす。そして、この過程を繰り返すことにより、キャリア数が次々に増倍し、大電流がドレインとＮウェル層１０２との間に流れ、時には、素子の破壊に到る場合がある。この現象はアバランシェ降伏と呼ばれる。
【００１１】
このようなことから、更なる耐圧特性の向上のために、ドレイン近傍の電界集中を緩和し、アバランシェ降伏の発生を防止することが求められている。
【００１２】
本発明は、以上の背景からなされたものであり、耐圧特性に優れた半導体装置、および、その製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上部に設けられた第２導電型の半導体領域と、前記半導体基板の上部において前記半導体領域の上に設けられた第１導電型の残存基板と、前記半導体基板の上部において前記残存基板の上に設けられた、不純物濃度が前記残存基板の不純物濃度よりも高い第１導電型の第１の拡散層と、前記半導体基板の上部において前記半導体領域の上に前記第１の拡散層に離間して設けられた、不純物濃度が前記残存基板の不純物濃度よりも高い第１導電型の第２の拡散層と、
前記半導体基板の上部において前記第１の拡散層と前記第２の拡散層との間に前記半導体領域と接して設けられた第２導電型の第３の拡散層と、前記第３の拡散層の上にゲート絶縁膜を介して設けられたゲート電極とを具備することを特徴としている。
【００１４】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上部に、第２導電型の半導体領域を形成する工程と、前記半導体領域の上の残存基板形成領域に第１導電型の残存基板を形成する工程と、前記半導体基板の上部の前記残存基板の上に、不純物濃度が前記半導体基板の不純物濃度よりも高い第１導電型の第１の拡散層を形成する工程と、前記半導体基板の上部の前記半導体領域の上に、不純物濃度が前記半導体基板の不純物濃度よりも高い第１導電型の第２の拡散層を前記第１の拡散層から離間して形成する工程と、前記半導体基板の上部の前記第１の拡散層と前記第２の拡散層との間に、第２導電型の第３の拡散層を前記半導体領域と接して形成する工程と、前記第３の拡散層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程とを具備することを特徴としている。
【００１５】
【発明の実施の形態】
（第１の実施の形態）
以下に、本発明に係る半導体装置、および、その製造方法についての第１の実施の形態を図１乃至５を参照して説明する。なお、以下においては、半導体基板としてＰ型シリコン基板を例に挙げて説明する。
【００１６】
まず、本実施の形態に係る半導体装置について、図１を参照しながら説明する。図１は、本実施の形態に係る半導体装置の構造を示す断面図である。
【００１７】
Ｐ型シリコン基板１の上部に、半導体領域であるＮウェル層２が設けられている。このＮウェル層２の上には、Ｐ型シリコン基板１の一部である残存基板１ａが、Ｎウェル層２に囲まれて設けられ、これにより、残存基板１ａがＰ型シリコン基板１の他の部分から電気的に分離されている。Ｐ型シリコン基板１の上部の残存基板１ａの上には、Ｐ型のドレイン層３（第１の拡散層）およびソース層４（第２の拡散層）が離間して設けられており、ドレイン層３およびソース層４の周囲には、ドレイン層３およびソース層４の各々を囲んで、ドレインＬＤＤ層５（第４の拡散層）およびソースＬＤＤ層６（第５の拡散層）が設けられている。このドレインＬＤＤ層５およびソースＬＤＤ層６の導電型は、ドレイン層３およびソース層４よりも不純物濃度が低いＰ型である。
【００１８】
Ｐ型シリコン基板１の上部のドレインＬＤＤ層５とソースＬＤＤ層６との間には、Ｎ型のチャネル層７（第３の拡散層）がＮウェル層２と接して設けられ、これにより、残存基板１ａが、ドレイン側とソース側の２つの領域へと分離されている。このチャネル層７の上には、ゲート絶縁膜であるシリコン酸化膜８を介して、ゲート電極９が設けられており、ゲート電極９の側面にはサイドウォール１０が設けられている。
【００１９】
次に、図１に示した本実施の形態の半導体装置の不純物濃度分布を図２に示す。図２は、図１中のＡ−Ａ線に沿った不純物濃度のプロファイルであり、横軸は半導体基板表面からの深さを示し、縦軸は不純物の濃度を示している。また、図２の濃度プロファイルにおいては、図１と対応するピークに図１と同一の符号を付している。
【００２０】
ドレイン層３は、不純物であるボロン（Ｂ）を１０１８〜１０２０／ｃｍ３含むＰ型となっており、ドレイン層３直下のドレインＬＤＤ層５は、ドレイン層３に比較して不純物濃度が低く、不純物ボロンを１０１６〜１０１７／ｃｍ３含むＰ型となっている。また、ドレインＬＤＤ層５直下の残存基板１ａは、深さ方向に均一な濃度（１０１５／ｃｍ３程度）で不純物ボロンを含んだＰ型になっており、不純物であるリン（Ｐ）を１０１６／ｃｍ３程度含んだＮウエル層２とＰＮ接合を形成している。Ｐ型シリコン基板１は、不純物ボロンを１０１５／ｃｍ３程度含むＰ型であり、その不純物濃度が残存基板１ａの不純物濃度と同一となっている。
【００２１】
図１および図２において、このドレイン電圧印加時の空乏層の広がりを点線により示している。また、図１および図２においては、ドレイン側への空乏層の広がりをＸ１と付した矢印により示し、Ｎウェル層２側への空乏層の広がりをＸ２と付した矢印により示している。残存基板１ａは、ドレイン層３およびドレインＬＤＤ層５と同一導電型であり、ドレイン層３およびドレインＬＤＤ層５とともに、ＭＯＳトランジスタのドレインを構成している。また、残存基板１ａの不純物濃度はＮウェル層２の不純物濃度よりも低く、Ｎウエル層２の接合深さはドレインＬＤＤ層５の深さ位置に比較して十分に深いため、空乏層はドレイン側に大きく広がる。このように、ドレインＬＤＤ層５とＮウエル層２との間に残存基板１ａを設けると、図１１および図１２を用いて説明した従来の高耐圧ＭＯＳトランジスタと比較して、ドレイン側の空乏層の広がりＸ１が大きくなり、結果的に、ドレイン近傍の電界集中が緩和される。
【００２２】
本実施の形態に係る高耐圧ＭＯＳトランジスタのシミュレーションによるドレイン電流特性（ゲート−ソース間電圧ＶＧＳ＝０Ｖ）を図３に示す。横軸はドレイン−ソース間電圧ＶＤＳを示し、縦軸はドレイン電流ＩＤを示している。また、Ａと符号を付したドレイン電流特性は、本実施の形態に係る高耐圧ＭＯＳトランジスタのものを示し、一方、Ｂと符号を付したドレイン電流特性は、従来の高耐圧ＭＯＳトランジスタのものを示している。
【００２３】
従来の高耐圧ＭＯＳトランジスタでは、ドレイン電圧が−３０Ｖ程度に達したときにドレイン電流が急激に上昇しているが、本実施の形態に係る高耐圧ＭＯＳトランジスタでは、ドレイン電圧が−４０Ｖ程度に達するまで急激なドレイン電流の上昇が生じていない。これは、本実施の形態に係る高耐圧ＭＯＳトランジスタが、従来の高耐圧ＭＯＳトランジスタに比較して、耐圧特性が大幅に向上されていることを示している。
【００２４】
以上において説明した本実施の形態に係る半導体装置は、ドレインＬＤＤ層５とＮウエル層２との間に残存基板１ａを備えている。この残存基板１ａは、深さ方向に均一で、かつ、ドレインＬＤＤ層５よりも低濃度の不純物プロファイルを有するため、ドレインＬＤＤ層５とＮウエル層２との間に残存基板１ａを設けることで、空乏層をドレイン側に大きく伸張し、ドレイン近傍の電界集中を緩和させることができる。
【００２５】
また、本実施の形態に係る半導体装置は、残存基板１ａがドレイン側とソース側との双方に設けられ、チャネル層７を中心として、ドレインおよびソースが対称に構成されている。このため、本実施の形態に係る半導体装置は、チャネル層７を挟んだ２つの領域のうち、いずれをドレインとし、もう一方をソースとするかを、電極配線の都合により、任意に変更することができる。
【００２６】
次に、本実施の形態に係る半導体装置の製造方法を図４および図５を参照しながら説明する。図４および図５は、本実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２７】
まず、図４（ａ）に示すように、素子形成領域（ＭＯＳトランジスタを形成する領域）が開口するように、フォトリソグラフィーによりレジスト１１のパターニングを行う。そして、このレジスト１１をマスクとして、例えばリン（Ｐ）を不純物とした高加速電圧のイオン注入を行い、Ｐ型シリコン基板１内の所定の深さ位置にＮウェル層２を形成する。
【００２８】
次に、図４（ｂ）に示すように、残存基板形成領域を囲む領域が開口するように、新たなレジスト１２をフォトリソグラフィーにより形成する。ここで、残存基板形成領域とは、後の工程において、Ｐ型シリコン基板１の一部を他の部分から分離することで残存基板１ａを形成する領域のことである。そして、このレジスト１２をマスクとして、先のイオン注入よりも低い加速電圧により、リン（Ｐ）の２回目のイオン注入を行う。この２回目のイオン注入では、加速電圧を低くしたために、先のイオン注入よりも浅い深さ位置にボロン（Ｂ）が注入される。
【００２９】
続いて、図４（ｃ）に示すように、レジスト１２をマスクとして、先の２回目のイオン注入よりも更に低い加速電圧により、リン（Ｐ）の３回目のイオン注入を行う。この３回目のイオン注入により、２回目のイオン注入よりも更に浅い深さ位置にリン（Ｐ）が注入される。そして、残存基板形成領域を囲んでＮウェル層２が形成されることで、残存基板形成領域に残存基板１ａが形成される。
【００３０】
次に、図４（ｄ）に示すように、チャネル形成領域が開口するように、レジスト１３をフォトリソグラフィーにより形成する。そして、このレジスト１３をマスクとして、図４（ｂ）に示された先の２回目のイオン注入と同一の条件でリン（Ｐ）のイオン注入を行う。これにより、レジスト１３の開口領域においてＮウェル層２が上面へと広がって形成される。その後、引き続き、レジスト１３をマスクとして、リン（Ｐ）のイオン注入を行い、チャネル層７をＮウェル層２に接して形成する。
【００３１】
次に、図５（ａ）に示すように、Ｐ型シリコン基板１の表面に熱酸化法などによりシリコン酸化膜８を形成する。そして、シリコン酸化膜８上に、例えばポリシリコン膜を成膜し、そのポリシリコン膜を所定パターンにより成膜することでゲート電極９を形成する。
【００３２】
次に、図５（ｂ）に示すように、新たなレジスト１４をフォトリソグラフィーにより形成し、ボロン（Ｂ）のイオン注入を行うことにより、ドレインＬＤＤ層５およびソースＬＤＤ層６を形成する。
【００３３】
次に、図５（ｃ）に示すように、レジスト１４を除去し、ゲート電極９の側面にサイドウォール１０を形成する。サイドウォール１０は、例えば、ＣＶＤ法により成膜されたシリコン酸化膜をＲＩＥ法などでエッチングすることにより形成する。
【００３４】
次に、図５（ｄ）に示すように、ドレイン層３およびソース層４を設ける領域が開口するように、レジスト１５をフォトリソグラフィーにより形成する。そして、レジスト１５をマスクとして、ボロン（Ｂ）のイオン注入を行い、ドレイン層３およびソース層４を形成する。
【００３５】
そして、この後、既知の手法により、層間絶縁膜の形成、コンタクトホールの形成、および、電極配線などを行うことにより、半導体装置が完成する。
【００３６】
なお、以上に説明した工程においては、残存基板１ａ内への不純物の熱拡散を防ぐため、注入不純物を活性化させるためのアニールは短時間で行うことが望ましい。
【００３７】
以上において説明した本実施の形態に係る半導体装置の製造方法は、異なる加速電圧の複数回のイオン注入を行うことにより、Ｎウェル層２の中にＰ型シリコン基板１の一部（残存基板１ａ）を残存させることができる。
【００３８】
また、イオン注入により、ドレインＬＤＤ層５の直下に、ドレインＬＤＤ層５よりも不純物濃度が低いＰ型の拡散層を形成する場合、その拡散層の不純物濃度プロファイルを所望の濃度と分布に制御することが困難なことから、ドレイン耐圧のばらつきが生じる可能性がある。しかし、本実施の形態に係る半導体装置の製造方法は、Ｎウェル層２中にＰ型シリコン基板１の一部（残存基板１ａ）を残存させて、ドレインＬＤＤ層５よりも不純物濃度が低いＰ型の拡散層を形成している。このため、本実施の形態に係る半導体装置の製造方法は、不純物濃度プロファイルを、低濃度で、かつ、均一なものとすることができ、ドレイン耐圧のばらつきを抑制することができる。
【００３９】
更に、図１１に示された従来の高耐圧ＭＯＳトランジスタでは、Ｎウェル層１０２を形成するため、比較的、長時間のアニールを行い、イオン注入した不純物を十分に熱拡散させる必要がある。しかし、本実施の形態に係る半導体装置の製造方法は、不純物の活性化のためのアニール時間を短時間にとどめ、複数回のイオン注入により、Ｎウェル層２を形成している。長時間のアニールを行うと、深さ方向だけでなく、横方向にも不純物が拡散してしまうため、アニール時間を短時間とした本実施の形態に係る半導体装置の製造方法は、従来の半導体装置の製造方法に比較して、微細素子形成に適している。
【００４０】
更に、本実施の形態に係る半導体装置の製造方法は、Ｎウェル層２を形成する際に行うイオン注入の加速電圧および回数を変更することで、残存基板１ａとＮウェル層２との接合深さを、精度良く制御することができる。
【００４１】
なお、本実施の形態に係る半導体装置、および、その製造方法においては、半導体基板をＰ型シリコン基板としているが、これに限られない。例えば、Ｎ型の半導体基板に対しては、各層の導電型を反対にすることにより、本実施の形態に説明した場合と同様の効果が得られる。
【００４２】
また、本実施の形態に係る半導体装置、および、その製造方法においては、不純物としてボロン（Ｂ）およびリン（Ｐ）を用いているが、これらに限られない。
【００４３】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、残存基板１ａの上にソース層４およびソースＬＤＤ層６を設けているが、これらの層は残存基板１ａの上に設けられていなくても良い。ソース層４およびソースＬＤＤ層６が残存基板１ａの上に設けられていない場合においても、本実施の形態に説明した場合と同様の効果が得られる。
【００４４】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、ドレイン層３の直下にドレインＬＤＤ層５を設け、ソース層４の直下にソースＬＤＤ層６を設けているが、これらのドレインＬＤＤ層５およびソースＬＤＤ層６は必須の構成要件ではない。ドレインＬＤＤ層５およびソースＬＤＤ層６が設けられていない場合、ドレインＬＤＤ層５がドレイン層３とチャネル層７との間にのみ設けられた場合、また、ソースＬＤＤ層６がソース層４とチャネル層７との間にのみ設けられた場合においても、同様に、ドレイン近傍の電界集中を緩和させることができる。
【００４５】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、残存基板１ａの不純物濃度をＰ型シリコン基板１の不純物濃度と同一としているが、これに限られない。残存基板１ａの不純物濃度は、深さ方向に均一で、かつ、ドレインＬＤＤ層５（ドレインＬＤＤ層５がない場合は、ドレイン層３）の不純物濃度よりも低ければ良い。例えば、Ｐ型シリコン基板１上にＰ型のエピタキシャル層を積層し、そのエピタキシャル層内に残存基板１ａを設けても構わない。
（第２の実施の形態）
以下に、本発明に係る半導体装置、および、その製造方法についての第２の実施の形態を図６および図７を参照して説明する。
【００４６】
まず、本実施の形態に係る半導体装置について、図６を参照しながら説明する。図６は、本実施の形態に係る半導体装置の構造を示す断面図である。なお、本実施の形態は、素子分離にトレンチアイソレーション技術を採用したものであり、素子形成領域内の素子構造は、第１の実施の形態において図１を参照して説明したものと同一である。よって、第１の実施の形態と共通する部分については、図１と同一の符号を付し、その説明を省略する。
【００４７】
Ｐ型シリコン基板１の上部に、半導体領域であるＮ型の埋め込み層１６が設けられている。また、Ｐ型シリコン基板１の上部には、残存基板１ａ、ドレイン層３、ソース層４、および、チャネル層７を囲んだ素子内分離溝１７が、埋め込み層１６に接して設けられている。素子内分離溝１７内には、シリコン酸化膜１８が充填されており、これにより、Ｐ型シリコン基板１の一部である残存基板１ａが、埋め込み層１６および素子内分離溝１７に囲まれ、Ｐ型シリコン基板１の他の部分から電気的に分離されている。
【００４８】
本実施の形態に係る半導体装置においても、不純物濃度がドレインＬＤＤ層５の不純物濃度よりも低い残存基板１ａが、ドレイン層３およびドレインＬＤＤ層５とともに、ＭＯＳトランジスタのドレインを構成するため、第１の実施の形態と同様、ドレイン近傍の電界集中を緩和させることができる。
【００４９】
また、本実施の形態に係る半導体装置は、シリコン酸化膜１８が内部に充填された素子内分離溝１７により、素子形成領域が他の領域から電気的に分離されている。このため、半導体基板に対して水平方向の素子分離がＰＮ接合によりなされている場合に比較して、半導体素子間の耐圧特性が優れている。
【００５０】
次に、本実施の形態に係る半導体装置の製造方法について図７を参照しながら説明する。図７は、本実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５１】
まず、図７（ａ）に示すように、素子形成領域が開口するように、フォトリソグラフィーによりレジスト１９のパターニングを行う。そして、このレジスト１９をマスクとして、例えばリン（Ｐ）を不純物とした高加速電圧のイオン注入を行い、Ｐ型シリコン基板１内の所定深さ位置に埋め込み層１６を形成する。
【００５２】
次に、図７（ｂ）に示すように、残存基板形成領域を囲む領域が開口するようにパターニングされたシリコン酸化膜２０を、Ｐ型シリコン基板１の上面に形成する。そして、このシリコン酸化膜２０をマスクとして、ＲＩＥ法などにより、Ｐ型シリコン基板１を埋め込み層１６よりも深い深さ位置までエッチングし、残存基板形成領域を囲んで素子分離溝１７を形成する。これにより、残存基板形成領域が埋め込み層１６および素子分離溝１７により囲まれ、残存基板形成領域に残存基板１ａが形成される。
【００５３】
次に、図７（ｃ）に示すように、ＣＶＤ法などによりシリコン酸化膜１８を堆積し、エッチバックすることにより、シリコン酸化膜１８を素子分離溝１７内に充填する。
【００５４】
そして、第１の実施の形態において図４（ｄ）および図５（ａ）〜図５（ｄ）を参照して説明した工程と同一の工程を残存基板１ａに対して行い、その後、既知の手法により、層間絶縁膜の形成、コンタクトホールの形成、および、電極配線などを行うことにより、半導体装置が完成する。
【００５５】
なお、以上に説明した工程においては、残存基板１ａ内への不純物の熱拡散を防ぐため、注入不純物を活性化させるためのアニールは短時間で行うことが望ましい。
【００５６】
本実施の形態に係る半導体装置の製造方法は、高加速電圧のイオン注入により埋め込み層１６を形成し、埋め込み層１６を囲んで素子分離溝１７を形成することにより、Ｐ型シリコン基板１の一部（残存基板１ａ）をＰ型シリコン基板１の他の部分から電気的に分離することができる。
【００５７】
また、本実施の形態に係る半導体装置の製造方法は、埋め込み層１６を形成するためのイオン注入の加速電圧を変更することにより、残存基板１ａと埋め込み層１６との接合深さを、精度良く制御することができる。
【００５８】
更に、本実施の形態に係る半導体装置の製造方法は、他の効果において、第１の実施の形態と同様の効果を得ることができる。
【００５９】
なお、本実施の形態に係る半導体装置、および、その製造方法においては、素子分離溝１７に充填する絶縁材にシリコン酸化膜１８を用いているが、これに限られない。例えば、ノンドープのポリシリコンを用いても構わない。なお、その場合には、より効果的に素子を電気的に分離するため、素子分離溝１７の内面はシリコン酸化膜によって覆うことが望ましい。
【００６０】
また、本実施の形態に係る半導体装置、および、その製造方法においては、半導体基板をＰ型シリコン基板としているが、第１の実施の形態同様、これに限られない。
【００６１】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、不純物としてボロン（Ｂ）およびリン（Ｐ）を用いているが、第１の実施の形態同様、これらに限られない。
【００６２】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、残存基板１ａの上に、ソース層４およびソースＬＤＤ層６を設けているが、第１の実施の形態同様、これらの層は残存基板１ａの上に設けられていなくても良い。
【００６３】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、ドレイン層３の直下にドレインＬＤＤ層５を設け、ソース層４の直下にソースＬＤＤ層６を設けているが、第１の実施の形態同様、これらのドレインＬＤＤ層５およびソースＬＤＤ層６は、必須の構成要件ではない。
【００６４】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、残存基板１ａの不純物濃度をＰ型シリコン基板１の不純物濃度と同一としているが、第１の実施の形態同様、これに限られない。残存基板１ａの不純物濃度は、深さ方向に均一で、かつ、ドレインＬＤＤ層５（ドレインＬＤＤ層５がない場合は、ドレイン層３）の不純物濃度よりも低ければ良い。
（第３の実施の形態）
以下に、本発明に係る半導体装置、および、その製造方法についての第３の実施の形態を図８乃至１０を参照して説明する。
【００６５】
まず、本実施の形態に係る半導体装置について、図８を参照しながら説明する。図８は、本実施の形態に係る半導体装置の構造を示す断面図である。なお、本実施の形態は、第１の実施の形態において、残存基板１ａをソース側に設けず、更に、ドレインＬＤＤ層５およびソースＬＤＤ層６を設けなかったものであり、他の部分は第１の実施の形態と共通している。よって、第１の実施の形態と共通する部分については、図１と同一の符号を付し、その説明を省略する。
【００６６】
Ｐ型シリコン基板１の上部に、半導体領域であるＮ型ウェル層２１が設けられている。このＮ型ウェル層２１の上には、Ｐ型シリコン基板１の一部である残存基板１ａが、Ｎウェル層２１に囲まれて設けられ、これにより、残存基板１ａがＰ型シリコン基板１の他の部分から電気的に分離されている。Ｐ型シリコン基板１の上部の残存基板１ａの上には、Ｐ型のドレイン層３が設けられている。
【００６７】
Ｐ型シリコン基板１の上部のＮウェル層２１の上には、Ｐ型のソース層４がドレイン層３と離間して設けられている。ドレイン層３とソース層４との間には、Ｎ型のチャネル層７がＮウェル層２１と接して設けられている。また、このチャネル層７の上には、ゲート絶縁膜であるシリコン酸化膜８を介して、ゲート電極９が設けられている。
【００６８】
本実施の形態に係る半導体装置においても、不純物濃度がドレイン層３の不純物濃度よりも低い残存基板１ａが、ドレイン層３とともに、ＭＯＳトランジスタのドレインを構成するため、第１および第２の実施の形態と同様、ドレイン近傍の電界集中を緩和させることができる。
【００６９】
また、本実施の形態に係る半導体装置は、ドレイン層３とチャネル層７との間にドレインＬＤＤ層が設けられておらず、ソース層４とチャネル層７との間にソースＬＤＤ層が設けられていない。このため、本実施の形態に係る半導体装置は、ドレインＬＤＤ層およびソースＬＤＤ層が設けられていない分、ドレインＬＤＤ層およびソースＬＤＤ層が設けられた場合に比較して、素子面積が小さい。
【００７０】
次に、本実施の形態に係る半導体装置の製造方法について図９および図１０を参照しながら説明する。図９および図１０は、本実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００７１】
まず、図９（ａ）に示すように、素子形成領域が開口するように、フォトリソグラフィーによりレジスト２２のパターニングを行う。そして、このレジスト２２をマスクとして、例えばリン（Ｐ）を不純物とした高加速電圧のイオン注入を行い、Ｐ型シリコン基板１内の所定の深さ位置にＮウェル層２１を形成する。
【００７２】
次に、図９（ｂ）に示すように、残存基板形成領域を囲む領域が開口するように、新たなレジスト２３をフォトリソグラフィーにより形成する。そして、このレジスト２３をマスクとして、先のイオン注入よりも低い加速電圧により、リン（Ｐ）の２回目のイオン注入を行う。この２回目のイオン注入では、加速電圧を低くしたために、先のイオン注入よりも浅い深さ位置にボロン（Ｂ）が注入される。
【００７３】
続いて、図９（ｃ）に示すように、レジスト２３をマスクとして、先の２回目のイオン注入よりも更に低い加速電圧により、リン（Ｐ）の３回目のイオン注入を行う。この３回目のイオン注入により、２回目のイオン注入よりも更に浅い深さ位置にリン（Ｐ）が注入される。そして、残存基板形成領域を囲んでＮウェル層２１が形成されることで、残存基板形成領域に残存基板１ａが形成される。
【００７４】
次に、図９（ｄ）に示すように、チャネル形成領域が開口するように、レジスト２４をフォトリソグラフィーにより形成する。そして、このレジスト２４をマスクとしてリン（Ｐ）のイオン注入を行い、チャネル層７をＮウェル層２１に接して形成する。
【００７５】
次に、図１０（ａ）に示すように、Ｐ型シリコン基板１の表面に熱酸化法などによりシリコン酸化膜８を形成する。そして、シリコン酸化膜８上に、例えばポリシリコン膜を成膜し、そのポリシリコン膜を所定パターンにより成膜することでゲート電極９を形成する。
【００７６】
次に、図１０（ｂ）に示すように、ドレイン層３を設ける領域が開口するように、新たなレジスト２５をフォトリソグラフィーにより形成する。そして、レジスト２５をマスクとして、ボロン（Ｂ）のイオン注入を行い、ドレイン層３を形成する。
【００７７】
次に、図１０（ｃ）に示すように、ソース層４を設ける領域が開口するように、新たなレジスト２６をフォトリソグラフィーにより形成する。そして、レジスト２６をマスクとして、ボロン（Ｂ）のイオン注入を行い、ソース層４を形成する。
【００７８】
そして、この後、既知の手法により、層間絶縁膜の形成、コンタクトホールの形成、および、電極配線などを行うことにより、半導体装置が完成する。
【００７９】
なお、以上に説明した工程においては、残存基板１ａ内への不純物の熱拡散を防ぐため、注入不純物を活性化させるためのアニールは短時間で行うことが望ましい。
【００８０】
本実施の形態に係る半導体装置の製造方法は、第１の実施の形態同様、異なる加速電圧の複数回のイオン注入を行うことにより、Ｎウェル層２１の中にＰ型シリコン基板１の一部（残存基板１ａ）を残存させることができる。
【００８１】
また、本実施の形態に係る半導体装置の製造方法は、第１の実施の形態同様、Ｎウェル層２１を形成する際に行うイオン注入の加速電圧および回数を変更することで、残存基板１ａとＮウェル層２１との接合深さを、精度良く制御することができる。
【００８２】
更に、本実施の形態に係る半導体装置の製造方法は、他の効果において、第１および第２の実施の形態と同様の効果を得ることができる。
【００８３】
なお、本実施の形態に係る半導体装置、および、その製造方法においては、半導体基板をＰ型シリコン基板としているが、第１および第２の実施の形態同様、これに限られない。
【００８４】
また、本実施の形態に係る半導体装置、および、その製造方法においては、不純物としてボロン（Ｂ）およびリン（Ｐ）を用いているが、第１および第２の実施の形態同様、これらに限られない。
【００８５】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、ドレインＬＤＤ層５をドレイン層３とチャネル層７との間に設けていないが、ドレインＬＤＤ層５を設けても構わない。同様に、本実施の形態に係る半導体装置、および、その製造方法においては、ソースＬＤＤ層６をソース層４とチャネル層７との間に設けていないが、ソースＬＤＤ層６を設けても構わない。
【００８６】
更に、本実施の形態に係る半導体装置、および、その製造方法においては、残存基板１ａの不純物濃度をＰ型シリコン基板１の不純物濃度と同一としているが、第１および第２の実施の形態同様、これに限られない。残存基板１ａの不純物濃度は、深さ方向に均一で、かつ、ドレインＬＤＤ層５（ドレインＬＤＤ層５がない場合は、ドレイン層３）の不純物濃度よりも低ければ良い。
【００８７】
本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。
【００８８】
例えば、半導体領域の上に残存基板が設けられ、この残存基板が半導体基板の他の部分から電気的に分離されていれば、その分離構造は問わない。
【００８９】
以上、詳述したように、本発明に係る半導体装置、および、その製造方法の特徴をまとめると以下の通りになる。
【００９０】
本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の上部に設けられた第２導電型の半導体領域と、前記半導体基板の上部において前記半導体領域の上に設けられた第１導電型の残存基板と、前記半導体基板の上部において前記残存基板の上に設けられた、不純物濃度が前記残存基板の不純物濃度よりも高い第１導電型の第１の拡散層と、前記半導体基板の上部において前記半導体領域の上に前記第１の拡散層に離間して設けられた、不純物濃度が前記残存基板の不純物濃度よりも高い第１導電型の第２の拡散層と、
前記半導体基板の上部において前記第１の拡散層と前記第２の拡散層との間に前記半導体領域と接して設けられた第２導電型の第３の拡散層と、前記第３の拡散層の上にゲート絶縁膜を介して設けられたゲート電極とを具備することを特徴としている。
【００９１】
また、本発明に係る半導体装置は、前記残存基板の不純物濃度分布が深さ方向に均一であることを特徴としている。
【００９２】
更に、本発明に係る半導体装置は、前記残存基板の不純物濃度が、前記半導体基板の不純物濃度と同一であることを特徴としている。
【００９３】
更に、本発明に係る半導体装置は、前記半導体領域が、前記残存基板を囲んで設けられたことを特徴としている。
【００９４】
更に、本発明に係る半導体装置は、前記半導体基板の上部において、前記残存基板、前記第１の拡散層、前記第２の拡散層、および、前記第３の拡散層を囲んで設けられた素子分離溝と、前記素子分離溝内に充填された絶縁材とを更に具備することを特徴としている。
【００９５】
更に、本発明に係る半導体装置は、前記半導体基板の上部において、前記残存基板の上の、少なくとも、前記第１の拡散層と前記第３の拡散層との間に設けられた、不純物濃度が前記残存基板の不純物濃度よりも高く、前記第１の拡散層の不純物濃度よりも低い、第１導電型の第４の拡散層と、前記半導体基板の上部において、少なくとも、前記第２の拡散層と前記第３の拡散層との間に設けられた、不純物濃度が前記残存基板の不純物濃度よりも高く、前記第２の拡散層の不純物濃度よりも低い、第１導電型の第５の拡散層とを更に具備することを特徴としている。
【００９６】
更に、本発明に係る半導体装置は、前記第２の拡散層が前記残存基板の上に設けられたことを特徴としている。
【００９７】
更に、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の上部に、第２導電型の半導体領域を形成する工程と、前記半導体領域の上の残存基板形成領域に第１導電型の残存基板を形成する工程と、前記半導体基板の上部の前記残存基板の上に、不純物濃度が前記半導体基板の不純物濃度よりも高い第１導電型の第１の拡散層を形成する工程と、前記半導体基板の上部の前記半導体領域の上に、不純物濃度が前記半導体基板の不純物濃度よりも高い第１導電型の第２の拡散層を前記第１の拡散層から離間して形成する工程と、前記半導体基板の上部の前記第１の拡散層と前記第２の拡散層との間に、第２導電型の第３の拡散層を前記半導体領域と接して形成する工程と、前記第３の拡散層の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程とを具備することを特徴としている。
【００９８】
更に、本発明に係る半導体装置の製造方法は、前記残存基板の不純物濃度を深さ方向に均一とすることを特徴としている。
【００９９】
更に、本発明に係る半導体装置の製造方法は、前記残存基板の不純物濃度を前記半導体基板の不純物濃度と同一とすることを特徴としている。
【０１００】
更に、本発明に係る半導体装置の製造方法は、前記半導体領域を形成する工程において、前記残存基板形成領域を囲んで前記半導体領域を形成することを特徴としている。
【０１０１】
更に、本発明に係る半導体装置の製造方法は、前記残存基板を形成する工程において、前記半導体基板の上部に、前記残存基板形成領域を囲んで素子分離溝を形成することを特徴としている。
【０１０２】
更に、本発明に係る半導体装置の製造方法は、前記半導体基板の上部において、前記残存基板の上の、少なくとも、前記第１の拡散層と前記第３の拡散層との間に、不純物濃度が前記残存基板の不純物濃度よりも高く、前記第１の拡散層の不純物濃度よりも低い、第１導電型の第４の拡散層を形成する工程と、前記半導体基板の上部において、少なくとも、前記第２の拡散層と前記第３の拡散層との間に、不純物濃度が前記残存基板の不純物濃度よりも高く、前記第２の拡散層の不純物濃度よりも低い、第１導電型の第５の拡散層を形成する工程とを更に具備することを特徴としている。
【０１０３】
更に、本発明に係る半導体装置の製造方法は、前記第２の拡散層を形成する工程において、前記第２の拡散層を前記残存基板の上に形成することを特徴としている。
【０１０４】
【発明の効果】
本発明によれば、耐圧特性に優れた半導体装置、および、その製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の構造を示す断面図。
【図２】本発明の第１の実施の形態に係る半導体装置における不純物濃度のプロファイル。
【図３】本発明の第１の実施の形態に係る半導体装置における、シミュレーションによる耐圧計算結果を示すグラフ。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法の第１工程を工程順に示す断面図。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法の第２工程を工程順に示す断面図。
【図６】本発明の第２の実施の形態に係る半導体装置の構造を示す断面図。
【図７】本発明の第２の実施の形態に係る半導体装置の製造方法を工程順に示す断面図。
【図８】本発明の第３の実施の形態に係る半導体装置の構造を示す断面図。
【図９】本発明の第３の実施の形態に係る半導体装置の製造方法の第１工程を工程順に示す断面図。
【図１０】本発明の第３の実施の形態に係る半導体装置の製造方法の第２工程を工程順に示す断面図。
【図１１】従来の半導体装置の構造を示す断面図。
【図１２】従来の半導体装置における不純物濃度のプロファイル。
【符号の説明】
１…Ｐ型シリコン基板
１ａ…残存基板
２、２１…Ｎウェル層
３…ドレイン層
４…ソース層
５…ドレインＬＤＤ層
６…ソースＬＤＤ層
７…チャネル層
８、１８、２０…シリコン酸化膜
９…ゲート電極
１０…サイドウォール
１１〜１５、１９、２２〜２６…レジスト
１６…埋め込み層
１７…素子分離溝

Claims (14)

  1. 第１導電型の半導体基板と、
    前記半導体基板の上部に設けられた第２導電型の半導体領域と、
    前記半導体基板の上部において前記半導体領域の上に設けられた第１導電型の残存基板と、
    前記半導体基板の上部において前記残存基板の上に設けられた、不純物濃度が前記残存基板の不純物濃度よりも高い第１導電型の第１の拡散層と、
    前記半導体基板の上部において前記半導体領域の上に前記第１の拡散層に離間して設けられた、不純物濃度が前記残存基板の不純物濃度よりも高い第１導電型の第２の拡散層と、
    前記半導体基板の上部において前記第１の拡散層と前記第２の拡散層との間に前記半導体領域と接して設けられた第２導電型の第３の拡散層と、
    前記第３の拡散層の上にゲート絶縁膜を介して設けられたゲート電極とを具備することを特徴とする半導体装置。
  2. 前記残存基板の不純物濃度分布が深さ方向に均一であることを特徴とする請求項１記載の半導体装置。
  3. 前記残存基板の不純物濃度が、前記半導体基板の不純物濃度と同一であることを特徴とする請求項２記載の半導体装置。
  4. 前記半導体領域が、前記残存基板を囲んで設けられたことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
  5. 前記半導体基板の上部において、前記残存基板、前記第１の拡散層、前記第２の拡散層、および、前記第３の拡散層を囲んで設けられた素子分離溝と、
    前記素子分離溝内に充填された絶縁材とを更に具備することを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
  6. 前記半導体基板の上部において、前記残存基板の上の、少なくとも、前記第１の拡散層と前記第３の拡散層との間に設けられた、不純物濃度が前記残存基板の不純物濃度よりも高く、前記第１の拡散層の不純物濃度よりも低い、第１導電型の第４の拡散層と、
    前記半導体基板の上部において、少なくとも、前記第２の拡散層と前記第３の拡散層との間に設けられた、不純物濃度が前記残存基板の不純物濃度よりも高く、前記第２の拡散層の不純物濃度よりも低い、第１導電型の第５の拡散層とを更に具備することを特徴とする請求項１乃至５のいずれか１項記載の半導体装置。
  7. 前記第２の拡散層が前記残存基板の上に設けられたことを特徴とする請求項１乃至６のいずれか１項記載の半導体装置。
  8. 第１導電型の半導体基板の上部に、第２導電型の半導体領域を形成する工程と、
    前記半導体領域の上の残存基板形成領域に第１導電型の残存基板を形成する工程と、
    前記半導体基板の上部の前記残存基板の上に、不純物濃度が前記半導体基板の不純物濃度よりも高い第１導電型の第１の拡散層を形成する工程と、
    前記半導体基板の上部の前記半導体領域の上に、不純物濃度が前記半導体基板の不純物濃度よりも高い第１導電型の第２の拡散層を前記第１の拡散層から離間して形成する工程と、
    前記半導体基板の上部の前記第１の拡散層と前記第２の拡散層との間に、第２導電型の第３の拡散層を前記半導体領域と接して形成する工程と、
    前記第３の拡散層の上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上にゲート電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  9. 前記残存基板の不純物濃度を深さ方向に均一とすることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記残存基板の不純物濃度を前記半導体基板の不純物濃度と同一とすることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記半導体領域を形成する工程において、前記残存基板形成領域を囲んで前記半導体領域を形成することを特徴とする請求項９または１０のいずれか１項記載の半導体装置の製造方法。
  12. 前記残存基板を形成する工程において、前記半導体基板の上部に、前記残存基板形成領域を囲んで素子分離溝を形成することを特徴とする請求項９または１０のいずれか１項記載の半導体装置の製造方法。
  13. 前記半導体基板の上部において、前記残存基板の上の、少なくとも、前記第１の拡散層と前記第３の拡散層との間に、不純物濃度が前記残存基板の不純物濃度よりも高く、前記第１の拡散層の不純物濃度よりも低い、第１導電型の第４の拡散層を形成する工程と、
    前記半導体基板の上部において、少なくとも、前記第２の拡散層と前記第３の拡散層との間に、不純物濃度が前記残存基板の不純物濃度よりも高く、前記第２の拡散層の不純物濃度よりも低い、第１導電型の第５の拡散層を形成する工程とを更に具備することを特徴とする請求項９乃至１２のいずれか１項記載の半導体装置の製造方法。
  14. 前記第２の拡散層を形成する工程において、前記第２の拡散層を前記残存基板の上に形成することを特徴とする請求項９乃至１３のいずれか１項記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
JP4482428B2 (ja) * 2004-11-12 2010-06-16 川崎マイクロエレクトロニクス株式会社 半導体集積回路の製造方法および半導体集積回路
CN100416799C (zh) * 2005-11-30 2008-09-03 奇景光电股份有限公司 三重工作电压元件
US20080128762A1 (en) * 2006-10-31 2008-06-05 Vora Madhukar B Junction isolated poly-silicon gate JFET
JP2009277798A (ja) * 2008-05-13 2009-11-26 Sony Corp 固体撮像装置及び電子機器
US20100237439A1 (en) * 2009-03-18 2010-09-23 Ming-Cheng Lee High-voltage metal-dielectric-semiconductor device and method of the same
US8614484B2 (en) * 2009-12-24 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with partial silicon germanium epi source/drain

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132235A (en) * 1987-08-07 1992-07-21 Siliconix Incorporated Method for fabricating a high voltage MOS transistor
JP3393544B2 (ja) * 1997-02-26 2003-04-07 シャープ株式会社 半導体装置の製造方法
KR100350648B1 (ko) * 2000-01-17 2002-08-28 페어차일드코리아반도체 주식회사 모스 트랜지스터 및 그 제조 방법

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