JP2003168796A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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正文 上原
Shuichi Kikuchi
修一 菊地
Masaaki Momen
正明 木綿
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On Semiconductor Niigata Co Ltd
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Sanyo Electric Co Ltd
Niigata Sanyo Electric Co Ltd
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Abstract

(57)【要約】 【課題】 膜厚の異なるゲート絶縁膜を有する半導体装
置のしきい値電圧調整用のイオン注入工程の合理化を図
る。 【解決手段】 Ｐ型の半導体基板１内に第１のＮ型ウエ
ル領域２Ａを形成する工程と、膜厚の薄いゲート絶縁膜
形成領域下にＮ型ウエル領域２Ａの不純物濃度よりも濃
い不純物濃度を有する第２のＮ型ウエル領域２Ｂを形成
する工程と、Ｎ型ウエル領域２Ａ上及びＮ型ウエル領域
２Ｂ上に膜厚の異なるゲート絶縁膜１０Ａ，１２を形成
する工程と、前記膜厚の異なるゲート絶縁膜１０Ａ，１
２を貫通する注入条件でＮ型ウエル領域２Ａ，２Ｂ内に
ボロンイオンをイオン注入する工程と、膜厚の厚いゲー
ト絶縁膜１０Ａを貫通せず、膜厚の薄いゲート絶縁膜１
２を貫通する注入条件でＮ型ウエル領域２Ｂ内にボロン
イオンをイオン注入する工程とから成るしきい値電圧調
整用のイオン注入工程を有することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、更に詳しく言えば、ＬＣＤド
ライバ、特にＴＦＴ（Thin Film Transistor）のゲート
ドライバ等の各種ドライバに用いられる高耐圧ＭＯＳト
ランジスタのしきい値電圧調整用のイオン注入技術に関
する。
【０００２】
【従来の技術】以下で、従来例に係わる半導体装置の製
造方法について図面を参照しながら説明する。
【０００３】図１２は、例えば高耐圧Ｐチャネル型オー
プンドレインＭＯＳトランジスタの断面図である。
【０００４】図１２に示すように、例えばＰ型の半導体
基板（Ｐ−ｓｕｂ）５１内にＮ型ウエル領域（ＮＷ）５
２が形成され、当該Ｎ型ウエル領域５２上に膜厚の異な
る第１及び第２のゲート絶縁膜５３Ａ，５３Ｂが形成さ
れている。また、５３Ｃは素子分離膜５３Ｄと同一工程
で形成される選択酸化膜である。更に、前記第１，第２
のゲート絶縁膜５３Ａ，５３Ｂ及び選択酸化膜５３Ｃ上
にまたがってゲート電極５４が形成されている。
【０００５】また、前記ゲート電極５４の一端に隣接す
るようにＰ＋型ソース領域５５が形成されており、チャ
ネル領域５６を介して前記ソース領域５５と対向してＰ
−型ドレイン領域５７が形成され、更にゲート電極５４
の他端から離間され、かつＰ−型ドレイン領域５７内に
含まれるようにＰ＋型ドレイン領域５８が形成されてい
る。
【０００６】そして、全面を被覆するように層間絶縁膜
５９が形成され、当該層間絶縁膜５９に形成されたコン
タクト孔を介してソース・ドレイン領域５５，５８にコ
ンタクトする配線６０が形成されている。
【０００７】
【発明が解決しようとする課題】上述したように前記高
耐圧ＭＯＳトランジスタは、膜厚の異なる第１及び第２
のゲート絶縁膜５３Ａ，５３Ｂを有している。
【０００８】そして、このような構造の高耐圧ＭＯＳト
ランジスタに対するしきい値電圧調整用のイオン注入工
程において、以下に説明する不具合が生じていた。
【０００９】ここで、図１３に示すように、前記第１及
び第２のゲート絶縁膜５３Ａ，５３Ｂ下にしきい値電圧
調整用のイオン注入工程を行う場合、それらのゲート絶
縁膜５３Ａ，５３Ｂ上にゲート電極形成用の導電膜５４
Ａを形成した状態で、しきい値電圧調整用のイオン注入
を行っていた。
【００１０】このとき、１回のイオン注入工程で膜厚の
異なる第１及び第２のゲート絶縁膜５３Ａ，５３Ｂ下に
しきい値電圧調整用のイオン注入を行った場合、領域Ａ
（ゲート絶縁膜の膜厚が薄い領域）と領域Ｂ（ゲート絶
縁膜の膜厚が厚い領域）とで、不純物の濃度分布に差が
できてしまう。尚、前記選択酸化膜５３Ｃ下の領域Ｃに
は、しきい値電圧調整用のイオン注入は行わない。
【００１１】即ち、図１３に示すようにゲート絶縁膜の
膜厚が薄い領域Ａにおけるイオン注入層６１Ａが、ゲー
ト絶縁膜の膜厚が厚い領域Ｂにおけるイオン注入層６１
Ｂよりも深くなってしまう。この場合、イオン注入層６
１Ａが形成された領域Ａではゲート絶縁膜の膜厚が薄い
上に不純物濃度が濃くなるため、この領域Ａにおけるし
きい値電圧が領域Ｂに比して低下してしまうといった不
具合が生じてしまう。
【００１２】そのため、しきい値電圧調整用のイオン注
入工程を、領域Ａと領域Ｂとに対して、別々にしきい値
電圧調整用のイオン注入を行い、両領域Ａ，Ｂのしきい
値電圧を調整する必要があった。この場合には、従来の
製造方法ではレジストマスクを２枚用いることになり、
製造工程数が増大するといった問題があった。
【００１３】
【課題を解決するための手段】そこで、上記課題に鑑
み、本発明の半導体装置の製造方法は、一導電型の半導
体基板内に第１の逆導電型ウエル領域を形成する工程
と、膜厚の薄いゲート絶縁膜形成領域下に前記第１の逆
導電型ウエル領域の不純物濃度よりも濃い不純物濃度を
有する第２の逆導電型ウエル領域を形成する工程と、前
記第１の逆導電型ウエル領域上及び前記第２の逆導電型
ウエル領域上に膜厚の異なるゲート絶縁膜を形成する工
程と、前記膜厚の異なるゲート絶縁膜を貫通する注入条
件で前記逆導電型ウエル領域内に第１の一導電型不純物
をイオン注入する工程と、膜厚の厚いゲート絶縁膜を貫
通せず、膜厚の薄いゲート絶縁膜を貫通する注入条件で
前記第２の逆導電型ウエル領域内に第２の一導電型不純
物をイオン注入する工程とから成るしきい値電圧調整用
のイオン注入工程を有することを特徴とするものであ
る。
【００１４】このとき、前記第２の逆導電型ウエル領域
は、前記第１の一導電型不純物を相殺するために形成さ
れていることを特徴とするものである。
【００１５】更に、前記膜厚の厚いゲート絶縁膜を形成
する工程の後に、前記膜厚の薄いゲート絶縁膜を形成す
る工程を有することを特徴とするものである。
【００１６】また、前記膜厚の厚いゲート絶縁膜を形成
する工程の前に、前記膜厚の薄いゲート絶縁膜を形成す
る工程を有することを特徴とするものである。
【００１７】更に、半導体基板上の所定領域に形成した
耐酸化性膜をマスクに当該半導体層を選択酸化して選択
絶縁膜を形成する工程と、前記耐酸化性膜を除去した後
に半導体層上を熱酸化して前記選択絶縁膜に連なるよう
に膜厚の厚いゲート絶縁膜を形成する工程と、前記基板
上の所定領域に形成した前記膜厚の厚いゲート絶縁膜の
一部を除去した後に前記基板上を熱酸化して当該膜厚の
厚いゲート絶縁膜に連なるように膜厚の薄いゲート絶縁
膜を形成する工程と、前記膜厚の薄いゲート絶縁膜、前
記膜厚の厚いゲート絶縁膜及び前記選択絶縁膜に跨るよ
うにゲート電極を形成する工程と、前記ゲート電極に前
記膜厚の薄いゲート絶縁膜を介して隣接するようにソー
ス領域を形成すると共に、前記ゲート電極に前記選択絶
縁膜を介して隣接するようにドレイン領域を形成する工
程とを具備したことを特徴とするものである。
【００１８】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施形態について図面を参照しながら説明す
る。尚、本実施形態の説明では、例えばＬＣＤドライ
バ、特にＴＦＴのゲートドライバ等の各種ドライバに用
いられる（例えば、４５Ｖ程度の）高耐圧Ｐチャネル型
オープンドレインＭＯＳトランジスタに本発明を適用し
た一例を紹介する。
【００１９】ここで、本発明の特徴は、膜厚の異なるゲ
ート絶縁膜下にしきい値電圧調整用のイオン注入層を形
成する工程の合理化を図ることであり、先ず、図３に示
すように半導体層（第１のＮ型ウエル領域２Ａ）内のあ
る領域（第２のゲート絶縁膜１２形成領域下）にも、通
常耐圧（例えば、５Ｖ程度）のＰチャネル型ＭＯＳトラ
ンジスタ（図示省略）用のＮ型ウエル領域２Ｂを形成
し、図８に示すように第１，第２のゲート絶縁膜１０
Ａ，１２の下部の半導体層（第１及び第２のＮ型ウエル
領域２Ａ，２Ｂ）内に所望のイオン注入条件で、不純物
（例えば、ボロンイオン）をイオン注入（第２の注入層
１６Ｂ、第１の注入層１６Ａ）した後に、図９に示すよ
うに第２のゲート絶縁膜１２の下部の半導体層（第２の
Ｎ型ウエル領域２Ｂ）内に所望のイオン注入条件で、不
純物（例えば、ボロンイオン）をイオン注入（第３の注
入層１６Ｃ）することである。
【００２０】そして、前記Ｎ型ウエル領域２Ｂの存在に
より、第１，第２のゲート絶縁膜１０Ａ，１２の下部の
半導体層（Ｎ型ウエル領域２Ａ，２Ｂ）内にイオン注入
したボロンイオンのうち、Ｎ型ウエル領域２Ｂ内にイオ
ン注入されたボロンイオン（第１の注入層１６Ａ）が当
該Ｎ型ウエル領域２Ｂを構成するリンイオンにより相殺
され、その後に第２のゲート絶縁膜１２下の領域Ａにの
みイオン注入されるボロンイオンだけによりしきい値電
圧調整用のＰ型層（第３の注入層１６Ｃ）が、基板１の
比較的浅い領域に形成される。また、前記第１のゲート
絶縁膜１０Ａ下の領域Ｂには１回目のボロンイオンのイ
オン注入によりしきい値電圧調整用のＰ型層（第２の注
入層１６Ｂ）が基板１の比較的深い領域まで形成されて
いる。
【００２１】このように本発明では、従来のように異な
る膜厚のゲート絶縁膜を有する半導体装置に、それぞれ
複数枚のマスクを用いてしきい値電圧調整用のイオン注
入を行うものに比して、ゲート絶縁膜の膜厚の差を利用
することでマスク数の削減が図れると共に、予め、第２
のゲート絶縁膜１２下に形成しておいたＮ型ウエル領域
２Ｂ（Ｎ型ウエル領域２Ａよりも不純物濃度が濃い）に
より、当該第２のゲート絶縁膜１２下に注入される１回
目のボロンイオン（第１の注入層１６Ａ）を相殺するこ
とで、第１のゲート絶縁膜１０Ａ下にのみ比較的深いＰ
型層（第２の注入層１６Ｂ）が形成でき、前記第２のゲ
ート絶縁膜１２下には２回目のボロンイオンにより比較
的浅いＰ型層（第３の注入層１６Ｃ）が形成でき、それ
ぞれの領域にあったしきい値電圧を設定できるようにな
る。
【００２２】また、図９に示す領域Ａ（Ｎ型ウエル領域
２Ｂ）の不純物濃度は、Ｎ型ウエル領域２Ａの不純物濃
度よりも濃いため、後述するドレイン領域９，１９から
の空乏層の広がりを抑制でき、トランジスタサイズを小
さくできるといった特徴もある。
【００２３】以下、上記半導体装置の製造方法について
説明する。
【００２４】先ず、図１において、１は一導電型、例え
ばＰ型の半導体基板（Ｐ−ｓｕｂ）で、当該基板１内に
第１のＮ型ウエル領域（ＮＷ）２Ａが形成されている。
尚、前記Ｎ型ウエル領域２Ａを形成する工程は、Ｎ型不
純物、例えばリンイオンを加速電圧１６０ＫｅＶ、注入
量７×１０12／ｃｍ2の注入条件でイオン注入し、この
不純物を拡散（およそ１２００℃のＮ２雰囲気中で、８
時間）処理することで、Ｎ型ウエル領域２Ａを形成して
いる。更に、当該Ｎ型ウエル領域２Ａの不純物濃度は、
およそ５×１０15／ｃｍ3程度である。
【００２５】次に、図２において、基板全面におよそ１
５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポリ
シリコン膜４を形成した後に、当該ポリシリコン膜４上
に形成したフォトレジスト膜（図示省略）をマスクにし
て、Ｐ型不純物、例えばボロンイオンを加速電圧１６０
ＫｅＶで、注入量１×１０13／ｃｍ2の注入条件でイオ
ン注入する。これにより、高耐圧Ｐチャネル型オープン
ドレインＭＯＳトランジスタのドレイン形成領域に第１
のイオン注入層６Ａを形成する。続いて、前記フォトレ
ジスト膜を除去した後に、前記ポリシリコン膜４上に形
成したフォトレジスト膜５をマスクにして、Ｎ型不純
物、例えばリンイオンを加速電圧１６０ＫｅＶで、注入
量７．０×１０12／ｃｍ2の注入条件でイオン注入して
第２のイオン注入層６Ｂを形成する。尚、前記絶縁膜３
及びポリシリコン膜４は、後述するＬＯＣＯＳ絶縁膜形
成用の、いわゆるパッド酸化膜及びパッドポリシリコン
膜である。
【００２６】次に、図３において、前記ポリシリコン膜
４上に形成したシリコン窒化膜７をマスクに基板１上を
選択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８
Ａ及びＬＯＣＯＳ絶縁膜から成る選択絶縁膜８Ｂを形成
する。この選択酸化により、前記イオン注入層６Ａ，６
Ｂが拡散されて低濃度のドレイン領域（Ｐ−層）９及び
第２のＮ型ウエル領域（２ＮＷ）２Ｂが形成される。
尚、本工程では、パッドポリシリコン膜を用いず、パッ
ド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成するもの
であっても良い。
【００２７】続いて、図４において、基板全面をおよそ
８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の
厚いゲート絶縁膜１０（第１のゲート絶縁膜）を形成す
る。
【００２８】更に、図５において、前記選択絶縁膜８Ｂ
及び厚いゲート絶縁膜１０の一部上にフォトレジスト膜
１１を形成し、当該フォトレジスト膜１１で覆われてい
ない領域の絶縁膜１０を除去して、前記選択絶縁膜８Ｂ
に連なるように厚いゲート絶縁膜１０Ａを残膜させる。
【００２９】また、図６において、前記フォトレジスト
膜１１を除去した後に、基板全面をおよそ８５０℃でパ
イロ酸化し、更に９００℃の窒素雰囲気中で１０分間の
熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに
連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜
１２（第２のゲート絶縁膜）を形成する。尚、本工程に
より、前記ゲート絶縁膜１０Ａの下部の基板表層が酸化
されて当該ゲート絶縁膜１０Ａの膜厚も多少増加する。
【００３０】続いて、図７において、基板全面にリンド
ープ処理されたおよそ１００ｎｍの膜厚のポリシリコン
膜１３を形成し、その上におよそ１５０ｎｍの膜厚のシ
リサイド膜（本実施形態では、タングステンシリサイド
（ＷＳｉｘ）膜）１４を形成することで、ゲート電極形
成用の導電膜を形成する。尚、前記ゲート電極形成用の
導電膜は、ポリシリコン膜のみから成る単層膜であって
も構わない。
【００３１】そして、図８において、フォトレジスト膜
１５をマスクにしてゲート電極形成領域（厚いゲート絶
縁膜１０Ａ及び薄いゲート絶縁膜１２）の下部に不純物
をイオン注入する。本工程では、Ｐ型不純物、例えばボ
ロンイオンを加速電圧７０ＫｅＶで、注入量７×１０11
／ｃｍ2の注入条件でイオン注入することにより、薄い
ゲート絶縁膜１２の下部に第１の注入層（深い注入層）
１６Ａを形成し、厚いゲート絶縁膜１０Ａの下部に第２
の注入層（浅い注入層）１６Ｂを形成している。このと
き、第１の注入層１６Ａ（ボロンイオン）は、前記Ｎ型
ウエル領域２Ｂ（リンイオン）の存在により相殺される
ため、この領域の不純物はＮ型と成っている。
【００３２】更に、図９において、フォトレジスト膜１
５をマスクにしてゲート電極形成領域（薄いゲート絶縁
膜１２）の下部に不純物をイオン注入する。本工程で
は、Ｐ型不純物、例えばボロンイオンを加速電圧２０Ｋ
ｅＶで、注入量２．２５×１０ 12／ｃｍ2の注入条件で
イオン注入することにより、薄いゲート絶縁膜１２の下
部の比較的浅い領域（基板１表層に近い位置）に第３注
入層１６Ｃを形成する。
【００３３】これにより、前記第１，第２のゲート絶縁
膜１０Ａ，１２の下部には第２の注入層１６Ｂと第３の
注入層１６Ｃから成る、しきい値電圧調整用のイオン注
入層１６が形成される。
【００３４】このように本発明の製造方法によれば、前
記第１，第２のゲート絶縁膜１０Ａ，１２の膜厚差を利
用することで、レジストマスクを１枚用いた２回のイオ
ン注入工程により、Ａ領域及びＢ領域に対応した濃度調
整が可能となり、従来のようなレジストマスクを２枚用
いた２回のイオン注入工程を有しないで、しきい値電圧
をほぼ均一なものとする半導体装置を提供することがで
きる。
【００３５】即ち、本発明では、予め、第２のゲート絶
縁膜１２下に当該高耐圧Ｐチャネル型オープンドレイン
ＭＯＳトランジスタ用のＮ型ウエル領域２Ａの不純物濃
度よりも濃い不純物濃度を有したＮ型ウエル領域２Ｂ
（通常耐圧のＰチャネル型ＭＯＳトランジスタ用）を形
成しておくことで、１回目のイオン注入工程で第１，第
２のゲート絶縁膜１０Ａ，１２を貫通するイオン注入条
件でイオン注入を行って際に、当該第２のゲート絶縁膜
１２下に注入されたボロンイオンをＮ型ウエル領域２Ｂ
の元となったリンイオンにより相殺して、１回目のイオ
ン注入工程では第１のゲート絶縁膜１０Ａ下のみに所望
のしきい値電圧調整用のＰ型層を形成していることにな
る。そして、第２のゲート絶縁膜１２下に所望のしきい
値電圧調整用のＰ型層を形成するために、前記第１のゲ
ート絶縁膜１０Ａを貫通しないイオン注入条件で２回目
のイオン注入を行うことで、従来のようにレジストマス
クを２枚用いる必要がなくなり、製造工程数を削減で
き、コストダウン化が図れる。更に言えば、当該Ｎ型ウ
エル領域２Ｂを形成する工程は、通常耐圧のＰチャネル
型ＭＯＳトランジスタ用に形成するＮ型ウエル領域工程
を転用しているため、マスク変更のみで可能になり、製
造工程数が増大することはない。
【００３６】また、図９に示すＮ型ウエル領域２Ａ内の
ソース領域近傍の所定領域１７には前述したボロンイオ
ンを相殺するためのリンイオン（Ｎ型ウエル領域２Ｂ）
が存在しているため、この部分における不純物濃度はＮ
型ウエル領域２Ａの不純物濃度よりも濃くなる。従っ
て、ドレイン領域９，１９からの空乏層の広がりを抑制
でき、トランジスタサイズを小さくでき、微細化に有利
な構造となる。
【００３７】尚、本実施形態では、ゲート絶縁膜１０
Ａ，１２上にゲート電極形成用の導電膜を形成した後
に、しきい値電圧調整用のイオン注入工程を行っている
が、本発明はこれに限定されるものではなく、前記ゲー
ト絶縁膜１０Ａ，１２を形成した後、ゲート電極形成用
の導電膜を形成する前にしきい値電圧調整用のイオン注
入工程を行うものであっても良く、この場合には、各ゲ
ート絶縁膜１０Ａ，１２のそれぞれの膜厚を考慮して、
第１，第２の不純物のイオン注入条件を設定すれば良
い。また、前述のゲート絶縁膜１０Ａ，１２上にゲート
電極形成用の導電膜（ポリシリコン膜１３とタングステ
ンシリサイド膜１４）を形成した後に、しきい値電圧調
整用のイオン注入を行う場合でも、各領域Ａ，Ｂ上に積
層された膜の膜厚に応じて、第１，第２の不純物のイオ
ン注入条件を任意に設定すれば良い。
【００３８】続いて、図１０において、フォトレジスト
膜（図示省略）をマスクにして、前記タングステンシリ
サイド膜１４及びポリシリコン膜１３をパターニングし
てポリシリコン膜１３Ａの上にタングステンシリサイド
膜１４Ａが積層されたゲート電極１８を形成する。
【００３９】次に、図１１において、前記素子分離膜８
Ａ、選択絶縁膜８Ｂ及びゲート電極１８並びにフォトレ
ジスト膜（図示省略）をマスクにして、Ｐ型不純物、例
えばボロンイオンを加速電圧２０ＫｅＶで、注入量２×
１０15／ｃｍ2の注入条件でイオン注入することで、前
記ゲート電極１８の一端部に隣接するように高濃度のソ
ース領域（Ｐ＋層）１９を形成し、前記低濃度のドレイ
ン領域（Ｐ−層）９内で、前記選択絶縁膜８Ｂを介して
前記ゲート電極１８から離間した領域に高濃度のドレイ
ン領域（Ｐ＋層）１９を形成する。
【００４０】更に、全面に層間絶縁膜（本実施形態で
は、ＮＳＧ膜とＢＰＳＧ膜との積層膜）２０を形成し、
当該層間絶縁膜２０に形成したコンタクト孔を介してソ
ース・ドレイン領域１９にコンタクトする金属配線（例
えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）
２１を形成する。
【００４１】そして、図示した説明は省略するが、全面
にパッシベーション膜を形成して本発明の半導体装置が
完成する。
【００４２】尚、本実施形態では、前述したようにＬＯ
ＣＯＳ絶縁膜から成る選択絶縁膜８Ｂを形成し、選択絶
縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａ（第１
のゲート絶縁膜）を形成し、当該厚いゲート絶縁膜１０
Ａの一部を除去した後に、当該厚いゲート絶縁膜１０Ａ
に連なるように薄いゲート絶縁膜１２（第２のゲート絶
縁膜）を形成しているが、各絶縁膜８Ｂ，１０Ａ，１２
の形成順序はこれに限定されるものではなく、各種変更
可能なものである。
【００４３】即ち、前記選択絶縁膜と前記ゲート絶縁膜
の形成順序が逆のもの、または前記ゲート絶縁膜を構成
する２種類の絶縁膜１０Ａ，１２の形成順序が逆のも
の、あるいは前記ゲート絶縁膜を構成する２種類の絶縁
膜の形成工程間に前記選択絶縁膜８Ｂの形成工程が介在
するもの等である。
【００４４】また、本実施形態では、高耐圧Ｐチャネル
型オープンドレインＭＯＳトランジスタに本発明を適用
した一例を紹介したが、高耐圧Ｎチャネル型オープンド
レインＭＯＳトランジスタに本発明を適用するものであ
っても良い。
【００４５】この場合には、図示した説明は省略する
が、予め、第２の（膜厚の薄い）ゲート絶縁膜下にＰ型
基板１よりも不純物濃度の濃いＰ型ウエル領域を形成し
ておき、１回目のイオン注入工程で第１の（膜厚の厚
い）ゲート絶縁膜及び第２のゲート絶縁膜を貫通するイ
オン注入条件で、例えばリンイオンをイオン注入するこ
とで、当該第２のゲート絶縁膜下に注入されたリンイオ
ンをＰ型ウエル領域（例えば、ボロンイオン）により相
殺し、２回目のイオン注入工程では第１のゲート絶縁膜
を貫通しないイオン注入条件で、第２のゲート絶縁膜下
のみに例えばリンイオンをイオン注入することで、第１
及び第２のゲート絶縁膜下にほぼ均一なしきい値電圧調
整用のＰ型層を形成することができる。従って、従来の
ようにレジストマスクを２枚用いる必要がなくなり、製
造工程数を削減でき、コストダウン化が図れる。
【００４６】また、同様にＰ型基板内のソース領域近傍
の所定領域には前述したリンイオンを相殺するためのボ
ロンイオン（Ｐ型ウエル領域）が存在し、この部分にお
ける不純物濃度はＰ型基板の不純物濃度よりも濃いた
め、ドレイン領域からの空乏層の広がりを抑制でき、ト
ランジスタサイズを小さくでき、微細化に有利な構造と
なるといった効果が期待できる。
【００４７】最後に、本発明では、予め、膜厚の薄いゲ
ート絶縁膜１２下にＮ型ウエル領域２Ｂを形成してお
き、膜厚の異なるゲート絶縁膜１０Ａ，１２を有する構
造を利用して、図８に示すようにＡ領域とＢ領域とにＰ
型不純物（例えば、ボロンイオン）を注入することで、
Ａ領域に注入されたボロンイオンをＮ型ウエル領域２Ｂ
を構成するリンイオンで相殺し、あらためてＡ領域にボ
ロンイオンを注入して、２枚のマスクを用いることな
く、所望のしきい値電圧調整を可能にする技術を紹介し
たが、本発明の応用として、膜厚の異なるゲート絶縁膜
１０Ａ，１２を有する構造を利用して、Ａ領域とＢ領域
とにＰ型不純物（例えば、ボロンイオン）を注入し、続
いてＡ領域のみにＮ型不純物（例えば、リンイオン）を
注入することで、当該Ａ領域の基板深くまで注入された
ボロンイオンをリンイオンで相殺する（基板浅くに注入
されたボロンイオンは残る）ことで、２枚のマスクを用
いることなく、所望のしきい値電圧調整を可能にするこ
とも可能である。
【００４８】尚、上記応用例では、異なる膜厚を有する
ゲート絶縁膜の膜厚差に影響を受けることがある。即
ち、１回目のイオン注入工程で厚い膜厚のゲート絶縁膜
（と薄い膜厚のゲート絶縁膜）を貫通するイオン注入条
件でイオン注入を行い、２回目のイオン注入工程では厚
い膜厚のゲート絶縁膜を貫通しない（薄い膜厚のゲート
絶縁膜を貫通する）イオン注入条件でイオン注入を行わ
なければならないため、両者の膜厚差により、Ａ領域下
の基板深くまでに注入されたボロンイオンを２回目のリ
ンイオンにより相殺できないという場合もあり得たが、
本発明では、予め、少なくとも１回目のボロンイオンが
注入される深さよりも深い領域までＮ型ウエル領域を形
成しておくことで、上記問題は発生しない。
【００４９】
【発明の効果】本発明によれば、膜厚の異なるゲート絶
縁膜を有する半導体装置におけるしきい値電圧調整用の
イオン注入層の形成工程を、当該ゲート絶縁膜の膜厚差
を利用することで、製造工程の合理化が図れ、コストダ
ウン化が可能になる。
【００５０】また、膜厚の異なるゲート絶縁膜を貫通す
るように半導体層内に当該半導体層と逆導電型の不純物
をイオン注入した際に、薄い膜厚を有するゲート絶縁膜
下に形成した前記半導体層と同じ導電型で、より不純物
濃度の濃いウエル領域により、当該薄い膜厚を有するゲ
ート絶縁膜下に注入された前記不純物イオンを相殺して
いる。従って、このウエル領域の不純物濃度は、半導体
層の不純物濃度に比して濃く、ドレイン領域からの空乏
層の広がりを抑制でき、トランジスタサイズの微細化が
図れる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
【図１１】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。
【図１２】従来の半導体装置を示す断面図である。
【図１３】従来の課題を説明するための図である。
フロントページの続き (72)発明者 菊地 修一 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 木綿 正明 新潟県小千谷市千谷甲3000番地 新潟三洋 電子株式会社内 Ｆターム(参考） 5F140 AA25 AB01 AC21 BC02 BC06 BD18 BD19 BF01 BF04 BF11 BF18 BH30 BH33 BH47 CA03 CB01 CB08 CC01 CC02

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 一導電型の半導体基板内に第１の逆導電
    型ウエル領域を形成する工程と、 膜厚の薄いゲート絶縁膜形成領域下に前記第１の逆導電
    型ウエル領域の不純物濃度よりも濃い不純物濃度を有す
    る第２の逆導電型ウエル領域を形成する工程と、 前記第１の逆導電型ウエル領域上及び前記第２の逆導電
    型ウエル領域上に膜厚の異なるゲート絶縁膜を形成する
    工程と、 前記膜厚の異なるゲート絶縁膜を貫通する注入条件で前
    記逆導電型ウエル領域内に第１の一導電型不純物をイオ
    ン注入する工程と、 膜厚の厚いゲート絶縁膜を貫通せず、膜厚の薄いゲート
    絶縁膜を貫通する注入条件で前記第２の逆導電型ウエル
    領域内に第２の一導電型不純物をイオン注入する工程と
    から成るしきい値電圧調整用のイオン注入工程を有する
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記第２の逆導電型ウエル領域は、前記
    第１の一導電型不純物を相殺するために形成されている
    ことを特徴とする請求項１に記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記膜厚の厚いゲート絶縁膜を形成する
    工程の後に、前記膜厚の薄いゲート絶縁膜を形成する工
    程を有することを特徴とする請求項１に記載の半導体装
    置の製造方法。
  4. 【請求項４】 前記膜厚の厚いゲート絶縁膜を形成する
    工程の前に、前記膜厚の薄いゲート絶縁膜を形成する工
    程を有することを特徴とする請求項１に記載の半導体装
    置の製造方法。
  5. 【請求項５】 半導体基板上の所定領域に形成した耐酸
    化性膜をマスクに当該半導体層を選択酸化して選択絶縁
    膜を形成する工程と、 前記耐酸化性膜を除去した後に半導体層上を熱酸化して
    前記選択絶縁膜に連なるように膜厚の厚いゲート絶縁膜
    を形成する工程と、 前記基板上の所定領域に形成した前記膜厚の厚いゲート
    絶縁膜の一部を除去した後に前記基板上を熱酸化して当
    該膜厚の厚いゲート絶縁膜に連なるように膜厚の薄いゲ
    ート絶縁膜を形成する工程と、 前記膜厚の薄いゲート絶縁膜、前記膜厚の厚いゲート絶
    縁膜及び前記選択絶縁膜に跨るようにゲート電極を形成
    する工程と、 前記ゲート電極に前記膜厚の薄いゲート絶縁膜を介して
    隣接するようにソース領域を形成すると共に、前記ゲー
    ト電極に前記選択絶縁膜を介して隣接するようにドレイ
    ン領域を形成する工程とを具備したことを特徴とする半
    導体装置の製造方法。
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