KR101192359B1 - Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

주변 회로 연결용 콘택 패드와 연통되어 있는 메모리 셀 형성용 도전 라인을 구비하는 NAND 플래시 메모리 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 NAND 플래시 메모리 소자는 제1 방향으로 상호 평행하게 연장되어 있는 복수의 도전 라인과, 도전 라인과 일체로 형성되는 복수의 콘택 패드와, 콘택 패드로부터 제2 방향을 따라 연장되어 있고 서로 다른 길이를 가지는 복수의 더미 도전 라인를 포함한다. 복수의 더미 도전 라인을 형성하기 위하여, 반도체 기판의 도전층 위에 제1 메모리 셀 블록 영역으로부터 접속 영역을 거쳐 제2 메모리 셀 블록 영역까지 연장되는 복수의 제1 마스크 라인을 형성한다. 접속 영역에서 복수의 제1 마스크 라인을 접속 영역으로부터 제1 메모리 셀 블록 영역까지 연장되는 복수의 제1 영역 마스크 패턴과, 접속 영역으로부터 제2 메모리 셀 블록 영역까지 연장되는 복수의 제2 영역 마스크 패턴으로 분리시킨다. 제1 영역 마스크 패턴 및 제2 영역 마스크 패턴을 식각 마스크로 하여 도전층을 식각하여 접속 영역에 콘택 패드로부터 연장되는 복수의 더미 도전 라인을 형성한다.
Figure R1020070132606
NAND, 디코더, 워드 라인, 비트 라인, 셀 어레이, 더미 도전 라인, 스페이서

Description

ＮＡＮＤ 플래시 메모리 소자 및 그 제조 방법{NAND flash memory device and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 주변 회로 연결용 콘택 패드와 연통되어 있는 메모리 셀 형성용 도전 라인을 구비하는 NAND 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원 공급에 관계없이 저장된 정보를 유지할 수 있는 비휘발성 메모리 장치의 한 종류로서, 메모리 셀들이 비트 라인과 소스 라인에 연결되는 방식에 따라, NOR 구조와 NAND 구조로 분류된다.
도 1은 통상의 NAND 플래시 메모리 소자의 메모리 셀 어레이(100)와, 그 주변 회로인 X-디코더(110) 및 Y-디코더(120)의 회로 블록을 나타낸 블록 다이어그램이다. 도 2는 상기 메모리 셀 어레이(100)의 구조를 설명하기 위한 회로도이다.
도 1 및 도 2를 참조하면, NAND 플래시 메모리 소자는 복수의 메모리 셀로 이루어지는 메모리 셀 블록(100A)이 복수개 포함되어 있는 메모리 셀 어레이(100)를 포함한다. 상기 메모리 셀 어레이(100)에는 상기 메모리 셀 블록(100A)의 워드 라인(WL0, WL1, ..., WLm -1, WLm)을 선택하기 위한 X-디코더(110)와, 상기 메모리 셀 블록(100A)의 비트 라인(BL0, BL1, ..., BLn -1, BLn)을 선택하기 위한 Y-디코더(120)를 포함한다. Y-게이팅(gating)(130)은 상기 Y-디코더(120)에 연결되어 상기 메모리 셀 어레이(100)에서의 비트라인 경로를 지정하는 역할을 한다.
상기 메모리 셀 어레이(100)의 메모리 셀 블록(100A)은 비트 라인(BL0, BL1, ..., BLn -1, BLn)과 공통 소스 라인(CSL) 사이에 형성되는 복수의 셀 스트링(10)을 포함한다. 상기 셀 스트링(10)은 직렬로 연결된 복수의 메모리 셀(12)을 포함한다. 1 개의 셀 스트링(10)에 포함되어 있는 복수의 메모리 셀(12)의 게이트 전극은 각각 서로 다른 워드 라인(WL0, WL1, ..., WLm -1, WLm)에 접속된다. 상기 셀 스트링(10)의 양단에는 각각 접지 선택 라인(GSL)에 연결되어 있는 접지 선택 트랜지스터(14)와, 스트링 선택 라인(SSL)에 연결되어 있는 스트링 선택 트랜지스터(16)가 배치되어 있다. 상기 접지 선택 트랜지스터(14) 및 스트링 선택 트랜지스터(16)는 복수의 메모리 셀(12)과 비트 라인(BL0, BL1, ..., BLn -1, BLn) 및 공통 소스 라인(CSL)과의 사이의 전기적 연결을 제어한다. 상기 복수의 셀 스트링(10)에 걸쳐서 1 개의 워드 라인(WL0, WL1, ..., WLm -1, WLm)에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성한다.
도 1 및 도 2에 예시된 NAND 플래시 메모리 소자에서 소정의 메모리 셀을 선택하여 읽기 동작 또는 쓰기 동작을 수행하기 위하여, 상기 X-디코더(110) 및 Y-디 코더(120)를 이용하여 상기 워드 라인(WL0, WL1, ..., WLm -1, WLm) 및 비트 라인(BL0, BL1, ..., BLn -1, BLn)을 선택하여 해당 셀을 선택하게 된다.
NAND 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결된 구조로 인해 비교적 높은 집적도를 갖는다. 그러나, 최근 칩 사이즈의 축소(shrink)를 위해 NAND 플래시 메모리 소자의 디자인 룰 (design rule)을 더욱 감소시키는 것이 요구되고 있다. 또한, 디자인 룰이 감소함에 따라 NAND 플래시 메모리 소자를 구성하는 데 필요한 패턴들의 최소 피치 (minimum pitch)도 크게 감소하고 있다. 이와 같이 감소된 디자인 룰에 따르는 미세 패턴을 구현하기 위하여 다양한 패턴 형성 방법이 적용되고 있다. 특히, 지금까지 개발된 리소그래피 기술에서 제공될 수 있는 노광 장비 및 노광 기술 만으로는 구현하기 어려운 NAND 플래시 메모리 소자의 셀 어레이 구조를 구현하기 위하여, 리소그래피 기술의 한계를 초월하는 미세 피치로 반복적으로 형성되는 복수의 패턴을 형성하기 위한 더블 패터닝 (double patterning) 기술이 제안되었다. 더블 패터닝 기술을 이용하여 NAND 플래시 메모리 소자를 제조하는 경우, 예를 들면 상기 워드 라인(WL0, WL1, ..., WLm -1, WLm)을 형성할 때 상기 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)을 동시에 형성할 수 있다는 장점이 있다.
통상의 NAND 플래시 메모리 소자에서는 상기 워드 라인(WL0, WL1, ..., WLm -1, WLm)에는 상기 워드 라인(WL0, WL1, ..., WLm -1, WLm)을 X-디코더(110)에 연결시키기 위한 콘택 패드가 연통하여 일체로 형성된다. 이와 같이 워드 라인에 연통되는 콘택 패드는 상기 워드 라인 형성과 동시에 형성된다. 따라서, 상기 워드 라인을 더블 패터닝 기술을 이용하여 형성하는 경우, 상기 주변회로 연결용 콘택 패드 주위에 형성된 불필요한 미세 패턴들 중 원하지 않는 부분을 제거하기 위한 트리밍 (trimming) 공정이 수반된다. 이와 같은 트리밍 공정은 비트 라인(BL0, BL1, ..., BLn-1, BLn)을 Y-디코더(120)에 연결시키기 위한 콘택 패드를 상기 비트 라인(BL0, BL1, ..., BLn -1, BLn)과 연통되도록 일체로 형성하는 경우에도 동일하게 적용된다.
그러나, NAND 플래시 메모리 소자에서 워드 라인 또는 비트 라인에 연결되는 주변회로 연결용 콘택 패드의 배치 구조가 미세하고 복잡하여 트리밍 공정을 위한 마스크 패턴의 레이아웃이 복잡하게 된다. 특히, 최근 시장의 요구에 따라 NAND 플래시 메모리 소자의 디자인룰 (design rule)이 급격하게 감소되고 있으며, NAND 플래시 메모리 소자를 구성하는 워드 라인 및 비트 라인의 패턴 사이즈가 미세화되고, 그에 따라 이들에 각각 연결되는 주변회로 연결용 콘택 패드의 배치 구조도 더욱 미세하고 복잡해지고 있다. 따라서, 트리밍 공정을 위한 마스크 패턴의 레이아웃도 매우 미세하고 복잡한 구조를 가지게 되었다. 또한, 더블 패터닝 공정에 의해 형성된 미세 패턴들간의 피치가 매우 작아서, 트리밍을 위한 마스크 패턴 형성시 더블 패터닝 기술에 의해 형성된 미세 패턴들과 상기 마스크 패턴과의 정렬 오차의 허용 범위가 매우 엄격하다. 따라서, 공정 진행시 발생될 수 있는 미스얼라인 가능성 및 식각 공정시의 다양한 변수들에 의해, 트리밍 공정 후 필요한 영역의 패턴까 지 제거되거나 원하지 않는 패턴 형상이 얻어지는 등의 문제가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 메모리 셀 어레이 영역을 구성하는 도전 라인들과, 이들을 주변 회로에 연결시키기 위한 콘택 패드들을 이들이 상호 연통되도록 일체로 형성하는 데 있어서, 불필요한 부분들을 제거하기 위한 트리밍 공정을 단순한 공정에 의해 효과적으로 행할 수 있는 구조를 가지는 NAND 플래시 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 축소된 디자인룰에 따라 설계된 고집적 NAND 플래시 메모리 소자를 제조하는 경우에도, 메모리 셀 어레이 영역을 구성하는 도전 라인들과, 이들을 주변 회로에 연결시키기 위한 콘택 패드들을 이들이 상호 연통되도록 일체로 형성하는 데 있어서 불필요한 부분들을 제거하기 위한 트리밍 공정을 단순한 공정에 의해 효과적으로 행할 수 있는 NAND 플래시 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 NAND 플래시 메모리 소자는 반도체 기판상에서 제1 방향으로 상호 평행하게 연장되어 있는 복수의 도전 라인과, 상기 복수의 도전 라인을 외부 회로에 연결시키기 위하여 상기 복수의 도전 라인의 일단에서 상기 복수의 도전 라인과 각각 일체로 형성되어 있는 복수의 콘택 패드와, 상기 콘택 패드로부터 상기 제1 방향과는 다른 제2 방향을 따라 연장되어 있고, 각각 서로 다른 길이를 가지는 복수의 더미 도전 라인를 포함한다.
상기 복수의 더미 도전 라인은 각각 상기 제1 방향을 따라 순차적으로 증가되는 길이를 가질 수 있다. 또한, 상기 복수의 더미 도전 라인은 각각 상기 콘택 패드로부터 상기 제1 방향을 따라 연장되는 어느 한 라인 또는 그 연장선까지 상기 제2 방향을 따라 연장될 수 있다. 특정한 예에서, 상기 제1 방향 및 상기 제2 방향은 상호 직교할 수 있다.
상기 복수의 더미 도전 라인은 서로 이웃하는 2 개의 더미 도전 라인으로 구성되는 복수의 더미 도전 라인 쌍으로 이루어질 수 있으며, 상기 복수의 콘택 패드는 각각 상기 더미 도전 라인 쌍을 구성하는 2 개의 더미 도전 라인에 의해 한정되는 영역 내부로만 연장되도록 형성될 수 있다.
상기 복수의 도전 라인은 각각 워드 라인 또는 비트 라인을 구성할 수 있다. 그리고, 상기 외부 회로는 디코더일 수 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 NAND 플래시 메모리 소자는 반도체 기판상에서 제1 방향으로 상호 평행하게 연장되는 복수의 제1 도전 라인을 포함하는 제1 도전 라인 블록과, 상기 복수의 제1 도전 라인을 외부 회로에 연결시키기 위하여 상기 복수의 제1 도전 라인의 일단에서 상기 복수의 제1 도전 라인과 각각 일체로 형성되어 있는 복수의 제1 콘택 패드를 포함한다. 그리고, 상기 반도체 기판상에서 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제2 도전 라인을 포함하고 상기 제1 도전 라인 블록에 이웃하는 제2 도전 라인 블록과, 상기 복수의 제2 도전 라인을 상기 외부 회로에 연결시키기 위하여 상기 복수의 제2 도전 라인의 일단에서 상기 복수의 제2 도전 라인과 각각 일체로 형성되 어 있는 복수의 제2 콘택 패드를 포함한다. 복수의 제1 더미 도전 라인이 상기 제1 콘택 패드로부터 상기 제1 방향에 직교하는 제2 방향을 따라 상기 제2 콘택 패드를 향하여 연장되어 있다. 또한, 복수의 제2 더미 도전 라인이 상기 제2 콘택 패드로부터 상기 제2 방향을 따라 상기 제1 콘택 패드를 향하여 연장되어 있다. 상기 복수의 제2 더미 도전 라인은 상기 복수의 제1 더미 도전 라인과 각각 대향하고 있다. 상기 제1 도전 라인 블록과 상기 제2 도전 라인 블록과의 사이의 일부 영역에서, 상기 복수의 제1 및 제2 더미 도전 라인 중 선택되는 상호 대향하고 있는 어느 한 쌍의 제1 및 제2 더미 도전 라인의 각각의 길이는 상기 선택된 한 쌍의 제1 및 제2 더미 도전 라인과의 사이의 이격 거리 보다 더 크다.
상기 복수의 제1 더미 도전 라인 및 상기 복수의 제2 더미 도전 라인 중 선택되는 어느 하나 또는 이들 모두는 서로 다른 길이를 가질 수 있다.
본 발명의 제2 양태에 따른 NAND 플래시 메모리 소자에서, 상기 반도체 기판은 상기 복수의 제1 도전 라인 및 복수의 제2 도전 라인에 의해 복수의 메모리 셀이 형성되는 메모리 셀 영역과, 상기 복수의 제1 콘택 패드 및 복수의 제2 콘택 패드가 형성되는 접속 영역을 포함할 수 있다. 상기 복수의 제1 도전 라인 및 복수의 제2 도전 라인은 상기 메모리 셀 영역 및 상기 접속 영역에 걸쳐서 연장되어 있고, 상기 복수의 제1 더미 도전 라인 및 상기 복수의 제2 더미 도전 라인은 상기 접속 영역에만 형성되고, 상기 메모리 셀 영역으로부터 멀어질수록 더 긴 길이를 가질 수 있다. 또한, 상기 복수의 제1 더미 도전 라인 및 상기 복수의 제2 더미 도전 라인은 각각 서로 다른 길이를 가지고, 상기 복수의 제1 더미 도전 라인 중에서 선택 되는 어느 하나의 제1 더미 도전 라인은 상기 선택된 제1 더미 도전 라인과 대향하고 있는 제2 더미 도전 라인과 상호 동일한 길이를 가질 수 있다.
상기 제1 도전 라인 블록과 상기 제2 도전 라인 블록과의 사이에서 상기 제1 도전 라인 및 제2 도전 라인과 상호 평행하게 연장되어 있는 스트링 선택 라인을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 NAND 플래시 메모리 소자의 제조 방법에서는 서로 이웃하는 제1 메모리 셀 블록 영역 및 제2 메모리 셀 블록 영역을 포함하는 메모리 셀 영역과, 상기 메모리 셀 영역의 도전 라인들을 외부 회로에 연결시키기 위한 접속 영역을 가지는 반도체 기판 위에 도전층을 형성한다. 상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 제1 마스크 라인을 포함하는 복수의 마스크 패턴을 상기 도전층 위에 형성한다. 상기 접속 영역에서 상기 복수의 제1 마스크 라인의 일부를 제거하여 상기 복수의 제1 마스크 라인을 상기 접속 영역으로부터 제1 메모리 셀 블록 영역까지 연장되는 복수의 제1 영역 마스크 패턴과, 상기 접속 영역으로부터 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 제2 영역 마스크 패턴으로 분리시킨다. 상기 복수의 제1 영역 마스크 패턴 및 복수의 제2 영역 마스크 패턴을 포함하는 상기 복수의 마스크 패턴을 식각 마스크로 하여 상기 도전층을 식각하여, 상기 메모리 셀 영역의 제1 메모리 셀 블록 영역 및 제2 메모리 셀 블록 영역에서 상호 평행하게 연장되는 복수의 제1 도전 라인과, 상기 접속 영역에서 상기 복수의 제1 도전 라인과 각각 일체로 형성되어 있는 복수의 콘택 패드와, 상기 접속 영역에서 상기 콘택 패드로부터 연장되어 있는 복수의 더미 도전 라인을 형성한다.
상기 복수의 제1 마스크 라인은 상기 제1 메모리 셀 블록 영역 및 제2 메모리 셀 블록 영역에서는 제1 방향으로 연장되고, 상기 접속 영역에서는 상기 제1 방향에 직교하는 제2 방향으로 연장되도록 형성될 수 있다.
상기 복수의 제1 마스크 라인은 상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 라인 패턴과, 상기 접속 영역에서 상기 복수의 라인 패턴에 각각 연결되어 있는 복수의 콘택용 마스크 패턴을 포함하도록 형성될 수 있다.
상기 복수의 마스크 패턴을 형성하는 단계는 상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 몰드 마스크 패턴을 상기 도전층 위에 형성하는 단계와, 상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 길이에 걸쳐서 상기 복수의 몰드 마스크 패턴의 측벽을 덮는 복수의 스페이서를 형성하는 단계와, 상기 접속 영역에서 상기 복수의 몰드 마스크 패턴 중에서 선택되는 제1 국부 영역과, 상기 제1 국부 영역에 접해 있는 상기 스페이서의 일부를 덮는 국부 마스크 패턴을 형성하는 단계와, 상기 스페이서 및 국부 마스크 패턴을 식각 마스크로 이용하여 상기 몰드 마스크 패턴을 식각하여 상기 제1 국부 영역 및 상기 스페이서로 이루어지는 상기 제1 마스크 라인을 형성하는 단계를 포함할 수 있다.
상기 복수의 제1 마스크 라인을 상기 복수의 제1 영역 마스크 패턴과 상기 복수의 제2 영역 마스크 패턴으로 분리시키는 단계는 상기 복수의 제1 마스크 라인 위에 상기 복수의 제1 마스크 라인 중 일부를 노출시키는 개구가 형성된 분리용 마스크 패턴을 형성하는 단계와, 상기 개구를 통해 노출되는 상기 제1 마스크 라인을 제거하는 단계를 포함할 수 있다. 상기 개구는 상기 접속 영역에 있는 상기 제1 마스크 라인의 연장 방향과는 다른 방향으로 연장되는 장축을 가지는 슬릿(slit) 형상을 가지도록 형성될 수 있다.
본 발명에 따른 NAND 플래시 메모리 소자의 제조 방법에서, 상기 복수의 마스크 패턴은 상기 메모리 셀 영역 중 상기 제1 메모리 셀 블록 영역과 상기 제2 메모리 셀 블록 영역과의 사이에서 상기 복수의 제1 마스크 라인과 평행하게 연장되는 제2 마스크 라인을 더 포함할 수 있다. 이 경우, 상기 복수의 마스크 패턴을 형성하는 단계는 상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 제1 몰드 마스크 패턴과, 상기 제1 메모리 셀 블록 영역과 상기 제2 메모리 셀 블록 영역과의 사이에서 상기 복수의 제1 몰드 마스크 패턴과 평행하게 연장되는 제2 몰드 마스크 패턴을 상기 도전층 위에 형성하는 단계와, 상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 길이에 걸쳐서 상기 복수의 제1 몰드 마스크 패턴의 측벽을 덮는 복수의 제1 스페이서와, 상기 메모리 셀 영역에서 상기 복수의 제2 몰드 마스크 패턴의 측벽을 덮는 제2 스페이서를 형성하는 단계와, 상기 접속 영역에서 상기 복수의 제1 몰드 마스크 패턴 중에서 선택되는 제1 국부 영역과 상기 제1 국부 영역에 접해 있는 상기 스페이서의 일부를 덮는 제1 국부 마스크 패턴과, 상기 메모리 셀 영역에서 상기 제2 몰드 마스크 패턴 및 상기 제2 스페이서를 덮는 제2 국부 마스크 패턴을 형성하는 단계와, 상기 제1 스페이서, 제1 국부 마스크 패턴, 및 제2 국부 마스크 마스크 패턴을 식각 마스크로 이용하여 상기 제1 몰드 마스크 패턴을 식각하여 상기 제1 국부 영역 및 상기 제1 스페이서로 이루어지는 상기 제1 마스크 라인과, 상기 제2 몰드 마스크 패턴 및 상기 제2 스페이서로 이루어지는 상기 제2 마스크 라인을 형성하는 단계를 포함할 수 있다.
상기 복수의 제1 마스크 라인을 상기 복수의 제1 영역 마스크 패턴과 상기 복수의 제2 영역 마스크 패턴으로 분리시키는 단계는 상기 복수의 제1 마스크 라인 및 상기 제2 마스크 라인 위에 상기 복수의 제1 마스크 라인 중 일부를 노출시키는 개구가 형성된 분리용 마스크 패턴을 형성하는 단계와, 상기 개구를 통해 노출되는 상기 제1 마스크 라인을 제거하는 단계를 포함할 수 있다.
상기 도전층을 식각하기 위하여, 상기 복수의 제1 영역 마스크 패턴, 상기 복수의 제2 영역 마스크 패턴, 및 상기 제2 마스크 라인을 식각 마스크로 이용할 수 있다. 또한, 상기 도전층의 식각에 의해 상기 메모리 셀 영역의 제1 메모리 셀 블록 영역과 상기 제2 메모리 셀 블록 영역과의 사이에서 상기 복수의 제1 도전 라인과 평행하게 연장되는 제2 도전 라인이 더 형성될 수 있다. 여기서, 상기 복수의 제1 도전 라인은 상기 메모리 셀 영역에 형성되는 워드 라인을 구성할 수 있고, 상기 제2 도전 라인은 상기 메모리 셀 영역에 형성되는 스트링 선택 라인을 구성할 수 있다.
본 발명에 따른 NAND 플래시 메모리 소자는 메모리 셀을 구성하기 위하여 메모리 셀 영역에서 제1 방향으로 상호 평행하게 연장되어 있는 복수의 도전 라인과, 상기 도전 라인을 디코더와 같은 외부 회로에 연결시키기 위하여 접속 영역에서 상기 복수의 도전 라인의 일단에 각각 일체로 형성되어 있는 복수의 콘택 패드를 포함한다. 상기 접속 영역에서 상기 콘택 패드에는 상기 제1 방향과는 다른 제2 방향을 따라 복수의 더미 도전 라인이 연장되어 있다. 상기 복수의 더미 도전 라인은 상기 접속 영역에서 각각 서로 다른 길이를 가지고 연장되어 있다. 따라서, 메모리 셀 영역에 비해 패턴 밀도가 낮은 접속 영역에서 상기 더미 도전 라인에 의해 패턴 밀도가 증가된다. 이에 따라, 후속 공정에서 행해지는 층간절연막의 평탄화 공정시 CMP (chemical mechanical polishing)의 결과로서 저밀도 패턴 영역에서 발생될 수 있는 디싱 (dishing) 현상, 또는 포토리소그레피 공정에서 단차에 의해 발생될 수 있는 디포커스 (defocus)현상 등의 문제들을 방지할 수 있다.
또한, 본 발명에 따른 NAND 플래시 메모리 소자의 제조 방법에 따르면, 메모리 셀 어레이 영역을 구성하는 도전 라인들과, 이들 도전 라인을 각각 디코더와 같은 주변 회로에 연결시키기 위한 콘택 패드들을 이들이 상호 연통되도록 일체로 형성하는 데 있어서, 불필요한 부분들을 제거하기 위한 트리밍 공정시 트리밍용 마스크 패턴의 레이아웃을 단순화할 수 있다. 또한, 상기 복수의 워드 라인 또는 복수의 비트 라인과 같은 복수의 도전 라인들과 트리밍용 마스크 패턴과의 정렬 오차의 허용 범위를 크게 할 수 있으며, 식각 공정시의 다양한 변수들의 변화에 따른 영향력을 최소화함으로써, 트리밍 공정을 단순한 공정에 의해 효과적으로 행할 수 있다. 특히, 본 발명에 따른 NAND 플래시 메모리 소자의 제조 방법에서는 셀 스트링을 구성하는 워드 라인의 끝 부분에 위치되는 X-디코더를 상기 워드 라인과 동시에 형성하는 데 있어서, 도전층을 식각하는 데 필요한 식각 마스크 패턴을 형성하기 위하여 복수의 몰드 마스크 패턴을 형성하고, 상기 몰드 마스크 패턴의 측벽에 스페이서를 형성한 후, 상기 스페이서를 식각 마스크로 이용하여 도전층을 식각하여 상기 워드 라인을 형성한다. 따라서, 도전층 식각을 위한 미세한 마스크 패턴을 형성하는 데 있어서 임계 치수 (critical dimension)를 균일하게 할 수 있으며, 따라서 모든 워드 라인에서 게이트 채널 길이를 일정하게 할 수 있고, 각각의 메모리 셀에서 한계 전압을 일정하게 제어하는 데 유리하다.
도 3은 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소자(300)의 요부 구성을 도시한 평면도이다.
도 3에는 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소자(300)의 메모리 셀 영역(300A)의 일부와, 상기 메모리 셀 영역(300A)의 셀 어레이를 구성하는 복수의 도전 라인, 예를 들면 워드 라인 또는 비트 라인을 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위한 접속 영역(300B)의 레이아웃이 나타나 있다.
도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소 자(300)는 서로 이웃하는 제1 도전 라인 블록(310) 및 제2 도전 라인 블록(320)을 포함한다. 상기 제1 도전 라인 블록(310)은 제1 방향 (도 3에서 "x 방향")으로 상호 평행하게 연장되어 있는 복수의 제1 도전 라인(312)을 포함한다. 상기 제2 도전 라인 블록(320)은 상기 제1 방향으로 상호 평행하게 연장되어 있는 복수의 제2 도전 라인(322)을 포함한다.
상기 제1 도전 라인 블록(310) 및 상기 제2 도전 라인 블록(320)은 각각 상기 메모리 셀 영역(300A) 및 접속 영역(300B)에 걸쳐서 연장되어 있다. 상기 제1 도전 라인 블록(310) 중 상기 메모리 셀 영역(300A)에 형성되어 있는 부분은 제1 메모리 셀 블록(310A)을 구성한다. 그리고, 상기 제2 도전 라인 블록(320) 중 상기 메모리 셀 영역(300A)에 형성되어 있는 부분은 제2 메모리 셀 블록(320A)을 구성한다.
상기 제1 도전 라인 블록(310)을 구성하는 각각의 제1 도전 라인(312)을 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위하여, 상기 복수의 제1 도전 라인(312)의 일단에는 복수의 제1 콘택 패드(314)가 상기 복수의 제1 도전 라인(312)과 각각 일체로 형성되어 있다. 또한, 상기 제2 도전 라인 블록(320)을 구성하는 각각의 제2 도전 라인(322)을 디코더와 같은 외부 회로(도시 생략)에 연결시키기 위하여, 상기 복수의 제2 도전 라인(322)의 일단에는 복수의 제2 콘택 패드(324)가 상기 복수의 제2 도전 라인(322)과 각각 일체로 형성되어 있다.
상기 접속 영역(300B)에서, 상기 복수의 제1 콘택 패드(314) 각각에는 상기 제1 도전 라인(312)의 연장 방향과는 다른 방향으로 복수의 제1 더미 도전 라 인(316)이 연장되어 있다. 또한, 상기 제2 콘택 패드(324)에는 상기 제2 도전 라인(322)의 연장 방향과는 다른 방향으로 복수의 제2 더미 도전 라인(326)이 연장되어 있다. 도 3에는 상기 복수의 제1 더미 도전 라인(316)이 상기 제1 콘택 패드(314)로부터 상기 제1 도전 라인(312)의 연장 방향에 직교하는 제2 방향 (도 3에서 "y 방향")을 따라 연장되어 있는 것으로 예시되어 있다. 그리고, 도 3에는 상기 복수의 제2 더미 도전 라인(326)이 상기 제2 콘택 패드(324)로부터 상기 제2 도전 라인(312)의 연장 방향에 직교하는 제2 방향 (도 3에서 "y 방향")을 따라 연장되어 있는 것으로 예시되어 있다. 그러나, 본 발명은 도 3에 예시된 바에 한정되는 것은 아니며, 본 발명의 사상의 범위 내에서 상기 제1 더미 도전 라인(312) 및 제2 더미 도전 라인(314)의 구성에 대한 다양한 변형 및 변경이 가능하다.
도 3에 예시된 NAND 플래시 메모리 소자(300)의 접속 영역(300B)에서는 상기 제1 도전 라인 블록(310)과 상기 제2 도전 라인 블록(320)과의 사이에서 상기 제1 더미 도전 라인(316) 및 제2 더미 도전 라인(326)이 상호 대향하고 있다. 또한, 상기 접속 영역(300B)중 일부 영역에서는, 상기 복수의 제1 더미 도전 라인(316) 및 제2 더미 도전 라인(326) 중에서 선택되는 상호 대향하고 있는 어느 한 쌍의 제1 더미 도전 라인(316) 및 제2 더미 도전 라인(326)의 길이(L1, L2)는 상기 선택된 한 쌍의 제1 더미 도전 라인(316) 및 제2 더미 도전 라인(326) 사이의 이격 거리(D1) 보다 더 크다 (L1 > D1, L2 > D1). 상기 선택된 한 쌍의 제1 더미 도전 라인(316) 및 제2 더미 도전 라인(326)의 길이(L1, L2)는 서로 동일할 수도 있고 서로 다를 수도 있다.
도 3에서, 상기 복수의 제1 더미 도전 라인(316)은 각각 상기 복수의 제1 콘택 패드(314)로부터 상기 제1 방향 (도 3에서 "x 방향")을 따라 연장되는 제1 라인(LINE 1) 또는 그 연장선까지 상기 제2 방향을 따라 연장되어 있다. 그리고, 상기 복수의 제2 더미 도전 라인(326)은 각각 상기 복수의 제2 콘택 패드(324)로부터 상기 제1 방향을 따라 연장되는 제2 라인(LINE 2) 또는 그 연장선까지 상기 제2 방향을 따라 연장되어 있다. 상기 제1 라인(LINE 1) 및 제2 라인(LINE 2)의 방향은 도 3에 도시된 바에 한정되는 것은 아니다. 필요에 따라, 본 발명의 사상의 범위 내에서 다양한 방향으로 설정될 수 있다.
도 3에 예시된 NAND 플래시 메모리 소자(300)에서, 상기 복수의 제1 더미 도전 라인(316)은 서로 다른 길이를 가지고, 상기 복수의 제2 더미 도전 라인(326)도 서로 다른 길이를 가진다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 제1 더미 도전 라인(316)은 서로 동일한 길이를 가지고, 상기 복수의 제2 더미 도전 라인(326)은 서로 다른 길이를 가지도록 형성될 수도 있다. 또는, 상기 복수의 제1 더미 도전 라인(316)은 서로 다른 길이를 가지고, 상기 복수의 제2 더미 도전 라인(316)은 서로 동일한 길이를 가지도록 형성될 수도 있다.
또한, 도 3에 예시된 NAND 플래시 메모리 소자(300)에서, 상기 복수의 제1 더미 도전 라인(316) 및 상기 복수의 제2 더미 도전 라인(326)은 각각 상기 메모리 셀 영역(300A)으로부터 멀어질수록 더 긴 길이를 가진다.
도 3에 예시된 NAND 플래시 메모리 소자(300)에서, 상기 복수의 제1 더미 도전 라인(316)은 서로 이웃하는 2 개의 제1 더미 도전 라인(316)으로 구성되는 복수 의 제1 더미 도전 라인 쌍(316a)으로 이루어진다. 상기 복수의 제1 콘택 패드(314)는 각각 상기 제1 더미 도전 라인 쌍(316a)을 구성하는 2 개의 제1 더미 도전 라인(316)에 의해 한정되는 영역(A1) 내부로만 연장되도록 형성되어 있다. 그리고, 상기 복수의 제2 더미 도전 라인(326)은 서로 이웃하는 2 개의 제2 더미 도전 라인(326)으로 구성되는 복수의 제2 더미 도전 라인 쌍(326a)으로 이루어진다. 상기 복수의 제2 콘택 패드(324)는 각각 상기 제2 더미 도전 라인 쌍(326a)을 구성하는 2 개의 제2 더미 도전 라인(326)에 의해 한정되는 영역(A2) 내부로만 연장되도록 형성되어 있다.
상기 복수의 제1 도전 라인(312), 복수의 제2 도전 라인(322), 복수의 제1 콘택 패드(314), 복수의 제2 콘택 패드(324), 복수의 제1 더미 도전 라인(316), 및 복수의 제2 더미 도전 라인(326)은 모두 상호 동일한 물질로 이루어질 수 있다.
도 3에 예시된 NAND 플래시 메모리 소자(300)에서, 상기 복수의 제1 도전 라인(312) 및 복수의 제2 도전 라인(322)은 각각 상기 메모리 셀 영역(300A)에서 메모리 셀을 구성하는 워드 라인일 수 있다. 이 경우, 도 3에 예시된 바와 같이 상기 제1 도전 라인 블록(310)과 상기 제2 도전 라인 블록(320)과의 사이에는 상기 제1 도전 라인(312) 및 제2 도전 라인(322)과 각각 평행하게 연장되는 스트링 선택 라인(SSL)이 형성될 수 있다. 상기 스트링 선택 라인(SSL)은 상기 제1 도전 라인(312) 및 제2 도전 라인(322)의 폭(W1, W2) 보다 더 큰 폭(W3)을 가질 수 있다. 또한, 상기 스트링 선택 라인(SSL)은 상기 복수의 제1 도전 라인(312) 및 복수의 제2 도전 라인(322)과 동일한 물질로 이루어질 수 있다.
또는, 도 3에 예시된 NAND 플래시 메모리 소자(300)에서, 상기 복수의 제1 도전 라인(312) 및 복수의 제2 도전 라인(322)은 각각 상기 메모리 셀 영역(300A)에서 메모리 셀을 구성하는 비트 라인일 수 있다. 이 경우, 상기 스트링 선택 라인(SSL)은 생략될 수 있다.
다음에, 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소자의 제조 방법에 대하여 설명한다.
도 4a 내지 도 4f는 도 3에 예시된 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소자(300)를 제조하기 위한 예시적인 방법을 설명하기 위하여 각 공정에서 주요 부분의 레이아웃을 보여주는 평면도이다.
도 5a 내지 도 5g는 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위하여, 도 3의 A - A'선 단면, B - B'선 단면, C - C'선 단면, 및 D - D'선 단면에 대응하는 부분을 공정 순서에 따라 나타낸 단면도들이다. 도 4a 내지 도 4f에는 각각 도 3의 A - A'선 단면, B - B'선 단면, C - C'선 단면, 및 D - D'선 단면에 대응하는 부분이 동일하게 표시되어 있다.
도 4a 내지 도 4f와 도 5a 내지 도 5g에 있어서, 도 3에서와 동일한 참조 부호는 동일 요소를 의미하며, 여기서는 그에 대한 상세한 설명은 생략한다.
도 4a 및 도 5a를 참조하면, 먼저 서로 이웃하는 제1 메모리 셀 블록 영역(400A) 및 제2 메모리 셀 블록 영역(400B)과, 이들 사이의 스트링 선택 영역(400C)을 포함하는 메모리 셀 영역(300A)과, 상기 메모리 셀 영역(300A)에 형성될 도전 라인들을 외부 회로(도시 생략)에 연결시키기 위한 접속 영역(300B)을 가 지는 반도체 기판(500)을 준비한다.
상기 반도체 기판(500) 위에 상기 도전 라인들을 형성하는 데 필요한 도전층(530) 및 캡핑층(532)을 차례로 형성한다. 상기 도전층(530)으로부터 워드 라인을 형성하는 경우, 상기 도전층(530)은 상기 반도체 기판(500)상에 차례로 형성된 터널링 산화막, 전하 저장층, 블로킹 산화막, 및 게이트 전극층이 차례로 형성된 적층 구조를 가질 수 있다. 이 경우, 상기 터널링 산화막은 실리콘 산화막으로 이루어질 수 있다. 상기 전하 저장층은 실리콘 질화막, 또는 상기 실리콘 질화막 보다 더 높은 유전 상수를 가지는 고유전막 (high-k film)으로 이루어질 수 있다. 예를 들면, 상기 전하 저장층은 Si3N4막, 금속 산화막, 금속 질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 블로킹 산화막은 Al2O3, SiO2, HfO2, ZrO2, LaO, LaAlO, LaHfO 및 HfAlO로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 게이트 전극층은 TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어질 수 있다. 다른 예로서, 상기 도전층(530)으로부터 워드 라인을 형성하는 경우, 상기 도전층(530)은 상기 반도체 기판(500)상에 차례로 형성된 터널링 산화막, 플로팅 게이트용 도전층, 게이트간 유전막, 및 콘트롤 게이트용 도전층이 차례로 형성된 적층 구조를 가질 수도 있다. 그리고, 상기 캡핑층(532)은 실리콘 질화막으로 이루어질 수 있다. 경우에 따라, 상기 캡핑층(532)은 생략 가능하다.
상기 도전층(530)으로부터 비트 라인을 형성하는 경우, 상기 도전층(530)은 도핑된 폴리실리콘 또는 금속층으로 이루어질 수 있다.
상기 캡핑층(532) 위에 복수의 몰드 마스크 패턴(540)을 형성한다.
상기 복수의 몰드 마스크 패턴(540)은 상기 제1 메모리 셀 블록 영역(400A)으로부터 상기 접속 영역(300B)을 거쳐 상기 제2 메모리 셀 블록 영역(400B)까지 연장되는 복수의 제1 몰드 마스크 패턴(542)을 포함한다. 상기 복수의 제1 몰드 마스크 패턴(542)은 상기 제1 메모리 셀 블록 영역(400A) 및 제2 메모리 셀 블록 영역(400B)에서는 제1 방향 (도 4a에서 "x 방향")으로 연장되고, 상기 접속 영역(300B)에서는 상기 제1 방향으로 연장되는 부분과, 상기 제1 방향에 수직인 제2 방향 (도 4a에서 "y 방향")으로 연장되는 부분을 포함한다. 또한, 상기 몰드 마스크 패턴(540)은 상기 메모리 셀 영역(300A) 중 상기 제1 메모리 셀 블록 영역(400A)과 상기 제2 메모리 셀 블록 영역(400B)과의 사이에서 상기 복수의 제1 몰드 마스크 패턴(542)과 평행하게 제1 방향으로 연장되는 제2 몰드 마스크 패턴(544)을 포함한다.
상기 복수의 몰드 마스크 패턴(540)은 예를 들면 폴리실리콘막 또는 질화막으로 이루어질 수 있다.
도 4b 및 도 5b를 참조하면, 상기 복수의 몰드 마스크 패턴(540)의 측벽에 각각 스페이서(550)를 형성한다. 상기 스페이서(550)는 상기 제1 메모리 셀 블록 영역(400A)으로부터 상기 접속 영역(300B)을 거쳐 상기 제2 메모리 셀 블록 영역(400B)까지 연장되는 길이에 걸쳐서 상기 복수의 제1 몰드 마스크 패턴(542)의 측벽을 덮는 복수의 제1 스페이서(552)를 포함한다. 또한, 상기 스페이서(550)는 상기 메모리 셀 영역(300A)에서 상기 복수의 제2 몰드 마스크 패턴(544)의 측벽을 덮는 제2 스페이서(554)를 포함한다.
상기 복수의 스페이서(550)를 형성하기 위하여, 예를 들면 상기 복수의 몰드 마스크 패턴(540)이 형성된 결과물상에 상기 몰드 마스크 패턴(540)의 상면 및 측벽을 덮는 스페이서용 물질을 증착한 후, 상기 스페이서용 물질을 에치백하는 공정을 행할 수 있다. 예를 들면, 상기 복수의 스페이서(550)는 ALD (atomic layer deposition) 산화막, CVD (chemical vapor deposition) 산화막, USG막 (undoped silicate glass film), 및 HDP (high density plasma oxide film)으로 이루어지는 군에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
도 4c 및 도 5c를 참조하면, 상기 몰드 마스크 패턴(540)의 일부와 상기 복수의 스페이서(550)의 일부를 덮는 국부 마스크 패턴(560)을 형성한다.
상기 국부 마스크 패턴(560)은 상기 접속 영역(300B)에 있는 상기 복수의 제1 몰드 마스크 패턴(542) 중에서 선택되는 제1 국부 영역과, 상기 제1 국부 영역에 접해 있는 상기 스페이서(550)의 일부를 덮는 제1 국부 마스크 패턴(562)을 포함한다. 또한, 상기 국부 마스크 패턴(560)은 상기 메모리 셀 영역(300A)에서 상기 제2 몰드 마스크 패턴(544) 및 상기 제2 스페이서(554)를 덮는 제2 국부 마스크 패턴(564)을 포함한다. 상기 접속 영역(300B)에서, 상기 국부 마스크 패턴(560)은 1 개의 제1 국부 마스크 패턴(562)에 의해 2 개 또는 그 이상의 제1 스페이서(552)가 덮이지 않도록 형성된다. 즉, 1 개의 제1 국부 마스크 패턴(562)은 1 개의 제1 스페이서(562) 만을 덮도록 형성된다. 1 개의 제1 스페이서(552) 위에는 1 개 또는 복수 개의 상기 제1 국부 마스크 패턴(564)이 형성될 수 있다. 상기 제2 국부 마스크 패턴(564)은 도 4c 및 도 5c에 도시된 바와 같이 상기 제2 몰드 마스크 패턴(544) 및 상기 제2 스페이서(554)를 완전히 덮도록 형성될 수 있다. 또는, 도시하지는 않았으나, 상기 제2 국부 마스크 패턴(564)은 상기 제2 몰드 마스크 패턴(544) 만을 덮도록 형성될 수도 있고, 상기 제2 몰드 마스크 패턴(544) 전체와 상기 제2 스페이서(554)의 일부 만을 덮도록 형성될 수 있다. 상기 국부 마스크 패턴(560)은 예를 들면 포토레지스트 패턴으로 이루어질 수 있다.
도 4d 및 도 5d를 참조하면, 상기 스페이서(550) 및 상기 국부 마스크 패턴(560)을 식각 마스크로 하여 상기 몰드 마스크 패턴(540)을 식각하여, 상기 제1 몰드 마스크 패턴(542) 중 상기 제1 국부 영역 만을 남긴다. 보다 상세히 설명하면, 상기 제1 스페이서(552), 제1 국부 마스크 패턴(562), 및 제2 국부 마스크 마스크 패턴(564)을 식각 마스크로 이용하여 상기 제1 몰드 마스크 패턴(542)을 식각한다.
그 후, 상기 국부 마스크 패턴(560)을 제거한다. 그 결과, 상기 제1 몰드 마스크 패턴(542) 중 상기 제1 국부 마스크 패턴(562)에 의해 덮여 있던 부분인 상기 제1 국부 영역(542a)이 남는다.
복수의 제1 국부 영역(542a) 및 복수의 제1 스페이서(552)는 상기 제1 메모리 셀 블록 영역(400A)으로부터 상기 접속 영역(300B)을 거쳐 상기 제2 메모리 셀 블록 영역(400B)까지 연장되는 복수의 제1 마스크 라인(572)을 구성한다. 또한, 상기 메모리 셀 영역(300A)에서 상기 제1 메모리 셀 블록 영역(400A) 및 제2 메모리 셀 블록 영역(400B) 사이에 있는 상기 제2 몰드 마스크 패턴(544) 및 제2 스페이스(554)는 제2 마스크 라인(574)을 구성한다.
도 4e 및 도 5e를 참조하면, 상기 복수의 제1 마스크 라인(572) 및 제2 마스크 라인(574) 위에 상기 제1 마스크 라인(572) 중 일부를 노출시키는 개구(580a) 가 형성된 분리용 마스크 패턴(580)을 형성한다. 도 4e에서, 상기 개구(580a)를 통해 상기 접속 영역(300B)에 있는 상기 제1 마스크 라인(572), 즉 상기 제1 스페이서(552)가 노출된다. 상기 개구(580a)는 상기 제1 마스크 라인(572)의 연장 방향 (도 4e에서 "y 방향")과는 다른 방향으로 연장되는 장축(Y)을 가지는 슬릿(slit) 형상을 가지도록 형성될 수 있다. 도 4e에는, 상기 개구(580a)의 장축(Y)이 상기 접속 영역(300B)에 있는 상기 제1 마스크 라인(552)의 연장 방향과 직교하는 방향 (도 4e에서 "x 방향")으로 연장되는 것으로 예시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 이 기술 분야에 숙련된 자라면, 본 발명의 사상의 범위 내에서 상기 개구(580a)의 형상 및 연장 방향을 다양하게 변형 및 변경시킬 수 있다.
상기 분리용 마스크 패턴(580)은 포토레지스트 패턴으로 이루어질 수 있다.
도 4f 및 도 5f를 참조하면, 상기 분리용 마스크 패턴(580)을 식각 마스크로 하여 상기 접속 영역(300B)에서 상기 복수의 제1 마스크 라인(572) 중 상기 개구(580a)를 통해 노출된 부분을 제거한다. 그 후, 상기 분리용 마스크 패턴(580)을 제거한다.
그 결과, 상기 복수의 제1 마스크 라인(572)은 상기 접속 영역(300B)으로부 터 제1 메모리 셀 블록 영역(400A)까지 연장되는 복수의 제1 영역 마스크 패턴(572A)과, 상기 접속 영역(300B)으로부터 상기 제2 메모리 셀 블록 영역(400B)까지 연장되는 복수의 제2 영역 마스크 패턴(572B)으로 분리된다.
도 5g를 참조하면, 상기 복수의 제1 영역 마스크 패턴(572A), 복수의 제2 영역 마스크 패턴(572B), 및 상기 제2 마스크 라인(574)을 식각 마스크로 하여 상기 캡핑층(532) 및 도전층(530)을 식각하여 캡핑층 패턴(532a) 및 도전층 패턴(530a)을 형성한다. 상기 도전층 패턴(530a)은 각각 상기 메모리 셀 영역(300A)의 제1 메모리 셀 블록 영역(400A) 및 제2 메모리 셀 블록 영역(400B)에서 상호 평행하게 연장되는 복수의 제1 도전 라인(312) 및 복수의 제2 도전 라인(322)과, 상기 접속 영역(300B)에서 상기 복수의 제1 도전 라인(312) 및 복수의 제2 도전 라인(322)과 각각 일체로 형성되어 있는 복수의 제1 콘택 패드(314) 및 복수의 제2 콘택 패드(324)와, 상기 접속 영역(300B)에서 상기 복수의 제1 콘택 패드(314) 및 복수의 제2 콘택 패드(324)로부터 각각 연장되어 있는 복수의 제1 더미 도전 라인(316) 및 복수의 제2 더미 도전 라인(326)을 구성한다(도 3 참조). 또한, 상기 도전층 패턴(530a)은 상기 상기 메모리 셀 영역(300A)의 제1 메모리 셀 블록 영역(400A)과 상기 제2 메모리 셀 블록 영역(400B)과의 사이에서 상기 복수의 제1 도전 라인(312) 및 복수의 제2 도전 라인(322)과 평행하게 연장되는 스트링 선택 라인(SSL)을 구성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 통상의 NAND 플래시 메모리 소자의 메모리 셀 어레이와, 그 주변 회로들을 나타낸 블록 다이어그램이다.
도 2는 통상의 NAND 플래시 메모리 소자의 메모리 셀 어레이의 구조를 설명하기 위한 회로도이다.
도 3은 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소자의 요부 구성을 도시한 평면도이다.
도 4a 내지 도 4f는 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위하여 각 공정에서 주요 부분의 레이아웃을 보여주는 평면도이다.
도 5a 내지 도 5g는 본 발명의 바람직한 실시예에 따른 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위하여, 도 3의 A - A'선 단면, B - B'선 단면, C - C'선 단면, 및 D - D'선 단면에 대응하는 부분을 공정 순서에 따라 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
300: NAND 플래시 메모리 소자, 300A: 메모리 셀 영역, 300B: 접속 영역, 310: 제1 도전 라인 블록, 310A: 제1 메모리 셀 블록, 312: 제1 도전 라인, 314: 제1 콘택 패드, 316: 제1 더미 도전 라인, 320: 제2 도전 라인 블록, 320A: 제2 메모리 셀 블록, 322: 제2 도전 라인, 324: 제2 콘택 패드, 326: 제2 더미 도전 라인, 400A: 제1 메모리 셀 블록 영역, 400B: 제2 메모리 셀 블록 영역, 400C: 스트 링 선택 영역, 500: 반도체 기판, 530: 도전층, 530a: 도전층 패턴, 532: 캡핑층, 532a: 캡핑층 패턴, 540: 몰드 마스크 패턴, 542: 제1 몰드 마스크 패턴, 544: 제2 몰드 마스크 패턴, 550: 스페이서, 552: 제1 스페이서, 554: 제2 스페이서, 560: 국부 마스크 패턴, 562: 제1 국부 마스크 패턴, 564: 제2 국부 마스크 패턴, 572: 제1 마스크 라인, 574: 제2 마스크 라인, 580: 분리용 마스크 패턴, 580a: 개구.

Claims (40)

  1. 반도체 기판상에서 제1 방향으로 상호 평행하게 연장되어 있는 복수의 도전 라인과,
    상기 복수의 도전 라인을 외부 회로에 연결시키기 위하여 상기 복수의 도전 라인의 일단에서 상기 복수의 도전 라인과 각각 일체로 형성되어 있는 복수의 콘택 패드와,
    상기 콘택 패드로부터 상기 제1 방향과는 다른 제2 방향을 따라 연장되어 있고, 각각 서로 다른 길이를 가지는 복수의 더미 도전 라인를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  2. 제1항에 있어서,
    상기 복수의 더미 도전 라인은 각각 상기 제1 방향을 따라 순차적으로 증가되는 길이를 가지는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 복수의 더미 도전 라인은 각각 상기 콘택 패드로부터 상기 제1 방향을 따라 연장되는 어느 한 라인 또는 그 연장선까지 상기 제2 방향을 따라 연장되어 있는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  4. 제1항에 있어서,
    상기 제1 방향 및 상기 제2 방향은 상호 직교하는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  5. 제1항에 있어서,
    상기 복수의 더미 도전 라인은 서로 이웃하는 2 개의 더미 도전 라인으로 구성되는 복수의 더미 도전 라인 쌍으로 이루어지고,
    상기 복수의 콘택 패드는 각각 상기 더미 도전 라인 쌍을 구성하는 2 개의 더미 도전 라인에 의해 한정되는 영역 내부로만 연장되도록 형성되어 있는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  6. 제1항에 있어서,
    상기 복수의 도전 라인은 각각 워드 라인인 것을 특징으로 하는 NAND 플래시 메모리 소자.
  7. 제1항에 있어서,
    상기 복수의 도전 라인은 각각 비트 라인인 것을 특징으로 하는 NAND 플래시 메모리 소자.
  8. 제1항에 있어서,
    상기 외부 회로는 디코더인 것을 특징으로 하는 NAND 플래시 메모리 소자.
  9. 제1항에 있어서,
    상기 도전 라인, 상기 콘택 패드 및 상기 더미 도전 라인은 상호 동일한 물질로 이루어지는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  10. 제1항에 있어서,
    상기 도전 라인은 워드 라인이고,
    상기 도전 라인은 상기 반도체 기판상에 차례로 적층된 터널링 산화막, 전하 저장층, 블로킹 산화막, 및 게이트 전극층을 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  11. 반도체 기판상에서 제1 방향으로 상호 평행하게 연장되는 복수의 제1 도전 라인을 포함하는 제1 도전 라인 블록과,
    상기 복수의 제1 도전 라인을 외부 회로에 연결시키기 위하여 상기 복수의 제1 도전 라인의 일단에서 상기 복수의 제1 도전 라인과 각각 일체로 형성되어 있는 복수의 제1 콘택 패드와,
    상기 반도체 기판상에서 상기 제1 방향으로 상호 평행하게 연장되는 복수의 제2 도전 라인을 포함하고 상기 제1 도전 라인 블록에 이웃하는 제2 도전 라인 블록과,
    상기 복수의 제2 도전 라인을 상기 외부 회로에 연결시키기 위하여 상기 복수의 제2 도전 라인의 일단에서 상기 복수의 제2 도전 라인과 각각 일체로 형성되어 있는 복수의 제2 콘택 패드와,
    상기 제1 콘택 패드로부터 상기 제1 방향에 직교하는 제2 방향을 따라 상기 제2 콘택 패드를 향하여 연장되어 있는 복수의 제1 더미 도전 라인과,
    상기 제2 콘택 패드로부터 상기 제2 방향을 따라 상기 제1 콘택 패드를 향하여 연장되어 있고, 상기 복수의 제1 더미 도전 라인과 각각 대향하고 있는 복수의 제2 더미 도전 라인을 포함하고,
    상기 제1 도전 라인 블록과 상기 제2 도전 라인 블록과의 사이의 일부 영역에서, 상기 복수의 제1 및 제2 더미 도전 라인 중 선택되는 상호 대향하고 있는 어느 한 쌍의 제1 및 제2 더미 도전 라인의 각각의 길이는 상기 선택된 한 쌍의 제1 및 제2 더미 도전 라인과의 사이의 이격 거리 보다 더 큰 것을 특징으로 하는 NAND 플래시 메모리 소자.
  12. 제11항에 있어서,
    상기 복수의 제1 더미 도전 라인은 각각 서로 다른 길이를 가지는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  13. 제11항에 있어서,
    상기 복수의 제2 더미 도전 라인은 각각 서로 다른 길이를 가지는 것을 특징 으로 하는 NAND 플래시 메모리 소자.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 복수의 제1 더미 도전 라인 및 상기 복수의 제2 더미 도전 라인은 각각 서로 다른 길이를 가지는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 반도체 기판은 상기 복수의 제1 도전 라인 및 복수의 제2 도전 라인에 의해 복수의 메모리 셀이 형성되는 메모리 셀 영역과, 상기 복수의 제1 콘택 패드 및 복수의 제2 콘택 패드가 형성되는 접속 영역을 포함하고,
    상기 복수의 제1 도전 라인 및 복수의 제2 도전 라인은 상기 메모리 셀 영역 및 상기 접속 영역에 걸쳐서 연장되어 있고,
    상기 복수의 제1 더미 도전 라인 및 상기 복수의 제2 더미 도전 라인은 상기 접속 영역에만 형성되고, 상기 메모리 셀 영역으로부터 멀어질수록 더 긴 길이를 가지는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 복수의 제1 더미 도전 라인은 각각 서로 다른 길이를 가지고,
    상기 복수의 제2 더미 도전 라인은 각각 서로 다른 길이를 가지고,
    상기 복수의 제1 더미 도전 라인 중에서 선택되는 어느 하나의 제1 더미 도 전 라인은 상기 선택된 제1 더미 도전 라인과 대향하고 있는 제2 더미 도전 라인과 상호 동일한 길이를 가지는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 복수의 제1 도전 라인 및 복수의 제2 도전 라인은 각각 워드 라인인 것을 특징으로 하는 NAND 플래시 메모리 소자.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 제1 도전 라인 블록과 상기 제2 도전 라인 블록과의 사이에서 상기 제1 도전 라인 및 제2 도전 라인과 상호 평행하게 연장되어 있는 스트링 선택 라인을 더 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 복수의 제1 도전 라인 및 복수의 제2 도전 라인은 각각 비트 라인인 것을 특징으로 하는 NAND 플래시 메모리 소자.
  20. 제11항에 있어서,
    상기 외부 회로는 디코더인 것을 특징으로 하는 NAND 플래시 메모리 소자.
  21. 서로 이웃하는 제1 메모리 셀 블록 영역 및 제2 메모리 셀 블록 영역을 포함 하는 메모리 셀 영역과, 상기 메모리 셀 영역의 도전 라인들을 외부 회로에 연결시키기 위한 접속 영역을 가지는 반도체 기판 위에 도전층을 형성하는 단계와,
    상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 제1 마스크 라인을 포함하는 복수의 마스크 패턴을 상기 도전층 위에 형성하는 단계와,
    상기 접속 영역에서 상기 복수의 제1 마스크 라인의 일부를 제거하여 상기 복수의 제1 마스크 라인을 상기 접속 영역으로부터 제1 메모리 셀 블록 영역까지 연장되는 복수의 제1 영역 마스크 패턴과, 상기 접속 영역으로부터 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 제2 영역 마스크 패턴으로 분리시키는 단계와,
    상기 복수의 제1 영역 마스크 패턴 및 복수의 제2 영역 마스크 패턴을 포함하는 상기 복수의 마스크 패턴을 식각 마스크로 하여 상기 도전층을 식각하여, 상기 메모리 셀 영역의 제1 메모리 셀 블록 영역 및 제2 메모리 셀 블록 영역에서 상호 평행하게 연장되는 복수의 제1 도전 라인과, 상기 접속 영역에서 상기 복수의 제1 도전 라인과 각각 일체로 형성되어 있는 복수의 콘택 패드와, 상기 접속 영역에서 상기 콘택 패드로부터 연장되어 있는 복수의 더미 도전 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 복수의 제1 마스크 라인은 상기 제1 메모리 셀 블록 영역 및 제2 메모 리 셀 블록 영역에서는 제1 방향으로 연장되고, 상기 접속 영역에서는 상기 제1 방향에 직교하는 제2 방향으로 연장되는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  23. 제21항에 있어서,
    상기 복수의 제1 마스크 라인은 상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 라인 패턴과, 상기 접속 영역에서 상기 복수의 라인 패턴에 각각 연결되어 있는 복수의 콘택용 마스크 패턴을 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  24. 제21항에 있어서,
    상기 복수의 마스크 패턴을 형성하는 단계는
    상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 복수의 몰드 마스크 패턴을 상기 도전층 위에 형성하는 단계와,
    상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 길이에 걸쳐서 상기 복수의 몰드 마스크 패턴의 측벽을 덮는 복수의 스페이서를 형성하는 단계와,
    상기 접속 영역에서 상기 복수의 몰드 마스크 패턴 중에서 선택되는 제1 국 부 영역과, 상기 제1 국부 영역에 접해 있는 상기 스페이서의 일부를 덮는 국부 마스크 패턴을 형성하는 단계와,
    상기 스페이서 및 국부 마스크 패턴을 식각 마스크로 이용하여 상기 몰드 마스크 패턴을 식각하여 상기 제1 국부 영역 및 상기 스페이서로 이루어지는 상기 제1 마스크 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제24항에 있어서,
    상기 복수의 몰드 마스크 패턴은 폴리실리콘막 또는 질화막으로 이루어지는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제24항에 있어서,
    상기 복수의 스페이서는 ALD (atomic layer deposition) 산화막, CVD (chemical vapor deposition) 산화막, USG막 (undoped silicate glass film), 및 HDP (high density plasma oxide film)으로 이루어지는 군에서 선택되는 어느 하나의 막으로 이루어지는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제24항에 있어서,
    상기 국부 마스크 패턴은 포토레지스트막으로 이루어지는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  28. 제21항에 있어서,
    상기 복수의 제1 마스크 라인을 상기 복수의 제1 영역 마스크 패턴과 상기 복수의 제2 영역 마스크 패턴으로 분리시키는 단계는
    상기 복수의 제1 마스크 라인 위에 상기 복수의 제1 마스크 라인 중 일부를 노출시키는 개구가 형성된 분리용 마스크 패턴을 형성하는 단계와,
    상기 개구를 통해 노출되는 상기 제1 마스크 라인을 제거하는 단계를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제28항에 있어서,
    상기 분리용 마스크 패턴은 포토레지스트 패턴으로 이루어지는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제28항에 있어서,
    상기 개구는 상기 접속 영역에 있는 상기 제1 마스크 라인의 연장 방향과는 다른 방향으로 연장되는 장축을 가지는 슬릿(slit) 형상을 가지는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제30항에 있어서,
    상기 개구의 장축은 상기 접속 영역에 있는 상기 제1 마스크 라인의 연장 방 향과 직교하는 방향으로 연장되는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서,
    상기 복수의 제1 도전 라인은 상기 메모리 셀 영역에 형성되는 워드 라인인 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서,
    상기 복수의 제1 도전 라인은 상기 메모리 셀 영역에 형성되는 비트 라인인 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  34. 제21항에 있어서,
    상기 복수의 마스크 패턴은 상기 메모리 셀 영역 중 상기 제1 메모리 셀 블록 영역과 상기 제2 메모리 셀 블록 영역과의 사이에서 상기 복수의 제1 마스크 라인과 평행하게 연장되는 제2 마스크 라인을 더 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  35. 제34항에 있어서,
    상기 복수의 마스크 패턴을 형성하는 단계는
    상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메 모리 셀 블록 영역까지 연장되는 복수의 제1 몰드 마스크 패턴과, 상기 제1 메모리 셀 블록 영역과 상기 제2 메모리 셀 블록 영역과의 사이에서 상기 복수의 제1 몰드 마스크 패턴과 평행하게 연장되는 제2 몰드 마스크 패턴을 상기 도전층 위에 형성하는 단계와,
    상기 제1 메모리 셀 블록 영역으로부터 상기 접속 영역을 거쳐 상기 제2 메모리 셀 블록 영역까지 연장되는 길이에 걸쳐서 상기 복수의 제1 몰드 마스크 패턴의 측벽을 덮는 복수의 제1 스페이서와, 상기 메모리 셀 영역에서 상기 복수의 제2 몰드 마스크 패턴의 측벽을 덮는 제2 스페이서를 형성하는 단계와,
    상기 접속 영역에서 상기 복수의 제1 몰드 마스크 패턴 중에서 선택되는 제1 국부 영역과 상기 제1 국부 영역에 접해 있는 상기 스페이서의 일부를 덮는 제1 국부 마스크 패턴과, 상기 메모리 셀 영역에서 상기 제2 몰드 마스크 패턴 및 상기 제2 스페이서를 덮는 제2 국부 마스크 패턴을 형성하는 단계와,
    상기 제1 스페이서, 제1 국부 마스크 패턴, 및 제2 국부 마스크 마스크 패턴을 식각 마스크로 이용하여 상기 제1 몰드 마스크 패턴을 식각하여 상기 제1 국부 영역 및 상기 제1 스페이서로 이루어지는 상기 제1 마스크 라인과, 상기 제2 몰드 마스크 패턴 및 상기 제2 스페이서로 이루어지는 상기 제2 마스크 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제35항에 있어서,
    상기 복수의 제1 마스크 라인을 상기 복수의 제1 영역 마스크 패턴과 상기 복수의 제2 영역 마스크 패턴으로 분리시키는 단계는
    상기 복수의 제1 마스크 라인 및 상기 제2 마스크 라인 위에 상기 복수의 제1 마스크 라인 중 일부를 노출시키는 개구가 형성된 분리용 마스크 패턴을 형성하는 단계와,
    상기 개구를 통해 노출되는 상기 제1 마스크 라인을 제거하는 단계를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  37. 청구항 37은(는) 설정등록료 납부시 포기되었습니다.
    제34항에 있어서,
    상기 도전층을 식각하기 위하여, 상기 복수의 제1 영역 마스크 패턴, 상기 복수의 제2 영역 마스크 패턴, 및 상기 제2 마스크 라인을 식각 마스크로 이용하는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  38. 청구항 38은(는) 설정등록료 납부시 포기되었습니다.
    제37항에 있어서,
    상기 도전층의 식각에 의해 상기 메모리 셀 영역의 제1 메모리 셀 블록 영역과 상기 제2 메모리 셀 블록 영역과의 사이에서 상기 복수의 제1 도전 라인과 평행하게 연장되는 제2 도전 라인이 더 형성되는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  39. 청구항 39은(는) 설정등록료 납부시 포기되었습니다.
    제38항에 있어서,
    상기 복수의 제1 도전 라인은 상기 메모리 셀 영역에 형성되는 워드 라인이 고,
    상기 제2 도전 라인은 상기 메모리 셀 영역에 형성되는 스트링 선택 라인인 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
  40. 청구항 40은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서,
    상기 복수의 더미 도전 라인의 각각의 길이는 상기 메모리 셀 영역으로부터 멀어질수록 더 긴 길이를 가지는 것을 특징으로 하는 NAND 플래시 메모리 소자의 제조 방법.
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