KR101927924B1 - 반도체 소자 및 그 반도체 소자의 패턴 형성방법 - Google Patents

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Abstract

본 발명의 기술적 사상은 포토리소그래피 공정의 해상 한계 내에서 구현 가능한 사이즈의 패턴을 이용하여, 초미세 폭과 간격을 갖는 고밀도 패턴을 포함하고, 충분한 공정 마진을 가지고 형성될 수 있는 패드를 구비한 반도체 소자 및 그 반도체 소자의 패턴 형성 방법을 제공한다. 그 반도체 소자는 메모리 셀 영역, 및 상기 메모리 셀 영역 주변에 위치하는 커넥션 영역을 구비한 기판; 상기 기판 상의 상기 메모리 셀 영역으로부터 상기 커넥션 영역까지 제1 방향으로 연장되어 형성된 복수의 제1 도전 라인들을 구비한 제1 도전 라인부; 상기 기판 상의 상기 커넥션 영역에서 상기 제1 도전 라인들로부터 각각 연장되어 형성된 복수의 제2 도전 라인들, 및 인접하는 2개의 상기 제2 도전 라인들 간의 간격이 대응하는 2개의 상기 제1 도전 라인들 간의 간격보다 넓은 확장부를 구비한 제2 도전 라인부; 및 상기 기판 상의 상기 확장부에 형성되고, 상기 제2 도전라인들 각각에 전기적으로 연결된 복수의 패드들을 구비한 패드부;를 포함한다.

Description

반도체 소자 및 그 반도체 소자의 패턴 형성방법{Semiconductor device and method for forming patterns of semiconductor device}
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 초미세 폭과 간격을 갖는 고밀도 패턴(high-density patterns)을 포함하는 반도체 소자와 그 반도체 소자의 패턴 형성 방법에 관한 것이다.
고도로 스케일링된 고집적 반도체 소자를 제조하는 데 있어서, 포토리소그래피 공정의 해상 한계를 초월하는 미세한 폭과 간격을 가지는 미세 패턴들을 구현할 필요가 있다. 이에 따라, 기존의 포토리소그래피 공정에서의 해상 한계 내에서 상기 미세 패턴을 형성할 수 있는 기술이 요구되고 있으며, 또한, 이와 같은 기술을 적용할 수 있는 새로운 배치 구조를 갖는 반도체 소자가 요구되고 있다.
본 발명이 기술적 사상이 해결하고자 하는 과제는 포토리소그래피 공정의 해상 한계 내에서 구현 가능한 사이즈의 패턴을 이용하여, 초미세 폭과 간격을 갖는 고밀도 패턴을 포함하고, 충분한 공정 마진을 가지고 형성될 수 있는 패드를 구비한 반도체 소자 및 그 반도체 소자의 패턴 형성 방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 메모리 셀 영역, 및 상기 메모리 셀 영역 주변에 위치하는 커넥션 영역을 구비한 기판; 상기 기판 상의 상기 메모리 셀 영역으로부터 상기 커넥션 영역까지 제1 방향으로 연장되어 형성된 복수의 제1 도전 라인들을 구비한 제1 도전 라인부; 상기 기판 상의 상기 커넥션 영역에서 상기 제1 도전 라인들로부터 각각 연장되어 형성된 복수의 제2 도전 라인들, 및 인접하는 2개의 상기 제2 도전 라인들 간의 간격이 대응하는 2개의 상기 제1 도전 라인들 간의 간격보다 넓은 확장부를 구비한 제2 도전 라인부; 및 상기 기판 상의 상기 확장부에 형성되고, 상기 제2 도전라인들 각각에 전기적으로 연결된 복수의 패드들을 구비한 패드부;를 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 확장부는 인접하는 상기 제2 도전 라인들이 서로 반대 방향으로 연장되어 둘러싸는 부분을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 4개씩의 상기 제1 도전 라인들 및 대응하는 4개씩의 상기 제2 도전 라인들은 하나의 그룹을 구성하며, 상기 하나의 그룹 내의 상기 제2 도전 라인부는 2개의 상기 확장부를 구비하고, 상기 확장부 각각은 인접하는 2개의 상기 제2 도전 라인들의 쌍에 의해 일부가 둘러싸일 수 있다. 또한, 상기 하나의 그룹 내의 상기 제2 도전 라인부는, 인접하는 2개의 상기 제2 도전 라인들을 다른 인접하는 2개의 상기 제2 도전 라인들과 전기적으로 오픈시키는 트림(trim) 영역을 구비하고, 상기 하나의 그룹 내의 2개의 상기 확장부는 상기 트림 영역에 대하여 서로 대칭 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 4개씩의 상기 제1 도전 라인들 및 대응하는 4개씩의 상기 제2 도전 라인들은 하나의 그룹을 구성하고, 상기 하나의 그룹 내의 상기 제2 도전 라인들 각각은, 대응하는 상기 제1 도전 라인들 끝단에서 상기 제1 방향에 수직인 제2 방향으로 연장된 제1 부분을 포함하며, 상기 하나의 그룹 내의 상기 제2 도전 라인들 각각은, 상기 제1 부분에서 연장되어 상기 확장부 일부를 둘러싸는 제2 부분을 포함하며, 인접하는 2개의 상기 제2 부분이 하나의 상기 확장부의 일부를 둘러쌀 수 있다. 또한, 상기 하나의 그룹 내의 상기 제2 도전 라인부는, 인접하는 2개의 상기 제2 도전 라인들을 다른 인접하는 2개의 상기 제2 도전 라인들과 전기적으로 오픈시키는 트림 영역을 구비하고, 인접하는 2개의 상기 제2 부분은 직사각형 구조로 하나의 상기 확장부의 일부를 둘러싸고, 상기 트림 영역까지 연장될 수 있다.
본 발명의 일 실시예에 있어서, 4개씩의 상기 제1 도전 라인들 및 대응하는 4개씩의 상기 제2 도전 라인들은 하나의 그룹을 구성하고, 상기 하나의 그룹 내의 상기 제2 도전 라인부는 2개의 상기 확장부를 구비하며, 상기 하나의 그룹 내의 인접하는 2개의 상기 제1 도전 라인들인 제1 도전 라인쌍이 다른 인접하는 2개의 상기 제1 도전 라인들인 제2 도전 라인쌍보다 길며, 2개의 상기 확장부는, 둘 모두 상기 제1 도전 라인쌍의 상기 제1 방향의 끝단과 상기 제2 도전 라인쌍의 상기 제1 방향의 끝단 사이에 배치되는 경우, 둘 모두 상기 제1 도전 라인쌍의 상기 제1 방향의 끝단 외곽에 배치되는 경우, 및 둘 중 어느 하나는 상기 제1 도전 라인쌍의 상기 제1 방향의 끝단 부분에 배치되고, 다른 하나는 상기 제2 도전 라인쌍의 상기 제1 방향 끝단 부분에 배치되는 경 중 어느 하나의 경우로 배치될 수 있다.
본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 제1 방향으로 연장되고 동일한 폭과 간격을 갖는 복수의 제1 도전 라인들; 상기 제1 도전 라인들로부터 각각 연장되어 형성되고 상기 제1 도전 라인들과 동일한 폭을 갖는 복수의 제2 도전 라인들; 상기 제2 도전 라인들로 일부가 둘러싸여 있고, 상기 제1 방향 및 상기 제1 방향에 수직하는 제2 방향의 폭 각각이 상기 제1 도전 라인들의 간격보다 넓은 확장부; 및 상기 확장부에 형성되고, 상기 제2 도전 라인들 각각에 전기적으로 연결된 복수의 패드들;을 포함하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 확장부는 직사각형 구조로 형성되고, 상기 확장부는 인접하는 2개의 상기 제2 도전 라인들이 서로 반대 방향으로 연장되어 둘러싸는 제1 면, 및 인접하는 2개의 상기 제2 도전 라인들 중 적어도 하나가 상기 제1 면 부분에서 확장하여 둘러싸는 제2 면 및 제3 면을 구비할 수 있다. 또한, 상기 확장부의 제4 면은 상기 제2 도전 라인들에 의해 둘러싸이지 않거나 일부만 둘러싸일 수 있다.
본 발명의 일 실시예에 있어서, 4개씩의 상기 제1 도전 라인들 및 대응하는 4개씩의 상기 제2 도전 라인들은 하나의 그룹을 구성하며, 상기 하나의 그룹 내에 2개의 상기 확장부가 형성되고, 2개의 상기 확장부 사이에는, 인접하는 2개의 상기 제2 도전 라인들을 다른 인접하는 2개의 상기 제2 도전 라인들과 전기적으로 오픈시키는 트림(trim) 영역이 존재하며, 2개의 상기 확장부는 상기 트림 영역에 대하여 서로 대칭 구조를 가질 수 있다. 상기 패드들은 하나의 상기 확장부에 2개씩 형성되며, 어느 하나의 상기 확장부에 형성된 2개의 패드들과 다른 하나의 상기 확장부에 형성된 2개의 패드들은 상기 트림 영역에 대하여 서로 대칭 구조를 가질 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자 및 그 반도체 소자의 패턴 형성방법은 버퍼 PR 패턴을 이용하여 넓은 공간의 확장부를 형성하고, 그러한 확장부에 패드가 형성되도록 함으로써, 초미세 폭과 간격을 갖는 고밀도 패턴을 형성하면서도 충분한 공정 마진을 가지고 패드를 형성할 수 있다.
도 1은 본 발명의 실시예들의 적용예를 보여주는 메모리 소자의 블록 다이어그램이다.
도 2는 도 1의 메모리 소자에 포함된 메모리 셀 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 요부 구성을 보여주는 평면도이다.
도 4는 도 3의 A 부분을 확대하여 보여주는 평면도이다.
도 5a 내지 도 18b는 본 발명의 다른 실시예에 따른 도 3의 반도체 패턴 형성 과정을 보여주는 평면도들 및 단면도들이다.
도 19a 및 도 19b는 도 16b의 과정에 대한 변형예를 보여주는 단면도들이다.
도 20 내지 23은 도 4의 변형예들을 보여주는 평면도들이다.
도 24는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
도 25는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드를 채용하는 메모리 시스템의 블록 다이어그램이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 실시예들의 적용예를 보여주는 메모리 소자의 블록 다이어그램이고, 도 2는 도 1의 메모리 소자에 포함된 메모리 셀 어레이의 회로도이다.
도 1을 참조하면, NAND 플래시 메모리 소자 등과 같은 메모리 소자는 메모리 셀 어레이(1000), X-디코더 블록(2000), Y-디코더 블록(3000), 및 P-패스 회로(4000)를 포함한다.
메모리 셀 어레이(1000)는 고밀도 구성으로 배열된 메모리 셀들의 어레이로 구성될 수 있다. 이러한 메모리 셀 어레이(1000)는 도 2와 같은 어레이 구조를 가질 수 있다.
X-디코더 블록(2000)은 메모리 셀 어레이(1000)의 억세스 및 구동을 위한 주변 회로로서, 억세스 될 메모리 셀 어레이(1000)의 워드 라인 WL, 예컨대 워드 라인 WL0, WL1, …, WLm -1, WLm을 선택하는 역할을 한다.
Y-디코더 블록(3000)은 활성화될 메모리 셀 어레이(1000)의 비트 라인BL, 예컨대, BL0, BL1, …, BLm -1, BLm을 선택하는 역할을 한다.
P-패스 회로(4000)는 메모리 셀 어레이(1000)에 연결되어 있으며 Y-디코더 블록(3000)의 출력에 의거하여 비트 라인 경로를 할당하는 역할을 한다.
도 2를 참조하면, 메모리 셀 어레이(1000)는 복수의 셀 스트링(1010)을 포함할 수 있는데, 각각의 셀 스트링(1010)은 직렬로 연결된 복수의 메모리 셀(1020)을 포함할 수 있다. 1 개의 셀 스트링(1010)에 포함되어 있는 복수의 메모리 셀(1020)의 게이트 전극은 각각 서로 다른 워드 라인 WL0, WL1, ..., WLm -1, WLm 에 연결될 수 있다.
또한, 셀 스트링(1010)의 양단에는 각각 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(1040)와, 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(1060)가 배치될 수 있다. 스트링 선택 트랜지스터(1060) 및 접지 선택 트랜지스터(1040)는 복수의 메모리 셀(1020)과, 비트 라인 BL0, BL1, ..., BLn -1, BLn 및 공통 소스 라인(CSL)과의 전기적 연결을 제어한다. 복수의 셀 스트링(1010)에 걸쳐서 1 개의 워드 라인에 연결된 메모리 셀들은 페이지(page) 단위 또는 바이트(byte) 단위를 형성할 수 있다.
도 1에 예시된 메모리 소자에서 소정의 메모리 셀을 선택하여 읽기 동작 또는 쓰기 동작을 수행하기 위하여, 상기 X-디코더 블록(2000) 및 Y-디코더 블록(3000)을 이용하여 메모리 셀 어레이(1000)의 상기 워드 라인 WL0, WL1, ..., WLm -1, WLm 및 비트 라인 BL0, BL1, ..., BLn -1, BLn 을 선택하여 해당 메모리 셀을 선택하게 된다.
NAND 플래시 메모리 소자는 복수의 메모리 셀이 직렬 연결된 구조로 인해 비교적 높은 집적도를 갖는다. 그러나, 최근 칩 사이즈의 축소(shrink)를 위해 NAND 플래시 메모리 소자의 디자인 룰 (design rule)을 더욱 감소시키는 것이 요구되고 있다. 또한, 디자인 룰이 감소함에 따라 NAND 플래시 메모리 소자를 구성하는 데 필요한 패턴들의 최소 피치 (minimum pitch)도 크게 감소하고 있다. 본 발명의 기술적 사상은, 지금까지 개발된 리소그래피 기술에서 제공되는 노광 장비 및 노광 기술에 의해 얻어질 수 있는 해상 한계 이내에서 구현 가능한 사이즈의 패턴을 이용하여 구현된, 초미세 도전 라인 및 충분한 공정 마진을 갖는 패드를 포함한 반도체 소자 및 그 반도체 소자의 패턴 형성 방법을 제공한다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 요부 구성을 보여주는 평면도이다.
도 3에는 본 발명의 실시예들에 따른 반도체 소자의 패턴 형성 방법에 따라 구현될 수 있는 반도체 소자의 구성 중 일부의 평면 구조가 예시되어 있다. 예컨대, NAND 플래시 메모리 소자의 메모리 셀 영역(1000A)의 일부와, 상기 메모리 셀 영역(1000A)의 셀 어레이를 구성하는 복수의 워드 라인 또는 복수의 비트 라인과 같은 복수의 도전 라인들을 디코더와 같은 외부 회로(미도시)에 연결시키기 위한 커넥션 영역(1000B)의 일부, 그리고 주변회로 영역(1000C)의 일부의 레이아웃이 예시되어 있다.
도 3을 참조하면, 본 실시예 따른 반도체 소자는 기판(미도시), 제1 도전 라인부(110), 제2 도전 라인부(120), 및 패드부(130)를 포함할 수 있다.
기판 상에는 메모리 셀 영역(1000A), 커넥션 영역(1000B) 및 주변 회로 영역(1000C)들이 정의될 수 있다. 메모리 셀 영역(1000A)에는 복수의 메모리 셀 블록(1050)이 형성될 수 있는데, 도 3의 경우, 편의상 1 개의 메모리 셀 블록(1050)만을 도시하고 있다.
상기 기판은 반도체 기판, 예를 들어 IV족 반도체 기판, III-V족 화합물 반도체 기판, 또는 II-VI족 산화물 반도체 기판을 포함할 수 있다. 예를 들어, IV족 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 상기 기판은 벌크 웨이퍼 또는 에피택셜층을 포함할 수 있다. 이러한 기판에는 활성 영역들, 소자 분리막들, 도전층 및 절연층들이 형성될 수 있다.
제1 도전 라인부(110)는 메모리 셀 블록(1050)에 배치되는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이의 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63)을 포함할 수 있다. 제1 도전 라인부(110)의 도전 라인들(M00, M01, M02, ..., M61, M62, M63) 각각은 제1 방향(x 방향)으로 메모리 셀 영역(1000A)으로부터 커넥션 영역(1000B)까지 상호 평행하게 연장되며, 최소 피쳐(feature) 사이즈인 1F의 폭과 간격을 가질 수 있다. 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63) 각각은 커넥션 영역(1000B)에 형성된 제2 도전 라인부(120) 및 패드부(130)를 통해 디코더와 같은 외부 회로(미도시)에 전기적으로 연결될 수 있다.
제1 도전 라인부(110)의 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63)은 각각 4개의 제1 도전 라인들(112, 114, 116, 118)을 구비하는 복수의 도전 라인 그룹들(MG1, MG2, ..., MG15, MG16)로 나누어질 수 있다. 편의상 도면에서 제1 도전 라인부(110)는 어느 하나의 도전 라인 그룹, 예컨대 2번째 도전 라인 그룹(MG2)의 4개의 제1 도전 라인들(112, 114, 116, 118)만을 포함하는 것으로 도시되고 있다.
제2 도전 라인부(120)는 커넥션 영역(1000B)에서 제1 도전 라인부(110)의 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63) 각각으로부터 제2 방향(y 방향)으로 연장되어 형성된 복수의 도전 라인들을 포함할 수 있다. 제2 도전 라인부(120)의 복수의 도전 라인들은 각각 4개의 제2 도전 라인들(122, 124, 126, 128)을 구비하는 복수의 도전 라인 그룹들(MG1, MG2, ..., MG15, MG16)로 나누어질 수 있다. 제2 도전 라인부(120) 역시 편의상 2번째 도전 라인 그룹(MG2)의 4개의 제2 도전 라인들(122, 124, 126, 128)만을 포함하는 것으로 도시되고 있다.
제2 도전 라인부(120)의 제2 도전 라인들(122, 124, 126, 128) 각각은 제1 도전 라인부(110)의 대응하는 제1 도전 라인들(112, 114, 116, 118)과 일체형으로 형성될 수 있고, 1F의 폭을 가질 수 있다.
패드부(130)는 커넥션 영역(1000B)에서 제2 도전 라인부(120)의 복수의 도전 라인들과 각각 연결된 복수의 패드들을 포함할 수 있다. 패드부(130)의 복수의 패드들은 각각 4개의 패드들(132, 134, 136, 138)을 구비하는 복수의 도전 라인 그룹들(MG1, MG2, ..., MG15, MG16)로 나누어질 수 있다. 패드부(130) 역시 편의상 2 번째 도전 라인 그룹(MG2)의 4개의 패드들(132, 134, 136, 138)만을 포함하는 것으로 도시되어 있다.
패드부(130)의 패드들(132, 134, 136, 138) 각각은 제2 도전 라인부(120)의 대응하는 제2 도전 라인들(122, 124, 126, 128)과 일체형으로 형성될 수 있다. 한편, 패드부(130)의 패드들(132, 134, 136, 138) 각각이 제2 도전 라인부(120)의 대응하는 제2 도전 라인들(122, 124, 126, 128)의 끝단에 배치되었지만, 이에 한정되지 않고 패드부(130)의 패드들(132, 134, 136, 138)은 제2 도전 라인들(122, 124, 126, 128)의 다양한 곳에 배치될 수 있다. 이에 대해서는 도 20 내지 도 23에 대한 설명 부분에서 상세히 기술한다.
복수의 도전 라인 그룹들(MG1, MG2, ..., MG15, MG16) 각각은 4개의 제1 도전 라인들(112, 114, 116, 118), 4개의 제2 도전 라인들(122, 124, 126, 128) 및 4개의 패드들(132, 134, 136, 138)을 구비할 수 있다. 또한, 도전 라인 그룹들((MG1, MG2, ..., MG15, MG16) 각각에서, 4개의 제2 도전 라인들(122, 124, 126, 128) 및 4개의 패드들(132, 134, 136, 138)의 구조는 도시된 바와 같이 동일 할 수 있다.
복수의 도전 라인 그룹들(MG1, MG2, ..., MG15, MG16)은 중앙부에 위치하는 제1 방향의 중심선(Rx)을 기준으로 제2 방향(y 방향)으로 상호 대칭되도록 형성될 수 있다. 또한, 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63)은 중심선(Rx)을 기준으로 제2 방향을 따라서, 제1 방향의 길이가 순차적으로 줄어들 수 있다. 즉, 중심선(Rx)에 인접하는 제1 방향의 도전 라인의 길이가 가장 길고 중심선(Rx)에서 멀어질수록 도전 라인의 제1 방향 길이가 줄어들 수 있다. 한편, 이와 같은 개념은 중심선(Rx)을 기준으로 제2 방향을 따라서, 복수의 도전 라인 그룹들(MG1, MG2, ..., MG15, MG16) 각각의 제1 방향의 길이가 순차적으로 줄어드는 것으로 설명될 수도 있다.
도 3에는 1 개의 메모리 셀 블록(1050)에 16 개의 도전 라인 그룹이 포함되어 있는 것으로 예시되어 있다. 그러나, 본 발명은 이에 한정되지 않는다. 즉, 1 개의 메모리 셀 블록(1050)에 포함되는 도전 라인 그룹의 수는 특별히 제한되지 않으며, 16 개보다 더 작거나 큰 수의 도전 라인 그룹이 포함될 수 있음은 물론이다.
스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 각각 상기 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63)의 폭보다 더 큰 3F의 폭을 가질 수 있다. 그리고 상기 접지 선택 라인(GSL)과 최외곽 도전 라인(M00) 사이와, 상기 스트링 선택 라인(SSL)과 최외곽 도전 라인(M63) 사이에는 각각 1F의 간격이 유지될 수 있다.
한편, 주변회로 영역(1000C)에는 주변회로용 도전 패턴(700)이 형성될 수 있다.
제1 도전 라인부(110), 즉 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 제2 도전 라인부(120), 패드부(130), 및 주변회로용 도전 패턴(700)은 모두 상호 동일한 물질로 형성될 수 있다.
일 예에서, 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63) 각각은 복수의 메모리 셀을 구성하는 워드 라인일 수 있다. 다른 예에서, 상기 복수의 도전 라인들(M00, M01, M02, ..., M61, M62, M63)은 메모리 셀 영역(1000A)에서 복수의 메모리 셀을 구성하는 비트 라인일 수 있다. 이 경우, 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)은 생략될 수도 있다. 주변회로용 도전 패턴(700)은 주변회로용 트랜지스터의 게이트 전극을 구성할 수 있다.
지금까지, NAND 플래시 메모리 소자를 가지고 설명하였지만, 본 실시예의 반도체 소자는 이에 한정되지 않고, 복수의 도전 라인들이 배치되고 단부에 패드가 형성되는 모든 반도체 소자, 예컨대 DRAM 메모리 소자, 로직 소자 등에도 적용될 수 있음은 물론이다.
이하, 제1 도전 라인부(110), 제2 도전 라인부(120), 및 패드부(130)에 대한 구조에 대해서는 도 4 이하에서 상세히 기술한다.
도 4는 도 3의 A 부분을 확대하여 보여주는 평면도로서, 복수의 도전 라인 그룹들(MG1, MG2, ..., MG15, MG16) 중 어느 하나, 예컨대 MG2의 우측 끝단 부분을 좀더 상세하게 도시하고 있다.
도 4를 참조하면, 도전 라인 그룹(MG2)은 제1 도전 라인부(110), 제2 도전 라인부(120) 및 패드부(130)를 포함할 수 있다.
제1 도전 라인부(110)는 4개의 도전 라인, 예컨대 제1-1 내지 제1-4 도전 라인들(112, 114, 116, 118)을 포함하고, 메모리 셀 영역(도 3의 1000A)으로부터 커넥션 영역(1000B)까지 제1 방향(x 방향)으로 상호 평행하게 연장되어 형성될 수 있다. 이러한 제1-1 내지 제1-4 도전 라인들(112, 114, 116, 118) 각각은 1F의 폭을 가지며, 인접하는 제1 도전 라인들 간에 1F의 간격을 가질 수 있다.
제1-1 내지 제1-4 도전 라인들(112, 114, 116, 118)은 왼쪽에서 오른쪽으로 순차적으로 제1 방향의 길이가 줄어들 수 있다. 예컨대, 제1-1 도전 라인(112)이 가장 길고, 제1-2 도전 라인(114)가 두 번째로 길고, 제1-3 도전 라인(116)이 세 번째로 길고, 제1-4 도전 라인(118)이 가장 짧을 수 있다.
제2 도전 라인부(120)는 제2-1 내지 제2-4 도전 라인들(122, 124, 126, 128) 및 2개의 확장부(125A, 125B)를 포함할 수 있다. 제2-1 내지 제2-4 도전 라인들(122, 124, 126, 128) 각각은 대응하는 제1번 내지 제4번 제1 도전 라인들(112, 114, 116, 118)로부터 제2 방향(y 방향)으로 연장되어 형성될 수 있고, 각각 1F의 폭을 가질 수 있다. 한편, 본 실시예에서 제2-1 내지 제2-4 도전 라인들(122, 124, 126, 128)이 대응하는 제1-1 내지 제1-4 도전 라인들(112, 114, 116, 118)로부터 수직 방향으로 연장되었지만 이에 한하지 않고 제1-4 도전 라인들(112, 114, 116, 118)과 소정 각도를 가지고 연장될 수 있음은 물론이다.
구체적으로, 제2-1 내지 제2-4 도전 라인들(122, 124, 126, 128) 각각은 대응하는 제1-1 내지 제1-4 도전 라인들(112, 114, 116, 118)의 끝단에서 우측의 제2 방향(y 방향)으로 연장된 제1 부분들(a1, a2, a3, a4)을 구비할 수 있다. 또한, 제2-1 내지 제2-4 도전 라인들(122, 124, 126, 128) 각각은 제1 부분들(a1, a2, a3, a4)로부터 연장되어 확장부(125A, 125B) 일부를 둘러싸는 제2 부분들(b1, b2, b3, b4)을 구비할 수 있다.
인접하는 2개의 제2 부분들은 확장부에서 서로 반대방향으로 연장될 수 있다. 예컨대, 제2-1 및 제2-2 부분(b1, b2)은 제1 확장부(125A)에서 서로 반대방향으로 연장되며, 제1 확장부(125A)의 1면을 둘러쌀 수 있다. 또한, 제2-3 및 제2-4 부분(b3, b4)은 제2 확장부(125B)에서 서로 반대 방향으로 연장되며, 제2 확장부(125B)의 1면을 둘러쌀 수 있다. 한편, 인접하는 2개의 제2 부분들은 확장부에서 서로 반대 방향인 아닌 서로에 대해 소정 각도를 가지고 연장될 수도 있다.
덧붙여, 제2 부분들(b1, b2, b3, b4) 각각은 끝단에 굴곡부(c1, c2, c3, c4)를 가질 수 있다. 예컨대, 제2-1 및 제2-2 부분(b1, b2)의 두 굴곡부(c1, c2)는 제1 확장부(125A)의 1면의 양 측면을 둘러쌀 수 있고, 제2-3 및 제2-4 부분(b3, b4)의 두 굴곡부(c3, c4)는 제2 확장부(125B)의 1면의 양 측면을 둘러쌀 수 있다.
한편, 4개의 굴곡부(c1, c2, c3, c4)는 본 실시예와 다른 구조로 확장부의 일부를 둘러싸거나, 경우에 따라 굴곡부가 형성되지 않을 수도 있다.
2개의 확장부(125A, 125B)의 제2 방향 폭은 인접하는 제1 부분들 간의 간격보다 넓을 수 있다. 예컨대, 제1 확장부(125A) 폭(W1), 즉 인접하는 두 굴곡부(c1, c2) 간의 거리는 인접하는 제1 부분들(a1, a2)의 간격인 1F보다 클 수 있다. 이러한 2개의 확장부(125A, 125B)의 제2 방향 폭(W1)은 반도체 소자 제조 공정 중에 버퍼 PR 패턴, 즉 도 9a의 제2 PR(Photo Resist) 패턴(600-2)의 구조를 조정함으로써 변경될 수 있다. 그에 대해서는 도 5a 내지 도 18b의 반도체 소자 제조 과정에 대한 설명에서 좀더 상세히 기술한다.
2개의 확장부(125A, 125B)은 트림 영역에 대하여 서로 대칭인 구조를 가질 수 있다. 트림 영역은 인접하는 2개의 제2 도전 라인들을 다른 인접하는 2개의 제2 도전 라인들과 전기적으로 오픈시키는 영역으로, 도 14a, 도 20 내지 도 23의 TA 부분을 의미할 수 있다. 그러나 트림 영역이 그러한 구조에 한정되는 것은 아니다.
패드부(130)는 4개의 제2 도전 라인들(122, 124, 126, 128)의 끝단, 예컨대, 4개의 굴곡부(c1, c2, c3, c4) 끝단에 연결된 4개의 패드들(132, 134, 136, 138)를 포함할 수 있다. 4개의 패드들(132, 134, 136, 138) 각각은 직사각형 구조를 가질 수 있으며, 제1 방향 및/또는 제2 방향의 폭이 1F보다 클 수 있고, 서로에 대하여 소정 간격을 유지할 수 있다. 패드의 제1 방향 및 제2 방향의 폭 및 패드들 간의 간격은 반도체 소자 제조 공정 중에 패드 PR 패턴, 즉 도 16a의 제4 PR 패턴의 구조를 조정함으로써 변경될 수 있으며, 상기 패드 PR 패턴은 상기 확장부의 존재에 기인하여 충분한 공정 마진을 가지고 조정될 수 있다. 그에 대해서는 도 5a 내지 도 18b의 반도체 소자 제조 과정에 대한 설명에서 좀더 상세히 기술한다.
본 실시예에 따른 반도체 소자에서, 제1 도전 라인부(110), 제2 도전 라인부(120) 및 패드부(130)는, 현재의 리소그래피 기술에서 구현 가능한 소정 형태의 마스크 패턴에 더블 패터닝(Double Patterning Technology: DPT) 공정을 적용함으로써 동시에 형성될 수 있다. 또한, 제2 도전 라인부(120)에 확장부(125A, 125B)가 구비됨으로써, 패드부(130)가 충분한 공정 마진을 가지고 용이하게 형성될 수 있다. 한편, 본 실시예에 도시된 제2 도전 라인부(120) 및 패드부(130)의 구조는 하나의 예시에 불과하고 다양한 구조로 형성될 수 있다. 즉, 제2 도전 라인부에 확장부가 구비되고 그러한 확장부를 이용하여 패드부가 형성되는 개념이 적용되는 모든 반도체 소자들은 본 발명의 기술적 사상에 속한다.
도 5a 내지 도 18b는 본 발명의 다른 실시예에 따른 도 4의 반도체 패턴 형성 과정을 보여주는 평면도들 및 단면도들이다. 여기서, 도 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a 및 18a는 본 실시예에 따른 반도체 소자의 패턴 형성 과정의 각 단계에 대한 평면도들이고, 도 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b 및 18b는 도 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a 및 18a의 각각의 I-I'의 부분을 절단한 단면도들이다.
도 5a 및 5b를 참조하면, 기판(10) 상에 타겟층(100), 마스크층(200), 제1 희생층(300), 및 제2 희생층(400), 및 반사 방지층(500, Anti-Reflective layer: ARL)을 형성하고, 상기 반사 방지층(500) 상에 소정 형태의 제1 PR(Photo Resist) 패턴(600-1)을 형성한다.
기판(10)은 반도체 기판, 예를 들어 IV족 반도체 기판, III-V족 화합물 반도체 기판, 또는 II-VI족 산화물 반도체 기판을 포함할 수 있다. 예를 들어, IV족 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 상기 기판은 벌크 웨이퍼 또는 에피택셜층을 포함할 수 있다.
이러한 기판(10) 상에는 메모리 셀 영역(1000A), 커넥션 영역(1000B) 및 주변 회로 영역(1000C)들이 정의될 수 있다. 도 5a 내지 도 5b는 메모리 셀 영역(1000A) 일부, 및 커넥션 영역(1000B)만을 도시하고 있다. 이러한 기판(10)상에는 다수의 활성 영역들, 소자 분리층들, 도전층 및 절연층들이 형성될 수 있다. 예컨대, 기판(10)상에는 워드 라인에 연결되는 게이트 전극(미도시)이 형성될 수 있다.
타겟층(100)은 목표하는 도전 라인 또는 패드가 형성되는 층으로서, 도핑된 폴리실리콘, 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예컨대, 상기 타겟층(100)으로 워드 라인을 형성하는 경우, 상기 타겟층(100)은 TaN, TiN, W, WN, HfN, 텅스텐 실리사이드 및 폴리실리콘으로 이루어지는 군에서 선택되는 어느 하나, 또는 이들의 조합으로 이루어지는 도전 물질을 포함할 수 있다. 또는, 상기 타겟층(100)으로 비트 라인을 형성하는 경우, 상기 타겟층(100)은 도핑된 폴리실리콘 또는 금속을 포함할 수 있다.
마스크층(200)은 소정 식각 조건 하에서 타겟층(100)과 서로 다른 식각 특성을 가지 물질로 형성될 수 있다. 예컨대, 마스크층(200)은 실리콘산화막(SiO2)과 같은 산화막으로 형성될 수 있다. 이러한 마스크층(200)에 타겟층(100)에 형성하고자 하는 타겟 패턴이 형성되고, 마스크층(200)에 형성된 패턴이 타겟층(100)에 전사됨으로써 타겟층(100)에 타겟 패턴이 형성되게 된다.
제1 희생층(300)은 소정 식각 조건 하에서 마스크층(200)과 서로 다른 식각 특성을 가지 물질로 형성될 수 있다. 예컨대, 제1 희생층(300)은 폴리실리콘, 또는 ACL(Amorphous Carbon Layer)로 형성될 수 있다. 한편, ACL 대신 이러한 SOH를 이용할 수도 있다. 여기서, SOH는 탄소 함량이 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그 유도체로 이루어지는 물질을 의미한다.
제2 희생층(400)은 소정 식각 조건 하에서 제1 희생층(300)과 서로 다른 식각 특성을 가지 물질로 형성될 수 있다. 예컨대, 상기 제1 희생층(300)이 폴리실리콘으로 형성된 경우, 제2 희생층(400)은 ACL이나 SOH로 형성될 수 있다. 반대로, 상기 제1 희생층(300)이 ACL이나 SOH로 형성된 경우, 제2 희생층(400)은 폴리실리콘으로 형성될 수 있다.
반사 방지층(500)은 포토리소그라피 공정 중에 반사 방지 기능을 수행하는 층으로서, 단일층 또는 다중층으로 형성할 수 있다. 단일층으로 형성되는 경우에는 예컨대, SiON층으로 형성할 수 있다. 다중층으로 형성하는 경우에는 SiON층 상에 BARC(Bottom Anti-Reflective Coating)층(미도시)을 포함할 수 있다.
제1 PR 패턴(600-1)은 반사 방지층(500) 상에 포토리소그라피 공정을 통해 소정 형태로 형성되며, 복수 개 형성될 수 있다. 제1 PR 패턴(600-1) 각각은 도 5a에 도시된 바와 같이 소정 규격을 가지고 형성될 수 있고, 셀 영역의 기본 구조를 형성하므로 셀 PR 패턴으로 언급될 수 있다.
즉, 제1 PR 패턴(600-1)은, 제1 방향(x 방향)으로 연장되고 제2 방향(y 방향)의 폭이 3F인 제1 영역(A1), 및 제1 영역(A1)에서 제1 방향으로 연장되되 제2 방향 폭이 3F보다 큰 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)의 제2 방향 폭은 타겟 폭(1F)의 3배인 3F로 고정된다. 그러나 제2 영역(A2)의 제2 방향 폭은 고정되지 않고 차후에 형성되는 제2 도전 라인부 및 패드부를 고려하여 소정 폭으로 형성될 수 있다. 또한, 제2 영역(A2)의 제1 방향 폭도 제2 도전 라인부 및 패드부를 고려하여 소정 폭으로 형성될 수 있다. 한편, 제1 영역(A1)과 제2 영역(A2)의 왼쪽 면은 동일 평면을 이룰 수 있다.
도 6a 및 6b를 참조하면, 제1 PR 패턴(600-1) 및 반사 방지층(500) 상에 제1 스페이서층(700)을 형성한다. 제1 스페이서층(700)은 균일한 두께, 예컨대 타겟 폭(1F)와 동일한 두께로 형성할 수 있다. 또한, 제1 스페이서층(700)은 제1 PR 패턴(600-1)에 대하여 서로 다른 식각 선택비를 갖는 재료로 형성될 수 있다. 예컨대, 제1 스페이서층(700)은 MTO(Medium Temperature Oxide) 등과 같은 산화막으로 형성될 수 있다.
제1 스페이서층(700)이 균일한 두께로 형성되도록 하기 위하여 ALD(Atomic Layer Deposition) 공정을 이용할 수 있다. 특히, 제1 스페이서층(700)을 ALD 공정으로 형성하는 데 있어서, ALD 공정 온도를 상온 내지 약 75 ℃ 이하의 온도로 설정할 수 있다. 한편, 제1 스페이서층(700)이 ALD 공정을 통해 형성되므로 제1 ALD층으로 언급될 수도 있다.
7a 및 7b를 참조하면, 반사 방지층(500)의 상면이 노출될 때까지 상기 제1 스페이서층(700)을 에치-백(etch-back) 또는 건식 식각하여 제1 PR 패턴(600-1)의 측벽을 덮는 제1 스페이서(700a)를 형성한다.
제1 스페이서(700a)는 도 7a에 도시된 바와 같이 제1 PR 패턴(600-1) 측벽 전체를 둘러싸는 구조로 형성될 수 있다. 또한, 제1 스페이서(700a)는 도 7b에 도시된 바와 같이 반사 방지층(500) 상면을 1F의 폭을 가지고 덮도록 형성될 수 있다.
제1 스페이서층(700)을 식각하기 위하여, 예를 들면 메인 식각 가스로서 CxFy 가스 (x 및 y는 각각 1 내지 10의 정수), 또는 CHxFy 가스 (x 및 y는 각각 1 내지 10의 정수)를 사용할 수 있다. 또는, 상기 메인 식각 가스에 O2 가스 및 Ar 중에서 선택되는 적어도 하나의 가스를 혼합하여 사용할 수 있다. CxFy 가스로서는 예컨대, C3F6, C4F6, C4F8, 또는 C5F8을 사용할 수 있다. CHxFy 가스로서는 예컨대, CHF3 또는 CH2F2를 사용할 수 있다. 여기서, 식각 가스에 첨가되는 O2는 식각 공정 중에 발생되는 폴리머 부산물을 제거하는 역할과, CxFy 식각 가스를 분해시키는 역할을 한다. 또한, 식각 가스에 첨가되는 Ar은 캐리어 가스로 이용되며, 또한 이온 충돌 (ion bombarding)이 이루어지도록 하는 역할을 한다.
제1 스페이서층(700)을 식각하는 데 있어서, 식각 챔버 내에서 앞서 예시된 식각 가스들 중에서 선택되는 식각 가스의 플라즈마를 발생시키고, 그러한 플라즈마 분위기에서 식각을 행할 수 있다. 또는, 경우에 따라 식각 챔버 내에서 플라즈마를 발생시키지 않음으로써 이온 에너지가 없는 상태로 선택된 식각 가스 분위기에서 식각을 행할 수도 있다. 예컨대, 제1 스페이서층(700)을 식각하기 위하여 C4F6, CHF3, O2, 및 Ar의 혼합 가스를 식각 가스로 사용할 수 있다. 이 경우, C4F6:CHF3:O2:Ar의 부피비가 약 1:6:2:14로 되도록 각각의 가스를 공급하면서 약 30 mT의 압력하에서 플라즈마 방식의 건식 식각 공정을 수 초 내지 수십 초 동안 행할 수 있다.
한편, 제1 스페이서(700a) 형성 후, 반사 방지층(500) 상에 제1 스페이서(700a)만을 남기고 제1 PR 패턴(600-1)을 제거한다. 제1 PR 패턴(600-1)의 제거 공정은 제1 스페이서(700a) 및 반사 방지층(500)의 식각이 억제되는 조건하에서 행할 수 있다. 제1 PR 패턴(600-1)의 제거 공정은 예컨대, 애싱 (ashing) 및/또는 스트립 (strip) 공정을 이용할 수 있다. 또한, 반사 방지층(500)의 구성 재료에 따라 건식 또는 습식 식각 공정을 이용하여 제1 PR 패턴(600-1)을 제거할 수도 있다.
도 8a 및 8b를 참조하면, 제1 PR 패턴(600-1) 제거 후, 제1 스페이서(700a)의 일부를 덮은 제2 PR 패턴(600-2)을 형성한다. 제2 PR 패턴(600-2)은 패드부가 형성될 부분, 예컨대, 제2 영역의 오른쪽 부분의 제1 스페이서(700a)의 일부를 덮도록 제2 PR 패턴(600-2)이 형성될 수 있다. 이러한 제2 PR 패턴(600-2)은 수평 단면이 직사각형 구조로 형성될 수 있다. 그러나 제2 PR 패턴(600-2)의 수평 단면 구조가 직사각형 구조에 한정되지는 않는다. 예컨대, 제2 PR 패턴(600-2)은 원형, 타원형, 다각형 등으로 형성될 수도 있다. 한편, 제2 PR 패턴(600-2)은 패드부 형성에 버퍼 역할을 할 수 있는 확장부를 형성을 위해 형성되므로 버퍼 PR 패턴으로 언급될 수 있다.
제2 PR 패턴(600-2)의 사이즈에 따라 확장부의 사이즈가 결정될 수 있다. 예컨대, 제2 PR 패턴(600-2)의 제2 방향의 폭이 확장부의 제2 방향 폭에 대응될 수 있다. 또한, 제2 PR 패턴(600-2)의 제1 방향의 폭에 의해 확장부의 제1 방향 폭이 좌우될 수 있다. 즉, 확장부의 제1 방향 폭은 제2 PR 패턴(600-2)의 제1 방향의 폭과 차후에 형성되는 트림 영역의 제1 방향 폭에 의해 결정될 수 있다.
한편, 본 실시예에서, 제2 PR 패턴(600-2)이 제2 영역의 오른쪽 부분의 제1 스페이서(700a)의 일부를 덮도록 형성되었지만 이에 한하지 않고 다양한 부분에 다양한 크기로 제2 PR 패턴(600-2)이 형성될 수 있다. 또한, 1개에 한하지 않고 2개 이상으로 제2 PR 패턴(600-2)이 형성될 수도 있다. 제2 PR 패턴(600-2)에 대한 구조, 위치 및 개수 등에 대해서는 도 20 내지 23 부분에서 좀더 상세히 기술한다.
도 9a 및 9b를 참조하면, 제2 PR 패턴(600-2)을 식각 마스크로 하여 반사 방지층(500)을 건식 식각 한다. 한편, 반사 방지층(500)의 식각 공정 중에 제2 PR 패턴(600-2)에 의해 덮여 있는 않고 노출된 부분의 제1 스페이서(700a)도 약각 식각될 수 있다. 그에 따라, 노출된 부분의 왼쪽 제1 스페이서(700b)가 제2 PR 패턴(600-2)에 의해 덮여 있는 부분의 오른쪽 제1 스페이서(700a)보다 얇아질 수 있다.
한편, 반사 방지층(500)은 식각을 통해 패터닝 되어, 제2 PR 패턴(600-2) 하부의 제1 반사 방지층 패턴(500a)과 노출된 제1 스페이서(700b) 하부의 제2 반사 방지층 패턴(500b)으로 된다.
도 10a 및 10b를 참조하면, 제1 스페이서(700a, 700b) 및 반사 방지층 패턴(500a, 500b)를 식각 마스크로 하여 하부의 제2 희생층(400)을 건식 식각한다. 만약, 제2 희생층(400)이 ACL이나 SOH로 형성된 경우, 제2 희생층(400) 식각 공정 중에 PR 패턴도 함께 제거될 수 있다. 예컨대, 제2 PR 패턴(600-2)은 카본을 많이 포함하는 폴리머 계통이므로, ACL이나 SOH과 식각 특성이 유사할 수 있고, 그에 따라 제2 희생층(400) 식각 공정 중에 제2 PR 패턴(600-2)이 함께 식각되어 제거될 수 있다.
한편, 제2 희생층(400)이 폴리실리콘으로 형성된 경우에는 제2 희생층(400) 식각 공정 후에 애싱 및/또는 스트립 공정을 통해 별도로 제2 PR 패턴(600-2)을 제거할 수도 있다. 제2 희생층(400)은 패터닝 되어 제1 반사 방지층 패턴(500a) 하부의 오른쪽 제2 희생층 패턴(400a)과 제2 반사 방지층 패턴(500b) 하부의 왼쪽 제2 희생층 패턴(400b)으로 된다.
도 11a 및 도 11b를 참조하면, 제1 스페이서(700a, 700b) 및 반사 방지층(500a, 500b)을 제거하여 오른쪽 및 왼쪽 제2 희생층 패턴(400a, 400b)만을 남긴다. 제1 스페이서(700a, 700b) 및 반사 방지층(500a, 500b)은 HF을 포함한 에천트를 이용하여 제거할 수 있다.
도 12a 및 12b를 참조하면, 제2 희생층 패턴(400a, 400b) 및 제1 희생층(300) 상에 제2 스페이서층(800)을 형성한다. 제2 스페이서층(800)은 균일한 두께, 예컨대 타겟 폭(1F)와 동일한 두께로 형성할 수 있다. 또한, 제2 스페이서층(800)은 제2 희생층 패턴(400a, 400b) 및 제1 희생층(300)에 대하여 서로 다른 식각 선택비를 갖는 재료로 형성될 수 있다. 예컨대, 제1 스페이서층(700)은 MTO(Medium Temperature Oxide) 등과 같은 산화막으로 형성될 수 있다.
제2 스페이서층(800)은 제1 스페이서층(700)과 마찬가지로 균일한 두께로 형성되도록 하기 위하여 ALD 공정을 이용할 수 있다.
도 13a 및 13b를 참조하면, 제1 희생층(300)의 상면이 노출될 때까지 상기 제2 스페이서층(800)을 에치-백(etch-back) 또는 건식 식각하여 제2 희생층 패턴(400a, 400b)의 측벽을 덮는 제2 스페이서(800a)를 형성한다.
제2 스페이서(800a)는 도 13a에 도시된 바와 같이 제2 희생층 패턴(400a, 400b) 측벽 전체를 둘러싸는 구조로 형성될 수 있다. 또한, 제2 스페이서(800a)는 도 13b에 도시된 바와 같이 제1 희생층(300) 상면을 1F의 폭을 가지고 덮도록 형성될 수 있다. 이러한 제2 스페이서(800a) 형성 공정에는 전술한 제1 스페이서(700a) 형성 공정이 이용될 수 있다.
한편, 제2 스페이서(800a) 형성 후, 제1 희생층(300) 상에 제2 스페이서(800a)만을 남기고 제2 희생층 패턴(400a, 400b)을 제거한다. 제2 희생층 패턴(400a, 400b)은 예컨대, 애싱 및/또는 스트립 공정을 이용하여 제거할 수 있다. 제2 희생층 패턴(400a, 400b) 제거에 의해, 제2 PR 패턴이 형성되었던 부분에 대응하는 오픈 영역(OP)이 형성될 수 있다. 이러한 오픈 영역(OP)은 이후의 트림 공정 후 2개의 확장부를 구성하게 된다.
14a 및 14b를 참조하면, 트림(trim) 공정을 수행하기 위하여, 제2 스페이서(800a) 및 제1 희생층(300) 상에 제3 PR 패턴(600-3)을 형성한다. 트림 공정은 오픈 영역(OP)에서 서로 연결되어 있는 2개의 제2 스페이서(800a)를 끊는 공정을 말한다. 즉, 도 14a에서 도시된 바와 같이 제1 영역(A1)에서 인접하는 2개의 제2 스페이서는 다른 인접하는 2개의 제2 스페이서와 오픈 영역(OP)에서 서로 만난다. 4개의 스페이서는 차후에 개별적인 도전 라인에 대응하므로 서로 연결되어 있으면 안 된다. 따라서, 트림 공정을 통해 2개의 제2 스페이서(800a)를 끊어 주어야 한다. 제3 PR 패턴(600-3)은 트림 공정에 이용되므로 트림 PR 패턴으로 언급될 수 있다.
트림 공정을 위해 제3 PR 패턴(600-3)은 제2 PR 패턴(600-2)이 형성되었던 부분의 2개의 제2 스페이서(800a)의 일부를 노출시키는 형태로 형성된다. 예컨대, 제3 PR 패턴(600-3)은 제2 방향으로 길쭉한 직사각형 구조의 오픈부, 즉 트림 영역(TA)를 갖는 형태를 가질 수 있다.
15a 및 15b를 참조하면, 제3 PR 패턴(600-3)을 식각 마스크로 하여 제2 PR 패턴이 형성되었던 부분에서 연결되어 있는 2개의 제2 스페이서(800a) 식각하여 오픈시킨다. 이에 따라, 제2 스페이서(800a)는 4개의 개별 스페이서들(800b)로 분리될 수 있다. 트림 공정 후, 제3 PR 패턴(600-3)을 애싱 및/또는 스트립을 통해 제거한다. 트림 공정을 통해 제2 PR 패턴(600-2)이 형성되었던 부분, 즉 오픈 영역(도 13a의 OP)은 2개의 확장부(125A, 125B)로 분리될 수 있다. 이러한, 2개의 확장부(125A, 125B) 각각은 트림 영역 부분의 면을 제외하고 인접하는 2개의 제2 도전 라인들에 의해 둘러싸일 수 있다. 예컨대, 제1 확장부(125A)은 제2-1 및 제2-2 도전 라인들(122, 124)에 의해 둘러싸일 수 있고, 제2 확장부(125B)는 제2-3 및 제2-4 도전 라인들(126, 128)에 의해 둘러싸일 수 있다.
한편, 2개의 확장부(125A, 125B)는 제2 PR 패턴(600-2)의 제2 방향 폭과 동일한 제2 방향 폭을 가질 수 있다. 또한, 2개의 확장부(125A, 125B)의 제1 방향 폭은 제2 PR 패턴(600-2)의 제1 방향 폭과 트림 영역(TA)의 제1 방향 폭에 의해 결정될 수 있다. 덧붙여, 확장부(125A, 125B) 내에 패드의 일부분이 형성됨으로써, 2개의 확장부(125A, 125B)의 제1 방향 폭은 약간 줄어들 수도 있다.
도 16a 및 16b를 참조하면, 패드를 형성을 위한 제4 PR 패턴(600-4)을 형성한다. 제4 PR 패턴(600-4)은 트림 공정을 통해 끊어진 4개의 개별 스페이서(800b)의 끝단의 일부를 덮도록 형성될 수 있다. 즉, 2개의 확장부(125A, 125B)를 둘러싸는 4개의 개별 스페이서(800b)의 끝단 부분을 각각 덮도록 4개의 제4 PR 패턴(600-4)이 형성될 수 있다. 그러나 제4 PR 패턴(600-4)의 구조가 본 실시예의 구조에 한정되는 것은 아니다. 즉, 개별 스페이서(800b)의 일부를 덮기만 한다면 제4 PR 패턴(600-4)은 어느 곳에도 형성될 수 있음은 물론이다. 제4 PR 패턴(600-4)은 패드 형성 공정에 이용되므로 패드 PR 패턴으로 언급될 수 있다.
다만, 2개의 확장부(125A, 125B) 부분을 제외하고는 인접하는 2개의 개별 스페이서들(800b) 간의 간격은 1F 정도에 불과하다. 그에 따라, 1F의 간격을 갖는 부분에 제4 PR 패턴(600-4)을 형성하는 것은 공정 마진이 0.5F 정도에 불과하여 매우 힘들 수 있다. 그에 반해, 2개의 확장부(125A, 125B) 부분은 개별 스페이서들(800b) 간의 간격이 매우 클 수 있고, 따라서 충분한 공정 마진을 가지고 제4 PR 패턴(600-4)을 용이하게 형성할 수 있다.
도 17a 및 17b를 참조하면, 제4 PR 패턴(600-4)을 이용하여 제1 희생층(300)을 식각하여 제1 희생층 패턴(300a, 300b)을 형성한다. 제1 희생층 패턴(300a, 300b)은 제4 PR 패턴(600-4) 하부의 오른쪽 제1 희생층 패턴(300a)과 제4 PR 패턴(600-4)이 형성되지 않는 부분의 왼쪽 제1 희생층(300b) 부분으로 분류될 수 있다.
제1 희생층 패턴(300a, 300b) 형성 후, 제4 PR 패턴(600-4)은 애싱 및/또는 스트립을 통해 제거될 수 있다. 한편, 제1 희생층(300)에 대한 식각 공정 중에, 제4 PR 패턴(600-4)이 형성되지 않는 부분의 제2 스페이서(800b)가 어느 정도 식각될 수 있다. 그에 따라, 제4 PR 패턴(600-4)이 형성되지 않는 부분의 왼쪽 제2 스페이서(800c)는 제4 PR 패턴(600-4)이 형성되었던 부분의 오른쪽 제2 스페이서(800b)보다 얇을 수 있다.
도 18a 및 18b를 참조하면, 제1 희생층 패턴(300a, 300b)을 이용하여 마스크층(200)을 식각하여 마스크 패턴(200a, 200b)을 형성한다. 전술한 바와 같이 마스크층(200)은 산화막 계통으로 형성되고 또한, 제2 스페이서(800b, 800c)도 산화막 계통으로 형성되므로, 마스크층(200) 식각 시에 제2 스페이서(800b, 800c)도 함께 제거될 수 있다. 또한, 마스크층(200) 식각 공정 후에, 제1 희생층 패턴(300a, 300b)도 어느 정도 식각이 진행되기 때문에, 마스크 패턴(200a, 200b) 상에 남은 제1 희생층 패턴(300c, 300d)은 마스크층(200) 식각 공정 이전보다 얇아질 수 있다.
이후, 마스크 패턴(200a, 200b)을 식각 공정을 통해 하부의 타겟층(100)에 전사시키면, 도 4와 같은 도전 패턴들, 예컨대 제1 도전 라인부(110), 제2 도전 라인부(120), 및 패드부(130)가 형성될 수 있다.
도 19a 및 도 19b는 도 16b의 과정에 대한 변형예를 보여주는 단면도들로서, 도 16b의 공정을 대체할 수 있는 공정을 보여준다.
19a를 참조하면, 트림 공정 후, 제2 스페이서(800b)를 덮은 제3 희생층(910) 및 반사 방지층(920)을 제1 희생층(300) 상에 형성한다. 제1 희생층(300)이 폴리실리콘으로 형성된 경우에 제3 희생층(910)은 ACL 또는 SOH로 형성할 수 있다. 한편, 반사 방지층(920)은 SiON으로 형성될 수 있고, 또한 반사 방지층(920) 상에 BARC층이 더 형성될 수도 있다.
제3 희생층(910) 및 반사 방지층(920) 상에 패드를 위한 제4 PR 패턴(600-4)을 형성한다. 제4 PR 패턴(600-4)의 위치와 구조는 도 16b의 제4 PR 패턴(600-4)과 동일할 수 있다. 다만, 도 16b의 공정에서는 제2 스페이서(800b)을 바로 덮도록 제4 PR 패턴(600-4)이 형성되었지만, 본 실시예에서는 반사 방지층(920) 상에 형성되게 된다.
도 19b를 참조하면, 제4 PR 패턴(600-4)을 식각 마스크로 하여 제3 희생층(910) 및 반사 방지층(920)을 식각하여, 제3 희생층 패턴(910a) 및 반사 방지층 패턴(920a)을 형성한다. 제3 희생층(910) 및 반사 방지층(920) 식각에서 제4 PR 패턴(600-4)의 일부도 식각될 수 있다. 한편, 남은 제4 PR 패턴(600-4)은 애싱 및/또는 스트립을 통해 제거될 수 있다.
제3 희생층 패턴(910a) 및 반사 방지층 패턴(920a)은 도 16b에서의 제4 PR 패턴(600-4)과 동일한 기능을 수행할 수 있다. 즉, 제3 희생층 패턴(910a) 및 반사 방지층 패턴(920a)을 식각 마스크로 이용하여 도 17a 이하의 공정을 진행함으로써,하부층들을 식각할 수 있다.
도 20 내지 23은 도 4의 변형예들을 보여주는 평면도들이다. 설명의 편의를 위해 도 1의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다. 한편, 이해를 쉽게 하기 위하여, 도 20 내지 23은 도전 라인들에 대한 최종 도면을 도시하지 않고 도 13a에 대응되는 도면들이 도시된다. 즉, 제2 PR 패턴을 형성하고, 제2 스페이서들이 형성된 후, 제2 PR 패턴이 제거된 후의 도면들을 도시하고 있다.
도 20을 참조하면, 본 실시예의 반도체 소자에서, 2개의 확장부(125A, 125B)의 제1 방향 폭은 도 4에서의 확장부들보다 넓게 형성될 수 있다. 여기서, 해칭된 부분은 제2 PR 패턴이 형성되었던 부분이고, TA는 차후에 트림 영역이 형성되는 부분을 지칭한다.
2개의 확장부(125A, 125B)를 좀더 구체적으로 설명하면, 제1 확장부(125A)의 상측면은 제1 도전 라인(112)의 상부 끝단보다 더 상부 쪽에 위치할 수 있다. 또한, 제2 확장부(125B)의 하측면은 제4 도전 라인(118)의 상부 끝단보다 더 하부 쪽에 위치할 수 있다. 그러나 경우에 따라, 제1 확장부(125A)의 상측면이 제1 도전 라인(112)의 상부 끝단과 일치하거나 제1 도전 라인(112)의 상부 끝단보다 하부에 위치할 수도 있고, 제2 확장부(125B)의 하측면도 제4 도전 라인(118)의 상부 끝단과 일치하거나 제4 도전 라인(118)의 상부 끝단보다 상부 쪽에 위치할 수도 있다.
한편, 도 4에서와 유사하게 제1 확장부(125A)와 제2 확장부(125B)는 트림 영역(TA)에 대하여 대칭 구조로 형성될 수 있다. 그에 따라, 제1 확장부(125A)의 양 측면은 제2 확장부(125B)의 양 측면과 동일 평면을 이룰 수 있다. 또한, 제1 확장부(125A)와 제2 확장부(125B)를 형성하기 위하여, 인접하는 2개의 제2 도전 라인들에는 서로 반대 방향으로 연장되는 부분(화살표)이 존재할 수 있다. 한편, ①, ②, ③, ④은 차후에 패드가 형성될 수 있는 부분을 지칭한다. 그러나 패드 형성 위치가 그에 한정되는 것은 아니다. 예컨대, 확장부의 넓은 마진을 이용하면서, 제2 도전 라인들과 연결될 수만 있다면 어느 부분에도 패드가 형성될 수 있음은 물론이다.
도 21을 참조하면, 본 실시예의 반도체 소자에서, 2개의 확장부(125A, 125B)는 각각의 제2 PR 패턴(해칭 부분)을 통해 형성될 수 있다. 또한, 인접하는 2개의 제2 도전 라인들 각각은 2개의 확장부(125A, 125B) 사이에 연결부(d)를 포함할 수 있다. 예컨대, 2개의 확장부(125A, 125B) 사이에, 인접하는 제2-1 도전 라인(122)과 제2-2 도전 라인(124)은 서로 1F의 간격을 갖는 연결부(d)를 각각 포함할 수 있다.
여기서, TA는 역시 차후에 형성되는 트림 영역을 의미한다. 또한, 본 실시예에서도, 제1 확장부(125A)와 제2 확장부(125B)를 형성하기 위하여, 인접하는 2개의 제2 도전 라인들에는 서로 반대 방향으로 연장되는 부분(화살표)이 존재할 수 있다.
도 22를 참조하면, 본 실시예의 반도체 소자에서, 제1 확장부(125A) 및 제2 확장부(125B)는 트림 영역(TA)을 기준으로 좌우에 배치될 수 있다. 이러한 배치의 제1 및 제2 확장부(125A, 125B)를 형성하기 위하여, 제2 PR 패턴(해칭 부분)은 제2 방향으로 연장되면서 형성될 수 있다. 한편, D 부분의 패턴은 다른 도전 라인들과 연결되지 않은 더미 패턴 부분일 수 있고 그에 따라 패드를 형성할 때 이용되어도 무방하다. 한편, 제1 확장부(125A)의 좌측면이 제1 도전 라인(112)으로부터 돌출되도록 형성되었지만 제1 도전 라인(112)과 일치되도록 형성될 수 있음은 물론이다. 또한, 제2 확장부(125B)의 우측면도 오른쪽으로 돌출되지 않도록 형성할 수 있다.
본 실시예에서도 여전히 제1 확장부(125A)와 제2 확장부(125B)를 형성하기 위하여, 인접하는 2개의 제2 도전 라인들에는 서로 반대 방향으로 연장되는 부분(화살표)이 존재할 수 있다.
도 23을 참조하면, 본 실시예의 반도체 소자에서, 제1 확장부(125A) 및 제2 확장부(125B)는 제2 도전 라인들(122, 124, 126, 128)이 제1 도전 라인들(112, 114, 116, 118)로부터 제2 방향으로 연장되는 부분에 형성될 수 있다. 또한, 제1 확장부(125A) 및 제2 확장부(125B)는 각각의 제2 PR 패턴(해칭 부분)을 이용하여 형성될 수 있다. 한편, 제2 도전 라인들(122, 124, 126, 128)의 연결부(d)는 2개의 확장부(125A, 125B)보다 오른쪽에 위치할 수 있다. 그러한 연결부(d) 부분에 트림 영역(TA)이 형성될 수 있다.
한편, 제2 도전 라인들(122, 124, 126, 128)의 연결부(d)가 제1 방향으로 충분한 길이를 갖는 경우에는 연결부(d) 부분에 또 다른 제2 PR 패턴이 형성되어 제3 확장부(미도시)가 형성될 수 있고, 그에 따라, 패드 형성 위치 선택을 좀더 자유롭게 할 수 있다.
본 실시예에서도 제1 확장부(125A)와 제2 확장부(125B)를 형성하기 위하여, 인접하는 2개의 제2 도전 라인들에는 서로 반대 방향으로 연장되는 부분(화살표)이 존재할 수 있다. 또한, 패드들은 제1 및 제2 확장부(125A, 125B)가 형성된 부분에서 제2 도전 라인들과 연결되도록 형성될 수 있다.
도 24는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함하는 메모리 카드의 블록 다이어그램이다.
도 24를 참조하면, 메모리 카드(1200)는 명령 및 어드레스 신호 C/A를 생성하는 메모리 콘트롤러(1220)와, 메모리 모듈(1210), 예컨대 1 개 또는 복수의 플래시 메모리 소자를 포함하는 플래시 메모리를 포함한다. 메모리 콘트롤러(1220)는 호스트에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트로부터 수신하는 호스트 인터페이스(1223)와, 명령 및 어드레스 신호를 다시 메모리 모듈(1210)에 전송하거나 이들 신호를 메모리 모듈(1210)로부터 수신하는 메모리 인터페이스(1225)를 포함한다. 호스트 인터페이스(1223), 콘트롤러(1224), 및 메모리 인터페이스(1225)는 공통 버스 (common bus)를 통해 SRAM과 같은 콘트롤러 메모리(1221) 및 CPU와 같은 프로세서(1222)와 통신한다.
메모리 모듈(1210)은 메모리 콘트롤러(1220)로부터 명령 및 어드레스 신호를 수신하고, 응답으로서 메모리 모듈(1210) 상의 메모리 소자 중 적어도 하나에 데이터를 저장하거나 상기 메모리 소자 중 적어도 하나로부터 데이터를 독출한다. 각 메모리 소자는 복수의 메모리 셀과, 명령 및 어드레스 신호를 수신하고 프로그래밍 및 독출 동작 중에 어드레스 가능한 메모리 셀 중 적어도 하나를 억세스하기 위하여 행 신호 및 열 신호를 생성하는 디코더를 포함한다.
메모리 카드(1200)의 각 구성품들, 예컨대, 메모리 콘트롤러(1220)에 포함되는 전자 소자들 (1221, 1222, 1223, 1224, 1225), 및 메모리 모듈(1210)은 본 발명의 기술적 사상에 의한 실시예들에 따른 공정들을 이용하여 형성된 미세 패턴들, 즉 도전 라인 및 패드를 포함하도록 형성될 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 카드를 채용하는 메모리 시스템의 블록 다이어그램이다.
도 25를 참조하면, 메모리 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340, RAM), 유저 인터페이스(1350) 및 모뎀(1320)을 포함할 수 있다. 상기 각 소자들은 버스(1360)를 통해 메모리 카드(1310)에 신호를 전송하고 메모리 카드(1310)로부터 신호를 수신한다. 메모리 카드(1310)와 함께 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함하는 메모리 시스템(1300)의 각 구성품들은 본 발명의 기술적 사상에 의한 실시예들에 따른 공정들을 이용하여 형성된 미세 패턴들, 즉, 도전 라인 및 패드를 포함하도록 형성될 수 있다. 메모리 시스템(1300)은 다양한 전자 응용 분야에 응용될 수 있다. 예를 들면, SSD(solid state drives), CIS(CMOS image sensors) 및 컴퓨터 응용 칩 세트 분야에 응용될 수 있다.
본 명세서에서 개시된 메모리 시스템들 및 소자들은 예를 들면, BGA(ball grid arrays), CSP(chip scale packages), PLCC(plastic leaded chip carrier), PDIP(plastic dual in-line package), MCP(multi-chip package), WFP(wafer-level fabricated package), WSP(wafer-level processed stock package) 등을 포함하는 다양한 소자 패키지 형태들 중 어느 하나의 형태로 패키지될 수 있다. 그러나, 패키지 구조가 상기 예시된 바에 한정되는 것은 아니다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 기판, 100: 타겟층, 110: 제1 도전 라인부, 120; 제2 도전 라인부, 130: 패드부, 125A, 125B: 확장부, 200: 마스크층, 300: 제1 희생층, 400: 제2 희생층, 500, 920: 반사 방지층, 600-1: 제1 PR 패턴, 600-2: 제2 PR 패턴, 600-3: 제3 PR 패턴, 600-4: 제4 PR 패턴, 700: 제1 스페이서층, 800: 제2 스페이서층, 910: 제3 희생층, 1000: 메모리 셀 어레이, 1000A: 메모리 셀 영역, 1000B: 커넥션 영역, 1000C: 주변 회로 영역, 1010: 셀 스트링, 1020: 메모리 셀, 1040: 접지 선택 트랜지스터, 1060: 스트링 선택 트랜지스터, 1050: 메모리 셀 블록, 1200, 1310: 메모리 카드, 1220: 메모리 콘트롤러, 1300: 메모리 시스템, 1360: 버스

Claims (10)

  1. 메모리 셀 영역, 및 상기 메모리 셀 영역 주변에 위치하는 커넥션 영역을 구비한 기판;
    상기 기판 상의 상기 메모리 셀 영역으로부터 상기 커넥션 영역까지 제1 방향으로 연장되어 형성된 복수의 제1 도전 라인들을 구비한 제1 도전 라인부;
    상기 기판 상의 상기 커넥션 영역에서 상기 제1 도전 라인들로부터 각각 연장되어 형성된 복수의 제2 도전 라인들, 및 인접하는 2개의 상기 제2 도전 라인들 간의 간격이 대응하는 2개의 상기 제1 도전 라인들 간의 간격보다 넓은 확장부를 구비한 제2 도전 라인부; 및
    상기 기판 상의 상기 확장부에 형성되고, 상기 제2 도전라인들 각각에 전기적으로 연결된 복수의 패드들을 구비한 패드부;를 포함하고,
    4개씩의 상기 제1 도전 라인들 및 대응하는 4개씩의 상기 제2 도전 라인들은 하나의 그룹을 구성하며,
    상기 하나의 그룹 내의 상기 제2 도전 라인부는 2개의 상기 확장부를 구비하고,
    상기 확장부 각각은 인접하는 2개의 상기 제2 도전 라인들의 쌍에 의해 일부가 둘러싸여 있는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 확장부는 인접하는 상기 제2 도전 라인들이 서로 반대 방향으로 연장되어 둘러싸는 부분을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제1 항에 있어서,
    상기 하나의 그룹 내의 상기 제2 도전 라인부는, 인접하는 2개의 상기 제2 도전 라인들을 다른 인접하는 2개의 상기 제2 도전 라인들과 전기적으로 오픈시키는 트림(trim) 영역을 구비하고,
    상기 하나의 그룹 내의 2개의 상기 확장부는 상기 트림 영역에 대하여 서로 대칭 구조를 갖는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 하나의 그룹 내의 상기 제2 도전 라인들 각각은, 대응하는 상기 제1 도전 라인들 끝단에서 상기 제1 방향에 수직인 제2 방향으로 연장된 제1 부분을 포함하며,
    상기 하나의 그룹 내의 상기 제2 도전 라인들 각각은, 상기 제1 부분에서 연장되어 상기 확장부 일부를 둘러싸는 제2 부분을 포함하며,
    인접하는 2개의 상기 제2 부분이 하나의 상기 확장부의 일부를 둘러싸는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 하나의 그룹 내의 상기 제2 도전 라인들 각각은 상기 제1 도전 라인들 끝단에서 연장되어 상기 확장부 일부를 둘러싸는 제2 부분을 포함하고,
    4개의 상기 제2 부분 중 2개는 상기 하나의 그룹 내의 인접하는 2개의 상기 제1 도전 라인들 끝단에서 연장되고, 나머지 2개는 상기 하나의 그룹 내의 다른 인접하는 2개의 상기 제1 도전 라인들 끝단에서 상기 제1 방향에 수직인 제2 방향으로 연장된 제1 부분에서 연장되는 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 하나의 그룹 내의 인접하는 2개의 상기 제1 도전 라인들인 제1 도전 라인쌍이 다른 인접하는 2개의 상기 제1 도전 라인들인 제2 도전 라인쌍보다 길며,
    2개의 상기 확장부는,
    둘 모두 상기 제1 도전 라인쌍의 상기 제1 방향의 끝단과 상기 제2 도전 라인쌍의 상기 제1 방향의 끝단 사이에 배치되는 경우,
    둘 모두 상기 제1 도전 라인쌍의 상기 제1 방향의 끝단 외곽에 배치되는 경우, 및
    둘 중 어느 하나는 상기 제1 도전 라인쌍의 상기 제1 방향의 끝단 부분에 배치되고, 다른 하나는 상기 제2 도전 라인쌍의 상기 제1 방향 끝단 부분에 배치되는 경우 중 어느 하나의 경우로 배치되는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 하나의 그룹 내의 상기 제2 도전 라인부는, 인접하는 2개의 상기 제2 도전 라인들을 다른 인접하는 2개의 상기 제2 도전 라인들과 전기적으로 오픈시키는 트림(trim) 영역을 구비하며,
    상기 제2 도전 라인들 각각은, 상기 확장부로부터 상기 트림 영역으로 연장되고, 인접하는 2개의 상기 제2 도전 라인들의 간격이 대응하는 2개의 상기 제1 도전 라인들의 간격과 동일한 부분을 구비하는 것을 특징으로 하는 반도체 소자.
  9. 제1 방향으로 연장되고 동일한 폭과 간격을 갖는 복수의 제1 도전 라인들;
    상기 제1 도전 라인들로부터 각각 연장되어 형성되고 상기 제1 도전 라인들과 동일한 폭을 갖는 복수의 제2 도전 라인들;
    상기 제2 도전 라인들로 일부가 둘러싸여 있고, 상기 제1 방향 및 상기 제1 방향에 수직하는 제2 방향의 폭 각각이 상기 제1 도전 라인들의 간격보다 넓은 확장부; 및
    상기 확장부에 형성되고, 상기 제2 도전 라인들 각각에 전기적으로 연결된 복수의 패드들;을 포함하고,
    4개씩의 상기 제1 도전 라인들 및 대응하는 4개씩의 상기 제2 도전 라인들은 하나의 그룹을 구성하며,
    상기 하나의 그룹 내의 상기 제2 도전 라인부는 2개의 상기 확장부를 구비하고,
    상기 확장부 각각은 인접하는 2개의 상기 제2 도전 라인들의 쌍에 의해 일부가 둘러싸여 있는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 확장부는 직사각형 구조로 형성되고,
    상기 확장부는 인접하는 2개의 상기 제2 도전 라인들이 서로 반대 방향으로 연장되어 둘러싸는 제1 면, 및 인접하는 2개의 상기 제2 도전 라인들 중 적어도 하나가 상기 제1 면 부분에서 확장하여 둘러싸는 제2 면 및 제3 면을 구비하는 것을 특징으로 하는 반도체 소자.
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