KR101174818B1 - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

Info

Publication number
KR101174818B1
KR101174818B1 KR1020067006591A KR20067006591A KR101174818B1 KR 101174818 B1 KR101174818 B1 KR 101174818B1 KR 1020067006591 A KR1020067006591 A KR 1020067006591A KR 20067006591 A KR20067006591 A KR 20067006591A KR 101174818 B1 KR101174818 B1 KR 101174818B1
Authority
KR
South Korea
Prior art keywords
group
layer
compound
charge trapping
memory device
Prior art date
Application number
KR1020067006591A
Other languages
English (en)
Other versions
KR20070020183A (ko
Inventor
마운기 지. 바웬디
블라디미르 부로비치
세스 에이. 코이
Original Assignee
매사추세츠 인스티튜트 오브 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매사추세츠 인스티튜트 오브 테크놀로지 filed Critical 매사추세츠 인스티튜트 오브 테크놀로지
Publication of KR20070020183A publication Critical patent/KR20070020183A/ko
Application granted granted Critical
Publication of KR101174818B1 publication Critical patent/KR101174818B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122—Single quantum well structures
    • H01L29/127—Quantum box structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/2203—Cd X compounds being one element of the 6th group of the Periodic Table 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/12—Non-metal ion trapping, i.e. using memory material trapping non-metal ions given by the electrode or another layer during a write operation, e.g. trapping, doping
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/18—Memory cell being a nanowire having RADIAL composition
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Luminescent Compositions (AREA)

Abstract

메모리 장치는 선택 가능한 측면 도전성을 가진 액티브 층을 포함할 수 있다. 상기 층은 다수의 나노입자들을 포함할 수 있다.

Description

비휘발성 메모리 장치{NON-VOLATILE MEMORY DEVICE}
이 출원은 전체적으로 참조로써 통합된 2003년 10월 6일 출원된 미국출원 60/508,272의 우선권을 주장한다.
본 발명은 National Science Foundation으로부터의 계약 번호 DMR-9400334하에서 관리 지원이 이루어진다. 상기 관리는 본 발명의 특정 권리들을 가질 수 있다.
본 발명은 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리는 증가하는 휴대용 제품들의 부품이다. 비휘발성 플로팅 게이트 메모리 장치들은 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET)을 포함할 수 있다. 전계 효과 트랜지스터들의 메모리 동작은 장치의 액티브 부분을 형성하기 위하여 사용된 재료의 전하 저장에 따른다. 이들 플로팅 게이트 메모리 장치들의 경우, 장치의 액티브 부분의 재료들은 MOSFET의 게이트 산화물내에 배치된 전하 저장 엘리먼트로서 작동한다. 재료에 전하를 주입하는 것은 채널로부터 터널링을 유도하고, 이것은 트랜지스터의 임계 전압을 변경할 수 있다. 통상적인 기입/판독 소거 사이클은 채널로부터 재료로 전하를 주입함으로써 기입되고, 서브임계 전류 전압 특성들을 측정함으로써 판독하고, 및 입자들로부터 채널로 전하를 제거 함으로써 소거하는 정보를 포함한다. 비휘발성 메모리 장치의 성능은 부분적으로 장치의 액티브 부분의 조합에 따른다.
일측면에서, 메모리 장치는 다수의 전하 트랩핑 재료를 포함하는 층을 포함한다. 다수의 전하 트랩핑 재료는 50% 미만의 크기 분산을 가진다. 크기 분산도는 30% 미만, 20% 미만, 또는 10% 미만일 수 있다.
다른 측면에서, 메모리 장치는 다수의 전하 트랩핑 재료를 포함하는 층을 포함한다. 각각의 전하 트랩핑 재료는 증착 후 층을 형성하기 위하여 선택되는 코어(core) 및 외부층을 포함한다.
다른 측면에서, 메모리 장치는 다수의 전하 트랩핑 재료의 층을 포함한다. 각각의 전하 트랩핑 재료는 외부층에 무관하게 코어 층에 관련하여 층 내부 측면 도전도를 감소시키기 위하여 선택될 수 있다.
다른 측면에서, 메모리 장치는 절연체, 상기 절연체상 전하 트랩핑 재료 층, 및 전하 트랩핑 재료층상에 형성된 유기 상부 게이트 층을 포함하는 플로팅 게이트 트랜지스터를 포함한다.
다른 측면에서, 메모리 장치는 전하 트랩핑 재료의 하나 이상의 조합 또는 크기 분산도를 포함하는 층을 포함한다.
다른 측면에서, 메모리 장치를 제조하는 방법은 기판상에 다수의 전하 트랩핑 재료를 포함하는 층을 형성하는 단계를 포함하고, 상기 다수의 전하 트랩핑 재료는 50% 미만의 크기 분산도를 가지며, 메모리 장치의 액티브 층을 형성하기 위하여 상기 층에 인접하게 전기 접촉층을 형성한다.
다른 측면에서, 메모리 장치를 제조하는 방법은 증착후 층을 형성하거나 또는 다수의 코어들상에 외부층에 무관하게 나노입자들의 층에 관련하여 다수의 나노입자들의 층내의 측면 도전도를 감소시키기 위하여 선택된 외부층을 형성하는 단계, 및 메모리 장치의 액티브 층을 형성하기 위하여 표면상에 다수의 코어들을 증착하는 단계를 포함한다. 상기 방법은 다수의 코어들을 형성하기 위하여 M 소스 및 X 도너를 결합하는 단계를 포함할 수 있다.
다른 측면에서, 메모리 장치를 형성하는 방법은 서로 혼합할 수 없는 매트릭스 재료 및 액티브 재료를 선택하고, 코팅 용액을 형성하기 위하여 솔벤트에 매트릭 재료 및 나노입자를 용해하고, 장치의 액티브 재료층을 형성하기 위하여 코팅 용액으로 기판을 코팅하는 것을 포함한다. 기판을 코팅 용액으로 코팅하는 것은 스핀 코팅을 포함할 수 있다.
몇몇 실시예들에서, 전하 트랩핑 재료는 유기 전하 트랩핑 부분을 포함할 수 있다. 다른 실시예들에서, 전하 트랩핑 재료는 무기 코어를 포함할 수 있다.
코어는 나노 입자를 포함할 수 있다. 나노 입자는 반도체 나노결정(또는 양자 도트, QD)를 포함할 수 있다. 특정 실시예들에서, 장치는 매트릭스 재료를 포함하고, 다수의 나노입자들 위상은 상기 매트릭스 재료로부터 분리된다.
장치내에서, 나노 입자는 기판상 층, 예를들어 나노층을 형성할 수 있다. 나노층은 전체적으로 참조로써 통합된 2003년 3월 28일 출원된 미국출원 10/400,907에 기술된 방법들 또는 방법들의 변형에 의해 형성될 수 있다. 메모리 장치는 플로팅 게이트 전계 효과 트랜지스터를 포함할 수 있다. 코어는 반도체 재료, 예를들어 이원 또는 삼원 반도체 재료일 수 있다. 각각의 나노입자의 외부층은 각각의 코어를 전기적으로 절연하고, 제한하거나 층에서 측면 도전성을 감소시킬 수 있다. 이 구조는 종래 적층된 게이트 비휘발성 메모리 장치들에 비해 우수한 판독/소거 사이클링 성능이 우수하고, 얇고 하부의 게이트 또는, 터널 산화물 바탕 메모리 장치에 비해 개선된 오랜 기간 비휘발성인 프로그램/소거 특성들을 가진 비휘발성 메모리를 장치를 형성할 수 있다. 나노 입자는 코어 및 외부층 사이에서 오버코팅을 포함할 수 있다. 오버코팅은 반도체 재료일 수 있다.
나노입자들은 층에 밀봉 패키지될 수 있다. 층은 1012 내지 1013 입자들/센티미터2 범위의 입자 밀도를 가질 수 있다.
메모리 장치는 유기층 및 액티브층이 단일 단계로 제공될 수 있기 때문에, 간단하고, 저비용으로 제조될 수 있다. 액티브 층의 도전성은 동조되고, 장치의 보존 특성들을 개선시킬 수 있다. 장치의 구조는 보다 얇은 구조들을 사용하게 한다.
하나 이상의 실시예들의 상세한 것들은 하기에 기술된다. 다른 특징들, 목적들 및 장점들은 상세한 설명 및 청구항들로부터 명백하게 될 것이다.
도 1은 액티브 재료층을 도시하는 개략도.
도 2는 전하 트랩핑 재료로 구성된 플로팅 게이트상 전하가 반도체상 소스 드레인 채널을 통한 도전을 변조시키는 게이트 트랜지스터 액션을 바탕으로 하는 메모리 셀의 개략도.
도 3은 플로팅 게이트 절연체로서 전하 트랩핑 재료 층을 포함하는 나노입자 플로팅게이트 메모리 셀의 개략도.
도 4는 나노입자들의 육변형 밀봉 패키지된 어레이의 원자 현미경 이미지.
도 5는 전자 트랩핑 처리의 실시예를 도시하는 게이트 아래 층들 세트에 대한 전자 에너지 레벨 도.
메몰 장치는 실온 집적 가능 메모리 엘리먼트를 포함한다. 메모리 엘리먼트는 유기, Ⅲ-Ⅴ, 및 심지어 실리콘 전자 제품을 포함하는 다수의 전자 기술 플랫폼들에 사용될 수 있다. 메모리 엘리먼트는 선택 가능한 외부층을 가진 나노입자들 같은 선택 가능한 측면 도전도를 가진 전하 트랩핑 재료 층을 포함하는 비휘발성 메모리 장치일 수 있다. 메모리 엘리먼트는 하이브리드 유기/무기 장치를 형성하기 위하여 실온 방법을 사용하여 제조된다.
메모리 엘리먼트는 칩 스케일 메모리 셀 어레일 수 있다. 칩 스케일 메모리 셀 어레이는 나노입자들 모노층들의 전하 트랩핑 특성들을 사용함으로써 형성될 수 있다. 개별 메모리 셀 구성은 나노입자들이 플로팅 게이트를 형성하는 전계 효과 트랜지스터 구조를 포함한다. 이 구조의 예는 도 1에 도시된다. 상기 장치는 다른 재료들을 바탕으로 하는 다른 장치들과 유사하지만, 이들 장치들에 비해 다수의 장점을 가진다. 다른 장치들의 예들은 예를들어 여기에 참조로써 통합된 S. Tiwari 등에 의한 "Volatile and Non-Volatile Memories in Silicon with Nano-Crystal Storage", IEDM 92-521(1995) 및 J. De Blauwe에 의한 "Nanoparticle Nonvolatile Memory Devices," IEEE Trans. Nanotechnology 1, 72(2002)에 기술된다. 상기 장치에서, 플로팅 게이트는 나노 입자를 포함하는 층에 전하를 트랩할 수 있게 하는 외부 회로부터 전기적으로 절연된다. 플로팅 게이트에서 트랩된 전하는 유기 박막을 통하여 상부 게이트 접촉부로부터 주입에 의해 공급될 수 있다. 충전된 플로팅 게이트는 반도체상 소스 드레인 채널을 통하여 캐리어 이동을 변조하고, 차례로 메모리 셀의 온/오프 상태로서 해석된다.
상기 장치의 메모리 보존 시간은 나노입자들의 전하 트랩핑 특성들 및 나노입자들을 포함하는 층의 측면 도전도에 따른다. 예를들어, 종래 플로팅 게이트 트랜지스터 메모리 셀에서, 절연된 금속 층은 플로팅 게이트 전극으로서 사용된다. 그러나 상기 장치들의 제조는 절연체 층 및 접촉 에지들의 결함 자리들에서 기생 전하 누설 경로들을 유도한다. 이런 문제는 크기 측면에서 셀 소형화와 함께 증가하고, 금속 플로팅 게이트를 가진 종래 셀에서 9-11nm까지의 제한된 최소 산화물 두께를 가진다. 예를들어, J. De Blauwe에 의한 "Nanoparticle Nonvolatile Memory Devices", IEEE Trans. Nanotechnology 1, 72(2002)를 참조한다. 바람직하게, 나노입자 플로팅 게이트는 빈약한 측면 도전도의 장점을 가지며, 이런 장점은 전하 누설을 차단할 수 있고 그러므로 나노입자 메모리들의 메모리 보존 시간을 연장할 수 있다. 특정 환경들에서, 산화물의 결함들은 결함 근처에서 나노입자들에 영향을 미치고, 충전된 나노입자들의 나머지는 영향을 받지 않고 유지되어, 메모리 를 보존시킨다. 나노입자 메모리들은 나노입자 층의 전하 저장 분산 성질로 인해 스트레스 유도 누설 전류 및 산화물 결함들에 우수한 면역성을 가질 수있다.
도 1은 액티브 재료들(100)을 포함하는 층(101)의 단면도를 도시한다. 액티브 재료(100)는 코어(102)를 포함하고 선택적으로 외부층(106)을 포함한다. 다수의 인접한 액티브 재료(100)는 측면에서 서로 다르게 접촉하고 모노층을 형성할 수 있다. 각각의 액티브 재료가 각각의 액티브 재료(100)상에 형성된 외부층(106)을 포함하기 때문에, 인접한 코어들(102)은 서로 전기적으로 절연되고 측면 단락은 방지된다. 상기 층은 비휘발성 메모리의 플로팅 게이트, 플로팅 게이트 트랜지스터 같은 메모리 장치의 구성요소일 수 있다.
코어(102)는 전하 트랩핑 유기 부분(즉, 예를들어 Alq3 또는 PTCDA 같이 전기화학적으로 산화되거나 감소될 수 있는 유기 부분, 무기 나노입자(예를들어, 반도체 나노결정 또는 금속 나노입자) 또는 금속 복합물 같은 전기화학적으로 산화되거나 감소될 수 있는 무기 부분) 같은 전하 트랩핑 재료로 형성될 수 있다. 코어(102)가 나노입자를 포함할때, 나노입자는 코어(102) 및 외부층(106) 사이에 삽입될 수 있는 오버코팅 층을 포함할 수 있다. 전하 트랩핑 재료는 증착후 전하 트랩핑 재료층을 형성하고, 층내의 측면 도전도를 감소시키기 위하여 선택될 수 있다.
나노입자는 금 나노입자, 코발트 나노입자, 철 산화물 나노입자, 또는 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 또는 그룹 Ⅱ-Ⅳ-Ⅴ 화합물 같은 반도체 재료를 포함하는 반도체 나노결정일 수 있다. 반도체 재료는 ZnS, ZnSe, ZnTe, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe, PbTe, 또는 그것의 혼합물일 수 있다. 제 2 반도체 재료는 ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, MgO, MgS, MgSe, MgTe, HgO, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, TlSb, PbS, PbsE, PbTe, 또는 그것의 혼합물일 수 있다.
게다가, 나노입자들은 산화물 층이 전체적으로 제거되고 얇은(2-4nm) 절연 쉘이 유전체로서 사용할 수 있도록 절연 쉘 층을 포함하도록 제공될 수 있다. 이런 형태의 장치의 실시예는 도 2에 도시된다. 쉘 재료는 동작 게이트 전압을 추가로 감소시키고 나노입자 충전후 트랜지스터 임계치의 시프트를 향상시키기 위하여 Hf-산화물 또는 Zr 산화물 같은 고유전 상수를 가지도록 선택될 수 있다. 나노입자 메모리 기입 사이클에 대한 동작 전압은 유기/게이트 금속 접촉부에서 전하 주입을 최적화함으로써 감소될 수 있다. 다른 실시예들에서, 도 2에 제공된 나노입자 층은 나노입자들과 동일한 에너지 구조의 모든 유기층으로 대체될 수 있다. 유기층은 전하들을 트랩하고 플로팅 게이트로서 사용한다. 다른 장치는 두개의 전극들 사이에 액티브 층을 가지도록 구조화될 수 있다. 액티브 층 및 제 1 전극 사이에는 우선 전자 운반층이 있고, 액티브 층 및 제 2 전극 사이에는 제 2 전자 운반 층이 있을 수 있다. 제 1 및 제 2 운반 층을 통한 전자 또는 홀 이동은 다르다. 이런 이동 차는 액티브 층이 선택적으로 충전되고(즉, 제 1 바이어스의 고전압 인가에 의함), 방전되고(제 1 바이어스와 반대의 제 2 바이어스 고전압을 인가에 의함), 또는 판독(즉, 판독 전압 인가에 의함)되게 한다.
도 5의 에너지 대역 도면은 나노입자들이 높은 전자 친화력으로 인해 전자들에 대한 트랩들을 높이는 것을 도시한다. 밀폐 패키지된 나노입자 층들을 통한 도전성 연구는 결정한 나노입자 도전성에서 지배적인 전하 트랩핑에 영향을 미치고, 오랜 보존 시간 셀들을 위하여 필요한 만큼, 나노입자 메모리들의 나노입자 층을 통하여 측면 도전성이 빈약하게 한다. 예를들어, 여기에 전체적으로 참조로써 통합된 C.A. Leatherdale 등에 의한 "Photoconductivity in CdSe quantum dot dolids" Phys, Rev. B 62, 2669(2000) 및 N.Y.Morgan 등에 의한 "Electronic Transport in Films of Colloidal CdSe NCs", Phys. Rev. B 66, 075339-1(2002)를 참조한다.
메모리 셀 어레이들의 칩 스케일 제조는 나노입자 LED들을 제조하기 위해 사용되었던 스핀 캐스팅 동안 나노입자들의 위상 분리에 의해 개선될 수 있다. 여기에 전체적으로 참조로써 통합된 2003년 3월 28일 출원되고 S. Coe, W. Woo, M.G. Bawendi 및 V.Bulovic에 의한 Nature(2002)에서 공개 허용된 "Electroluminescence from Single Monolayers of Nanoparticles in Molecular Organic Devices,"인 미국특허출원 10/400,907을 참조한다. 스핀 캐스팅 용액은 나노입자들 및 용해된 분자 유기 재료들의 혼합물일 수 있다. 스핀 캐스팅후, 이중층은 유기 박막에 인접한 나노입자 모노층을 포함하도록 형성될 수 있다. 이 위상 분리 과정은 두개의 구성 들의 물리적 크기 및 화학적 특성에 의해 관리될 수 있다; 용액의 유기 분자들은 작을 수 있고(～1nm) 방향 특성을 가지며, 나노입자들은 비교하여 (>3nm)로 크고 대부분 알칸 체인들을 포함하는 표면을 제공한다. 일반적으로, 위상 분리는 이종 화학 기능을 가진 임의의 쌍의 재료들 사이의 상호작용으로부터 발생할 수 있다. 일관적이 나노입자 메모리 성능 및 생산 균일성을 위하여, 유기/나노입자 용액들에서 나노입자 농도는 완전한 단일 나노입자 나노층들의 형성을 위하여 최적화될 수 있다. 최소 요구를 포함하는 하나의 장치에 대한 하나의 방법은 나노입자 당 하나의 전하를 가정하여, 6nm 미만의 크기를 가진 나노입자들의 밀폐 패키지 어레이로 변환하는 1012cm-2의 트랩된 전하 밀도를 개발하는 것이다. 상기 어레이의 예는 도 4에 도시된다. 패키징 밀도는 메모리 장치를 형성하기에 적당한 트랩된 전하 밀도를 가질 수 있는 층을 형성할 수 있는 3nm 크기로 작은 나노입자들에 대하여 달성된다.
비록 플로팅 게이트 메모리 셀들이 게이팅 실리콘 채널들에 직접 응용할 수 있지만, 오늘날의 Si 바탕 메모리들의 이례적인 성능은 나노 메모리들이 달성하는 개선 요구를 고안하기 어렵게 한다. 나노입자 메모리들은 InP 같은 Ⅱ-Ⅴ 기판들상에 메모리 셀 엘리먼트들을 집적하기 위하여 사용될 수 있다. 높은 캐리어 이동으로 인해 실리콘보다 본질적으로 빠르지만 InP 전자들은 진성 산화물 층의 부족에 의해 개발이 어려울 수 있다. 게다가, 상보적인 MOS 기술의 부족은 저전력 소비 메모리들의 개발을 방해한다. 나노입자 플로팅 게이트는 고유 산화물을 요구하지 않고, 그러므로 InP 처리와 호환할 수 있다. 또한, 상보적 MOS와 동일하게, 메모리 기능은 전력을 소비하지 않고, 그러므로 InP 메모리들의 개발을 용이하다. 단일 칩상에 광학 InP 구성요소들을 가진 전기 InP/나노입자 엘리먼트들의 집적은 칩상에 전자 집적 회로들의 개발을 용인하는 단계이다.
나노입자 메모리들은 액티브 유기 트랜지스터 재료들을 포함하는 가요성 전자 구조들에 집적될 수 있다. 유기 회로들은 만약 개발되면 디스플레이 화소들 뒤쪽 메모리 및 잉크 젯 프린트 가능 메모리 같은 기술들에 바람직한 안정한 메모리 엘리먼트들을 가지지 못한다. 바람직하게, 장치들은 실온에 가까운 온도들로 제공되고, 이것은 무기/유기 하이브리드 구조들이 제공되게 한다. 게다가, 재료들을 증착하기 위하여 사용된 스핀 코팅 과정은 임의의 편평한 기판에서 처리를 용이하게 한다. 다른 장점은 나노입자 구조들이 나노입자 구조에 집적된 산화물 층을 가지며 그 두께가 단일 모노층으로부터 간단 제어 가능한 종합 루트에 의해 임의의 지정된 두께로 조절될 수 있는 것이다.
도 2에 도시된 바와같이, 액티브 층, 또는 플로팅 게이트는 트랜지스터들의 게이트 영역들상에 형성된 산화물, 또는 터널 산화물 같은 절연체상에 형성될 수 있다. 절연체는 게이트 영역을 포함하는 기판 표면상에 형성된다. 유기 막일 수 있는 막 같은 상부 게이트, 및 게이트 전극 막은 액티브 층상에 형성된다. 게이트 영역상에서 소스/드레인 영역들 사이에 배치된 종래 패터닝을 포함하는 막들이 서로의 상부에 형성된후 에칭 기술들은 게이트 영역을 형성하고 게이트 전극 구조를 형성하기 위하여 사용될 수 있다. 다수의 상기 구조들은 상기 과정에 따라 기판상 에 동시에 형성될 수 있다. 플로팅 게이트는 이진 장치를 형성하기 위하여 전하 트랩핑 재료의 단일 입자 크기 분산도, 또는 전하 트랩핑 재료의 단일 혼합물, 또는 전기적으로 분간할 수 없는 대역 갭들을 가진 전하 트랩핑 재료의 혼합물들을 포함할 수 있다. 다른 실시예들에서, 플로팅 게이트는 보다 높은 차수 장치들, 또는 다중층 논리 장치들을 형성하기 위하여 전자적으로 구별할 수 없는 대역 갭들을 가진 전하 트랩핑 재료의 다수의 입자 크기 분산도들 또는 혼합물들을 포함한다. 반도체 나노결정들의 대역 갭의 동조 가능 성질은 이런 형태의 장치를 제조할때 이들 재료들이 바람직한 선택을 하게 한다.
게이트 구조는 0.2 미크론 미만일 수 있는 게이트 폭을 포함한다. 예를들어, 폭은 0.18 미크론 내지 1.2 미크론일 수 있다. 절연체의 두께 및 상부 게이트 막의 두께는 액티브 층의 혼합물과 접속하게 선택될 수 있다. 두께들은 총, 또는 유효 두께가 3-12 나노미터들, 또는 4-8 나노 미터들의 범위이도록 선택된다. 두께는 3-12 나노미터들, 또는 3-6 나노미터들일 수 있다. 상부 게이트 막의 두께는 상부 게이트의 총, 또는 유효 두께가 10-15 나노미터 범위에서 6-15 나노미터 범위내에 있도록 선택될 수 있다. 게이트 전극으로서 사용하기에 적당한 다양한 종래 막들은 사용되고 다양한 적당한 두께로 형성될 수 있다. 트랜지스터 게이트 구조는 채널 영역상 및 소스/드레인 영역들 사이에 형성될 수 있다. 특정 실시예들에서, 각각의 터널 막 및 상부 게이트는 다른 유전체 재료로 형성될 수 있다. 메모리 장치들은 전체적으로 참조로써 통합된 미국특허 6,586,785로 형성될 수 있다.
나노입자의 외부 표면은 성장 과정 동안 사용된 조화 솔벤트로부터 유도된 유기 층을 포함한다. 이 표면은 과도한 경쟁 조화 그룹에 대한 노출에 의해 변형될 수 있다. 예를들어, 캡핑된 나노입자의 분산은 피리딘, 메탄올, 및 방향족에서 쉽게 분산되지만 지방족 솔벤트들에서 더 이상 분산되지 않는 결정들을 형성하기 위하여 피리딘 같은 조화 유기 화합물로 처리된다. 상기 표면 변화 과정은 예를들어, 포스핀들, 티온산, 아민 및 인산염들을 포함하는 나노입자의 외부 표면에 조화하거나 본딩할 수 있는 임의의 화합물로 수행될 수 있다. 나노입자는 표면에 대한 친화력을 나타내고 부유 또는 분산 매체에 대한 친화력을 가진 부분에서 종료하는 짧은 체인 중합체들에 노출될 수 있다. 상기 친화력은 부유 안정성을 개선하고 나노입자의 침전을 방지한다.
주변 리간드(ligand) 쉘의 화학적 특성들은 매트릭스 재료내에서 용해할 수 있거나 반응하는 나노입자들을 형성한다. 매트릭스 재료는 무기 재료 또는 유기 재료일 수 있다. 주변 리간드는 노출된 리간드 부분들을 가진다. 노출된 리간드 부분들이 매트릭스 재료와 화학적으로 유사할때, 나노입자들은 매트릭스에서 용해할 수 있다. 노출된 리간드 부분들 및 매트릭스 재료는 화학적으로 유사하지 않고, 나노입자들은 매트릭스내에서 용해되지 않는다. 리간드 부분들은 하기 식을 가질 수 있다 :
Figure 112006023874802-pct00001
여기서 k는 2,3 또는 5이고 n은 1,2,3,4, 또는 5이므로 k-n은 영 미만이 아니고; X는 0,S, S=0, SO2, Se=O, N, N=0, P, P=0, As 또는 As=0이고; 각각의 Y 및 L 은 독립적으로 아릴기, 헤테로아릴기, 또는 적어도 하나의 이중 본드, 적어도 하나의 삼중 본드, 또는 적어도 하나의 이중 본드 및 하나의 삼중 본드를 선택적으로 포함하는 스트레이트 또는 브랜치 C2 -12 하이드로카본 체인이고, 상기 하이드로카본 체인은 선택적으로 하나 이상의 C1 - 4알킬, C2 - 4알케닐, C2 - 4알키닐, C1 - 4알콕시, 하이드록실, 할로, 아미노, 니트로, 시안, C3 - 5사이클로알킬, 3-5 부재 헤테로사이클로알킬, 아릴, 헤테로아릴, C1 -4 알킬카르보닐록시, C1 -4 알키록시카보닐, C1 -4 알킬카르보닐, 또는 포르밀로 대체되고 하이드로카본 체인은 선택적으로 -0-,-S-,-N(Ra)-,-N(Ra)-C(0)-0-,-0-C(O)-N(Ra)-,-N(Ra)-C(0)-N(Rb)-,-0-C(0)-O-,-P(Ra)-, 또는 -P(0)(Ra)-에 의해 방지되고; 각각의 Ra 및 Rb는 독립적으로 하이드로젠, 알킬, 알케닐, 알키닐, 알콕시, 하이드로실라킬, 하이드록실, 또는 할로알킬이다.
아릴 그룹은 사이클릭 방향족 그룹으로 대체되거나 대체되지 않는다. 실시예들은 페닐, 벤질, 나프틸, 톨릴, 안쓰라실, 니트로페닐, 또는 할로페닐이다. 헤테로아릴 그룹은 링, 예를들어 푸릴, 피리딜, 피로릴, 또는 페난틸내에 하나 이상의 헤테로원자들을 가진 아릴 그룹이다.
적당한 조화 리간드는 전체적으로 참조로써 통합된 J.March에 의한, Advaced Organic Chemistry에 기술된 바와같은 본래 합성 유기 기술들에 의해 상업적으로 구매되거나 제공될 수 있다.
노출된 리간드 부분들 및 매트릭스 재료가 화학적으로 유사하지 않을때, 위 상 분리 재료는 생성될 수 있다. 노출된 리간드 부부들 및 화학적으로 유사하지 않은 매트릭스 재료를 가진 리간드 쉘을 구비한 나노입자들은 막 형성 용액을 형성하기 위하여 상호 솔벤트에서 용해된다. 용액은 막을 형성하기 위하여 예를들어 드롭 코팅, 딥 코팅 또는 스핀 코팅에 의해 기판상에 증착될 수 있다. 건조될때, 막은 매트릭스 재료층 및 나노입자들 층을 포함한다. 어느 하나의 층은 막 형성 용액에서 나노입자들 또는 매트릭 재료의 농도에 따라 불연속적일 수 있다. 예를들어, 나노입자들이 불연속 층을 형성하면, 나노입자들은 매트릭스 재료의 연속 층과 접촉하는 보다 높은 농도의 나노입자들의 섬들을 형성한다. 이런 방식에서, 다중층들은 단일 막형성 증착 단계에서 형성된다.
재료 위상 분리는 스핀 캐스트 막 이층구조를 형성하기 위하여 사용될 수 있다. 두개의 구성요소들(매트릭스 및 전하 트랩핑 재료)의 화학적 특성들은 적층된 위상 분리가 발생하도록 선택된다. 예를들어, N,N'-디페닐-N,N'-bis(3-메틸페닐)-1, 1'-바이페닐1-4, 4'-디아민(TPD)의 바닥층으로 구성된 이중층 구조는 단층으로서 자체 어셈블리된 콜로이드 반도체 나노입자들 층으로 커버된다. TPD가 대부분 방향족으로 구성되지만, 나노입자들은 알킬 체인들(트리오틸포스파인/트리옥티포스파인 옥사이드)로 구성되는 표면을 노출시키는 리간드 쉘을 가진다. 통상적으로 약 1nm 또는 그 미만, 및 통상적으로 3nm 이상의 콜로이드 나노입자들의 분자 매트릭스 사이의 큰 크기 차이를 가질 수 있다. 이 예는 방향족/지방족 화학 쌍들을 사용하고, 부분 또는 기능 그룹들의 임의의 쌍은 위상 분리가 발생하도록 사용될 수 있다. 예를들어 높은 극성 표면(예를들어, OH 그룹들)을 디스플레이하는 나노 입자들은 만약 다른 분자가 비극성이면 스핀 코팅후 적층 막의 위상을 분리시킬 수 있다. 이중층 구조는 효율적인 발광 장치들(LED)을 용이하게 하기 위하여 사용될 수 있다.
솔벤트에서 나노입자들 및 매트릭스 재료의 용해도는 큰 범위의 가능한 용해 혼합물들 및 막 두께들을 허용하도록 10nm/mL 정도일 수 있다. 부가적으로, 매트릭스 재료는 나노입자들로 위상 분리를 최대화하기 위하여 선택될 수 있다. 모노분산 반도체 나노입자들을 제공하는 방법들은 핫, 조종 솔벤트에 주입되는 디메틸 카드뮴 같은 유기금속 반응제들의 열분해를 포함한다. 이것은 이산 핵형성을 허용하고 나노입자들의 거시적인 양들의 제어된 성장을 유발한다. 나노입자들의 제공 및 조종은 전체적으로 참조로써 통합된 미국특허 6,322,901에 기술된다. 나노입자를 제조하는 방법은 콜로이드 성장 과정을 통해서이다. 콜로이드 성장은 핫 조졸 솔벤트에 M 도너 및 X 도너를 빠르게 주입함으로써 발생한다. 주입은 나노입자를 형성하기 위하여 제어된 방식으로 성장될 수 있는 핵을 형성한다. 반응 혼합물은 나노입자를 성장 및 어닐링하기 위하여 서서히 가열될 수 있다. 샘플에서 나노입자들의 평균 크기 및 크기 분산 모두는 성장 온도에 따른다. 정상 성장을 유지하기에 필요한 성장 온도는 평균 결정 크기 증가와 함께 증가한다. 나노입자는 나노입자들의 개체군의 멤버이다. 이산 핵 및 제어된 성장의 결과로 인해, 얻어진 나노입자들의 군은 직경에서 좁은 모노이산 분산을 가진다. 직경들의 모노이산 분산은 크기라 불린다. 핵형성을 따르는 조종 솔벤트에서 나노입자들의 제어된 성장 및 어닐링 과정은 균일한 표면 유도 및 규칙적인 코어 구조들을 유발할 수 있다. 크기 분산을 명확하게 할때, 온도는 정상 성장을 유지하거나, 크기를 제어하거나, 양쪽 모두를 할 수 있도록 상승될 수 있다. 많은 M 도너 또는 X 도너를 부가함으로써, 성장 기간은 짧아지거나, 크기는 제어된다.
M 도너는 무기 화합물, 유기금속 화합물, 또는 엘리먼트 금속일 수 있다. M은 카드뮴, 아연, 마그네슘, 수은, 알루미늄, 갈륨, 인듐 또는 탈륨이다. X 도너는 일반적인 식 MX를 가진 재료를 형성하기 위하여 M 도너와 반응할 수 있는 화합물이다. 통상적으로, X 도너는 포스파인 칼코겐, 비스(실릴) 칼코겐, 다이옥시겐, 암모니움 솔트, 또는 트리스(실릴) 닉타이드 같은 칼코겐 화합물 도너 또는 닉타이드 도너이다. 적당한 X 도너들은 다이옥시겐, 비스(트리메틸실릴) 셀레나이드((TMS)2Se), (트리-n-옥틸포스파인) 셀레나이드(TOPSe) 또는 (트리-n-부틸포스파인) 셀레나이드(TBPSe) 같은 트리알킬 포스파인 셀레나이드, (트리-n-옥티포스파인) 텔루라이드(TOPTe) 또는 헥사프로필포스포러스트리아미드 텔루라이드(HPPTTe) 같은 트리알킬 포스파인 텔루라이드, 비스(트리메틸실릴)텔루라이드((TMS)3As), 또는 트리스(트리메틸실릴) 안티모나이드((TMS)3Sb)를 포함한다. 특정 실시예들에서, M 도너 및 X 도너는 동일한 분자내의 부분들일 수 있다.
조화 솔벤트는 나노입자의 성장을 제어하는 것을 돕는다. 조종 솔벤트는 예를들어 성장 나노입자 표면에 조화하기 위하여 이용할 수 있는 단독의 전자 쌍을 가진 도너 단독 쌍을 가진 화합물이다. 솔벤트 조화는 성장하는 나노입자를 안정화할 수 있다. 통상적인 조화 솔벤트들은 알킬 포스파인들, 알킬 포스파인 옥사이 들, 알킬 포스포닉 액시드, 또는 알킬 포스피닉 액시드들을 포함하지만, 피리딘, 푸란들, 아민들 같은 다른 조화 솔벤트들은 나노입자 생산에 적당한다. 적당한 조화 솔벤트들의 예들은 피리딘, 트리-n-옥틸 포스파인(TOP), 트리-n-옥틸 포스파인 옥사이드(TOPO) 및 트리스-하이드록시프로필포스파인(tHPP)를 포함한다. 기술적인 그레이드 TOPO는 사용될 수 있다.
반응의 성장 단계 동안 크기 분산은 입자들의 흡수 라인 폭들을 모니터링함으로써 평가될 수 있다. 입자들의 흡수 스펙트럼의 변화들에 응답하여 반응 온도의 변화는 성장동안 분명한 입자 크기 분산의 유지를 허용한다. 반응제들은 보다 큰 결정들을 성장시키고, 크기 분산을 제어하고 모양을 제어하기 위하여 결정 성장 동안 핵형성 용액에 부가될 수 있다. 특정 나노입자 평균 직경에서 성장을 멈추고 반도체 재료의 적당한 혼합을 선택함으로써, 나노입자들의 방사 스펙트라는 CdSe 및 CdTe에 대하여 연속적으로 300nm 내지 5미크론의 파장 범위, 또는 400nm 내지 800nm에서 연속적으로 동조될 수 있다. 나노입자는 150Å 미만의 직경을 가진다. 나노입자들의 군은 15Å 내지 125Å 범위의 평균 직경들을 가진다. 반도체 나노입자들의 합성은 전체적으로 참조로써 통합된 2003년 8월 26일 출원된 미국특허 6,207,229, 미국특허 6,576,291 및 미국특허 60/497,706에 기술된다.
나노입자는 좁은 크기 분산을 가진 나노입자들의 군의 부재일 수 있다. 나노입자는 구, 봉, 디스크 또는 다른 모양일 수 있다. 나노입자는 반도체 재료의 코어를 포함할 수 있다. 나노입자는 식 MX를 가진 코어를 포함하고, 여기서 M은 카드뮴, 아연, 마그네슘, 수은, 알루미늄, 갈륨, 인듐, 탈륨, 또는 그것의 혼합물 이고 X는 산소, 황, 셀레늄, 텔루르, 니트로겐, 포스포러스, 아세닉, 안티모니, 또는 그것의 혼합물이다.
코어는 코어 표면상에 오버코팅을 가질 수 있다. 오버코팅은 코어 혼합물과 다른 혼합물을 가진 반도체 재료일 수 있다. 나노입자 표면상 반도체 재료의 오버코팅은 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 및 그룹 Ⅱ-Ⅳ-Ⅴ 화합물, 예를들어 ZnO, ZnS, ZnSe, ZnTe, CdO, CdS, CdSe, CdTe, HgO, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, TlSb, PbO, PbS, PbSe, PbTe, 또는 그것의 혼합물일 수 있다. 예를들어, ZnO, ZnS, ZnSe 또는 CdS 오버코팅들은 CdSe 또는 CdTe 나노입자들에서 성장될 수 있다. 오버코팅 처리는 예를들어 미국특허 6,322,901에 기술된다. 오보코팅 동안 반응 혼합물의 온도를 조절하고 코어의 흡수 스펙트럼을 모니터링함으로써, 높은 방사량 효율성들 및 좁은 크기 분사들을 가진 오버코팅된 재료들은 얻어질 수 있다.
입자 크기 분산은 미국특허 6,322,901에 기술된 바와같이 메탄올/부탄올 같은 나노입자들에 대한 빈약한 솔벤트로 크기 선택적인 침전에 의해 추가로 정련된다. 예를들어, 나노입자들은 헥산내의 10% 부탄올의 용액에서 분산될 수 있다. 메탄올은 유백광이 지속할때까지 활동하는 용액에 떨어뜨림으로써 부가될 수 있다. 상청액의 분리 및 중심 구성에 의한 뭉침은 샘플에서 가장 큰 결정들로 부유하게된 침전물을 형성한다. 이런 과정은 광학 흡수 스펙트럼의 추가 선명도가 통보되지 않을때까지 반복될 수 있다. 크기 선택 침전물은 피리딘/헥산 및 클로르포름/메탄올을 포함하는 다양한 솔벤트/논솔벤트 쌍들에서 수행될 수 있다. 크기 선택 나노입자 군은 평균 직경으로부터 단지 15% rms 일탈, 바람직하게 10% rms 또는 그 이하 일탈, 및 보다 바람직하게 5% rms 또는 그 이하 일탈을 가질 수 있다. 전하 트랩핑 재료가 분자 종들을 포함할때, 재료는 정의에 의한 모노이산이다.
나노입자의 외부 표면은 성장 처리 동안 사용된 조화 솔벤트로부터 유도된 화합물들의 층을 포함할 수 있다. 표면은 오버레이어를 형성하기 위하여 과도한 경쟁하는 조화 그룹에 반복된 노출에 의해 변형될 수 있다. 예를들어, 캡핑된 나노입자의 분산은 피리딘, 메탄올, 방향족에서 빠르게 분산하지만 지방족 솔벤트들에서 더 이상 분산하지 않는 결정을 형성하기 위하여 피린딘 같은 조화 유기 화합물로 처리될 수 있다. 상기 표면 변화 과정은 예를들어 포스파인들, 황, 아민들 및 인산염들을 포함하는 나노입자의 외부 표면과 조화하거나 본딩할 수 있는 임의의 화합물로 수행될 수 있다. 나노입자는 표면에 대한 친화력을 나타내고 부유 또는 분산 매체에 대한 친화력을 가진 부분에서 종료하는 짧은 체인 중합체들에 노출될 수 있다. 상기 친화력은 부유 안정성을 개선하고 나노입자의 응집을 차단한다.
나노입자들을 포함하는 층들은 솔벤트 시스템에서 상기된 분말 반도체 나노입자들을 다시 분산시키고 분산으로부터 나노입자들의 막들을 드롭 캐스팅함으로서 형성될 수 있다. 드롭 캐스팅을 위한 솔벤트 시스템은 나노입자의 외부 표면의 화학적 특성, 즉 나노입자가 솔벤트 시스템에서 쉽게 분산할수있는지의 여부에 따른다. 드롭 캐스트 막들은 진공에서 건조되기 전에 약 12 내지 24 시간 동안 불활성 분위기에서 건조된다. 통상적으로, 막들은 기판들상에 형성된다.
투과 전자 현미경(TEM)은 크기, 모양, 및 나노입자 군의 분산에 관한 정보를 제공할 수 있다. 분말 x 레이 회절(XRD) 패턴들은 나노입자들의 결정 구조의 모양 및 품질에 관한 대부분의 경쟁 정보를 제공할 수 있다. 크기의 평가들은 입자 직경이 X 레이 응집 길이를 통하여 피크 폭으로 반대로 관련되기 때문에 가능하다. 예를들어, 나노입자의 직경은 투과 전자 현미경에 의해 직접적으로 측정되거나 예를들어 쉬허러(Scherrer) 방정식을 사용하는 x 레이 회절 데이타로부터 평가된다.
나노입자들의 유기 호스트의 선택은 재료 증착 방법들에 의해 제한될 수 있다. 층은 Langmuir-Blodgett 방법들(Dabbousi 등에 의한 Chemistry of Materials, 1994, 6, 전체적으로 참조로써 통합됨), 기화 방법들, 딥 코팅 또는 스핀 코팅에 의해 형성될 수 있다. CdSe 나노입자들은 통상적으로 용액으로부터 스핀 캐스팅에 의해 이런 막들내에 배열된다. 스핀 코팅이 분자 유기체들에 가능하고, 통상적인 중합체 유기체들에 가능하지만, TOPO 캡핑 나노입자 콜로라이드에 대한 바람직한 솔벤트들인 톨루엔, 헥산들 및 클로르포름에서 매우 잘 용해되는 것으로 이용할 수 있는 유기 매트릭스 재료들을 제한한다. 큰 범위의 가능한 용액 혼합물들 및 막 두께들을 가지기 위하여, 10mg/mL 범위의 유기 용해도를 가지는 것이 필요하다. 상기는 클로르포름의 TPD에 대한 경우이다. TPD는 이런 유기 매트릭스에 다른 크기의 나노입자들을 도핑함으로써 전체적으로 가시적인 스펙트럼에 액세스할 수 있는 청색 발광 재료인 부가된 장점을 가진다.
이중층을 형성하는 한가지 실시예에서, TPD 및 나노입자들은 적당한 솔벤트 (이 경우 클로르포름)에서 분산되고; 혼합된 용액은 미리 세척된 ITO 기판들의 상부상 스핀 캐스트이다. 나노입자 표면들을 커버하는 TPD 및 알킬 그룹들의 페닐/벤질 그룹들은 두개의 재료들이 위상 분리되게 하고 클로르포름이 기화하는 동안 TPD/나노입자 이중층 구조의 형성을 유발한다. 스핀 캐스팅은 매우 재생산 가능한 헤테로구조들을 얻기 위하여 제어된(산소없고 습기 없는) 환경에서 수행된다. 금속 전극 층들 다음 적당한 분자 유기 층(들)은 열적 기화를 통하여 증착된다. 자체 어셈블리된 나노입자 모노층은 다중층 액티브 유기 전기조명 장치의 재결합 영역에 배치될 수 있다. 장치 액티브 영역에 대한 나노입자들의 제한은 나노입자들 재료 사용 효율성을 최대화시킨다.
상기 처리는 매우 일반적이다. 예를들어, 제어된 위상 분리는 CdSe, CdSe(ZnS), TOPO 캡핑 리간드들을 가진 PbSe 나노입자들, 및 올레산 캡핑 리간들들로 이루어진다. 제저된 위상 분리 구조의 매트릭스는 N,N'-di-[(1-나프탈레닐)-N,N'-디페닐]-1,1'-바이페닐)-4,4'-디아민(NPD) 및 TPD뿐 아니라, TPD의 중합화 버젼 같은 유기 분자들일 수 있다. 제어된 위상 분리는 클로르포름 및 클로르벤젠을 포함하는 다른 솔벤트들을 사용하여 이루어진다. 예를들어 3nm 내지 9nm의 나노입자 크기의 변화는 효율적인 위상 분리를 계속 발생시킨다. 처리를 제어하는 측면에서, 스핀 코팅 동안 보다 오래 기화시키는 보다 낮은 증기 압 솔벤트들은 나노입자들의 모노층 막상에 차수 정도를 증가시킨다. 예를들어, 나노입자들은 예를들어 1012/센티미터2 같은 1011/센티미터2 이상의 패키징 밀도로 육각형으로 패키지될 수 있다. 또한, 나노입자들의 매우 좁은 크기 분산들은 나노입자 층에서 관찰된 육각형 차수 정도를 증가시킨다.
크기면에서 제곱센티미터인 단일 나노입자 모노층들의 시트들은 액티브 장치 영역에 사용되고, 액티브 장치 영역에 나노입자 재료 사용을 최소화한다. 유기/나노입자 스핀 캐스트 막막 이중층들의 형성을 관리하는 재료 위상 분리는 일반적이고 제조 처리에 폭넓게 사용할 수 있다. 상기 처리는 두개의 용매 구성요소들의 물리적 크기 및 화학적 특성에 의하여 좌우되고; TPD 분자들은 작고(～1nm) 방향족 특성을 가지며, 나노입자들은 비교적 크고(>3nm) 대부분 알킬 체인들로 구성된 표면을 제공한다. 일반적으로, 위상 분리는 방향족/지방족 쌍들로 제한되지 않지만, 이종의 화학 기능을 가진 임의의 재료쌍들 사이의 상호작용을 관리한다.
다른 실시예들은 다음 청구항들의 범위내에 있다.

Claims (44)

  1. 50% 미만의 크기 분산도를 가진 다수의 전하 트랩핑 재료를 포함하는 층을 포함하며,
    상기 전하 트랩핑 재료 중 적어도 하나는 오버 코팅층을 포함하는 코어층 및 외부층을 포함하고,
    상기 오버 코팅층은 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 및 그룹 Ⅱ-Ⅳ-Ⅴ 화합물 중 선택된 어느 하나로 형성되며,
    상기 전하 트랩핑 재료는 상기 외부층에 무관하게 상기 코어층에 관련하여 층 내부 측면 도전도를 감소시키기 위하여 선택되는 것을 특징으로 하는 메모리 장치.
  2. 증착후 층을 형성하기 위하여 선택되는 외부층 및 오버 코팅층을 포함하는 코어층을 각각 포함하는 다수의 전하 트랩핑 재료를 구비한 층을 포함하며,
    상기 오버 코팅층은 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 및 그룹 Ⅱ-Ⅳ-Ⅴ 화합물 중 선택된 어느 하나로 형성되며,
    상기 전하 트랩핑 재료는 상기 외부층에 무관하게 상기 코어층에 관련하여 층 내부 측면 도전도를 감소시키기 위하여 선택되는 것을 특징으로 하는 메모리 장치.
  3. 각각 외부층에 무관하게 코어층에 관련하여 층내의 측면 도전도를 감소시키기 위하여 선택된 다수의 전하 트랩핑 재료 층을 포함하며,
    상기 전하 트랩핑 재료 중 적어도 하나는 오버 코팅층을 포함하는 코어층 및 외부층을 포함하고,
    상기 오버 코팅층은 이원 또는 삼원 반도체 재료를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 절연체, 상기 절연체상의 전하 트랩핑 재료층, 및 상기 전하 트랩핑 재료층상에 형성된 유기 상부 게이트 층을 포함하는 플로팅 게이트 트랜지스터를 포함하며,
    상기 전하 트랩핑 재료 각각은 오버 코팅층을 포함하는 코어층 및 외부층을 포함하고,
    상기 오버 코팅층은 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 및 그룹 Ⅱ-Ⅳ-Ⅴ 화합물 중 선택된 어느 하나로 형성되며,
    상기 전하 트랩핑 재료는 상기 외부층에 무관하게 상기 코어층에 관련하여 층 내부 측면 도전도를 감소시키기 위하여 선택되는 것을 특징으로 하는 메모리 장치.
  5. 하나 이상의 조합물 또는 전하 트랩핑 재료의 크기 분산을 포함하는 층을 포함하며,
    상기 전하 트랩핑 재료 각각은 오버 코팅층을 포함하는 코어층 및 외부층을 포함하고,
    상기 오버 코팅층은 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 및 그룹 Ⅱ-Ⅳ-Ⅴ 화합물 중 선택된 어느 하나로 형성되며,
    상기 전하 트랩핑 재료는 상기 외부층에 무관하게 상기 코어층에 관련하여 층 내부 측면 도전도를 감소시키기 위하여 선택되는 것을 특징으로 하는 메모리 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 전하 트랩핑 재료는 유기 전하 트랩핑 부분을 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제 1 항, 제 3 항, 제 4 항 및 제 5 항 중 어느 한 항에 있어서, 상기 전하 트랩핑 재료는 무기 코어를 포함하는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 코어는 나노입자를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제 8 항에 있어서, 상기 나노입자는 반도체 나노결정을 포함하는 것을 특징으로 하는 메모리 장치.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 장치는 매트릭스 재료를 포함하고, 상기 다수의 전하 트랩핑 재료 위상은 매트릭스 재료로부터 분리되는 것을 특징으로 하는 메모리 장치.
  11. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 다수의 전하 트랩핑 재료는 다수의 나노결정들을 포함하는 것을 특징으로 하는 메모리 장치.
  12. 제 11 항에 있어서, 상기 다수의 나노결정들 각각은 이원 또는 삼원 반도체 재료를 포함하는 것을 특징으로 하는 메모리 장치.
  13. 제 12 항에 있어서, 상기 반도체 재료는 ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe, 또는 PbTe인 것을 특징으로 하는 메모리 장치.
  14. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 전하 트랩핑 재료는 1012 내지 1013 입자들/센티미터2 범위의 입자 밀도를 가지는 것을 특징으로 하는 메모리 장치.
  15. 제 10 항에 있어서, 상기 매트릭스 재료는 유기 재료인 것을 특징으로 하는 메모리 장치.
  16. 제 14 항에 있어서, 상기 전하 트랩핑 재료는 주변 리간드 쉘을 가지는 것을 특징으로 하는 메모리 장치.
  17. 메모리 장치를 제조하는 방법에 있어서,
    기판상에 다수의 전하 트랩핑 재료를 포함하는 층을 형성하는 단계를 포함하는데, 상기 다수의 전하 트랩핑 재료는 50% 미만의 크기 분산도를 가지며, 상기 전하 트랩핑 재료 각각은 오버 코팅층을 포함하는 코어층 및 외부층을 포함하고, 상기 오버 코팅층은 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 및 그룹 Ⅱ-Ⅳ-Ⅴ 화합물 중 선택된 어느 하나로 형성되며, 상기 전하 트랩핑 재료는 상기 외부층에 무관하게 상기 코어층에 관련하여 층 내부 측면 도전도를 감소시키기 위하여 선택되고; 및
    메모리 장치의 액티브 장치를 형성하기 위하여 상기 층에 인접하게 전기 접촉부들을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  18. 메모리 장치를 제조하는 방법에 있어서,
    오버 코팅층을 포함하는 다수의 코어들 상의 외부층에 무관하게, 다수의 전하 트랩핑 재료의 층에 관련하여 다수의 전하 트랩핑 재료의 층내의 측면 도전도를 감소시키기 위하여 선택된 외부층을 형성하는 단계로서, 상기 전하 트랩핑 재료는 오버 코팅층을 포함하는 코어 및 외부층을 포함하는 것을 특징으로 하는, 형성하는 단계; 및
    메모리 장치의 액티브 층을 형성하기 위하여 표면상에 다수의 코어들을 증착하는 단계를 포함하며,
    상기 코어는 오버 코팅층을 포함하며, 상기 오버 코팅층은 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 및 그룹 Ⅱ-Ⅳ-Ⅴ 화합물 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 메모리 장치 제조 방법.
  19. 제 17 항 및 제 18 항 중 어느 한 항에 있어서, 다수의 코어들을 형성하기 위하여 M 소스 및 X 도너를 더 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  20. 제 17 항 또는 제 18 항에 있어서, 상기 전하 트랩핑 재료는 유기 전하 트랩핑 부분을 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  21. 제 17 항 또는 제 18 항에 있어서, 상기 전하 트랩핑 재료는 무기 코어를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  22. 제 17 항 또는 제 18 항에 있어서, 상기 각각의 코어는 나노입자를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  23. 제 22 항에 있어서, 상기 나노입자는 반도체 나노결정을 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  24. 제 17 항 또는 제 18 항에 있어서, 상기 장치는 매트릭스 재료를 포함하고, 다수의 전하 트랩핑 재료 위상은 매트릭스 재료로부터 분리되는 것을 특징으로 하는 메모리 장치 제조 방법.
  25. 제 17 항에 있어서, 상기 다수의 전하 트랩핑 재료는 다수의 나노결정들을 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  26. 제 25 항에 있어서, 상기 다수의 나노결정들 각각은 이원 또는 삼원 반도체 재료를 포함하는 것을 특징으로 하는 메모리 장치 제조 방법.
  27. 제 26 항에 있어서, 상기 반도체 재료는 ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe, 또는 PbTe인 것을 특징으로 하는 메모리 장치 제조 방법.
  28. 제 17 항에 있어서, 상기 전하 트랩핑 재료는 1012 내지 1013 입자들/센티미터2 범위의 입자 밀도를 가지는 것을 특징으로 하는 메모리 장치 제조 방법.
  29. 제 24 항에 있어서, 상기 매트릭스 재료는 유기 재료인 것을 특징으로 하는 메모리 장치 제조 방법.
  30. 제 17 항에 있어서, 상기 전하 트랩핑 재료는 주변 리간드 쉘을 가지는 것을 특징으로 하는 메모리 장치 제조 방법.
  31. 메모리 장치를 형성하는 방법에 있어서,
    상호 혼합할 수 없는 매트릭스 재료 및 액티브 재료를 선택하는 단계;
    코팅 용액을 형성하기 위하여 솔벤트에 매트릭스 재료 및 액티브 재료를 용해하는 단계; 및
    장치의 액티브 재료층을 형성하기 위하여 코팅 용액으로 기판으로 코팅하는 단계를 포함하며,
    상기 액티브 재료는 오버 코팅층을 포함하는 코어층 및 외부층을 포함하고,
    상기 오버 코팅층은 그룹 Ⅱ-Ⅵ 화합물, 그룹 Ⅱ-Ⅴ 화합물, 그룹 Ⅲ-Ⅵ 화합물, 그룹 Ⅲ-Ⅴ 화합물, 그룹 Ⅳ-Ⅵ 화합물, 그룹 Ⅰ-Ⅲ-Ⅵ 화합물, 그룹 Ⅱ-Ⅳ-Ⅵ 화합물, 및 그룹 Ⅱ-Ⅳ-Ⅴ 화합물 중 선택된 어느 하나로 형성되며,
    상기 액티브 재료는 상기 외부층에 무관하게 상기 코어층에 관련하여 층 내부 측면 도전도를 감소시키기 위하여 선택되는 것을 특징으로 하는 메모리 장치 형성 방법.
  32. 제 31 항에 있어서, 상기 액티브 재료는 나노입자를 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  33. 제 31 항 및 제 32 항 중 어느 한 항에 있어서, 코팅 용액으로 기판을 코팅하는 단계는 스핀 코팅을 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  34. 제 31 항 또는 제 32 항에 있어서, 액티브 재료를 형성하기 위하여 M 소스 및 X 도너를 더 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  35. 제 31 항에 있어서, 상기 액티브 재료는 유기 전하 트랩핑 부분을 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  36. 제 31 항에 있어서, 상기 액티브 재료는 무기 코어를 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  37. 제 32 항에 있어서, 상기 나노입자는 반도체 나노결정을 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  38. 제 32 항에 있어서, 상기 나노입자는 이원 또는 삼원 반도체 재료를 포함하는 것을 특징으로 하는 메모리 장치 형성 방법.
  39. 제 38 항에 있어서, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, AlN, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, GaSe, InN, InP, InAs, InSb, TlN, TlP, TlAs, TlSb, PbS, PbSe, 또는 PbTe인 것을 특징으로 하는 메모리 장치 형성 방법.
  40. 제 31 항에 있어서, 상기 액티브 재료는 1012 내지 1013 입자들/센티미터2 범위의 입자 밀도를 가지는 것을 특징으로 하는 메모리 장치 형성 방법.
  41. 제 31 항 또는 제 32 항에 있어서, 상기 매트릭스 재료는 유기 재료인 것을 특징으로 하는 메모리 장치 형성 방법.
  42. 제 41 항에 있어서, 상기 액티브 재료는 주변 리간드 쉘을 가지는 것을 특징으로 하는 메모리 장치 형성 방법.
  43. 제 31 항에 있어서, 상기 기판은 절연체를 포함하고 상기 액티브 재료층은 절연체 부분상에 코팅되는 것을 특징으로 하는 메모리 장치 형성 방법.
  44. 제 43 항에 있어서, 상기 매트릭스 재료는 액티브 재료층상에 형성된 유기 상부 게이트층을 형성하는 것을 특징으로 하는 메모리 장치 형성 방법.
KR1020067006591A 2003-10-06 2006-04-05 비휘발성 메모리 장치 KR101174818B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US50827203P 2003-10-06 2003-10-06
US60/508,272 2003-10-06
PCT/US2004/032888 WO2005036599A2 (en) 2003-10-06 2004-10-06 Non-volatile memory device

Publications (2)

Publication Number Publication Date
KR20070020183A KR20070020183A (ko) 2007-02-20
KR101174818B1 true KR101174818B1 (ko) 2012-08-17

Family

ID=34434903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067006591A KR101174818B1 (ko) 2003-10-06 2006-04-05 비휘발성 메모리 장치

Country Status (6)

Country Link
US (1) US8664640B2 (ko)
EP (2) EP2299482A3 (ko)
JP (1) JP5419326B2 (ko)
KR (1) KR101174818B1 (ko)
CN (1) CN1864253A (ko)
WO (1) WO2005036599A2 (ko)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7083586B2 (en) * 2003-02-03 2006-08-01 Dj Orthopedics, Llc Patellofemoral brace
JP4563652B2 (ja) * 2003-03-13 2010-10-13 シャープ株式会社 メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器
US20050095786A1 (en) * 2003-11-03 2005-05-05 Ting-Chang Chang Non-volatile memory and method of manufacturing floating gate
US7595528B2 (en) * 2004-03-10 2009-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
EP1723676A4 (en) * 2004-03-10 2009-04-15 Nanosys Inc MEMORY DEVICES WITH NANOCAPACITIES AND ANISOTROPIC LOADED NETWORKS
US20050202615A1 (en) * 2004-03-10 2005-09-15 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
US7742322B2 (en) * 2005-01-07 2010-06-22 Invisage Technologies, Inc. Electronic and optoelectronic devices with quantum dot films
US7746681B2 (en) 2005-01-07 2010-06-29 Invisage Technologies, Inc. Methods of making quantum dot films
WO2005101530A1 (en) 2004-04-19 2005-10-27 Edward Sargent Optically-regulated optical emission using colloidal quantum dot nanocrystals
US7773404B2 (en) 2005-01-07 2010-08-10 Invisage Technologies, Inc. Quantum dot optical devices with enhanced gain and sensitivity and methods of making same
US7501315B2 (en) * 2004-06-08 2009-03-10 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US8563133B2 (en) * 2004-06-08 2013-10-22 Sandisk Corporation Compositions and methods for modulation of nanostructure energy levels
TWI406890B (zh) * 2004-06-08 2013-09-01 Sandisk Corp 奈米結構之沉積後包封：併入該包封體之組成物、裝置及系統
US7968273B2 (en) * 2004-06-08 2011-06-28 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US8088483B1 (en) 2004-06-08 2012-01-03 Nanosys, Inc. Process for group 10 metal nanostructure synthesis and compositions made using same
US7776758B2 (en) 2004-06-08 2010-08-17 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US7405129B2 (en) * 2004-11-18 2008-07-29 International Business Machines Corporation Device comprising doped nano-component and method of forming the device
US7355238B2 (en) * 2004-12-06 2008-04-08 Asahi Glass Company, Limited Nonvolatile semiconductor memory device having nanoparticles for charge retention
WO2006064859A1 (en) * 2004-12-14 2006-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100913903B1 (ko) * 2004-12-24 2009-08-26 삼성전자주식회사 양자점을 이용하는 메모리 소자
CA2519608A1 (en) 2005-01-07 2006-07-07 Edward Sargent Quantum dot-polymer nanocomposite photodetectors and photovoltaics
JP4744885B2 (ja) * 2005-01-18 2011-08-10 株式会社東芝 半導体装置の製造方法
KR20070025519A (ko) * 2005-09-02 2007-03-08 삼성전자주식회사 나노닷 메모리 및 그 제조 방법
US7482619B2 (en) * 2005-09-07 2009-01-27 Samsung Electronics Co., Ltd. Charge trap memory device comprising composite of nanoparticles and method of fabricating the charge trap memory device
JP4876520B2 (ja) * 2005-10-07 2012-02-15 ソニー株式会社 不揮発性半導体メモリ及びその製造方法
KR101194839B1 (ko) * 2006-02-28 2012-10-25 삼성전자주식회사 나노결정을 포함하는 메모리 소자 및 그 제조 방법
WO2007117698A2 (en) * 2006-04-07 2007-10-18 Qd Vision, Inc. Composition including material, methods of depositing material, articles including same and systems for depositing material
WO2007120877A2 (en) * 2006-04-14 2007-10-25 Qd Vision, Inc. Transfer surface for manufacturing a light emitting device
WO2007136350A1 (en) * 2006-05-22 2007-11-29 Nanyang Technological University Organic memory device and method of its manufacture
WO2008105792A2 (en) * 2006-06-24 2008-09-04 Qd Vision, Inc. Methods for depositing nanomaterial, methods for fabricating a device, methods for fabricating an array of devices and compositions
WO2008108798A2 (en) * 2006-06-24 2008-09-12 Qd Vision, Inc. Methods for depositing nanomaterial, methods for fabricating a device, and methods for fabricating an array of devices
WO2008111947A1 (en) * 2006-06-24 2008-09-18 Qd Vision, Inc. Methods and articles including nanomaterial
TWI325613B (en) * 2006-07-20 2010-06-01 Ind Tech Res Inst Memory cell and fabricating method thereof
US7955935B2 (en) * 2006-08-03 2011-06-07 Micron Technology, Inc. Non-volatile memory cell devices and methods
US7560769B2 (en) 2006-08-03 2009-07-14 Micron Technology, Inc. Non-volatile memory cell device and methods
WO2008021962A2 (en) * 2006-08-11 2008-02-21 Massachusetts Institute Of Technology Blue light emitting semiconductor nanocrystals and devices
KR100848312B1 (ko) * 2006-09-05 2008-07-24 한국전자통신연구원 유기 유전박막을 구비한 분자 전자 소자 및 그 제조 방법
US7759677B2 (en) * 2006-09-05 2010-07-20 Electronics And Telecommunications Research Institute Molecular electronic device including organic dielectric thin film and method of fabricating the same
JP2010508620A (ja) * 2006-09-12 2010-03-18 キユーデイー・ビジヨン・インコーポレーテツド 所定のパターンを表示するために有用なエレクトロルミネセントディスプレイ
KR100884240B1 (ko) * 2006-10-20 2009-02-17 삼성전자주식회사 반도체 소자 및 그 형성 방법
KR100822335B1 (ko) 2006-11-14 2008-04-16 한양대학교 산학협력단 고전자 이동도 트랜지스터 기반의 비휘발성 기억 소자 및그 제조 방법
WO2008063653A1 (en) 2006-11-21 2008-05-29 Qd Vision, Inc. Semiconductor nanocrystals and compositions and devices including same
WO2008133660A2 (en) * 2006-11-21 2008-11-06 Qd Vision, Inc. Nanocrystals including a group iiia element and a group va element, method, composition, device and other prodcucts
WO2008063652A1 (en) * 2006-11-21 2008-05-29 Qd Vision, Inc. Blue emitting semiconductor nanocrystals and compositions and devices including same
WO2008063658A2 (en) 2006-11-21 2008-05-29 Qd Vision, Inc. Semiconductor nanocrystals and compositions and devices including same
KR101146589B1 (ko) * 2006-11-30 2012-05-16 삼성전자주식회사 전하 트랩형 반도체 메모리 소자
US7847341B2 (en) 2006-12-20 2010-12-07 Nanosys, Inc. Electron blocking layers for electronic devices
US20080150009A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US20080150004A1 (en) * 2006-12-20 2008-06-26 Nanosys, Inc. Electron Blocking Layers for Electronic Devices
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices
US20080150003A1 (en) * 2006-12-20 2008-06-26 Jian Chen Electron blocking layers for electronic devices
KR100884887B1 (ko) * 2007-05-28 2009-02-23 광주과학기술원 반도체 양자점을 이용한 비휘발성 메모리 소자
KR101672553B1 (ko) 2007-06-25 2016-11-03 큐디 비젼, 인크. 조성물 및 나노물질의 침착을 포함하는 방법
DE102007043360A1 (de) * 2007-09-12 2009-03-19 Forschungszentrum Karlsruhe Gmbh Elektronisches Bauelement, Verfahren zu seiner Herstellung und seine Verwendung
US8003021B2 (en) * 2007-11-08 2011-08-23 Toyota Motor Engineering And Manufacturing North America, Inc. Synthesis of Pb alloy and core/shell nanowires
KR100927863B1 (ko) * 2008-02-04 2009-11-23 경북대학교 산학협력단 고집적 낸드 플래시 메모리 셀 소자 및 셀 스트링
US20090246510A1 (en) * 2008-03-25 2009-10-01 Commissariat A L'energie Atomique Metallic nanocrystal patterning
US20090243048A1 (en) * 2008-03-25 2009-10-01 Joel Dufourcq Metallic nanocrystal encapsulation
WO2009118783A1 (ja) * 2008-03-26 2009-10-01 国立大学法人広島大学 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法
CN102047098B (zh) 2008-04-03 2016-05-04 Qd视光有限公司 包括量子点的发光器件
US9525148B2 (en) 2008-04-03 2016-12-20 Qd Vision, Inc. Device including quantum dots
WO2012095811A1 (en) 2011-01-13 2012-07-19 Ramot At Tel-Aviv University Ltd. Charge storage organic memory system
US8575678B2 (en) 2011-01-13 2013-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device with floating gate
JP2013197269A (ja) * 2012-03-19 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US20130277729A1 (en) * 2012-04-20 2013-10-24 Palo Alto Research Center Incorporated Floating gate transistor memory with an organic semiconductor interlayer
US8822288B2 (en) * 2012-07-02 2014-09-02 Sandisk Technologies Inc. NAND memory device containing nanodots and method of making thereof
US9293571B2 (en) * 2012-08-09 2016-03-22 City University Of Hong Kong Metal nanoparticle monolayer
CN103579254B (zh) * 2012-08-09 2019-04-26 香港城市大学 金属纳米粒子单层
KR102420014B1 (ko) * 2015-09-18 2022-07-12 삼성전자주식회사 비휘발성 인버터
CN105679938B (zh) * 2016-02-04 2018-10-12 南京邮电大学 一种螺环小分子浮栅型有机场效应晶体管存储器及其制备方法
US9899485B2 (en) * 2016-06-07 2018-02-20 International Business Machines Corporation Spatially decoupled floating gate semiconductor device
CN108258116A (zh) * 2017-12-28 2018-07-06 南京邮电大学 一种半导体纳米阵列有机场效应晶体管多位存储器及其制备方法
CN109065711B (zh) * 2018-08-01 2022-05-03 河北大学 一种固态电解质阻变存储器及其制备方法
KR102177459B1 (ko) * 2019-11-04 2020-11-11 연세대학교 산학협력단 폴리디메틸실록산을 이용한 비휘발성 멀티레벨 광 메모리 및 그 제조방법
CN111244187B (zh) * 2020-02-03 2021-08-06 深圳大学 非易失性存储器
CN112349788B (zh) * 2020-11-04 2022-02-08 复旦大学 一种二维/零维混合结构的人工异质突触器件及制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074565A1 (en) 2000-06-29 2002-06-20 Flagan Richard C. Aerosol silicon nanoparticles for use in semiconductor device fabrication

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3125332B2 (ja) 1991-06-21 2001-01-15 ソニー株式会社 量子ドットトンネル素子とそれを用いた情報処理装置及び情報処理方法
WO1993010564A1 (en) 1991-11-22 1993-05-27 The Regents Of The University Of California Semiconductor nanocrystals covalently bound to solid inorganic surfaces using self-assembled monolayers
US5505928A (en) 1991-11-22 1996-04-09 The Regents Of University Of California Preparation of III-V semiconductor nanocrystals
AU4378893A (en) 1992-05-22 1993-12-30 Minnesota Mining And Manufacturing Company Ii-vi laser diodes with quantum wells grown by atomic layer epitaxy and migration enhanced epitaxy
US5260957A (en) 1992-10-29 1993-11-09 The Charles Stark Draper Laboratory, Inc. Quantum dot Laser
US5377545A (en) * 1992-12-08 1995-01-03 Alliedsignal Inc. Servo accelerometer with tunnel current sensor and complementary electrostatic drive
US5293050A (en) 1993-03-25 1994-03-08 International Business Machines Corporation Semiconductor quantum dot light emitting/detecting devices
US6048616A (en) 1993-04-21 2000-04-11 Philips Electronics N.A. Corp. Encapsulated quantum sized doped semiconductor particles and method of manufacturing same
US5422489A (en) 1994-01-24 1995-06-06 Bhargava; Rameshwar N. Light emitting device
US5537000A (en) 1994-04-29 1996-07-16 The Regents, University Of California Electroluminescent devices formed using semiconductor nanocrystals as an electron transport media and method of making such electroluminescent devices
US5677545A (en) 1994-09-12 1997-10-14 Motorola Organic light emitting diodes with molecular alignment and method of fabrication
KR970706628A (ko) 1994-09-29 1997-11-03 로버츠 사이먼 크리스토퍼 양자 도트가 있는 광섬유(optical fibre with quantum dots)
US5585640A (en) 1995-01-11 1996-12-17 Huston; Alan L. Glass matrix doped with activated luminescent nanocrystalline particles
US5606163A (en) 1995-01-11 1997-02-25 The United States Of America As Represented By The Secretary Of The Navy All-optical, rapid readout, fiber-coupled thermoluminescent dosimeter system
GB9518910D0 (en) 1995-09-15 1995-11-15 Imperial College Process
US5876480A (en) 1996-02-20 1999-03-02 The United States Of America As Represented By The Secretary Of The Navy Synthesis of unagglomerated metal nano-particles at membrane interfaces
US6506564B1 (en) 1996-07-29 2003-01-14 Nanosphere, Inc. Nanoparticles having oligonucleotides attached thereto and uses therefor
JP4162280B2 (ja) * 1996-11-15 2008-10-08 株式会社日立製作所 メモリデバイスおよびメモリアレイ回路
US6103868A (en) 1996-12-27 2000-08-15 The Regents Of The University Of California Organically-functionalized monodisperse nanocrystals of metals
US6057561A (en) 1997-03-07 2000-05-02 Japan Science And Technology Corporation Optical semiconductor element
JPH10261796A (ja) * 1997-03-21 1998-09-29 Asahi Chem Ind Co Ltd 半導体装置およびその製造方法
JP4071360B2 (ja) 1997-08-29 2008-04-02 株式会社東芝 半導体装置
JP3727449B2 (ja) 1997-09-30 2005-12-14 シャープ株式会社 半導体ナノ結晶の製造方法
US6322901B1 (en) 1997-11-13 2001-11-27 Massachusetts Institute Of Technology Highly luminescent color-selective nano-crystalline materials
US6607829B1 (en) 1997-11-13 2003-08-19 Massachusetts Institute Of Technology Tellurium-containing nanocrystalline materials
US6139585A (en) 1998-03-11 2000-10-31 Depuy Orthopaedics, Inc. Bioactive ceramic coating and method
US6501091B1 (en) 1998-04-01 2002-12-31 Massachusetts Institute Of Technology Quantum dot white and colored light emitting diodes
JP3769120B2 (ja) * 1998-05-08 2006-04-19 株式会社東芝 半導体素子
US6864626B1 (en) 1998-06-03 2005-03-08 The Regents Of The University Of California Electronic displays using optically pumped luminescent semiconductor nanocrystals
US6337117B1 (en) 1998-07-01 2002-01-08 Mitsubishi Chemical Corporation Optical memory device
US6294401B1 (en) 1998-08-19 2001-09-25 Massachusetts Institute Of Technology Nanoparticle-based electrical, chemical, and mechanical structures and methods of making same
JP2000104058A (ja) 1998-09-28 2000-04-11 Sony Corp 発光体の製造方法
JP2001118810A (ja) * 1999-10-21 2001-04-27 Matsushita Electric Ind Co Ltd 微粒子の形成方法
US6797412B1 (en) 2000-04-11 2004-09-28 University Of Connecticut Full color display structures using pseudomorphic cladded quantum dot nanophosphor thin films
AU2001265068A1 (en) * 2000-10-31 2002-05-15 The Regents Of The University Of California Organic bistable device and organic memory cells
US6576291B2 (en) 2000-12-08 2003-06-10 Massachusetts Institute Of Technology Preparation of nanocrystallites
JP2003007871A (ja) * 2001-06-27 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置、半導体装置の製造方法、融合タンパク質、融合タンパク質の製造方法、融合タンパク質分子およびｄｎａ
US6918946B2 (en) * 2001-07-02 2005-07-19 Board Of Regents, The University Of Texas System Applications of light-emitting nanoparticles
US6846565B2 (en) 2001-07-02 2005-01-25 Board Of Regents, The University Of Texas System Light-emitting nanoparticles and method of making same
WO2003092043A2 (en) 2001-07-20 2003-11-06 Quantum Dot Corporation Luminescent nanoparticles and methods for their preparation
WO2003021694A2 (en) 2001-09-04 2003-03-13 Koninklijke Philips Electronics N.V. Electroluminescent device comprising quantum dots
JP2003086715A (ja) * 2001-09-10 2003-03-20 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
EP1547153A4 (en) 2002-08-02 2010-12-01 Ultradots Inc QUANTIC POINTS, QUANTIC POINT NANOCOMPOSITE MATERIALS, QUANTUM POINT OPTICAL DEVICES, AND METHODS OF MANUFACTURING THE SAME
US20040265622A1 (en) 2003-06-24 2004-12-30 Eastman Kodak Company Light emitting display
EP1723676A4 (en) * 2004-03-10 2009-04-15 Nanosys Inc MEMORY DEVICES WITH NANOCAPACITIES AND ANISOTROPIC LOADED NETWORKS

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074565A1 (en) 2000-06-29 2002-06-20 Flagan Richard C. Aerosol silicon nanoparticles for use in semiconductor device fabrication

Also Published As

Publication number Publication date
EP1671365B1 (en) 2018-12-05
KR20070020183A (ko) 2007-02-20
EP2299482A2 (en) 2011-03-23
WO2005036599A2 (en) 2005-04-21
EP1671365A4 (en) 2008-08-13
WO2005036599A3 (en) 2006-04-20
US8664640B2 (en) 2014-03-04
JP5419326B2 (ja) 2014-02-19
US20050072989A1 (en) 2005-04-07
JP2007507908A (ja) 2007-03-29
CN1864253A (zh) 2006-11-15
EP2299482A3 (en) 2014-12-17
EP1671365A2 (en) 2006-06-21

Similar Documents

Publication Publication Date Title
KR101174818B1 (ko) 비휘발성 메모리 장치
US10770619B2 (en) Light-emitting devices and displays with improved performance
US8535758B2 (en) Materials including semiconductor nanocrystals
US9640686B2 (en) Electro-optical device
KR101369205B1 (ko) 반도체 나노결정을 포함하는 발광 디바이스
EP2902464B1 (en) Light emitting device including semiconductor nanocrystals
US20070152236A1 (en) Semiconductor nanocrystal heterostructures
US8525022B2 (en) High efficiency multi-layer photovoltaic devices
US20100051901A1 (en) Light emitting devices and displays with improved performance
US20110079273A1 (en) Photovoltaic devices
US20190067611A1 (en) Electro-optical device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150724

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160726

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170728

Year of fee payment: 6