CN111244187B - 非易失性存储器 - Google Patents
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Abstract
本发明涉及一种非易失性存储器。该存储器为顶栅型晶体管结构或底栅型晶体管结构；存储器包括栅极、绝缘层、电荷存储层、源/漏极及半导体层；其中，电荷存储层中离散分布有半导体核壳纳米晶结构，该半导体核壳纳米晶结构与该半导体层直接接触，电荷存储层设置为依据施加至所述栅极的电压极性不同实现电子和/或空穴的存储。本申请由于电荷存储层中离散分布有半导体核壳纳米晶结构，同时该半导体核壳纳米晶结构与半导体层直接接触，使得本申请的电荷存储层在俘获电荷时，电荷不需再经过一层绝缘层，即可快速且无损的到达电荷存储层。经验证，本申请的存储器件具有更快的擦写速度，信息擦写所用时间为≤50ns；具有更好的耐擦写性，耐擦写次数≥105次。
Description
技术领域
本发明涉及存储器技术领域，特别是涉及一种非易失性存储器。
背景技术
随着信息社会的飞速发展，人类社会正在经历一个数据***的时代，一方面要求有更大容量与更高可靠性的非易失性存储器对其进行存储，另一方面，要求有更强的计算能力的计算机对其进行处理。而随着计算机处理器的集成度不断增加，性能不断提高，计算机存储器的存取速度已经成为限制计算性能的瓶颈所在，称为“存储器墙”或“冯·诺伊曼瓶颈”。因此，高性能的存储器成为信息技术的必然硬件要求。
目前计算机***里采用了“缓存-内存-外存”三级存储设置，使用存取速度极快的易失性存储器，包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)，作为缓存和内存，来提高计算能力。然而这些易失性存储器断电下无法保存数据，容量小，价格昂贵，只能缓解存储器墙问题，并不是计算机存储器的最终答案。而闪存作为目前最重要的非易失性存储器件，存在着擦写速度慢，擦写电压高，擦写次数不足等问题。
因此亟需一种能够解决上述技术问题的新型非易失性存储器。
发明内容
基于此，有必要针对上述问题，提供一种非易失性存储器。
一种非易失性存储器，所述存储器为顶栅型晶体管结构或底栅型晶体管结构；
所述存储器包括栅极、绝缘层、电荷存储层、源/漏极及半导体层；
其中，所述电荷存储层中离散分布有半导体核壳纳米晶结构，所述半导体核壳纳米晶结构与所述半导体层直接接触，所述电荷存储层设置为依据施加至所述栅极的电压极性不同实现电子和/或空穴的存储。
在其中一个实施例中，所述存储器为底栅型晶体管结构时，所述栅极、绝缘层、电荷存储层、源/漏极及半导体层依次层叠设置；
其中，所述电荷存储层中离散分布的所述半导体核壳纳米晶结构位于所述源/漏极的沟道范围内。
在其中一个实施例中，所述存储器为顶栅型晶体管结构时，所述存储器由上至下包括栅极、绝缘层、电荷存储层、源/漏极及半导体层；
其中，所述电荷存储层中离散分布的所述半导体核壳纳米晶结构位于所述源/漏极的沟道范围内。
在其中一个实施例中，向所述栅极施加正电压和负电压时均能写入信息，所述半导体核壳纳米晶结构的核/壳材质包括ZnSe/ZnS、CdSe/CdS、CdSe/ZnS、CdS/ZnS及InP/ZnS中的一种或多种。
在其中一个实施例中，通过向所述栅极施加负电压写入信息，所述半导体核壳纳米晶结构的核/壳材质包括CdTe/CdSe，ZnTe/CdS，ZnTe/CdSe，ZnTe/ZnSe，ZnTe/ZnS中的一种或多种。
在其中一个实施例中，通过向所述栅极施加正电压写入信息，所述半导体核壳纳米晶结构的核/壳材质包括CdS/ZnTe，CdSe/ZnTe，ZnSe/ZnTe中的一种或多种。
在其中一个实施例中，所述半导体核壳纳米晶结构的核/壳材质为InP/ZnS结构时，所述InP核层的直径介于3nm至20nm之间，所述ZnS壳层的厚度介于3nm至10nm之间。
在其中一个实施例中，所述半导体核壳纳米晶结构中壳层的厚度小于或等于核层的直径。
在其中一个实施例中，所述半导体层包括硅、石墨烯、并五苯和氧化铟镓锌中的任意一种。
在其中一个实施例中，所述源/漏极的厚度介于10nm至100nm之间。
上述非易失性存储器，由于电荷存储层中离散分布有半导体核壳纳米晶结构，同时该半导体核壳纳米晶结构与半导体层直接接触；使得本申请的电荷存储层在俘获电荷时，电荷不需再经过一层绝缘层，即可快速且无损的到达电荷存储层。另外，由于半导体核壳纳米晶结构独特的结构优势，使得核与壳之间存在的能带势垒可有效的阻断电荷复合，从而使得存储器更加稳定，同时半导体核壳纳米晶具有优良的光吸收能力，可以使用光信号作为信息写入或擦除的手段。经验证，同时参照图8，本申请的存储器件具有更快的擦写速度，信息擦写所用时间为≤50ns；具有更好的耐擦写性，耐擦写次数≥105次。
附图说明
图1为一实施例中的非易失性存储器的结构示意图；
图2为现有技术中非易失性存储器的结构示意图；
图3为本申请中不同栅极电压扫描范围的转移曲线；
图4为本申请的存储器在利用正电压写入信息，负电压擦除信息时器件的性能示意图；
图5为本申请的存储器在利用负电压写入信息，正电压擦除信息时器件的性能示意图；
图6为本申请的存储器在利用负电压写入信息，光照擦除信息时器件的性能示意图；
图7为本申请的存储器在50ns超短栅压脉冲作用下写入与100ns超短栅压脉冲作用下擦除的性能示意图；
图8为本申请的存储器经过105次循环擦写后的性能示意图。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施方式。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请的公开内容理解的更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的，并不表示是唯一的实施方式。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本申请。
传统金属浮栅晶体管存储器的结构如图2所示，其中，该浮栅晶体管存储器可以包括栅极1，第一绝缘层2，浮栅层3，第二绝缘层4，源极51，漏极52和半导体层6。传统的金属浮栅晶体管存储器在俘获电荷的过程中(也即是信息的擦写过程中)，需要让电荷直接隧穿过第二绝缘层4，进入金属浮栅层3，但是，这一隧穿过程是一个慢速而且具有破坏性的过程，使得浮栅晶体管的擦写速度较慢(在微秒级别)与耐擦写型不强。
基于这一问题，本申请的发明人经过研究后，重新设计了一种新型的非易失性存储器，该存储器具有纳秒级的擦写速度，良好的保持性能，优良的耐擦写性能，双极性存储与光电擦写性能。其具体将通过以下实施例并配合所附图式作详细说明如下。
请辅助参阅图1，在构成上，本申请的非易失性存储器包括但不限于栅极、绝缘层、电荷存储层、源/漏极及半导体层；其中，依据栅极的位置，可以将本申请的非易失性存储器分为顶栅型存储器和底栅型存储器。其中，当非易失性存储器为顶栅型存储器时，上述结构(栅极、绝缘层、电荷存储层、源/漏极及半导体层)由上至下设置；当非易失性存储器为底栅型存储器时，上述结构(栅极、绝缘层、电荷存储层、源/漏极及半导体层)依次层叠设置。作为示例，以下实施例均以底栅型晶体管结构来描述本申请非易失性存储器的详细原理。
请参阅图1，为底栅型非易失性存储器的结构示意图。该底栅型存储器可以包括依次层叠设置的栅极10、绝缘层20、电荷存储层(图未示)、源极410/漏极420及半导体层50。栅极10可使用重掺杂导电硅。源极410/漏极420可以为金、银、铂、铝中的任意一种金属材料。应当理解，根据半导体层50的不同选择不同电极，以金属和半导体层50之间形成欧姆接触为准。另外，源极410/漏极420的厚度介于10nm至100nm之间。绝缘层20的厚度可以为300nm，其可以是任何介电材料，如二氧化硅，二氧化铪，聚偏氟乙烯共聚物；其中，聚偏氟乙烯共聚物可以为偏氟乙烯-三氟乙烯-氯氟乙烯『P(VDF-TrFE-CFE)』。半导体层50可以包括硅、石墨烯、并五苯和氧化铟镓锌中的任意一种。
其中，本申请的电荷存储层中离散分布有半导体核壳纳米晶结构310，离散分布，也即分布不连续，无规则；另外，该半导体核壳纳米晶结构310与半导体层50直接接触，也即是说，半导体核壳纳米晶结构310与半导体层50之间无其余的介质层(例如绝缘层)，使得电荷被电荷存储层俘获的过程更加地快速和无损。进一步地，为了使得电荷被俘获的过程更加快速，可仅由半导体核壳纳米晶结构310构成电荷存储层。
半导体纳米晶体是指粒径在1-100nm之间显示出尺寸依赖性的微小半导体晶粒。半导体核壳纳米晶结构作为将两种(或两种以上)的半导体纳米颗粒进一步有效地结合起来而形成的复合半导体纳米结构，其同样保持了半导体纳米晶体的光电特性。
核壳型复合纳米粒子按照核与壳的组成成分可以分为无机/无机核壳体系和无机/有机核壳体系。其中无机/无机核壳体系又可以大致分为四种类型：金属/半导体型、金属/金属型、半导体/半导体型和半导体/金属型。本申请所涉及核壳型半导体纳米晶主要为半导体/半导体型，即由两种或两种以上无机半导体材料层层包裹得到的纳米颗粒。因为在这种核壳结构中，壳在光学活性的核与其周围的介质之间提供了一种物理障碍，使得纳米晶对外界环境的变化、表面化学和光氧化不那么敏感。
按照半导体电子能态的相对位置可将核壳半导体纳米颗粒主要分为三种类型：I型，II型和反I型。在I型体系中，以宽带隙的半导体做壳材料、窄带隙的半导体为核材料，电子和空穴都限制在核内。核的导带和价带边缘都位于壳的能带里。在此体系中，宽带隙的壳可以提高核内电子和空穴的限制效应，从而能够将电子或空穴都束缚住。而在II型体系中，壳材料的价带边缘或导带边缘位于核的带隙中。在此体系中，带隙跃迁能小，电子和空穴分离，使得该体系的结构只能束缚一种电荷。
核壳体系一般由两步法制得：先合成纳米核晶，纯化后接着进行壳的生长。这样可以根据核的浓度计算壳前驱的量，从而获得壳的厚度。
进一步地，如图1所示，本具体实施例中的电荷存储层离散分布有半导体纳米晶结构310的区域主要是位于源极410和漏极420的沟道之间，可以理解的，在源极410和漏极420的下方还分布有半导体纳米晶结构310，但是位于源极410和漏极420下方的半导体纳米晶结构310实际上由于源极410和漏极420的遮挡，导致这一部分的半导体纳米晶结构不能实现电荷的存储，所以，为了描述简便，将源极410和漏极420下方的半导体纳米晶结构310省去；另外，在本具体实施例中，为了实现对电荷的束缚，可将半导体纳米晶结构310的壳层厚度设置为小于或等于核层直径。本申请的电荷存储层设置为依据施加至栅极10的电压极性不同实现电子和/或空穴的存储。
具体地，一些实施例中，向栅极10施加正电压和负电压，均能实现信息的写入，作为实现，所选用的半导体核壳纳米晶结构310的核/壳材质可以包括ZnSe/ZnS、CdSe/CdS、CdSe/ZnS、CdS/ZnS及InP/ZnS中的一种或多种。ZnSe/ZnS、CdSe/CdS、CdSe/ZnS、CdS/ZnS及InP/ZnS核壳纳米晶结构为I型体系，可同时实现对电子和空穴的束缚，也即是说，当向栅极10施加正电压时，可以在半导体核壳纳米晶结构310中实现电子存储；当向栅极10施加负电压时，可以在半导体核壳纳米晶结构310中实现空穴存储，从而实现信息的写入。由于半导体核壳纳米晶结构独特的结构优势，使得核与壳之间存在的能带势垒可有效的阻断电荷复合，从而使得存储器更加稳定(可参照图3，图3中，随着施加的栅电压范围的扩大，存储器具备很大的迟滞效应)。
进一步地，当半导体核壳纳米晶结构310的核/壳材质为InP/ZnS结构时，该InP核层的直径介于3nm至20nm之间，ZnS壳层的厚度介于3nm至10nm之间。
一些实施例中，通过向栅极10施加负电压以写入信息时，半导体核壳纳米晶结构310的核/壳材质可以包括CdTe/CdSe，ZnTe/CdS，ZnTe/CdSe，ZnTe/ZnSe，ZnTe/ZnS中的一种或多种。CdTe/CdSe，ZnTe/CdS，ZnTe/CdSe，ZnTe/ZnSe，ZnTe/ZnS核壳纳米晶结构为II型体系，可束缚一种电荷，但是由于本具体实施例中所选用的核层材料的价带高，所以可以用于束缚空穴，从而可在栅极10上有负电压施加时，实现空穴的存储。
一些实施例中，通过向栅极10施加正电压以写入信息时，半导体核壳纳米晶结构310可以包括CdS/ZnTe，CdSe/ZnTe，ZnSe/ZnTe中的一种或多种。CdS/ZnTe，CdSe/ZnTe，ZnSe/ZnTe核壳纳米晶结构同样为II型体系，可束缚一种电荷，但是由于本具体实施例所选用的核层材料的导带低，所以可以用于束缚电子，从而可在栅极10上有正电压施加时，实现电子的存储。
另外，为使本申请的特征描述更加详细，以下举例说明本申请存储器的擦写原理。
信息写入方法：可辅助参阅图4-图6，当在栅极10上施加正电压时，可以使电子由半导体层50经沟道穿过纳米晶壳层注入至核层中，实现电子存储；当在栅极10上施加负电压时，可以使空穴由半导体层50经沟道穿过纳米晶壳层注入至核层中，实现空穴存储。
信息擦除方法：可辅助参阅图4-图7，对于存储有电子的情况，通过在栅极10上加负电压，可以使电子快速地从纳米晶核层中排出，实现信息的擦除；对于存储有空穴的情况，通过在栅极10上加正电压，可以使空穴快速地从纳米晶核层中排除，实现信息擦除。
信息读取方法：在半导体核壳纳米晶结构的电荷电场作用下，沟道内的电导率会发生变化。通过在源极410，漏极420间加电压，可以检测出电导率的变化，实现存储器件状态的读取。
另外，以底栅型晶体管存储器，InP/ZnS半导体核壳纳米晶为例，简要说明其制备方法：
1、先使用溶液法制备InP/ZnS半导体核壳纳米晶的分散溶液，其中，InP核层的直径控制在3nm-20nm，ZnS壳层的厚度控制在3nm-10nm；
2、然后对一硅片进行重掺杂以形成栅极；
3、在栅极上使用热生长技术形成一层厚度在300nm的二氧化硅；
4、然后在步骤3制得的形成有二氧化硅层的硅片上，使用步骤1制得的溶液通过匀胶法制备一层离散分布的InP/ZnS半导体核壳纳米晶；
5、然后再在该InP/ZnS半导体核壳纳米晶层上使用掩膜法制备源/漏极。
6、最后在源/漏极上转移一层经CVD法生长的单层石墨烯。
可以理解的，本申请中提及的纳米晶合成，二氧化硅热生长，源漏电极沉积，CVD生长石墨烯，石墨烯的转移等过程，均可参考现有技术，在此不做赘述。
综上，由于电荷存储层中离散分布有半导体核壳纳米晶结构，同时该半导体核壳纳米晶结构与半导体层直接接触；使得本申请的电荷存储层在俘获电荷时，电荷不需再经过一层绝缘层，即可快速且无损的到达电荷存储层。另外，由于半导体核壳纳米晶结构独特的结构优势，使得核与壳之间存在的能带势垒可有效的阻断电荷复合，从而使得存储器更加稳定，同时半导体核壳纳米晶具有优良的光吸收能力，可以使用光信号作为信息写入或擦除的手段。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种非易失性存储器，其特征在于，所述存储器为顶栅型晶体管结构或底栅型晶体管结构；
所述存储器包括栅极、绝缘层、电荷存储层、源/漏极及半导体层；
其中，所述电荷存储层中离散分布有半导体核壳纳米晶结构，所述半导体核壳纳米晶结构与所述半导体层直接接触，所述电荷存储层设置为依据施加至所述栅极的电压极性不同实现电子和/或空穴的存储，
其中，所述电荷存储层设置为向所述栅极施加正电压时实现信息的写入，施加负电压时实现信息的擦除；或向所述栅极施加负电压时实现信息的写入，施加正电压时实现信息的擦除；或向所述栅极施加正电压或负电压时均实现信息的写入或擦除；或通过光照实现信息写入或擦除；
所述电荷存储层设置为向所述栅极施加正电压实现信息的写入，施加负电压时实现信息的擦除时，所述半导体核壳纳米晶结构的核/壳材质包括CdS/ZnTe，CdSe/ZnTe，ZnSe/ZnTe中的一种或多种。
2.根据权利要求1所述的非易失性存储器，其特征在于，所述存储器为底栅型晶体管结构时，所述栅极、绝缘层、电荷存储层、源/漏极及半导体层依次层叠设置；
其中，所述电荷存储层中离散分布的所述半导体核壳纳米晶结构位于所述源/漏极的沟道范围内。
3.根据权利要求1所述的非易失性存储器，其特征在于，所述存储器为顶栅型晶体管结构时，所述存储器由上至下包括栅极、绝缘层、电荷存储层、源/漏极及半导体层；
其中，所述电荷存储层中离散分布的所述半导体核壳纳米晶结构位于所述源/漏极的沟道范围内。
4.根据权利要求1所述的非易失性存储器，其特征在于，向所述栅极施加正电压和负电压时均能写入信息，所述半导体核壳纳米晶结构的核/壳材质包括ZnSe/ZnS、CdSe/CdS、CdSe/ZnS、CdS/ZnS及InP/ZnS中的一种或多种。
5.根据权利要求1所述的非易失性存储器，其特征在于，通过向所述栅极施加负电压写入信息，所述半导体核壳纳米晶结构的核/壳材质包括CdTe/CdSe，ZnTe/CdS，ZnTe/CdSe，ZnTe/ZnSe，ZnTe/ZnS中的一种或多种。
6.根据权利要求4所述的非易失性存储器，其特征在于，所述半导体核壳纳米晶结构的核/壳材质为InP/ZnS结构时，InP核层的直径介于3nm至20nm之间，ZnS壳层的厚度介于3nm至10nm之间。
7.根据权利要求1所述的非易失性存储器，其特征在于，所述半导体核壳纳米晶结构中壳层的厚度小于或等于核层的直径。
8.根据权利要求1-7任一项所述的非易失性存储器，其特征在于，所述半导体层包括硅、石墨烯、并五苯和氧化铟镓锌中的任意一种。
9.根据权利要求1-7任一项所述的非易失性存储器，其特征在于，所述源/漏极的厚度介于10nm至100nm之间。
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