KR101156028B1 - 반도체 장치 및 그 구동 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000011017 operating method Methods 0.000 title 1
- 238000011084 recovery Methods 0.000 claims abstract description 64
- 230000004044 response Effects 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 14
- 238000005086 pumping Methods 0.000 claims description 8
- 238000001914 filtration Methods 0.000 claims description 7
- 238000001514 detection method Methods 0.000 claims description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000010076 replication Effects 0.000 claims description 5
- 238000012546 transfer Methods 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 238000005070 sampling Methods 0.000 description 12
- 101001125032 Homo sapiens Nucleotide-binding oligomerization domain-containing protein 1 Proteins 0.000 description 8
- 101001125026 Homo sapiens Nucleotide-binding oligomerization domain-containing protein 2 Proteins 0.000 description 8
- 102100029424 Nucleotide-binding oligomerization domain-containing protein 1 Human genes 0.000 description 8
- 102100029441 Nucleotide-binding oligomerization domain-containing protein 2 Human genes 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 3
- 101100206927 Caenorhabditis elegans tlk-1 gene Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001007 puffing effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
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Abstract
본 발명은 내부 클럭신호를 생성하여 내부 회로를 구동하는 반도체 장치에 관한 것으로, 기준클럭신호와 내부클럭신호에 대응하는 아날로그 타입의 제어전압을 생성하기 위한 제어전압 생성수단, 락킹 완료시의 상기 제어전압을 아날로그 타입의 복구전압으로 저장하고 스탠바이 모드 탈출시 상기 복구전압을 제어전압단에 인가하기 위한 제어전압 복구수단, 및 상기 제어전압단의 전압 레벨에 대응하는 상기 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단을 구비하는 반도체 장치를 제공한다.
락킹 완료 시간, PLL, DLL
Description
본 발명은 반도체 설계 기술에 관한 것으로, 특히 DLL 클럭신호 및 PLL 클럭신호와 같은 내부 클럭신호를 생성하여 내부 회로를 구동하는 반도체 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치의 경우 외부 클럭신호를 입력받아 내부 클럭신호를 생성하고 이를 반도체 장치 내에 여러 가지 동작 타이밍을 맞추기 위한 기준(reference)으로 사용하고 있다. 따라서, 반도체 장치 내부에는 내부 클럭신호를 생성하기 위한 회로가 구비되며, 이러한 회로에는 대표적으로 위상 고정 루프(Phase Locked Loop, PLL)와 지연 고정 루프(Delay Locked Loop, DLL) 등이 있다.
도 1 은 기존의 위상 고정 루프(PLL)를 설명하기 위한 도면이다.
도 1 을 참조하면, 위상 고정 루프(PLL)는 위상/주파수 검출부(110)와, 차지 펌핑부(130)와, 루프 필터링부(150)와, 전압제어 발진부(170), 및 리셋부(190)를 구비한다.
위상/주파수 검출부(110)는 기준 클럭신호(CLK_REF)를 기준으로 피드백된 PLL 클럭신호(CLK_PLL)의 위상/주파수를 검출하고, 차지 펌핑부(130)는 위상/주파수 검출부(110)의 출력신호에 응답하여 제어전압(V_CTR)단의 전압 레벨을 조절하고, 루프 필터링부(150)는 차지 펌핑부(130)의 제어에 따라 제어전압(V_CTR)을 생성하며, 전압제어 발진부(170)는 제어전압(V_CTR)에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 이렇게 생성되는 PLL 클럭신호(CLK_PLL)는 피드백되어 다시 위상/주파수 검출부(110)로 전달된다.
이러한 구성을 가지는 위상 고정 루프(PLL)는 락킹 동작을 수행하며, 락킹 동작을 통해 반도체 장치가 원하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 락킹 동작이 완료된 시점에서 제어전압(V_CTR)은 원하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성하기 위한 전압 레벨을 가지게 된다.
한편, 반도체 장치는 저전력 소모를 위한 저전력 모드로 스탠바이 모드(standby mode)를 가지고 있다. 스탠바이 모드에는 셀프 리플레쉬 동작 등이 포함되며, 반도체 장치가 스탠바이 모드에 진입(entry)하게 되면 위상 고정 루프(PLL)와 같이 전력 소모가 많은 회로는 동작을 멈추게 되고 이에 따라 반도체 장치에서 소모되는 전력은 줄어든다. 위상 고정 루프(PLL)의 스탠바이 모드 동작을 위하여 위상/주파수 검출부(110)와, 차지 펌핑부(130), 및 전압제어 발진부(170)는 PLL 인에이블 신호(EN_PLL)에 따라 제어된다. 그래서, 스탠바이 모드 진입시 각 회 로의 동작은 비활성화되며, 스탠바이 모드 탈출(exit)시 각 회로의 동작은 다시 활성화된다.
한편, 전압제어 발진부(170)가 원활한 동작을 수행하기 위해서는 초기 제어전압(V_CTR)이 원하는 전압 레벨로 리셋 되어야 한다. 리셋부(190)는 이러한 리셋 동작을 수행하며, PLL 인에이블 신호(EN_PLL)에 응답하여 제어전압(V_CTR)단에 공급 전원전압(VDD)을 인가한다. 이러한 리셋 동작은 위상 고정 루프(PLL)가 스탠바이 모드에 진입하는 경우 PLL 인에이블 신호(EN_PLL)에 응답하여 이루어지며, 이때 위상/주파수 검출부(110)와, 차지 펌핑부(130), 및 제어전압 발진부(170)는 위에서 설명한 바와 같이 회로 동작이 비활성화된다.
하지만, 기존의 위상 고정 루프의 경우에는 이러한 리셋 동작으로 인하여 락킹 정보를 잃어버리게 된다. 다시 말하면, 제어전압(V_CTR)은 락킹 완료 시점에 원하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성하기 위한 전압 레벨을 가진다. 즉, 제어전압(V_CTR)의 전압 레벨은 락킹 완료시의 락킹 정보가 된다. 하지만 리셋 동작으로 인하여 제어전압(V_CTR)단은 공급 전원전압(VDD)으로 리셋되기 때문에 락킹 정보를 잃어버리게 된다. 이는 스탠바이 모드 탈출(exit)시 락킹 동작을 처음부터 다시 수행해야 함을 의미한다.
제어전압(V_CTR)이 락킹 동작을 통해 원하는 전압 레벨을 가지기 위한 시간(락킹 완료 시간)은 대략 수 us 가 소요되며, 따라서, 이러한 락킹 완료 시간은 위상 지연 루프(PLL)의 초기 동작뿐 아니라 스탠바이 모드 탈출시에도 항상 보장되어야 한다. 요즈음 반도체 장치가 고속 동작을 위한 방향으로 발전하고 있는 상황에 서, 이러한 락킹 완료 시간은 반도체 장치의 고속 동작을 저해하는 요인으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 락킹 완료시 아날로그 타입의 제어전압을 그대로 저장하고 스탠바이 모드 탈출시 저장된 제어전압을 이용하여 락킹 동작을 수행할 수 있는 반도체 장치에 관한 것이다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 기준클럭신호와 내부클럭신호에 대응하는 아날로그 타입의 제어전압을 생성하기 위한 제어전압 생성수단; 락킹 완료시의 상기 제어전압을 아날로그 타입의 복구전압으로 저장하고 스탠바이 모드 탈출시 상기 복구전압을 제어전압단에 인가하기 위한 제어전압 복구수단; 및 상기 제어전압단의 전압 레벨에 대응하는 상기 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치의 구동 방법은, 락킹 동작을 통해 내부클럭신호에 대응하는 아날로그 타입의 제어전압을 생성하는 단계; 스탠바이 모드 진입시 상기 제어전압을 아날로그 타입의 복구전압으로 저장하는 단계; 및 스탠바이 모드 탈출시 상기 제어전압을 상기 복구전압에 대응하는 전압 레벨로 복구하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 락킹 완료시 아날로그 타입의 제어 전압을 그대로 저장하고 스탠바이 모드 탈출시 저장된 제어전압을 이용하여 락킹 동작을 수행함으로써, 락킹 완료 시간을 단축할 수 있다. 이어서, 락킹 완료 시간 단축으로 인하여 락킹 동작시 소모되는 전력을 최소화하는 것이 가능하다.
본 발명은 락킹 완료 시간을 단축함으로써, 반도체 장치로 하여금 동작 시점을 빠르게 할 수 있는 효과를 얻을 수 있다.
또한, 락킹 동작시 소모되는 전력을 최소화함으로써, 반도체 장치의 저전력화를 이룰 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 위상 고정 루프(PLL)를 설명하기 위한 도면이다.
도 2 를 참조하면, 위상 고정 루프(PLL)는 위상/주파수 검출부(210)와, 차지 퍼핑부(220)와, 루프 필터링부(230)와, 전압제어 발진부(240)와, 제어전압 복구부(250), 및 리셋부(260)를 구비한다.
위상/주파수 검출부(210)는 기준 클럭신호(CLK_REF)를 기준으로 피드백된 PLL 클럭신호(CLK_PLL)의 위상/주파수를 검출하고, 차지 펌핑부(220)는 위상/주파수 검출부(210)의 출력신호에 응답하여 제어전압(V_CTR)단의 전압 레벨을 제어하고, 루프 필터링부(230)는 차지 펌핑부(220)의 제어에 따라 제어전압(V_CTR)단에 제어전압(V_CTR)을 생성하며, 전압제어 발진부(240)는 제어전압(V_CTR)에 대응하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성한다. 여기서, 제어전압(V_CTR)은 아날로그 타입을 가지며, 락킹 완료시 제어전압(V_CTR)은 원하는 주파수의 PLL 클럭신호(CLK_PLL)를 생성하기 위한 전압 레벨을 가지게 된다.
참고로, 위상/주파수 검출부(210)와, 차지 펌핑부(220), 및 루프 필터링부(230)는 기준 클럭신호(CLK_REF)와 PLL 클럭신호(CLK_PLL)에 대응하는 제어전압(V_CTR)을 생성하는 '제어전압 생성회로'로 구분될 수 있으며, 전압제어 발진부(240)는 제어전압(V_CTR)에 대응하는 내부클럭신호인 PLL 클럭신호(CLK_PLL)를 생성하는 '내부클럭신호 생성회로'로 구분될 수 있다.
제어전압 복구부(250)는 락킹 완료시의 제어전압(V_CTR)을 그대로 복구전압으로 저장하고, 스탠바이 모드 탈출시 저장된 복구전압을 제어전압(V_CTR)단에 인가하기 위한 것으로, 제어신호 생성부(252)와 전압복구 동작부(254)를 구비한다. 본 발명에 따른 복구전압은 제어전압 복구부(250)에 저장되는 전압을 의미하며, 제어전압(V_CTR)과 동일한 아날로그 타입을 가진다.
여기서, 제어신호 생성부(252)는 스탠바이 모드 진입 시점에 대응하여 활성화되는 샘플링 제어신호(CTR_SAM)와 스탠바이 모드 탈출 시점에 대응하여 활성화되는 복구 제어신호(CTR_RCV)를 생성하기 위한 것으로, PLL 인에이블 신호(EN_PLL)와 스탠바이 모드신호(MOD_STBY)를 입력받아 샘플링 제어신호(CTR_SAM)와 복구 제어신호(CTR_RCV)를 생성한다.
전압복구 동작부(254)는 스탠바이 모드 진입시 제어전압(V_CTR)단의 전압 레벨을 저장하고 스탠바이 모드 탈출시 저장된 전압 레벨을 제어전압(V_CTR)단에 인가하기 위한 것으로, 스탠바이 모드 진입시 활성화되는 샘플링 제어신호(CTR_SAM)에 응답하여 제어전압(V_CTR)단의 전압 레벨을 복구전압으로 저장하고 스탠바이 모드 탈출시 활성화되는 복구 제어신호(CTR_RCV)에 응답하여 복구전압을 제어전압(V_CTR)단에 인가한다.
한편, 리셋부(260)는 스탠바이 모드 진입시 일정 시간 이후 제어전압(V_CTR)단을 리셋시키기 위한 것으로, 리셋 인에이블 신호(EN_RST)와 스탠바이 모드신호(MOD_STBY)를 반전한 신호(/MOD_STB)에 응답하여 제어전압(V_CTR)단을 공급 전원전압(VDD)으로 리셋한다. 이와 관련된 신호들의 동작 파형은 도 4 에서 다시 알아보기로 한다.
도 3 은 도 2 의 제어신호 생성부(252)를 설명하기 위한 회로도이다.
도 3 을 참조하면, 제어신호 생성부(252)는 제1 내지 제3 제어신호 생성부(310, 330, 350)를 구비한다.
제1 제어신호 생성부(310)는 스탠바이 모드 진입 시점에 응답하여 예정된 펄스 폭의 샘플링 제어신호(CTR_SAM)를 생성하기 위한 것으로, 스탠바이 모드신호(MOD_STBY)를 입력받아 예정된 시간만큼 지연시키기 위한 제1 지연부(312)와, 스탠바이 모드신호(MOD_STBY)와 제1 지연부(312)의 출력신호에 응답하여 샘플링 제어 신호(CTR_SAM)를 출력하기 위한 제1 출력부(314)를 구비한다.
제2 제어신호 생성부(330)는 스탠바이 모드 탈출 시점에 응답하여 예정된 펄스 폭의 복구 제어신호(CTR_RCV)를 생성하기 위한 것으로, 스탠바이 모드신호(MOD_STBY)를 입력받아 반전하기 위한 반전부(332)와, 반전부(332)의 출력신호(/MOD_STBY)를 예정된 시간만큼 지연시키기 위한 제2 지연부(334), 및 반전부(332)의 출력신호(/MOD_STBY)와 제2 지연부(334)의 출력신호에 응답하여 복구 제어신호(CTR_RCV)를 출력하기 위한 제2 출력부(336)를 구비한다. 이하, 설명의 편의를 위하여 스탠바이 모드신호(MOD_STBY)를 '정 스탠바이 모드신호(MOD_STBY)'로 칭하고, 정 스탠바이 모드신호(MOD_STBY)를 반전한 신호인 반전부(332)의 출력신호(/MOD_STBY)를 '부 스탠바이 모드신호(/MOD_STBY)'로 칭한다.
제3 제어신호 생성부(350)는 위상 고정 루프(PLL)의 활성화 동작 및 리셋 동작을 제어하기 위한 리셋 인에이블 신호(EN_RST)를 생성하기 위한 것으로, PLL 인에이블 신호(EN_PLL)를 예정된 시간만큼 지연시키기 위한 제3 지연부(352)와, 제3 지연부(352)의 출력신호인 지연된 스탠바이 모드신호(D_MOD_STBY)와 PLL 인에이블 신호(EN_PLL)에 응답하여 리셋 인에이블 신호(EN_RST)를 출력하기 위한 제3 출력부(350)를 구비한다. 여기서, 리셋 인에이블 신호(EN_RST)는 리셋부(260)에 입력되어 제어전압(V_CTR)단의 리셋 동작을 제어하며, 위상/주파수 검출부(210)와, 차지 펌핑부(220), 및 전압제어 발진부(240)에 입력되어 각 회로 동작의 활성화 및 비활성화를 제어한다.
도 4 는 도 3 의 제어신호 생성부(252)의 회로 동작을 설명하기 위한 각 신 호들의 타이밍도로서, PLL 인에이블 신호(EN_PLL)와, 정 스탠바이 모드신호(MOD_STBY)와, 샘플링 제어신호(CTR_SAM)와, 부 스탠바이 모드신호(/MOD_STBY)와, 복구 제어신호(CTR_RCV)와, 지연된 스탠바이 모드신호(D_MOD_STBY), 및 리셋 인에이블 신호(EN_RST)가 도시되어 있다. 본 발명의 실시예에 따른 위상 고정 루프(PLL)의 리셋 동작은 새로이 제안된 리셋 인에이블 신호(EN_RST)에 응답하여 활성화되며, PLL 인에이블 신호(EN_PLL)은 논리'하이(high)'를 유지한다고 가정하기로 한다. 또한, 스탠바이 모드 이전에 락킹 동작이 완료되었다고 가정하기로 한다. 즉, 제어전압(V_CTR)은 락킹 동작 완료에 대응하는 전압 레벨을 가진다.
도 2 내지 도 4 를 참조하여 스탠바이 모드의 진입 및 탈출 시의 각 신호들의 동작 파형을 살펴보기로 한다.
우선, 스탠바이 모드에 진입하게 되면 정 스탠바이 모드신호(MOD_STBY)가 논리'로우(low)'에서 논리'하이'로 천이한다. 이어서, 제1 제어신호 생성부(310)는 정 스탠바이 모드신호(MOD_STBY)를 입력받아 예정된 펄스 폭을 가지는 샘플링 제어신호(CTR_SAM)를 생성한다. 샘플링 제어신호(CTR_SAM)의 펄스 폭은 락킹 동작 완료시의 제어전압(V_CTR)을 저장하기 위한 시간에 대응된다.
이어서, 지연된 스탠바이 모드신호(D_MOD_STBY)가 논리'로우'에서 논리'하이'로 천이하면, 이에 응답하여 리셋 인에이블 신호(EN_RST)가 논리'로우'로 활성화된다. 위상/주파수 검출부(210)와, 차지 펌핑부(220), 및 전압제어 발진부(240)는 리셋 인에이블 신호(EN_RST)에 응답하여 각 회로 동작이 비활성화되며, 리셋부(260)는 리셋 인에이블 신호(EN_RST)에 응답하여 제어전압(V_CTR)단의 리셋 동작 을 수행한다. 여기서, 리셋 인에이블 신호(EN_RST)는 샘플링 제어신호(CTR_SAM)가 비활성화된 이후에 활성화되는 것이 바람직하며, 이는 락킹 완료시의 락킹 정보를 안정적으로 저장하기 위함이다.
이어서, 제2 제어신호 생성부(330)는 정 스탠바이 모드신호(MOD_STBY)를 반전한 부 스탠바이 모드신호(/MOD_STBY)를 예정된 시간만큼 지연하여 그 지연된 시간에 대응하는 펄스 폭을 가지는 복구 제어신호(CTR_RCV)를 생성한다. 복구 제어신호(CTR_RCV)의 펄스 폭은 제어전압(V_CTR)단에 복구전압을 인가하기 위한 시간에 대응된다.
도 5 는 도 2 의 전압복구 동작부(254)를 설명하기 위한 회로도이다.
도 5 를 참조하면, 전압복구 동작부(254)는 전압저장부(510)와, 전압유지부(530), 및 전압복구부(550)를 구비한다.
전압저장부(510)는 샘플링 제어신호(CTR_SAM)에 응답하여 제어전압(V_CTR)단의 전압 레벨을 저장하기 위한 것으로, 샘플링 제어신호(CTR_SAM)에 응답하여 턴 온(turn on)되는 제1 전달부(TG1)와, 제1 전달부(TG1)를 통해 전달되는 전압 레벨을 저장하기 위한 커패시터(C1)를 구비한다. 여기서, 커패시터(C1)는 제1 노드(NOD1)와 접지 전원전압(VSS)단 사이에 연결될 수 있다. 이 커패시터(C1)에 충전 동작으로 인하여 제1 노드(NOD1)에는 전압이 발생하며 이 전압이 바로 복구전압이다.
전압유지부(530)는 제1 노드(NOD1)의 전압 레벨과 동일한 전압 레벨로 제2 노드(NOD2)를 일정하게 유지하기 위한 것으로, 제2 노드(NOD2)를 제1 노드(NOD1)와 동일한 전압 레벨로 구동할 수 있는 버퍼(buffer)를 구비할 수 있다.
전압복구부(550)는 복구 제어신호(CTR_RCV)에 응답하여 제2 노드(NOD2)의 전압 레벨을 제어전압(V_CTR)에 인가하기 위한 것으로, 복구 제어신호(CTR_RCV)에 응답하여 턴 온 되는 제2 전달부(TG2)를 구비한다.
도 6 은 도 4 의 각 신호들의 타이밍 동작과 관련하여 도 5 의 전압복구 동작부(254)의 회로 동작을 설명하기 위한 파형도이다.
도 5 및 도 6 을 참조하면, 락킹 동작시 PLL 인에이블 신호(EN_PLL)는 논리'하이'를 유지하고 정 스탠바이 모드신호(MOD_STBY)는 논리'로우'를 유지한다. 이 구간 동안 위상 고정 루프(PLL)는 락킹 동작을 수행하며, 이러한 동작을 통해 제어전압(V_CTR)단은 기준 클럭신호(CLK_REF, 도 2 참조)와 PLL 클럭신호(CLK_PLL)의 위상/주파수에 대응하는 전압 레벨이 조절된다. 도면에서 볼 수 있듯이 락킹 완료 시간은 'tLK1' 만큼의 시간이 소요된다.
이후, 스탠바이 모드 진입시에는 즉, 정 스탠바이 모드신호(MOD_STBY)가 논리'하이'로 천이하면 샘플링 제어신호(CTR_SAM)의 펄스 폭에 대응하는 구간 동안 제어전압(V_CTR)은 커패시터(C1, 도 5 참조)에 충전되고, 이로 인하여 제1 노드(NOD1)는 제어전압(V_CTR)과 동일한 전압 레벨을 가지게 되며, 전압유지부(530)에 의하여 제2 노드(NOD2) 역시 제어전압(V_CTR)과 동일한 전압 레벨을 가지게 된다. 즉, 제1 노드(NOD1)와 제2 노드(NOD2)는 제어전압(V_CTR)의 전압 레벨에 대응하는 아날로그 타입의 복구전압을 유지한다.
이어서, 제어전압(V_CTR)이 충분히 저장된 이후 샘플링 제어신호(CTR_SAM)는 논리'로우'가 되고 제어전압(V_CTR)단과 제1 노드(NOD1)는 연결이 끊어지게 된다. 이후, 리셋 인에이블 신호(EN_RST)가 논리'로우'가 되는 시점에 리셋부(260, 도 2 참조)의 리셋 동작에 의하여 제어전압(V_CTR)단은 공급 전원전압(VDD)으로 리셋 된다. 하지만, 제1 노드(NOD1)와 제2 노드(NOD2)의 전압 레벨은 제어전압(V_CTR)단과 상관없이 복구전압을 유지하게 된다.
한편, 스탠바이 모드 탈출시에는 즉, 정 스탠바이 모드신호(MOD_STBY)가 논리'로우'로 천이하면 복구 제어신호(CTR_RCV)의 펄스 폭에 대응하는 구간 동안 제2 노드(NOD2)의 전압 레벨은 제어전압(V_CTR)단에 인가된다. 따라서, 공급 전원전압(VDD)으로 리셋 되어 있던 제어전압(V_CTR)단은 급격하게 제2 노드(NOD2)의 전압 레벨로 복구된다. 도면에서 볼 수 있듯이 락킹 완료 시간은 'tLK2' 만큼의 시간이 소요된다. 'tLK2' 에 대응하는 시간은 'tLK1' 에 대응하는 시간보다 매우 작다. 이는 위상 고정 루프(PLL)의 락킹 완료 시간이 작아짐을 의미한다. 따라서, 본 발명에 따른 실시예에서는 'tLK2' 에 대응하는 시간 이후 락킹이 완료되기 때문에 사용가능한 PLL 클럭신호(CLK_PLL)를 그만큼 빠르게 생성하는 것이 가능하다.
도 7 은 본 발명의 실시예에 따른 지연 고정 루프(DLL)를 설명하기 위한 블록도이다.
도 7 을 참조하면, 지연 고정 루프(DLL)는 위상 비교부(710)와, 제어신호 생성부(730)와, 전압제어 지연부(750)와, 지연복제 모델링부(770), 및 제어전압 복구부(790)를 구비한다. 여기서, 제어전압 복구부(790)의 자세한 회로 및 동작은 도 2 내지 도 6 에서 이미 설명하였기 때문에 설명을 생략하기로 한다.
위상 비교부(710)는 기준 클럭신호(CLK_REF)와 피드백 클럭신호(CLK_FED)의 위상 차이를 비교한다. 여기서, 피드백 클럭신호(CLK_FED)는 지연복제 모델링부(770)에서 출력되는 신호로 DLL 클럭신호(CLK_DLL)에 대응하는 신호로 볼 수 있다. 제어신호 생성부(730)는 위상 비교부(710)에서 출력되는 신호에 응답하여 그에 대응하는 아날로그 타입의 제어전압(V_CTR)을 생성하고, 전압제어 지연부(750)는 제어전압(V_CTR)에 대응하는 지연 시간만큼 기준 클럭신호(CLK_REF)를 지연하여 DLL 클럭신호(CLK_DLL)로서 출력한다. 지연복제 모델링부(770)는 DLL 클럭신호(CLK_DLL)에 클럭/데이터의 지연 경로를 모델링한 시간만큼 반영하여 피드백 클럭신호(CLK_FED)를 생성한다.
참고로, 위상 비교부(710)와, 제어신호 생성부(730), 및 지연복제 모델링부(770)는 기준 클럭신호(CLK_REF)와 DLL 클럭신호(CLK_DLL)에 대응하는 제어전압(V_CTR)을 생성하는 '제어전압 생성회로'로 구분될 수 있으며, 전압제어 지연부(750)는 제어전압(V_CTR)에 대응하는 내부클럭신호인 DLL 클럭신호(CLK_DLL)를 생성하는 '내부클럭신호 생성회로'로 구분될 수 있다.
본 발명의 실시예에 따른 도 7 의 지연 고정 루프(DLL)는 도 2 의 위상 고정 루프(PLL)와 마찬가지로 스탠바이 모드 진입시 락킹 완료시의 제어전압(V_CTR)의 전압 레벨을 그대로 저장하고, 이후 스탠바이 모드 탈출시 저장된 복구전압을 제어전압(V_CTR)단에 인가함으로써, 락킹 완료 동작을 보다 빠르게 수행하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예에 따른 위상 고정 루프(PLL)와 지연 고 정 루프(DLL)는 스탠바이 모드 진입시 락킹 완료시의 아날로그 타입의 락킹 정보를 그대로 저장하고, 스탠바이 모드 탈출시 이렇게 저장된 락킹 정보를 이용하여 제어전압(V_CTR)단을 락킹 완료시의 전압 레벨로 빠르게 복구함으로써, 락킹 완료 시간을 단축하는 것이 가능하다. 락킹 완료 시간 단축은 락킹 동작 시간을 최소화할 수 있음을 의미하며, 이는 곧 락킹 동작시 소모되는 전력을 줄여줄 수 있음을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 위상 고정 루프(PLL)를 설명하기 위한 도면.
도 2 는 본 발명의 실시예에 따른 위상 고정 루프(PLL)를 설명하기 위한 도면.
도 3 은 도 2 의 제어신호 생성부(252)를 설명하기 위한 회로도.
도 4 는 도 3 의 제어신호 생성부(252)의 회로 동작을 설명하기 위한 각 신호들의 타이밍도.
도 5 는 도 2 의 전압복구 동작부(254)를 설명하기 위한 회로도.
도 6 은 도 4 의 각 신호들의 타이밍 동작과 관련하여 도 5 의 전압복구 동작부(254)의 회로 동작을 설명하기 위한 파형도.
도 7 은 본 발명의 실시예에 따른 지연 고정 루프(DLL)를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
210 : 위상/주파수 검출부 220 : 차지 퍼핑부
230 : 루프 필터링부 240 : 전압제어 발진부
250 : 제어전압 복구부 260 : 리셋부
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- 기준클럭신호와 내부클럭신호의 위상 차에 대응하는 제어전압을 생성하기 위한 제어전압 생성수단;저전력 모드 진입시 상기 제어전압을 복구전압으로 저장하고, 저전력 모드 탈출시 상기 복구전압을 제어전압단에 인가하기 위한 제어전압 복구수단; 및상기 제어전압의 전압 레벨에 대응하는 상기 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단을 구비하되,상기 제어전압 복구수단은,상기 저전력 모드 진입 시점에 응답하여 예정된 펄스 폭을 가지는 제1 제어 신호와 탈출 시점에 응답하여 예정된 펄스 폭을 가지는 제2 제어신호를 생성하기 위한 제어신호 생성부; 및상기 제1 제어신호에 응답하여 상기 제어전압을 상기 복구전압으로 저장하고, 상기 제2 제어신호에 응답하여 상기 복구전압을 상기 제어전압단에 인가하기 위한 전압복구 동작부를 구비하는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 제어전압단을 리셋시키기 위한 리셋수단을 더 구비하는 반도체 장치.
- 제4항에 있어서,상기 저전력 모드 진입 시점에서 예정된 시간 이후에 상기 리셋수단의 리셋 동작을 활성화시키기 위한 제3 제어신호를 생성하는 제3 제어신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서,상기 제어전압 생성수단과 상기 내부클럭신호 생성수단은 상기 제3 제어신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서,상기 제3 제어신호는 상기 제1 제어신호가 비활성화된 이후에 활성화되는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 전압복구 동작부는,상기 제1 제어신호에 응답하여 상기 제어전압단의 전압 레벨을 상기 복구전압으로 저장하기 위한 전압저장부; 및상기 제2 제어신호에 응답하여 상기 복구전압을 상기 제어전압단에 인가하기 위한 전압복구부를 구비하는 것을 특징으로 하는 반도체 장치.
- 제8항에 있어서,상기 전압저장부와 상기 전압복구부 사이에 연결되어 상기 복구전압을 일정하게 유지시키기 위한 전압유지부를 더 구비하는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 제어전압 생성수단은,상기 기준클럭신호를 기준으로 상기 내부클럭신호의 위상/주파수를 검출하기 위한 위상/주파수 검출부;상기 위상/주파수 검출부의 출력신호에 응답하여 상기 제어전압단의 전압 레벨을 제어하기 위한 차지 펌핑부; 및상기 차지 펌핑부의 제어에 따라 상기 제어전압단에 상기 제어전압을 생성하기 위한 루프 필터링부를 구비하는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 제어전압 생성수단은,상기 내부클럭신호에 클럭/데이터의 지연 경로를 모델링한 시간만큼 반영하여 피드백클럭신호를 생성하기 위한 지연복제 모델링부;상기 기준클럭신호와 상기 피드백클럭신호의 위상을 비교하기 위한 위상 비교부; 및상기 위상 비교부의 출력신호에 대응하는 상기 제어전압을 생성하기 위한 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 장치.
- 기준클럭신호와 내부클럭신호의 위상 차에 대응하는 제어전압을 생성하기 위한 제어전압 생성수단;저전력 모드 진입시 상기 제어전압을 복구전압으로 저장하고, 저전력 모드 탈출시 상기 복구전압을 제어전압단에 인가하기 위한 제어전압 복구수단;저전력 모드 구간 동안 상기 제어전압단을 예정된 전압으로 리셋시키기 위한 리셋수단;상기 저전력 모드 진입시 상기 제어전압단과 상기 제어전압 복구수단을 연결하고, 상기 저전력 모드 구간 동안 상기 제어전압단과 상기 제어전압 복구수단을 분리하기 위한 전달수단; 및상기 제어전압의 전압 레벨에 대응하는 상기 내부클럭신호를 생성하기 위한 내부클럭신호 생성수단을 구비하는 반도체 장치.
- 제12항에 있어서,상기 전달수단은 상기 저전력 모드 진입시 예정된 시간 동안 활성화되는 제어신호에 응답하여 상기 제어전압단과 상기 제어전압 복구수단을 연결하는 것을 특징으로 하는 반도체 장치.
- 제12항에 있어서,상기 제어전압 복구수단은,상기 리셋수단을 통해 전달되는 전압을 저장하기 위한 전압 저장부; 및상기 저전력 모드 탈출시 상기 저장부에 저장된 전압을 상기 복구전압으로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
- 제14항에 있어서,상기 저장부와 상기 출력부 사이에 배치되며,상기 저장부에 저장된 전압 레벨에 대응하게 자신의 출력단의 전압 레벨을 일정하게 유지하기 위한 전압유지부를 더 구비하는 반도체 장치.
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090104669A KR101156028B1 (ko) | 2009-10-30 | 2009-10-30 | 반도체 장치 및 그 구동 방법 |
| US12/630,252 US8653866B2 (en) | 2009-10-30 | 2009-12-03 | Semiconductor device and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090104669A KR101156028B1 (ko) | 2009-10-30 | 2009-10-30 | 반도체 장치 및 그 구동 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110047873A KR20110047873A (ko) | 2011-05-09 |
| KR101156028B1 true KR101156028B1 (ko) | 2012-06-18 |
Family
ID=43924734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090104669A KR101156028B1 (ko) | 2009-10-30 | 2009-10-30 | 반도체 장치 및 그 구동 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8653866B2 (ko) |
| KR (1) | KR101156028B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104658578A (zh) * | 2015-03-10 | 2015-05-27 | 广东工业大学 | 一种高速数据采集***中的sdram控制方法 |
| US11984900B2 (en) * | 2022-09-23 | 2024-05-14 | Qualcomm Incorporated | Tuning voltage tracker for receive/transmit phase-locked loop (PLL) fast switching |
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| JP2007166163A (ja) | 2005-12-13 | 2007-06-28 | Sony Corp | Ｄｌｌ回路及びこのｄｌｌ回路を備えた半導体装置並びにこの半導体装置を備えた電子機器 |
| KR100784907B1 (ko) | 2006-06-30 | 2007-12-11 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 및 그 제어 방법 |
| KR20080002589A (ko) * | 2006-06-30 | 2008-01-04 | 주식회사 하이닉스반도체 | 지연고정루프회로 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020061352A (ko) | 2001-01-16 | 2002-07-24 | 삼성전자 주식회사 | 제조공정의 영향과 무관하게 락킹 시간을 줄일 수 있는위상동기 루프 회로 및 이의 락킹 제어방법 |
| JP5102603B2 (ja) * | 2007-12-21 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
-
2009
- 2009-10-30 KR KR1020090104669A patent/KR101156028B1/ko active IP Right Grant
- 2009-12-03 US US12/630,252 patent/US8653866B2/en active Active
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| KR100784907B1 (ko) | 2006-06-30 | 2007-12-11 | 주식회사 하이닉스반도체 | Ｄｌｌ 회로 및 그 제어 방법 |
| KR20080002589A (ko) * | 2006-06-30 | 2008-01-04 | 주식회사 하이닉스반도체 | 지연고정루프회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110102031A1 (en) | 2011-05-05 |
| KR20110047873A (ko) | 2011-05-09 |
| US8653866B2 (en) | 2014-02-18 |
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| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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