JP2012108863A - 内部クロック周波数制御回路及びこれを利用する半導体装置 - Google Patents

Abstract

【課題】半導体装置の外部から入力されるコマンド（命令）及びアドレスのセットアップ／ホールドマージンを増加させることができる内部クロック周波数制御回路及びこれを利用する半導体装置を提供する。
【解決手段】本発明は、モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、モードレジスタセット信号がイネーブルされて外部クロックと同一の周波数のデータ処理用クロックの予め設定された周期が経過するとイネーブル信号を生成する遅延部と、イネーブル信号がイネーブルされると外部から入力される同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、分周開始信号に応答して外部クロックと同一の周波数の選択クロックを出力するか、または、外部クロックより周波数が低いクロックを選択クロックとして出力する分周選択部とを含む。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特にクロック周期制御回路及び半導体装置に関することである。

一般に、半導体装置は外部から入力されるクロックに同期して動作する。半導体装置を高速で動作させるために、クロックの周波数を増加させている。したがって、周波数が高いクロックに同期して動作するように半導体装置は設計されている。

半導体装置は、基本的に外部から入力されるクロックに同期してデータ、コマンド（ｃｏｍｍａｎｄ）及びアドレス（ａｄｄｒｅｓｓ）を受信する。クロックに同期して入力されるデータ、コマンド及びアドレスは、クロックの周波数が増加するほどデータ、コマンド及びアドレスのセットアップ（ｓｅｔ−ｕｐ）／ホールド（ｈｏｌｄ）マージン（ｍａｒｇｉｎ）を減少せざるを得ない。したがって、半導体装置の正確な動作のためには、外部から入力される前記信号のセットアップ／ホールドマージンの確保が必要である。

特開２０１０−１８２３５０号公報

本発明の目的は、半導体装置の外部から入力されるコマンド（命令）及びアドレスのセットアップ／ホールドマージンを増加させることができる内部クロック周波数制御回路及びこれを利用する半導体装置を提供することにある。

本発明の実施形態による内部クロック周波数制御回路は、モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、前記モードレジスタセット信号がイネーブルされて予め設定された周期が経過すればイネーブル信号を生成する遅延部と、前記イネーブル信号がイネーブルされると外部から入力される同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、前記分周開始信号に応答して前記外部クロックと同一の周波数の選択クロックを出力するか、または、前記外部クロックより周波数が低いクロックを前記選択クロックとして出力する分周選択部を含む。

本発明の実施形態による内部クロック周波数制御回路を利用する半導体装置は、モードレジスタセット制御信号及び同期命令に応答して、外部クロックと同一の周波数または異なる周波数のクロックを選択クロックとして出力する内部クロック周波数制御回路と、前記外部クロックと同一の周波数のクロックに応答して外部から入力される外部データを内部データとして出力するデータ処理部と、前記選択クロックに応答して外部から入力される外部命令及び外部アドレスを内部命令及び内部アドレスとして出力する命令アドレス処理部を含む。

本発明による内部クロック周波数制御回路及びこれを用いる半導体装置は、外部から入力されるコマンド及びアドレスを外部クロックの周波数より低い周波数のクロックに応答して受信することでき、外部から入力される信号のセットアップ／ホールドマージンを増加させることができる。

本発明の一実施形態に係る半導体装置の概略構成図である。 図１の半導体装置における遅延部の概略構成図である。 図１の半導体装置における分周選択部の概略構成図である。 図１の半導体装置におけるタイミング図である。

本発明の一実施形態に係る半導体装置は、図１に示すように、クロックバッファ１０、第１クロック制御部２０、第２クロック制御部３０、命令アドレス処理部４０、データ処理部５０及び内部クロック周波数制御回路１００を含む。

前記クロックバッファ１０は、外部クロックＣＬＫ＿ｅｘｔをバッファリングして内部クロックＣＬＫ＿ｉｎｔを生成する。

前記第１クロック制御部２０は、前記内部クロックＣＬＫ＿ｉｎｔを受信してデータ処理用クロックＣＬＫ＿ｄａｔａを生成する。例えば、前記第１クロック制御部２０は、半導体装置の動作により前記内部クロックＣＬＫ＿ｉｎｔを前記データ処理用クロックＣＬＫ＿ｄａｔａとして出力するか、または、前記データ処理用クロックＣＬＫ＿ｄａｔａを特定のレベルで固定させる。さらに詳細に説明すれば、前記第１クロック制御部２０は、半導体装置が外部からデータを受信する動作を遂行する場合、前記内部クロックＣＬＫ＿ｉｎｔを前記データ処理用クロックＣＬＫ＿ｄａｔａとして出力し、半導体装置が外部からデータを受信する動作を遂行しない場合、前記データ処理用クロックＣＬＫ＿ｄａｔａを特定のレベルで固定させる。

前記第２クロック制御部３０は、選択クロックＣＬＫ＿ｓｅｌを受信して命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄを生成する。例えば、前記第２クロック制御部３０は、半導体装置の動作により前記選択クロックＣＬＫ＿ｓｅｌを前記命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄとして出力するか、または、前記命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄを特定のレベルで固定させる。さらに詳細に説明すれば、前記第２クロック制御部３０は、半導体装置が外部から命令またはアドレスを受信する動作を遂行する場合、前記選択クロックＣＬＫ＿ｓｅｌを前記命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄとして出力し、半導体装置が外部から命令またはアドレスを受信する動作を遂行しない場合、前記命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄを特定のレベルで固定させる。

前記命令アドレス処理部４０は、前記命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄに応答して外部から入力される外部命令ｃｏｍｍａｎｄ及び外部アドレスａｄｄｒｅｓｓを内部命令ｃｏｍｍａｎｄ＿ｉｎｔ及び内部アドレスａｄｄｒｅｓｓ＿ｉｎｔとして出力する。

前記データ処理部５０は、前記データ処理用クロックＣＬＫ＿ｄａｔａに応答して外部から入力される外部データＤＡＴＡを内部データＤＡＴＡ＿ｉｎｔとして出力する。

前記内部クロック周波数制御回路１００は、モードレジスタセット制御信号ＭＲＳ＿ｃｔｒｌ及び同期命令ＳＹＮＣに応答して、前記外部クロックＣＬＫ＿ｅｘｔと同一の周波数のクロックまたは異なる周波数のクロックを前記選択クロックＣＬＫ＿ｓｅｌとして出力する。

前記内部クロック周波数制御回路１００は、モードレジスタセット制御信号ＭＲＳ＿ｃｔｒｌ及び同期命令ＳＹＮＣに応答して、外部クロックＣＬＫ＿ｅｘｔと同一の周波数のクロックまたは異なる周波数のクロックを選択クロックＣＬＫ＿ｓｅｌとして出力する。

前記内部クロック周波数制御回路１００は、モードレジスタセット１１０、遅延部１２０、分周命令デコーダ１３０及び分周クロック選択部１４０を含む。

前記モードレジスタセット１１０は、前記モードレジスタセット制御信号ＭＲＳ＿ｃｔｒｌを受信して、モードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌを出力する。例えば、前記モードレジスタセット１１０は、前記モードレジスタセット制御信号ＭＲＳ＿ｃｔｒｌに応答して、半導体装置が前記外部クロックＣＬＫ＿ｅｘｔの半周期または予め設定された周期（例えば、１周期）の大きさに対応するパルス幅を有する前記外部命令ｃｏｍｍａｎｄ及び前記外部アドレスａｄｄｒｅｓｓを受信するかを判別して、前記モードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌをイネーブルさせる。

前記遅延部１２０は、前記モードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌがイネーブルされて前記データ処理用クロックＣＬＫ＿ｄａｔａの予め設定された周期（例えば、４周期）が経過するとイネーブル信号ｅｎ＿ｓｉｇｎａｌをイネーブルさせる。例えば、前記遅延部１２０は、前記データ処理用クロックＣＬＫ＿ｄａｔａの予め設定された周期が経過すると前記モードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌを前記イネーブル信号ｅｎ＿ｓｉｇｎａｌとして出力する。

前記遅延部１２０は、図２に示すように、直列に接続された第１ないし第４フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４を含む。前記第１ないし第４フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４の各々は、前記データ処理用クロックＣＬＫ＿ｄａｔａを受信する。前記第１ないし第４フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４のうち、最初のフリップフロップ、すなわち、前記第１フリップフロップＦＦ１１は、前記モードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌを受信する。また、前記第１ないし第４フリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４のうち、最後のフリップフロップ、すなわち、前記第４フリップフロップＦＦ１４は、前記イネーブル信号ｅｎ＿ｓｉｇｎａｌを出力する。直列に接続された４個のフリップフロップＦＦ１１、ＦＦ１２、ＦＦ１３、ＦＦ１４が、前記データ処理用クロックＣＬＫ＿ｄａｔａに応答して、前記モードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌをシフトさせるので、前記データ処理用クロックＣＬＫ＿ｄａｔａの４周期が経過すると、前記モードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌが前記イネーブル信号ｅｎ＿ｓｉｇｎａｌとして出力される。

前記分周命令デコーダ１３０は、前記イネーブル信号ｅｎ＿ｓｉｇｎａｌがイネーブルされると前記同期命令ＳＹＮＣをデコーディングして分周開始信号ＤＩＶ＿ｓｔａｒｔを生成する。例えば、前記分周命令デコーダ１３０は、前記イネーブル信号ｅｎ＿ｓｉｇｎａｌがイネーブルされるとアクティブにされて、前記同期命令ＳＹＮＣをデコーディングして、デコーディングした結果が前記内部クロックＣＬＫ＿ｉｎｔを分周させる命令であると前記分周開始信号ＤＩＶ＿ｓｔａｒｔをイネーブルさせる。前記同期命令ＳＹＮＣは、半導体装置の外部のコントローラから出力されるチップ選択信号（ＣＳ）、カラムアドレスストローブ信号（ＣＡＳ、ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）、ローアドレスストローブ信号（ＲＡＳ、ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）及びライトイネーブル信号（ＷＥ、ｗｒｉｔｅ ｅｎａｂｌｅ）を含み、例えば、チップ選択信号（ＣＳ）がローレベル、カラムアドレスストローブ信号（ＣＡＳ）がハイレバル、ローアドレスストローブ信号（ＲＡＳ）がハイレバル、ライトイネーブル信号（ＷＥ）がハイレバルの場合、半導体装置は同期命令ＳＹＮＣで認識する。

前記分周選択部１４０は、前記分周開始信号ＤＩＶ＿ｓｔａｒｔに応答して前記内部クロックＣＬＫ＿ｉｎｔを分周させて前記選択クロックＣＬＫ＿ｓｅｌとして出力するか、または、前記内部クロックＣＬＫ＿ｉｎｔを前記選択クロックＣＬＫ＿ｓｅｌとして出力する。

前記分周選択部１４０は、図３に示すように、クロック分周部１４１及びクロック選択部１４２を含む。

前記クロック分周部１４１は、前記内部クロックＣＬＫ＿ｉｎｔを分周させて（例えば、２分周）分周クロックＣＬＫ＿ｄｉｖを生成する。

前記クロック分周部１４１は、第５フリップフロップＦＦ２１及びインバータＩＶ２１を含む。前記第５フリップフロップＦＦ２１は、前記内部クロックＣＬＫ＿ｉｎｔに応答して入力端に入力された信号を出力端に出力する。前記インバータＩＶ２１は、前記第５フリップフロップＦＦ２１の出力端、すなわち、出力信号を受信し、反転させて前記第５フリップフロップＦＦ２１の入力端、すなわち、入力信号として出力する。この時、前記第５フリップフロップＦＦ２１の出力信号が前記分周クロックＣＬＫ＿ｄｉｖである。

前記クロック選択部１４２は、前記分周開始信号Ｄｉｖ＿ｓｔａｒｔに応答して、前記内部クロックＣＬＫ＿ｉｎｔまたは前記分周クロックＣＬＫ＿ｄｉｖを前記選択クロックＣＬＫ＿ｓｅｌとして出力する。例えば、前記クロック選択部１４２は、前記分周開始信号Ｄｉｖ＿ｓｔａｒｔがイネーブルされると前記分周クロックＣＬＫ＿ｄｉｖを前記選択クロックＣＬＫ＿ｓｅｌとして出力して、前記分周開始信号Ｄｉｖ＿ｓｔａｒｔがディスエーブルされると、前記内部クロックＣＬＫ＿ｉｎｔを前記選択クロックＣＬＫ＿ｓｅｌとして出力する。

このように構成された本発明の実施形態による半導体装置の動作を図１ないし図３を参照して説明すると次の通りである。

モードレジスタセット１１０は、半導体装置の動作に関する情報を保存する回路として、一般的に使われている。このような前記モードレジスタセット１１０に外部クロックＣＬＫ＿ｅｘｔの半周期に該当する大きさのパルス幅を有する外部命令ｃｏｍｍａｎｄ及び外部アドレスａｄｄｒｅｓｓを受信するか、または、前記外部クロックＣＬＫ＿ｅｘｔの一周期に該当する大きさのパルス幅を有する前記外部命令ｃｏｍｍａｎｄ及び外部アドレスａｄｄｒｅｓｓを受信するかが情報として保存されている。

このような前記モードレジスタセット１１０に前記モードレジスタ設定制御信号ＭＲＳ＿ｃｔｒｌがイネーブルされて入力されると、前記モードレジスタセット１１０はモードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌをイネーブルさせる。

遅延部１２０は、内部クロックＣＬＫ＿ｉｎｔと同一の周波数を有するデータ処理用クロックＣＬＫ＿ｄａｔａの４周期が経過すると、イネーブルされた前記モードレジスタセット信号ＭＲＳ＿ｓｉｇｎａｌをイネーブル信号ｅｎ＿ｓｉｇｎａｌとして出力する。

分周命令デコーダ１３０は、前記イネーブル信号ｅｎ＿ｓｉｇｎａｌがイネーブルされるとアクティブにされて同期命令ＳＹＮＣをデコーディングする。この時、仮りに、前記同期命令ＳＹＮＣが前記内部クロックＣＬＫ＿ｉｎｔを分周させる命令であると、前記分周命令デコーダ１３０は、分周開始信号Ｄｉｖ＿ｓｔａｒｔをイネーブルさせる。

分周選択部１４０は、前記内部クロックＣＬＫ＿ｉｎｔを分周させて分周クロックＣＬＫ＿ｄｉｖを生成して、前記分周開始信号Ｄｉｖ＿ｓｔａｒｔがイネーブルされると前記分周クロックＣＬＫ＿ｄｉｖを選択クロックＣＬＫ＿ｓｅｌとして出力して、前記分周開始信号Ｄｉｖ＿ｓｔａｒｔがディスエーブルされると前記内部クロックＣＬＫ＿ｉｎｔを前記選択クロックＣＬＫ＿ｓｅｌとして出力する。

前記内部クロックＣＬＫ＿ｉｎｔは、第１クロック制御部２０に入力されて前記データ処理用クロックＣＬＫ＿ｄａｔａとしてデータ処理部５０に出力される。

前記データ処理部５０は、前記データ処理用クロックＣＬＫ＿ｄａｔａに応答して外部から入力される外部データＤＡＴＡを受信して内部データＤＡＴＡ＿ｉｎｔを生成する。

前記選択クロックＣＬＫ＿ｓｅｌは、第２クロック制御部３０に入力されて命令アドレス処理部４０に命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄとして出力される。

前記命令アドレス処理部４０は、前記命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄに応答して外部コマンドｃｏｍｍａｎｄ及び外部アドレスａｄｄｒｅｓｓを内部コマンドｃｏｍｍａｎｄ＿ｉｎｔ及び内部アドレスａｄｄｒｅｓｓ＿ｉｎｔとして出力する。

本発明は、モードレジスタセット制御信号ＭＲＳ＿ｃｔｒｌ及び同期命令ＳＹＮＣに応答して内部クロックＣＬＫ＿ｉｎｔを分周させて、分周されたクロックＣＬＫ＿ｄｉｖまたは内部クロックＣＬＫ＿ｓｅｌのうち、一つを選択クロックＣＬＫ＿ｓｅｌとして出力して、選択クロックＣＬＫ＿ｓｅｌの出力のタイミングを決定する。選択クロックＣＬＫ＿ｓｅｌは、命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄとして利用される。

本発明は、外部クロックＣＬＫ＿ｅｘｔと同一の周波数を有する命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄに応答して外部命令及び外部アドレスｃｏｍｍａｎｄ ａｎｄ ａｄｄｒｅｓｓを受信して、内部命令及び内部アドレスｃｏｍｍａｎｄ＿ｉｎｔ ａｎｄ ａｄｄｒｅｓｓ＿ｉｎｔとして出力できる。また、本発明は、外部クロックＣＬＫ＿ｅｘｔより低い周波数のクロック（外部クロックＣＬＫ＿ｅｘｔを分周させた分周クロックＣＬＫ＿ｄｉｖによって生成された命令アドレス処理用クロックＣＬＫ＿ｃｏｍａｄｄ）に応答して、外部命令及び外部アドレスｃｏｍｍａｎｄ ａｎｄ ａｄｄｒｅｓｓを受信して内部命令及び内部アドレスｃｏｍｍａｎｄ＿ｉｎｔ ａｎｄ ａｄｄｒｅｓｓ＿ｉｎｔとして出力できる。

一方、本発明は、外部クロックＣＬＫ＿ｅｘｔと同一の周波数を有するデータ処理用クロックＣＬＫ＿ｄａｔａに応答して外部データＤＡＴＡを受信して、内部データ（ＤＡＴＡ＿ｉｎｔ）として出力できる。

したがって、本発明は、外部データを受信する場合、外部クロックと同一の周波数のクロックを利用して、外部命令及びアドレスを受信する場合外部クロックと同一の周波数または外部クロックより低い周波数のクロックを選択できる。

一般的な半導体装置は、外部から入力される外部データ、外部命令及び外部アドレスを外部クロックの立ち上がりのタイミングに受信して、外部クロックの立ち下がりのタイミングに内部信号として出力する。したがって、一般的な半導体装置に入力される外部データ、外部命令及び外部アドレスの大きさは、外部クロックの半周期と同一の大きさを有する。したがって、外部クロックの周波数が増加するほど外部データ、外部命令及び外部アドレスの大きさは小さくなり、これによって一般的な半導体装置は、外部クロックの周波数が増加するほど外部データ、外部命令及び外部アドレスに対するセットアップ／ホールドマージンが減少する。

本発明は、外部データを外部クロックと同一の周波数のクロックに応答して受信して、外部命令及び外部アドレスを外部クロックと同一の周波数のクロックまたは外部クロックより低い周波数のクロックに応答して受信する。したがって、本発明は、外部クロックの半周期の大きさである外部データを受信して、半導体装置を利用する使用者または設定された環境により外部クロックの半周期より大きい外部命令及び外部アドレスを受信することができる。本発明は、図４に示すように、従来技術のように、すなわち、（Ｂ）の場合のように外部命令及び外部アドレスに対するセットアップ／ホールドマージンを維持させることもでき、（Ａ）の場合のように外部命令及び外部アドレスに対するセットアップ／ホールドマージンを増加させることができる。

結局、本発明は、データ入力速度を従来と同一に維持しながらも、外部命令及び外部アドレスのセットアップ／ホールドマージンを増加させることができる。

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表わされ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。

１０ クロックバッファ
２０ 第１クロック制御部
３０ 第２クロック制御部
４０ 命令アドレス処理部
５０ データ処理部５０
１００ 内部クロック周波数制御回路
１１０ モードレジスタセット
１２０ 遅延部
１３０ 分周命令デコーダ
１４０ 分周クロック選択部
１４１ クロック分周部
１４２ クロック選択部

Claims (17)

1. モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、
   前記モードレジスタセット信号がイネーブルされて予め設定された周期が経過するとイネーブル信号を生成する遅延部と、
   前記イネーブル信号がイネーブルされると外部から入力される同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、
   前記分周開始信号に応答して外部クロックと同一の周波数の選択クロックを出力するか、または、前記外部クロックより周波数が低いクロックを前記選択クロックとして出力する分周選択部とを備えることを特徴とする、半導体装置の内部クロック周波数制御回路。
2. 前記モードレジスタセットは、
   前記モードレジスタセット制御信号に応答して、半導体装置が前記外部クロックの半周期の大きさに対応するパルス幅を有する外部命令及び外部アドレスを受信するか、または、前記外部クロックの一周期の大きさに対応するパルス幅を有する前記外部命令及び外部アドレスを受信するかを判別することを特徴とする、請求項１に記載の半導体装置の内部クロック周波数制御回路。
3. 前記遅延部は、
   前記外部クロックと同一の周波数のデータ処理用クロックの予め設定された周期が経過すると前記モードレジスタセット信号を前記イネーブル信号として出力することを特徴とする、請求項１に記載の半導体装置の内部クロック周波数制御回路。
4. 前記遅延部は、
   複数個のフリップフロップが直列に接続されて、
   各フリップフロップは前記データ処理用クロックを受信して、前記直列に接続されたフリップフロップのうち、最初のフリップフロップが前記モードレジスタセット信号を受信して、最後のフリップフロップが前記イネーブル信号を出力することを特徴とする、請求項３に記載の半導体装置の内部クロック周波数制御回路。
5. 前記分周命令デコーダは、
   前記イネーブル信号がイネーブルされるとアクティブにされて前記同期命令をデコーディングして、デコーディングした結果がクロックを分周させる命令であると前記分周開始信号をイネーブルさせることを特徴とする、請求項１に記載の半導体装置の内部クロック周波数制御回路。
6. 前記外部クロックをバッファリングして内部クロックとして出力するクロックバッファと、
   前記内部クロックを受信して前記データ処理用クロックを生成するクロック制御部とを備えることを特徴とする、請求項１に記載の半導体装置の内部クロック周波数制御回路。
7. 前記分周選択部は、
   前記内部クロックを分周させて分周クロックを生成するクロック分周部と、
   前記分周開始信号に応答して前記内部クロックまたは前記分周クロックを前記選択クロックとして出力するクロック選択部とを備えることを特徴とする、請求項６に記載の半導体装置の内部クロック周波数制御回路。
8. モードレジスタセット制御信号及び同期命令に応答して外部クロックと同一の周波数または異なる周波数のクロックを選択クロックとして出力する内部クロック周波数制御回路と、
   前記外部クロックと同一の周波数のクロックに応答して外部から入力される外部データを内部データとして出力するデータ処理部と、
   前記選択クロックに応答して外部から入力される外部命令及び外部アドレスを内部命令及び内部アドレスとして出力する命令アドレス処理部とを備えることを特徴とする、半導体装置。
9. 前記内部クロック周波数制御回路は、
   前記外部クロックをバッファリングして内部クロックを生成するクロックバッファと、
   前記内部クロックを受信して前記データ処理部に入力されるデータ処理用クロックを生成する第１クロック制御部と、
   前記選択クロックを受信して前記命令アドレス処理部に入力される命令アドレス処理用クロックを生成する第２クロック制御部とをさらに備えることを特徴とする、請求項８に記載の半導体装置。
10. 前記データ処理部は、
    前記データ処理用クロックに応答して前記外部データを前記内部データとして出力することを特徴とする、請求項９に記載の半導体装置。
11. 前記命令アドレス処理部は、
    前記命令アドレス処理用クロックに応答して前記外部命令を前記内部命令として出力し、前記外部アドレスを前記内部アドレスとして出力することを特徴とする、請求項９に記載の半導体装置。
12. 前記内部クロック周波数制御回路は、
    前記モードレジスタセット制御信号を受信してモードレジスタセット信号を出力するモードレジスタセットと、
    前記モードレジスタセット信号がイネーブルされて予め設定された周期が経過するとイネーブル信号をイネーブルさせる遅延部と、
    前記イネーブル信号がイネーブルされると前記同期命令をデコーディングして分周開始信号を生成する分周命令デコーダと、
    前記分周開始信号に応答して前記内部クロックを分周させて前記選択クロックとして出力するか、または、前記内部クロックを前記選択クロックとして出力する分周選択部とを備えることを特徴とする、請求項９に記載の半導体装置。
13. 前記モードレジスタセットは、
    前記モードレジスタセット制御信号に応答して、半導体装置が前記外部クロックの半周期に該当する大きさのパルス幅を有する前記外部命令及び外部アドレスを受信するか、または、予め設定された周期に該当する大きさのパルス幅を有する前記外部命令及び外部アドレスを受信するかを判別して前記モードレジスタセット信号をイネーブルさせることを特徴とする、請求項１２に記載の半導体装置。
14. 前記遅延部は、
    前記外部クロックと同一の周波数のデータ処理用クロックの予め設定された周期が経過すれば前記モードレジスタセット信号を前記イネーブル信号として出力することを特徴とする、請求項１２に記載の半導体装置。
15. 前記遅延部は、
    複数個のフリップフロップが直列に接続されて、
    各フリップフロップは、前記データ処理用クロックを受信して、前記直列に接続されたフリップフロップのうち、最初のフリップフロップが前記モードレジスタセット信号を受信して、最後のフリップフロップが前記イネーブル信号を出力することを特徴とする、請求項１４に記載の半導体装置。
16. 前記分周命令デコーダは、
    前記イネーブル信号がイネーブルされるとアクティブにされて前記同期命令をデコーディングして、デコーディングした結果が前記内部クロックを分周させる命令であると前記分周開始信号をイネーブルさせることを特徴とする、請求項１２に記載の半導体装置。
17. 前記分周選択部は、
    前記内部クロックを分周させて分周クロックを生成するクロック分周部と、
    前記分周開始信号に応答して前記内部クロックまたは前記分周クロックを前記選択クロックとして出力するクロック選択部とを備えることを特徴とする、請求項１２に記載の半導体装置。

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