KR101139081B1 - 반도체 메모리 장치 및 그 소거 방법 - Google Patents

반도체 메모리 장치 및 그 소거 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 소거 셀들과 다수의 문턱전압들로 프로그램된 프로그램 셀들을 포함하는 메모리 블록; 및 상기 프로그램 셀들 중 문턱전압이 가장 낮은 프로그램 셀과 상기 소거 셀들을 포함하는 선택된 셀들의 문턱전압을 상기 문턱전압들 중 중간크기를 갖는 전압 레벨 이상으로 상승 시키기 위해 프리 프로그램을 실시한 후, 상기 선택된 메모리 블록에 대한 소거를 실시하기 위한 제어로직을 포함한다.

Description

반도체 메모리 장치 및 그 소거 방법{Semiconductor memory device and method of erasing the same}
본 발명은 반도체 메모리 장치 및 그 소거 방법에 관한 것이다.
전기적으로 프로그램(Program)과 소거(Erase)가 가능하며, 전원이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서, 메모리 셀의 고집적화 기술이 개발되고 있다. 이를 위해, 복수개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링으로 구성되고, 복수개의 스트링들이 하나의 메모리 블록을 구성하고, 복수개의 메모리 블록이 메모리 셀 어레이를 이루는 낸드(NAND) 타입의 메모리 장치가 제안되었다.
상기한 반도체 메모리 장치는 메모리 블록 단위로 데이터를 삭제하는 소거 동작을 실시한다.
메모리 블록 단위로 소거를 실시할 때, 소거되는 메모리 블록에 메모리 셀들은 여러 가지 문턱전압을 갖고 있는 상태이다. 메모리 셀들이 멀티 레벨 셀인 경우에는 메모리 셀들의 문턱전압이 4개, 8개, 그 이상의 문턱전압 분포에 포함되기 때문에, 낮은 문턱전압을 갖는 메모리 셀과, 높은 문턱전압을 갖는 메모리 셀간의 문턱전압 차이가 커진다.
따라서 여러 가지 문턱전압 분포를 갖는 메모리 셀들이 포함된 상태로 메모리 블록 단위로 소거를 실시하면, 메모리 셀들의 문턱전압이 0V 이하에서 넓게 분포된다.
소거 상태의 메모리 셀들의 문턱전압 분포가 넓으면 이후의 데이터 프로그램 동작에 의한 메모리 셀의 문턱전압 분포도 넓게 만드는 요인이 되기 때문에 0V 이하의 소거셀들의 문턱전압도 0V에 가깝고 좁은 문턱전압을 갖게 만들어주는 것이 중요하다.
이를 위해서, 멀티 레벨 셀들을 포함하는 메모리 블록은 소거를 실시하기 전에 프리 프로그램을 실시한다.
프리 프로그램은 모든 메모리 셀들의 문턱전압이 가장 높은 문턱전압 분포에 포함되게 프로그램을 해주는 것이다. 이에 따라 메모리 셀들의 문턱전압이 가장 높은 문턱전압 분포 쪽으로 모이게 되고, 이때 소거를 실시하면 소거셀의 문턱전압 분포를 좁게 만들 수 있다.
그러나 프리 프로그램은 전체 메모리 셀들을 동시에 프로그램하는 방식이기　 때문에, 높은 문턱전압을 갖는 메모리 셀들은 더욱 높은 문턱전압을 갖게 되므로 프리 프로그램을 실시하여 소거셀의 문턱전압 분포를 좁게 만들고자 하는 효율이 떨어진다.
본 발명의 실시 예에서는 소거 동작을 위한 프리 프로그램을 실시할 때, 워드라인 별로 미리 설정된 전압 이하의 문턱전압을 갖는 메모리 셀들만을 선택해서 프리 프로그램하여 높은 메모리 셀을 갖는 메모리 셀이 프리 프로그램되지 못하게 하는 반도체 메모리 장치 및 그 소거 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
소거 셀들과 다수의 문턱전압들로 프로그램된 프로그램 셀들을 포함하는 메모리 블록; 및 상기 프로그램 셀들 중 문턱전압이 가장 낮은 프로그램 셀과 상기 소거 셀들을 포함하는 선택된 셀들의 문턱전압을 상기 문턱전압들 중 중간크기를 갖는 전압 레벨 이상으로 상승시키기 위해 프리 프로그램을 실시한 후, 상기 선택된 메모리 블록에 대한 소거를 실시하기 위한 제어로직을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 방법은,
블록 소거 명령에 응답하여, 소거 셀들 및 다수의 문턱전압들로 프로그램된 프로그램 셀들을 포함하는 선택된 메모리 블록의 적어도 하나의 물리 페이지를 선택하고, 상기 문턱전압들 중 중간 크기의 전압 레벨을 이용한 프로그램 검증을 실시하는 검증 단계; 상기 프로그램 검증 결과에 따라, 상기 선택된 적어도 하나의 물리 페이지에 연결된 프로그램 셀들중, 상기 중간 크기의 전압레벨보다 낮은 문턱전압을 갖는 프로그램 셀들과 상기 소거 셀들의 문턱전압이 상기 중간 크기의 전압레벨보다 커질 때까지 점점 상승하는 프로그램 전압을 인가하여 프로그램 및 검증을 실시하는 프리 프로그램 및 검증 단계; 상기 선택된 메모리 블록의 모든 물리 페이지 각각에 대해서 상기 검증 단계와 프리 프로그램 및 검증 단계를 실시하는 단계; 및 상기 선택된 메모리 블록에 대한 소거 동작을 실시하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 소거 방법은 소거 동작을 위한 프리 프로그램을 실시할 때, 워드라인 별로 미리 설정된 전압 이하의 문턱전압을 갖는 메모리 셀들만을 선택해서 프리 프로그램하여 높은 메모리 셀을 갖는 메모리 셀은 프리 프로그램되지 않게 하여 프리 프로그램의 효율을 높일 수 있다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 2a 는 메모리 셀들의 문턱 전압 분포를 나타낸 도면이다.
도 2b는 일반적인 프리 프로그램을 실시했을 경우의 문턱전압 분포를 나타낸다.
도 2c 및 도 2d는 본 발명의 실시 예에 따른 프리 프로그램을 실시할 때 메모리 셀의 문턱전압 변화를 나타낸다.
도 3은 본 발명의 제 1 실시 예에 따른 프리 프로그램을 설명하기 위한 동작 순서도이다.
도 4는 본 발명의 제 2 실시 예에 따른 프리 프로그램을 설명하기 위한 동작 순서도이다.
도 5a 및 도 5b는 본 발명의 제 1 및 제 2 실시 예에 따른 프리 프로그램 동작시에 워드라인에 인가되는 전압을 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼그룹(120), X 디코더(130), 전압 공급 회로(140), 입출력 로직(150) 및 제어로직(170)을 포함한다.
메모리 셀 어레이(100)는 복수개의 메모리 블록들(BK1 내지 BKn)을 포함한다. 각각의 메모리 블록은 복수개의 셀 스트링(Cell String; CS)을 포함한다. 상기 메모리 블록(BK1 내지 BKn)들은 공통의 P웰(well)을 갖는다.
각각의 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 직렬로 연결되는 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다.
상기 제 0 내지 제 31 메모리 셀(C0 내지 C31)은 복수개의 문턱전압 분포를 가질 수 있는 멀티 레벨 셀들이다.
드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 연결되고, 소오스 선택 트랜지스터(SST)의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 연결된다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트는 각각 제 0 내지 제 31 워드라인(Word Line; WL0 내지 WL31)이 연결된다.
드레인 선택 트랜지스터(DST)의 드레인은 각각 비트라인(Bit Line)에 연결된다. 비트라인은 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 구분된다.
소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 공통으로 연결된다.
페이지 버퍼 그룹(120)은 프로그램 또는 독출 동작 등을 위해 동작하는 복수개의 페이지 버퍼(PB)를 포함한다.
각각의 페이지 버퍼(PB)는 하나의 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍에 연결된다.
입출력 로직(150)은 외부와의 데이터 입출력을 수행한다.
X 디코더(130)는 복수개의 블록 선택 회로(131)를 포함한다. 각각의 블록 선택 회로(131)는 각각의 메모리 블록에 연결된다.
블록 선택 회로(131)는 제어로직(160)으로부터의 제어신호에 응답하여, 연결되어 있는 메모리 블록의 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL) 및 제 0 내지 제 31 워드라인(WL0 내지 WL31)을 전압 공급 회로(160)의 글로벌 소오스 선택 라인(Global Source Select Line; GSSL), 글로벌 드레인 선택 라인(Global Drain Select Line; GDSL), 제 0 내지 제 31 글로벌 워드라인(Global Word Line; GWL0 내지 GWL31)에 각각 연결한다.
전압 공급 회로(140)는 제어로직(160)으로부터의 제어신호에 응답하여, 동작 전압을 생성하고 상기의 글로벌 라인들(GSSL, GDSL, GWL0 내지 GWL31)에 생성한 동작 전압을 제공한다.
제어로직(160)은 반도체 메모리 장치(100)의 페이지 버퍼 그룹(120), X 디코더(130), 입출력 로직(150), 및 전압 공급 회로(140)의 동작 제어를 위한 제어신호를 출력한다.
제어로직(160)은 메모리 블록을 소거할 때, 각각의 워드라인 또는 복수개의 워드라인별로 설정된 전압 레벨 이하의 문턱전압을 갖는 메모리 셀들을 선택해서 프리 프로그램이 실시되게 X 디코더(130), 페이지 버퍼 그룹(120), 전압 공급 회로(140)를 제어한다.
반도체 메모리 장치(100)는 페이지 단위로 프로그램을 실시한다.
하나의 워드라인마다 두 개의 물리 페이지를 포함한다. 즉, 이븐 비트라인들만 선택한 이븐 페이지와 오드 비트라인만 선택한 오드 페이지가 하나의 워드라인에 포함되는 물리 페이지이다.
그리고 각각의 물리 페이지는 멀티 레벨 셀의 종류에 따라 2개, 3개, 4개..등의 논리 페이지를 갖는다.
본 발명의 실시 예에 따른 프리 프로그램 동작에서는 물리 페이지 단위로 프리 프로그램을 실시한다.
상기 프리 프로그램은 소거를 실시하기 전에 메모리 셀의 문턱전압을 일정 레벨 이상으로 모으기 위해 실시하는 프로그램 동작이다.
도 2a 는 메모리 셀들의 문턱 전압 분포를 나타낸 도면이고, 도 2b는 일반적인 프리 프로그램을 실시했을 경우의 문턱전압 분포를 나타낸다.
그리고 도 2c 및 도 2d는 본 발명의 실시 예에 따른 프리 프로그램을 실시할 때 메모리 셀의 문턱전압 변화를 나타낸다.
도 2a는 프리 프로그램을 실시하기 전에 메모리 셀들의 문턱전압 분포를 나타낸 것이다. 도 1의 반도체 메모리 장치(100)가 멀티 레벨 셀들을 포함한다. 따라서 도 2a와 같이 여러 개의 문턱전압 분포(CL[0] 내지 CL[N])가 나타난다.
일반적인 프리 프로그램 방법은 메모리 블록 단위로 프로그램 전압을 인가해서, 모든 메모리 셀들이 가장 높은 문턱전압 분포인 CL[N]에 대한 검증전압 PV[N] 이상의 문턱전압을 갖게 프로그램한다.
도 2b는 메모리 블록 단위로 프리 프로그램을 실시했을 때의 메모리 셀들의 문턱전압 분포를 나타낸다. 도 2b에 나타난 바와 같이 모든 메모리 셀들의 문턱전압이 PV[N] 이상으로 변경되면서 문턱전압 분포의 폭이 상당히 넓어진다.
도 2b와 같이 문턱전압의 분포의 폭이 넓으면 이후에 소거 동작을 실시해도 소거셀의 문턱전압 분포의 폭이 좁아지지 않는다.
따라서 본 발명의 실시 예에서는 중간의 문턱전압 분포 CL[j]를 기준으로 하여 문턱전압 분포 CL[j]에 대한 검증전압 PV(j) 이하의 문턱전압을 갖는 메모리 셀들만 선택해서 프리 프로그램을 실시한다.
도 2b는 본 발명의 제 1 실시 예에 따른 프리 프로그램을 실시한 경우의 문턱전압 분포를 나타낸다.
본 발명의 제 1 실시 예에서는 물리 페이지 단위로 PV(j) 이용한 검증을 실시하고, 프로그램 패스되지 않은 메모리 셀들만을 선택해서 프리 프로그램을 실시한다. 이에 따라 도 2c에 나타난 바와 같이 상위 문턱전압 분포의 폭이 도 2b와 비교해서 상당히 좁아진 것을 확인할 수 있다.
도 2d는 본 발명의 제 2 실시 예에 따른 프리 프로그램을 실시한 경우에 문턱전압 분포를 나타낸다.
본 발명의 제 1 실시 예와 같이 프리 프로그램을 실시하는 경우, 각각의 물리 페이지에 대해 프리 프로그램을 실시해야 하므로 많은 시간이 소요된다. 따라서 본 발명의 제 2 실시 예에서는 한 번에 여러 개의 물리 페이지를 선택해서 프리 프로그램을 실시한다. 여러 개의 물리 페이지를 선택할 때는 이븐비트라인의 여러 개의 워드라인을 선택하거나, 오드 비트라인의 여러 개의 워드라인을 선택한다.
도 2d에 나타난 바와 같이, 여러 개의 물리 페이지를 동시에 프리 프로그램하는 경우에도 상위 문턱전압 분포의 폭은 상당히 좁아진다.
삭제
본 발명의 제 1 및 제 2 실시 예에 따른 프리 프로그램 동작에 대해서 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시 예에 따른 프리 프로그램을 설명하기 위한 동작 순서도이고, 도 4는 본 발명의 제 2 실시 예에 따른 프리 프로그램을 설명하기 위한 동작 순서도이다.
그리고 도 5a 및 도 5b는 본 발명의 제 1 및 제 2 실시 예에 따른 프리 프로그램 동작시에 워드라인에 인가되는 전압을 나타낸다.
도 3을 설명할 때 도 5a를 참조하여 설명하고, 도 4를 설명할 때 도 5b를 참조하여 설명하겠다.
먼저 도 3 및 도 5a를 참조하면, 메모리 블록의 소거 명령이 입력되면(S301), 제어로직(160)은 소거 명령에 의해서 선택되는 메모리 블록(BK)에 대한 프리 프로그램을 실시한다(S303).
먼저 첫 번째 물리 페이지를 선택한다(S305). 물리 페이지는 앞서 언급한 바와 같이 워드라인 및 이븐 비트라인과 오드 비트라인에 의해 구분된다.
예를 들어 이븐 비트라인들을 먼저 선택한다면, 첫 번째 물리 페이지를 선택하면, 제 0 워드라인(WL0)의 이븐 비트라인들이 선택된다.
그리고 첫 번째로 선택된 물리 페이지에 연결된 메모리 셀들의 문턱전압이 PV(j)보다 높은지를 확인한다. 이는 프로그램 검증 동작을 실시하여 확인할 수 있다. 검증 전압은 PV(j)를 사용한다. 프로그램 검증 결과가 패스된 메모리 셀과 연결된 페이지 버퍼의 데이터는 '1'이 되고, 프로그램 검증 결과가 패스되지 않은 메모리 셀에 연결된 페이지 버퍼의 데이터는 '0'이 된다.
도 2c와 같이 프로그램을 통해서 메모리 셀의 문턱전압이 나뉘었을 때, 중간 레벨의 문턱전압 분포의 검증전압이 PV(j)이다.
문턱전압이 PV(j)보다 낮은 문턱전압을 갖는 메모리 셀들은 프로그램이 패스되지 않은 것으로 인식되고, 페이지 버퍼에는 '0'이 입력된다.
따라서 이후에 프로그램 및 전압 PV(j)를 이용한 검증을 반복 실시하는 프리 프로그램 동작을 실시하면, 문턱전압이 PV(j)보다 낮은 메모리 셀들만 프로그램이 된다(S309 내지 S313).
프리 프로그램 동작은 일반적인 프로그램 동작과 유사하므로 상세한 설명은 생략한다.
첫 번째 물리 페이지에 연결된 메모리 셀들의 문턱전압이 PV(j)이상으로 모두 변경되면, 프로그램 검증을 실시한 결과가 패스가 된다.
도 5a는 프로그램 검증을 할 때의 워드라인 전압인가와, 프로그램 동작을 할 때의 워드라인 전압 인가를 나타내었다.
프리 프로그램을 위해서 선택된 물리 페이지가 제 k 워드라인(WLk)일 때, 제 k 워드라인(WLk)에만 프로그램 검증 전압(PV(j)) 또는 프로그램 전압(Vpgm)이 인가되고, 나머지 워드라인들에는 패스전압(Vpass)이 인가된다.
첫 번째 물리 페이지가 프로그램 패스되면, 해당 메모리 블록의 마지막 물리 페이지였는지를 확인하고(S315), 마지막 물리 페이지가 아니라면 다음번 물리 페이지를 선택한다(S317).
단계S305에서 제 0 워드라인(WL0)의 이븐 비트라인을 선택했으므로, 다음 물리 페이지는 제 0 워드라인(WL0)의 오드 비트라인이 된다.
만약, 이븐 및 오드 비트라인으로 구분해서 동작하지 않는 반도체 메모리 장치가 있다면, 워드라인 단위가 물리 페이지 단위가 된다.
소거를 위해 선택되는 메모리 블록의 모든 물리 페이지에 대해서 문턱전압이 PV(j)이하인 메모리 셀들만 선택해서 프리 프로그램을 한 후에는, 일반적인 소거 동작에서 실시하는 하드 소거 및 검증(S319), 소프트 프로그램 및 검증(321)을 실시한다.
상기의 동작에 의해서, 문턱전압이 PV(j)이하인 메모리 셀들만 프리 프로그램하기 하면, 도 2c와 같이 문턱전압 분포가 PV(j)이상으로 만들어진다. 도 2c의 문턱전압 분포는 일반적인 프리 프로그램을 해서 만들어진 도 2b에 비해서 폭이 작은 것을 확인할 수 있다.
프리 프로그램을 한 후에 문턱전압 분포의 폭이 좁아지기 때문에, 하드 소거와 검증, 소프트 프로그램과 검증을 실시한 후에 소거셀들의 문턱전압은 0V 이하에 좁게 형성할 수 있다.
제 1 실시 예와 같이 프리 프로그램을 하면, 모든 물리 페이지에 대해서 프리 프로그램이 진행되므로, 전체적인 프리 프로그램 시간을 포함하는 소거 동작 시간이 너무 길어질 수 있다. 따라서 동시에 여러 개의 물리 페이지를 선택해서 프리 프로그램을 실시하는 방법을 사용해서 동작 시간을 줄일 수 있다. 동시에 여러 개의 물리 페이지를 프리 프로그램하는 방법을 멀티 프리 프로그램 방법이라고 하기로 한다.
본 발명의 제 2 실시 예는 도 4 및 도 5b를 참조하여 설명한다.
도 4 및 도 5b를 참조하면, 제어로직(160)은 메모리 블록의 소거 명령에 응답해서(S401), 멀티 프리 프로그램을 시작한다(S403).
멀티 프리 프로그램은 동시에 여러 개의 물리 페이지를 선택해서 프리 프로그램을 실시하는 것이다.
예를 들어 4개의 물리 페이지를 동시에 선택한다면, 첫 번째 물리 페이지부터 4개의 물리 페이지를 선택한다(S405). 이때 동시에 선택하는 물리 페이지들은 이븐 비트라인 페이지들이거나, 오드 비트라인 페이지들로 동일해야 한다.
즉, 여러 개의 물리 페이지를 동시에 선택하기 위해서는 이븐 또는 오드 페이지에 포함되고, 여러 개의 워드라인에 연결되는 페이지가 선택된다.
도 5b에 나타난 바와 같이 제 k 워드라인(WL[k])부터 제 k+3 워드라인(WLk+3)을 선택하고, 이븐 또는 오드 페이지가 선택된다.
제어로직(160)은 선택되는 4개의 물리 페이지에 대해서 PV(j)보다 낮은 메모리 셀이 있는지를 판단한다(S407).
도 5b에 나타난 바와 같이, 제 k 워드라인(WLk)부터 제 k+3 워드라인(WLk+3)에 PV(j)를 인가하고, 나머지 워드라인들에는 패스전압(Vpass)을 인가한다.
그리고 검증 동작을 실시하면, 제 k 워드라인(WLk)부터 제 k+2 워드라인(WLk+3)에 연결된 메모리 셀들 중 하나의 메모리 셀이라도 문턱전압이 PV(j) 이하이면, 검증 패스가 안된다.
즉, 제 k 워드라인(WL[k])부터 제 k+3 워드라인(WLk+3)에 연결된 메모리 셀들 중 하나의 메모리 셀이라도 문턱전압이 PV(j)가 되면, 해당 메모리 셀과 동일한 비트라인에 연결되는 메모리 셀들은 프리 프로그램이 실시된다.
단계S407에 의한 검증 결과에 따라 페이지 버퍼에 저장된 데이터를 이용해서 프로그램 및 PV(j)를 이용한 프로그램 검증을 실시한다(S409 내지 S413). 프로그램 동작시에 전압은 도 5b와 같이 제 k 워드라인(WLk)부터 제 k+3 워드라인(WLk+3)에만 프로그램 전압(Vpgm)을 인가한다.
동일한 비트라인에 연결되고, 제 k 워드라인(WLk)부터 제 k+3 워드라인(WLk+3)에 연결된 메모리 셀들의 문턱전압이 모두 PV(j) 이상이 되면, 프로그램 검증은 패스된다.
프리 프로그램 동작은 마지막 물리 페이지까지 계속되고(S415), 4개씩 물리 페이지를 선택해서 실시한다(S417).
메모리 블록의 모든 물리 페이지에 대해서 프리 프로그램이 완료된 후에는, 하드소거 및 검증과 소프트 프로그램 및 검증이 실시된다(S419, S421).
본 발명의 제 2 실시 예에 따른 멀티 프리 프로그램에 의해서 문턱전압 분포가 도 2d와 같이 만들어진다. 도 2d의 문턱전압 분포의 폭도 일반적인 도 2b의 경우와 비교해서 좁아진 것을 확인할 수 있다.
이상의 프리 프로그램, 멀티 프리 프로그램에 의해서 소거동작 후에, 메모리 셀의 문턱전압이 0V에 가까우면서 좁은 분포를 나타나게 제어할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 페이지 버퍼 그룹 130 : X 디코더
140 : 전압 공급 회로 150 : 입출력 회로
160 : 제어로직

Claims (11)

  1. 소거 셀들과 다수의 문턱전압들로 프로그램된 프로그램 셀들을 포함하는 메모리 블록; 및
    상기 프로그램 셀들 중 문턱전압이 가장 낮은 프로그램 셀과 상기 소거 셀들을 포함하는 선택된 셀들의 문턱전압을 상기 문턱전압들 중 중간크기를 갖는 전압 레벨 이상으로 상승시키기 위해 프리 프로그램을 실시한 후, 상기 선택된 메모리 블록에 대한 소거를 실시하기 위한 제어로직
    을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 프리 프로그램은,
    상기 선택된 메모리 블록에서 물리 페이지 단위로 선택된 페이지의 프로그램 셀 및 소거 셀들에 대해 상기 중간 크기를 갖는 전압 레벨을 이용해서 검증하는 동작과, 상기 검증 결과에 따라 상기 선택된 셀들에 대한 프리 프로그램을 실시하는 동작을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 프리 프로그램은,
    상기 선택된 메모리 블록의 물리 페이지들 중 두개 이상의 물리 페이지를 동시에 선택하고, 선택된 물리페이지들에 상기 중간 크기를 갖는 전압레벨을 동시에 인가하여 검증하는 동작과, 상기 검증 결과에 따라 상기 선택된 셀들에 대한 프리 프로그램을 실시하되 상기 선택된 물리 페이지들에 점진적으로 상승되는 프로그램 전압을 동시에 인가하여 프리 프로그램을 실시하는 동작을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 블록 소거 명령에 응답하여, 소거 셀들 및 다수의 문턱전압들로 프로그램된 프로그램 셀들을 포함하는 선택된 메모리 블록의 적어도 하나의 물리 페이지를 선택하고, 상기 문턱전압들 중 중간 크기의 전압 레벨을 이용한 프로그램 검증을 실시하는 검증 단계;
    상기 프로그램 검증 결과에 따라, 상기 선택된 적어도 하나의 물리 페이지에 연결된 프로그램 셀들중, 상기 중간 크기의 전압레벨보다 낮은 문턱전압을 갖는 프로그램 셀들과 상기 소거 셀들의 문턱전압이 상기 중간 크기의 전압레벨보다 커질 때까지 점점 상승하는 프로그램 전압을 인가하여 프로그램 및 검증을 실시하는 프리 프로그램 및 검증 단계;
    상기 선택된 메모리 블록의 모든 물리 페이지 각각에 대해서 상기 검증 단계와 프리 프로그램 및 검증 단계를 실시하는 단계; 및
    상기 선택된 메모리 블록에 대한 소거 동작을 실시하는 단계
    를 포함하는 반도체 메모리 장치의 소거 방법.
  5. 제 4항에 있어서,
    상기 프리 프로그램 및 검증 단계에서, 프로그램 검증 전압은 상기 중간 크기의 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  6. 제 4항에 있어서,
    상기 소거 동작을 실시하는 단계에서,
    상기 선택된 메모리 블록에 대한 하드 소거 및 검증을 실시하는 단계; 및
    상기 선택된 메모리 블록에 대한 소프트 프로그램 및 검증을 실시하는 단계를 포함하는 반도체 메모리 장치의 소거 방법.
  7. 제 4항에 있어서,
    상기 검증 단계와 프리 프로그램 및 검증 단계를 하나의 물리 페이지 단위로 실시하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  8. 제 4항에 있어서,
    상기 검증 단계와 프리 프로그램 및 검증 단계를 적어도 두개의 물리 페이지 단위로 실시하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  9. 제 8항에 있어서,
    상기 적어도 두 개의 물리 페이지를 선택할 때, 선택되는 물리 페이지가 모두 이븐 비트라인에 연결되거나, 모두 오드 비트라인에 연결되게 선택하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  10. 제 8항에 있어서,
    상기 적어도 두개의 물리 페이지를 선택하는 경우,
    상기 검증 단계에서 선택된 적어도 두개의 물리 페이지에 상기 중간 크기의 전압 레벨을 동시에 인가하고, 상기 프리 프로그램 단계에서 선택된 적어도 두 개의 물리 페이지에 프로그램 전압을 동시에 인가하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  11. 블록 소거 명령에 응답하여, 소거 셀들 및 다수의 문턱전압들로 프로그램된 프로그램 셀들을 포함하는 선택된 메모리 블록에 포함되는 물리 페이지들 각각을 선택하고, 선택된 물리 페이지에 대하여 상기 문턱전압들 중 중간 크기의 전압 레벨을 이용한 프로그램 검증을 실시하는 검증 단계;
    상기 프로그램 검증 결과에 따라, 상기 선택된 물리 페이지에 연결된 프로그램 셀들중, 상기 중간 크기의 전압레벨보다 낮은 문턱전압을 갖는 프로그램 셀들과 상기 소거 셀들의 문턱전압이 상기 중간 크기의 전압레벨보다 커질 때까지 점점 상승하는 프로그램 전압을 인가하여 프로그램 및 검증을 실시하는 프리 프로그램 및 검증 단계;
    상기 선택된 메모리 블록의 모든 물리 페이지 각각에 대해서 상기 검증 단계와 프리 프로그램 및 검증 단계를 실시하는 단계; 및
    상기 선택된 메모리 블록에 대한 소거 동작을 실시하는 단계
    를 포함하는 반도체 메모리 장치의 소거 방법.
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