KR20120005836A - 반도체 메모리 장치 및 그 소거 방법 - Google Patents

반도체 메모리 장치 및 그 소거 방법 Download PDF

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KR20120005836A
KR20120005836A KR1020100066512A KR20100066512A KR20120005836A KR 20120005836 A KR20120005836 A KR 20120005836A KR 1020100066512 A KR1020100066512 A KR 1020100066512A KR 20100066512 A KR20100066512 A KR 20100066512A KR 20120005836 A KR20120005836 A KR 20120005836A
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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는,
메모리 블록들; 어드레스 제어신호에 응답하여 선택되는 메모리 블록을 인에이블 하기 위한 블록 선택 스위치들; 및 상기 메모리 블록들 중 어느 하나에 대한 하드 소거 동작이 진행되는 동안, 새로운 블록 소거 명령에 따라 새로운 메모리 블록을 인에이블시키기 위한 블록 선택 스위치를 동작시켜 하드 소거 동작이 진행되게 제어하는 제어로직을 포함한다.

Description

반도체 메모리 장치 및 그 소거 방법{Semiconductor memory device and method of erasing the same}
본 발명은 반도체 메모리 장치 및 그 소거방법에 관한 것이다.
전기적으로 프로그램(Program)과 소거(Erase)가 가능하며, 전원이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 많은 수의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서, 메모리 셀의 고집적화 기술이 개발되고 있다. 이를 위해, 복수개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링으로 구성되고, 복수개의 스트링들이 하나의 메모리 블록을 구성하고, 복수개의 메모리 블록이 메모리 셀 어레이를 이루는 낸드(NAND) 타입의 메모리 장치가 제안되었다.
상기한 반도체 메모리 장치는 메모리 블록 단위로 데이터를 삭제하는 소거 동작을 실시한다.
도 1은 반도체 메모리 장치의 소거 동작을 설명하기 위한 동작 순서도이다.
도 1을 참조하면, 소거 명령이 입력됨에 따라(S101), 소거하기 위한 메모리 블록에 소거전압(Verase)을 인가한다(S13). 소거 전압은 메모리 블록의 P-웰(well)에 인가되고, 이에 따라 메모리 블록에 포함된 메모리 셀들의 문턱전압이 0V 이하로 변경된다.
소거 전압을 인가한 후에는, 메모리 블록의 메모리 셀들이 연결된 워드라인들에 0V 전압을 인가하여 소거 검증을 실시해서 소거가 완료되었는지를 확인한다(S105).
만약 소거 검증이 패스되지 못했다면, 소거 전압(Verase)을 스텝 전압만큼 상승시키고(S107), 소거 및 검증 동작을 실시한다(S103, S105).
소거 검증이 패스되면, 0V 이하로 문턱전압이 변경된 메모리 셀들의 문턱전압을 최대한 0V에 가깝게 만들기 위한 소프트 프로그램을 실시한다(S109).
소프트 프로그램은 모든 워드라인에 프로그램 전압을 인가해서 메모리 블록 단위로 프로그램을 실시할 수도 있고, 각각의 워드라인별로 실시할 수도 있다.
소프트 프로그램을 실시한 후에는, 소프트 프로그램 검증을 실시하여 검증 패스가 되었는지 확인한다(S111). 소프트 프로그램 검증은 적어도 하나의 메모리 셀의 문턱전압이 0V 이상으로 변경되면 패스로 판단한다. 소프트 프로그램이 패스되지 않으면, 프로그램 전압을 상승시켜(S113), 다시 소프트 프로그램 및 검증을 실시한다(S109, S111).
이와 같은 메모리 블록의 소거 동작을 실시하는 반도체 메모리 장치에서, 여러개의 메모리 블록들을 소거할 때는 상기의 단계101 내지 S113의 과정을 각각의 메모리 블록별로 실시하기 때문에, 여러개의 메모리 블록을 소거하는 데는 시간이 많이 든다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 여러 개의 메모리 블록을 소거할 때, 일부 소거 동작을 동시에 실시할 수 있는 소거 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
메모리 블록들; 어드레스 제어신호에 응답하여 선택되는 메모리 블록을 인에이블 하기 위한 블록 선택 스위치들; 및 상기 메모리 블록들 중 어느 하나에 대한 하드 소거 동작이 진행되는 동안, 새로운 블록 소거 명령에 따라 새로운 메모리 블록을 인에이블시키기 위한 블록 선택 스위치를 동작시켜 하드 소거 동작이 진행되게 제어하는 제어로직을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 소거 방법은,
제 1 멀티 소거 명령, 제 1 블록 어드레스 및 제 1 확인 명령을 수신하는 단계; 상기 제 1 블록 어드레스를 래치하고, 다음번 명령어를 입력받을 수 있음을 나타내는 레디 비지 신호를 출력하고, 상기 제 1 블록 어드레스에 의해 선택되는 제 1 메모리 블록과 연결된 제 1 블록 선택 스위치를 인에이블 시키고, 하드 소거 전압 생성을 위해 전압 공급 회로를 제어하는 단계; 상기 제1 메모리 블록을 하드 소거하는 동안, 제 2 멀티 소거 명령, 제 2 블록 어드레스 및 제 1 확인 명령을 수신하는 경우, 상기 제 2 블록 어드레스에 의해 선택되는 제 2 메모리 블록과 연결된 제 2 블록 선택 스위치를 인에이블 시켜, 상기 제 2 메모리 블록이 상기 제 1 메모리 블록과 함께 상기 하드 소거 전압에 의해 하드소거 되게 하는 단계; 및 상기 제 1 및 제 2 메모리 블록을 하드 소거 하는 동안, 새로운 제 2 멀티 소거 명령, 제 3 블록 어드레스 및 제 2 확인 명령을 수신하는 경우, 상기 제 3 블록 어드레스에 의해 선택되는 제 3 메모리 블록과 연결된 제 3 블록 선택 스위치를 인에이블 시켜, 상기 제 3 메모리 블록이 상기 제 1 및 제 2 메모리 블록과 함께 상기 하드 소거 전압에 의해 하드소거 되게 하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 소거 방법은, 여러 개의 메모리 블록을 소거할 때, 일부 소거 동작 중 일부 동작은 여러 개의 메모리 블록이 동시에 실시 할 수 있어 소거 시간을 단축하고, 소거 동작에 소모되는 전류를 줄일 수 있다.
도 1은 반도체 메모리 장치의 소거 동작을 설명하기 위한 동작 순서도이다.
도 2는 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 3은 도 2의 블록 선택 스위치와 메모리 블록의 연결관계를 나타낸다.
도 4는 본 발명의 실시 예에 따른 소거 방법을 설명하기 위한 타이밍도이다.
도 5는 도 4의 동작에 의해서 여러 개의 메모리 블록들이 하드 소거되는 것을 모습을 도시한 도면이다.
도 6은 다른 실시 예에 따른 멀티 블록 소거를 실시할 경우 하드 소거 과정을 도시한 도면이다.
도 7은 또 다른 실시 예에 따른 멀티 블록 소거를 실시할 경우 하드 소거 과정을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼그룹(120), X 디코더(130), Y 디코더(140), 입출력 로직(150), 전압 공급회로(160), 및 제어로직(170)을 포함한다.
메모리 셀 어레이(100)는 복수개의 메모리 블록들(BK1 내지 BKn)을 포함한다. 각각의 메모리 블록은 복수개의 셀 스트링(Cell String; CS)을 포함한다. 상기 메모리 블록(BK1 내지 BKn)들은 공통의 P웰(well)을 갖는다.
각각의 셀 스트링은 드레인 선택 트랜지스터(Drain Select Transistor; DST)와 소오스 선택 트랜지스터(Source Select Transistor; SST)의 사이에 직렬로 연결되는 제 0 내지 제 31 메모리 셀(C0 내지 C31)을 포함한다.
드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(Drain Select Line; DSL)에 연결되고, 소오스 선택 트랜지스터(SST)의 게이트는 소오스 선택 라인(Source Select Line; SSL)에 연결된다.
제 0 내지 제 31 메모리 셀(C0 내지 C31)의 게이트는 각각 제 0 내지 제 31 워드라인(Word Line; WL0 내지 WL31)이 연결된다.
드레인 선택 트랜지스터(DST)의 드레인은 각각 비트라인(Bit Line)에 연결된다. 비트라인은 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)으로 구분된다.
소오스 선택 트랜지스터(SST)의 소오스는 공통 소오스 라인(Source Line; SL)에 공통으로 연결된다.
페이지 버퍼 그룹(120)은 프로그램 또는 독출 동작 등을 위해 동작하는 복수개의 페이지 버퍼(PB)를 포함한다.
각각의 페이지 버퍼(PB)는 하나의 이븐 비트라인(BLe)과 오드 비트라인(BLo) 쌍에 연결된다.
Y 디코더(140)는 제어로직(170)으로부터의 제어신호에 응답하여 페이지 버퍼 그룹(120)과 입출력 로직(150)간에 입출력 경로를 제공한다.
입출력 로직(150)은 외부와의 데이터 입출력을 수행한다.
X 디코더(130)는 복수개의 블록 선택 회로(131)를 포함한다. 각각의 블록 선택 회로(131)는 각각의 메모리 블록에 연결된다.
블록 선택 회로(131)는 제어로직(170)으로부터의 제어신호에 응답하여, 연결되어 있는 메모리 블록의 드레인 선택 라인(DSL)과 소오스 선택 라인(SSL) 및 제 0 내지 제 31 워드라인(WL0 내지 WL31)을 전압 공급 회로(160)의 글로벌 소오스 선택 라인(Global Source Select Line; GSSL), 글로벌 드레인 선택 라인(Global Drain Select Line; GDSL), 제 0 내지 제 31 글로벌 워드라인(Global Word Line; GWL0 내지 GWL31)에 각각 연결한다.
전압 공급 회로(160)는 제어로직(170)으로부터의 제어신호에 응답하여, 동작 전압을 생성하고 상기의 글로벌 라인들(GSSL, GDSL, GWL0 내지 GWL31)에 생성한 동작 전압을 제공한다.
제어로직(170)은 반도체 메모리 장치(100)의 페이지 버퍼 그룹(120), X 디코더(130), Y 디코더(140), 입출력 로직(150), 및 전압 공급 회로(160)의 동작 제어를 위한 제어신호를 출력한다.
상기의 반도체 메모리 장치(100)에서 데이터를 소거할 때는 P 웰에 소거 전압(Verase)을 인가한다. 앞서 설명한 바와 같이 메모리 블록(BK1 내지 BKn)들은 공통의 P 웰 에 형성되기 때문에, P 웰에 소거 전압을 입력함에 따라 모든 메모리 블록이 동시에 소거될 수 있다.
이를 방지하기 위해서, 소거를 위해 선택된 메모리 블록에 연결된 블록 선택 스위치(131)만 인에이블 시킨다. 선택되지 않은 메모리 블록에 연결된 블록 선택 스위치(131)는 디스에이블된다. 블록 선택 스위치(131)가 디스에이블된 메모리 블록의 워드라인은 플로팅 상태가 되므로, 비선택 메모리 블록의 메모리 셀들은 부스팅을 일으켜 소거가 금지될 수 있다.
도 3은 도 2의 블록 선택 스위치와 메모리 블록의 연결관계를 나타낸다.
도 3을 참조하면, X 디코더(130)의 블록 선택 스위치(131)들은 각각 메모리 블록에 연결된다.
그리고 전압 공급 회로(140)는 펌프 그룹(141)을 포함하고, 펌프 그룹(141)에서 출력되는 동작 전압이 글로벌 드레인 선택 라인(GDSL), 글로벌 소오스 선택 라인(GSSL) 및 제 0 내지 제 31 글로벌 워드라인(GWL0 내지 GWL31)에 제공된다.
그리고 블록 선택 스위치(131)는 복수개의 패스 게이트(PG)들과 블록 스위치(131a)를 포함한다.
패스 게이트(PG)들은 전압 공급 회로(140)로부터의 글로벌 드레인 선택 라인(GDSL), 글로벌 소오스 선택 라인(GSSL) 및 제 0 내지 제 31 글로벌 워드라인(GWL0 내지 GWL31)과 메모리 블록의 드레인 선택 라인(DSL), 소오스 선택 라인(SSL), 제 0 내지 제 31 워드라인(WL0 내지 WL31)의 사이에 각각 연결된다.
그리고 블록 스위치(131a)는 제어로직(160)으로부터의 어드레스 제어신호에 응답하여 패스 게이트(PG)를 턴온 시킨다.
제어로직(160)으로부터 어드레스 제어신호에 의해서 선택되는 메모리 블록의 블록 스위치(131a)가 패스 게이트(PG)들을 턴온 시키면, 해당 메모리 블록에 동작 전압이 제공된다.
그리고 펌프 그룹(141)들 중에 소거 전압을 생성하는 펌프가 인에이블되는 경우에는 소거전압(Verase)이 메모리 셀 어레이(110)의 P 웰에 공급된다.
반도체 메모리 장치(100)에서 여러 개의 메모리 블록을 소거하고자 한다면, 각각의 메모리 블록을 차례로 선택해서 소거동작을 실시하고 있다.
반도체 메모리 장치(100)에서는 소거동작을 수행하는 동안 메모리 셀의 문턱전압을 0V 이하로 변경시키는 하드 소거 동작와, 메모리 셀의 문턱전압을 0V에 가깝게 만들어주는 소프트 프로그램 동작 등의 여러 가지 동작을 수행한다.
따라서 여러개의 메모리 블록을 소거할 때, 각각의 메모리 블록에 대해 소거 동작을 실시하는 시간은 상당히 길어진다.
소거 전압을 생성하여, P웰에 인가하고, 다시 디스차지하는 과정도 상당한 시간을 필요로 하기 때문에 여러 개의 메모리 블록을 소거하는 시간은 더더욱 길어진다.
본 발명의 실시 예는 동시에 하드 소거를 실시하는 소거 방법에 관한 것이다.
도 4는 본 발명의 실시 예에 따른 소거 방법을 설명하기 위한 타이밍도이다.
도 4 를 참조하면, 여러 개의 메모리 블록을 소거 하기 위해서 제 1 멀티 블록 소거 명령(CMD1)과 함께, 소거할 메모리 블록의 어드레스(ADD1 내지 ADD3) 및 제 1 확인 명령(CMD2)이 입력된다. 제어로직(160)은 제 1 멀티 블록 소거 명령(CMD1)이 입력되면, 여러 개의 메모리 블록을 소거하는 멀티 블록 소거를 실시해야 할 것으로 판단한다.
그리고 제 1 멀티 블록 소거 명령(CMD1)과 함께 입력된 메모리 블록의 어드레스를 래치한 후 하드 소거를 실시하기 위한 소거 펄스를 인에이블한다.
또한 제어로직(160)은 소거 동작을 위한 전압을 생성하도록 전압 공급 회로(140)의 펌프 그룹(141)을 인에이블 한다. 전압 공급 회로(140)는 글로벌 드레인 선택 라인(DSL) 및 글로벌 소오스 선택 라인(SSL)에 제공할 전압(4.5V)과, 소거 전압(Verase)을 생성하고, 제 0 내지 제 31 글로벌 워드라인(GWL0 내지 GWL31)에는 0V를 제공한다.
그리고 상기 제 1 멀티 블록 소거 명령(CMD1)가 함께 입력된 메모리 블록에 연결된 블록 선택 스위치(131)로 인에이블 신호를 입력한다.
블록 선택 스위치(131)가 인에이블되면, 상기 글로벌 드레인 선택 라인(DSL) 및 글로벌 소오스 선택 라인(SSL)에 제공할 전압(4.5V)과 제 0 내지 제 31 글로벌 워드라인(GWL0 내지 GWL31)에는 0V가 메모리 블록의 드레인 선택 라인(DSL), 소오스 선택 라인(SSL) 및 제 0 내지 제 31 워드라인(WL0 내지 WL31)에 입력된다.
그리고 메모리 셀 어레이(110)의 P 웰에는 소거전압(Verase)이 입력되어 하드 소거가 실시된다. 제어로직(160)은 하드 소거를 실시하는 중에 다음번으로 소거할 메모리 블록의 어드레스를 입력받기 위해서 레디 비지 신호(#RB)를 짧은 시간 로우 레벨로 변경한다. 이에 따라 제 2 멀티 블록 소거 명령(CMD3)과 메모리 블록의 어드레스 및 제 1 확인 명령(CMD2)이 입력된다.
제어로직(160)은 제 2 멀티 블록 소거 명령(CMD3)이 입력되면, 메모리 블록 어드레스와 함께 입력되는 확인 명령이 제 1 확인 명령(CMD2)인지, 제 2 확인 명령(CMD4)인지를 구분하여 마지막 메모리 블록의 어드레스가 입력되었는지 아닌지를 판단한다.
즉, 제 2 멀티 블록 소거 명령(CMD3)과 메모리 블록 어드레스, 및 제 1 확인 명령(CMD2)이 입력되는 경우에, 제어로직(160)은 두 번째로 입력된 메모리 블록의 어드레스를 래치한다. 그리고 새로 입력된 메모리 블록의 어드레스에 해당하는 메모리 블록과 연결되는 블록 선택 스위치(131)를 인에이블 시킨다. 즉, 첫 번째 메모리 블록의 소거를 위해 P 웰에 소거 전압이 인가되고 있는 중간에 새로운 메모리 블록에 연결된 블록 선택 스위치(131)가 인에이블되어 두 번째로 메모리 블록도 하드 소거가 실시된다.
본 발명의 실시 예에 따른 멀티 블록 소거 방법은 하드 소거 동작만을 동시에 진행하는 것이다. 따라서 제어로직(160)은 하드 소거를 제외한 하드 소거 검증, 소프트 프로그램 및 검증이 진행되는 동안에는 레디 비지 신호(#RB)를 로우 레벨로 변경하여 새로운 명령어가 입력되지 못하게 한다.
그리고 하드 소거 검증, 소프트 프로그램 및 검증은 어드레스가 입력된 메모리 블록들을 차례로 선택하여 실시한다. 즉 첫 번째 메모리 블록에 대한 하드 소거검증을 실시한 후, 두 번째 메모리블록에 대한 하드 소거를 실시한다.
또한 하드 소거 검증을 실시한후, 다시 하드 소거를 실시하면 제어로직(160)은 레디 비지 신호(#RB)를 다시 하이 레벨로 변경하여 새로운 명령이 입력될 수 있게 한다.
레지 비지 신호(#RB)가 하이 레벨로 변경되면, 제 2 멀티 블록 소거 명령(CMD2)과 메모리 블록의 어드레스 및 제 1 확인 명령(CMD2)이 입력된다. 만약 마지막 메모리 블록의 어드레스가 입력된다면 제 1 확인 명령(CMD2)을 대신하여 제 1 확인 명령(CMD4)이 입력된다.
제어로직(160)은 제 2 확인 명령(CMD4)이 입력되면 더 이상 메모리 블록의 어드레스가 입력되지 않을 것으로 판단하여, 레디 비지 신호(#RB)를 계속 로우 레벨로 유지시킨다.
그리고 하드 소거가 진행되는 동안 입력되는 메모리 블록 어드레스에 의해 선택된 메모리 블록의 블록 선택 스위치(131)를 인에이블시켜 하드 소거가 되게 한다.
상기의 동작에 의해서, 여러 개의 메모리 블록들의 하드 소거는 동시에 진행되고, 하드 소거 검증, 소프트 프로그램 및 검증은 각각의 메모리 블록에 대해 차례로 진행된다.
여러 개의 메모리 블록들이 동시에 하드 소거되기 때문에, 전체적인 소거 시간은 줄어들 수 있다.
도 5는 도 4의 동작에 의해서 여러 개의 메모리 블록들이 하드 소거되는 것을 모습을 도시한 도면이다.
도 5에 나타난 바와 같이, 글로벌 드레인 선택 라인(GDSL)과 글로벌 소오스 선택 라인(GSSL)에 전압이 제공되는 것이 차례로 실시되고, 여러 개의 메모리 블록들이 하드 소거될 때, 일정 시간 서로 오버랩이 된다. 따라서 각각이 하드 소거를 하는 것과 비교할 때, 하드 소거 시간이 줄어든다.
도 4 및 도 5에서는 메모리 블록의 어드레스 입력됨에 따라 차례로 하드소거 구간에 메모리 블록이 들어갈 수 있게 블록 선택 스위치를 인에이블 하는 것이다.이에 따라 여러 개의 메모리 블록을 소거할때의 하드 소거 시간이 줄어들 수 있다.
도 6은 다른 실시 예에 따른 멀티 블록 소거를 실시할 경우 하드 소거 과정을 도시한 도면이다.
도 6을 참조하면, 마지막 메모리 블록의 어드레스까지 모두 입력이 된 후에, 동시에 여러 개의 메모리 블록에 연결된 블록 선택 스위치(131)를 인에이블 시켜, 여러 개의 메모리블록이 동시에 소거되게 한다. 이때는 선택되는 모든 메모리 블록이 동시에 하드소거 되므로, 하드 소거 시간을 단축하는데 효과적이다.
도 7은 또 다른 실시 예에 따른 멀티 블록 소거를 실시할 경우 하드 소거 과정을 도시한 도면이다.
도 7을 참조하면, 메모리 블록의 어드레스가 입력되면, 차례로 블록 선택 스위치(131)를 인에이블 시키되, 서로 오버렙 되지 않게 인에이블 시킨다. 이에 따라 소거 전압(Verase)은 계속해서 인가되는 동안 차례로 메모리 블록의 소거가 실시된다. 이때도 메모리 블록의 소거는 오버렙 되지 않고 차례로 된다. 이 방법을 사용한다면, 하드 소거 시간은 효과적으로 줄어들지 않을 수 있으나 동시에 인에이블되는 메모리 블록이 없기 때문에 피크 커런트를 줄이는 효과가 있다.
도 5 내지 도 7은 하드 소거를 하는 구간만을 나타낸 것이고, 하드 소거 검증, 소프트 프로그램 및 검증은 각각의 메모리 블록별로 실시된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110 : 메모리 셀 어레이 130 : X 디코더
131 : 블록 선택 회로 140 : 전압 공급 회로

Claims (14)

  1. 메모리 블록들;
    어드레스 제어신호에 응답하여 선택되는 메모리 블록을 인에이블 하기 위한 블록 선택 스위치들; 및
    상기 메모리 블록들 중 어느 하나에 대한 하드 소거 동작이 진행되는 동안, 새로운 블록 소거 명령에 따라 새로운 메모리 블록을 인에이블시키기 위한 블록 선택 스위치를 동작시켜 하드 소거 동작이 진행되게 제어하는 제어로직을 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어로직은,
    상기 블록 소거 명령과 함께 입력되는 블록 어드레스를 임시 저장하기 위한 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제어로직은,
    상기 새로운 블록 소거 명령과 함께 입력되는 확인 명령을 확인해서 마지막 블록 어드레스가 입력되었는지 여부를 판단하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 제어로직은,
    상기 하드 소거를 실시할 때,
    상기 블록 소거 명령과 함께 입력되는 블록 어드레스들에 의해 선택되는 메모리 블록들과 연결된 블록 선택 스위치들을 동시에 인에이블시켜, 상기 선택되는 메모리 블록들이 동시에 하드 소거되게 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 제어로직은,
    상기 하드 소거를 실시할 때,
    상기 블록 소거 명령과 함께 입력되는 블록 어드레스들에 의해 선택되는 메모리 블록들과 연결된 블록 선택 스위치들을 차례로 인에이블 시켜, 상기 선택되는 메모리 블록들이 차례로 하드 소거되게 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제어로직은,
    상기 선택되는 메모리 블록에 연결된 블록 선택 스위치들을 차례로 인에이블 할 때, 하나의 블록 선택 스위치가 인에이블된 후, 다음번 블록 선택스위치를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 선택되는 메모리 블록에 연결된 블록 선택 스위치들을 차례로 인에이블 할 때, 하나의 블록 선택 스위치가 인에이블되고 있는 동안에, 다음번 블록 선택 스위치를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 3항에 있어서,
    상기 제어로직은,
    상기 하드 소거를 실시하는 동안, 다음번 블록 어드레스를 입력받을 수 있게 레디 비지 신호를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 1항에 있어서,
    상기 제어로직은,
    상기 하드 소거 이후에, 하드 소거 검증, 소프트 프로그램 및 검증을 실시할 때, 각각의 메모리 블록별로 차례로 실시되게 상기 블록 선택 스위치들 및 전압 공급 회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 멀티 소거 명령, 제 1 블록 어드레스 및 제 1 확인 명령을 수신하는 단계;
    상기 제 1 블록 어드레스를 래치하고, 다음번 명령어를 입력받을 수 있음을 나타내는 레디 비지 신호를 출력하고, 상기 제 1 블록 어드레스에 의해 선택되는 제 1 메모리 블록과 연결된 제 1 블록 선택 스위치를 인에이블 시키고, 하드 소거 전압 생성을 위해 전압 공급 회로를 제어하는 단계;
    상기 제1 메모리 블록을 하드 소거하는 동안, 제 2 멀티 소거 명령, 제 2 블록 어드레스 및 제 1 확인 명령을 수신하는 경우, 상기 제 2 블록 어드레스에 의해 선택되는 제 2 메모리 블록과 연결된 제 2 블록 선택 스위치를 인에이블 시켜, 상기 제 2 메모리 블록이 상기 제 1 메모리 블록과 함께 상기 하드 소거 전압에 의해 하드소거 되게 하는 단계; 및
    상기 제 1 및 제 2 메모리 블록을 하드 소거 하는 동안, 새로운 제 2 멀티 소거 명령, 제 3 블록 어드레스 및 제 2 확인 명령을 수신하는 경우, 상기 제 3 블록 어드레스에 의해 선택되는 제 3 메모리 블록과 연결된 제 3 블록 선택 스위치를 인에이블 시켜, 상기 제 3 메모리 블록이 상기 제 1 및 제 2 메모리 블록과 함께 상기 하드 소거 전압에 의해 하드소거 되게 하는 단계를 포함하는 반도체 메모리 장치의 소거 방법.
  11. 제 10항에 있어서,
    제 1 메모리 블록의 하드 소거 검증 또는 소프트 프로그램 및 검증 동작중에 상기 제 2 멀티 블록 소거 명령, 제 2 블록 어드레스 및 제 1 확인 명령은 수신하지 못하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
  12. 제 10항에 있어서,
    상기 제 1 내지 제 3 메모리 블록의 하드 소거를 실시한 후, 각각의 메모리 블록에 대해서 차례로 하드 소거 검증을 실시하는 단계; 및
    상기 하드 소거 검증이 패스된 메모리 블록은 소프트 프로그램 및 검증을 실시하는 단계를 포함하는 반도체 메모리 장치의 소거 방법.
  13. 제12항에 있어서,
    상기 하드 소거 검증이 패스된 메모리 블록을 소프트 프로그램 및 검증할 때, 상기 하드 소거 검증이 패스되지 않은 메모리 블록을 동시에 하드소거하고, 각각의 메모리 블록에 대한 하드 소거 검증을 실시한 후,
    상기 하드 소거 검증이 패스된 메모리 블록의 소프트 프로그램 및 검증을 실시하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 10항에 있어서,
    상기 제 1 확인 명령이 입력되면, 다음번으로 제 2 멀티 블록 소거 명령과 블록 어드레스가 입력되는 것으로 판단하고,
    상기 제 2 확인 명령이 입력되면, 마지막 블록 어드레스가 입력 된 것으로 판단하는 것을 특징으로 하는 반도체 메모리 장치의 소거 방법.
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