KR101133495B1 - 시모스 이미지 센서의 제조 방법 - Google Patents
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Abstract
본 발명은 패턴 불균일에 의한 소자의 전기적 특성 열화를 방지할 수 있는 시모스 이미지 센서의 제조 방법에 관한 것이다.
이를 위하여 본 발명의 시모스 이미지 센서의 제조 방법은, 소정의 하부 구조가 형성된 반도체 기판에 게이트 산화막과 게이트 폴리실리콘막 및 제 1 하드 마스크 물질을 형성하는 단계; 상기 제 1 하드 마스크 물질을 사진 식각 공정으로 패터닝하여 제 1 하드 마스크 패턴을 형성하는 단계; 상기 제 1 하드마스크 패턴이 형성된 결과물 상에 제 2 하드마스크 물질을 형성하는 단계; 상기 제 2 하드 마스크 물질을 선택적으로 식각하여 패턴 밀도가 낮은 영역의 제 2 하드마스크를 제거하는 단계; 상기 잔류하는 제 2 하드 마스크 물질을 선택적으로 식각하여 패턴 밀도가 높은 영역의 제 1 하드 마스크 패턴 측벽에 스페이서를 형성하는 단계; 및 제 1 하드마스크 패턴 및 스페이서를 식각 마스크로 이용하여 게이트 폴리실리콘막을 식각하는 단계를 포함하여 이루어진다.
CD, 식각 바이어스, 스페이서, 패턴
Description
도 1은 종래의 CMOS 이미지센서의 단위화소를 나타낸 회로도.
도 2는 일반 적인 CMOS 이미지 센서의 단위 화소의 단면도.
도 3a 내지 도 3d는 종래 기술에 따른 시모스 이미지 센서 제조 방법의 일부 공정 단면도.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 시모스 이미지 센서의 제조 방법의 일부 공정 순서도.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 시모스 이미지 센서 제조 방법의 일부 공정 순서도.
<도면의 주요 부분에 대한 부호 설명>
20,40 : 반도체 기판 22,42 : 게이트 산화막
24,44 : 게이트 폴리실리콘막 26,46' : 제 1 하드 마스크 패턴
28,50 : 제 2 하드 마스크 물질 28',50' : 스페이서
50a : 제 2 하드 마스크 패턴
본 발명의 시모스 이미지 센서에 관한 것으로, 특히 패턴 불균일에 의한 소자의 전기적 특성 열화를 방지할 수 있는 시모스 이미지 센서의 제조 방법에 관한 것이다.
시모스 이미지 센서(CMOS image sensor)는 CMOS 제조 기술을 이용하여 광학적 이미지를 전기적신호로 변환시키는 소자로서, 빛에 반응하여 생성된 전자를 전압으로 변환하고 신호처리 과정을 거쳐 화상정보를 재현한다. 시모스 이미지 센서는 각종 카메라, 의료장비, 감시용 카메라, 위치확인 및 감지를 위한 각종 산업 장비, 장난감 등 화상신호를 재현하는 모든 분야에 이용 가능하며, 저전압 구동과 단일 칩화가 가능하여 점점 활용범위가 확대되고 있는 추세이다.
일반적으로 시모스 이미지 센서는 화소수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하고 있다. 이와 같은 시모스 이미지 센서는, 종래 이미지센서로 널리 사용되고 있는 CCD(Charge Coupled Device) 이미지센서에 비하여 구동 방식이 간편하고 다양한 스캐닝 방식의 구현이 가능하며, 신호처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능할 뿐만 아니라, 호환성의 CMOS 기술을 사용하므로 제조 단가를 낮출 수 있고, 전력 소모 또한 크게 낮다는 장점을 지니고 있다.
도 1은 종래의 CMOS 이미지센서의 단위화소를 나타낸 회로도로서, 도 1에 나 타낸 바와 같이, 단위화소는 광감지수단인 1개의 포토다이오드(PD)와 4개의 NMOS 트랜지스터(Tx, Rx, Dx, Sx)로 구성되고, 4개의 NMOS 트랜지스터는 포토다이오드에 집속된 광전하를 플로팅노드(F)로 운송하는 전송트랜지스터(Transfer transistor; Tx), 신호검출을 위해 플로팅노드(F)에 저장되어 있는 전하를 배출하는 리셋트랜지스터(Reset transistor; Rx), 소오스 팔로워 버퍼증폭기(source follower buffer amplifier)로서 작용하는 구동트랜지스터(Drive transistor; Dx) 및 스위칭 (switching) 및 어드레싱(addressing) 역할을 하는 선택트랜지스터(Select transistor; Sx)로 이루어진다.
또한, 플로팅노드(F) 및 포토다이오드(PD)에는 캐패시턴스(Cf, Cp)가 각각 존재하며, 단위화소 외부에는 출력신호를 읽을 수 있도록 로드트랜지스터가 형성되어 있다.
도 2는 일반 적인 CMOS 이미지 센서의 단위 화소의 단면도로, P-형 에피층이 형성된 P+ 형 반도체 기판(1)에 필드산화막(2)이 형성되어 액티브 영역이 정의되고, 기판(1) 상에는 게이트 절연막(3), 게이트(4) 및 스페이서(5)가 형성된다.
그리고, 상기 기판(1)의 광감지영역에는 딥 N-형 불순물영역(6a)과 P0형 불순물영역(6b)으로 이루어진 포토다이오드(6)가 형성된다.
상기 포토다이오드(6)를 구성하는 딥 N-형 불순물영역(6a)을 형성하기 위한 이온 주입 공정은 게이트 영역에서의 채널링을 방지하기 위하여 일반적으로 하드마 스크로 이온 주입 이외 영역을 블로킹한 후 이온 주입을 실시한다.
도 3a 내지 도 3d는 종래 기술에 따른 시모스 이미지 센서 제조 방법의 일부 공정 단면도이다.
도 3a를 참조하면, 소자분리막에 의해 액티브 영역과 필드 영역이 정의된 반도체 기판(10)에 게이트 산화막(11), 게이트 폴리실리콘(14) 및 하드마스크 물질(16)을 순차로 형성한다. 이때, 하드마스크 물질(16)로는 게이트 폴리실리콘(14)과의 식각 선택비가 높은 산화막 또는 질화막이 이용된다.
그 다음, 도 3b에 도시된 바와 같이 상기 하드 마스크 물질(16)의 상부에 감광막 패턴(18)을 형성한다.
이어서, 도 3c에 도시된 바와 같이 상기 감광막 패턴(18)을 식각 마스크로 이용한 식각 공정을 진행하여 상기 하드 마스크 패턴(16')을 형성한다.
이후, 상기 감광막 패턴(18)을 제거하고, 도 3d에 도시된 바와 같이 상기 하드마스크 패턴(16')을 이용하여 상기 게이트 폴리실리콘(14, 도3c 참조) 및 게이트 산화막(11, 도3c 참조)을 식각하여 게이트 전극(11'14')을 형성한다.
그런데, 상기 하드마스크를 식각 할 때 보통 산화막 식각 가스로는 CF 계열의 가스가 이용되며 이때, 식각 바이어스(etch bias) 제어를 위하여 CHF3 가스가 추가된다.
그런데, CHF3 가스는 보통 다량의 폴리머를 생성시키고, 이렇게 발생하는 폴리머를 패턴 밀도가 높은 영역과 낮은 영역 별로 큰 차이를 나타내고, 이로 인하여 폴리머 생성이 많은 영역에서는 프로파일 슬로프(profile slope)이 증가하여 식각 바이어스가 증가하게 된다.
이러한 식각 바이어스 차이는 도 3c에 도시된 바와 같이 하드 마스크 패턴의 사이즈 길이 불균일을 유발하고, 이렇게 사이즈가 다른 하드 마스크 패턴에 의해 게이트 폴리실리콘 패턴의 길이도 달라지는 것이다.
게이트 폴리실리콘 패턴의 불균일은 결국 트랜지스터의 전류 변화 등 소자의 문턱 전압(Threshold Voltage) 차를 유발하여 소자의 전기적인 특성이 불안정하게 만드는 문제점을 야기한다.
상기 종래 기술에 따른 문제점을 해결하기 위한 본 발명의 목적은, 포토다이오드를 형성하기 위한 딥 n형 불순물 이온 주입시 식각 선택비가 서로 다른 물질을 차례로 형성한 후 선택적인 식각 공정을 진행함으로써 소자 분리 영역과 주변 영역의 CD(Critical Dimension) 차이를 보상할 수 있도록 하는 시모스 이미지 센서의 제조 방법을 제공함에 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 일양상에 따른 시모스 이미지 센서의 제조 방법은, 소정의 하부 구조가 형성된 반도체 기판에 게이트 산화막과 게이트 폴리실리콘막 및 제 1 하드 마스크 물질을 형성하는 단계; 상기 제 1 하드 마스크 물질을 사진 식각 공정으로 패터닝하여 제 1 하드 마스크 패턴을 형성하는 단계; 상기 제 1 하드마스크 패턴이 형성된 결과물 상에 제 2 하드마스크 물질을 형성하는 단계; 상기 제 2 하드 마스크 물질을 선택적으로 식각하여 패턴 밀도가 낮은 영역의 제 2 하드마스크를 제거하는 단계; 상기 잔류하는 제 2 하드 마스크 물질을 선택적으로 식각하여 패턴 밀도가 높은 영역의 제 1 하드 마스크 패턴 측벽에 스페이서를 형성하는 단계; 및 제 1 하드마스크 패턴 및 스페이서를 식각 마스크로 이용하여 게이트 폴리실리콘막을 식각하는 단계를 포함하여 이루어진다.
상기 기술적 과제를 해결하기 위한 본 발명의 다른 양상에 따르면, 소정의 하부 구조가 형성된 반도체 기판에 게이트 산화막과 게이트 폴리실리콘막 및 제 1 하드 마스크 물질을 형성하는 단계; 상기 제 1 하드마스크 물질에 대한 선택적인 식각 공정을 진행하여 패턴 밀도가 높은 영역에만 제 1 하드 마스크 패턴을 형성하는 단계; 상기 제 1 하드 마스크 패턴이 형성된 결과물 전면에 제 2 하드마스크 물질을 형성하는 단계; 상기 제 2 하드 마스크 물질에 대한 선택적인 식각 공정을 진행하여 제 1 하드 마스크 패턴에 스페이서를 형성하고 패턴 밀도가 낮은 영역에 제 2 하드 마스크 패턴이 형성되도록 하는 단계; 상기 제 1 하드 마스크 패턴, 스페이서 및 제 2 하드 마스크 패턴을 식각 마스크로 상기 게이트 폴리실리콘을 식각하는 단계; 및 상기 제 1 하드 마스크 패턴, 스페이서 및 제 2 하드 마스크 패턴을 제거하는 단계를 포함하여 이루어진다.
상기 본 발명의 실시예들에 있어서, 상기 제 1 하드 마스크 패턴은 산화막으로, 상기 제 2 하드 마스크 물질은 질화막으로 형성한다.
그리고, 본 발명의 실시예들에 있어서, 상기 게이트 폴리실리콘막 식각 공정은 Cl2/HBr 가스를 이용한 플라즈마 식각 공정으로 실시할 수 있다.
또한, 본 발명의 실시예들에 있어서, 상기 제 1 하드 마스크 패턴을 형성하기 위한 선택적인 식각 공정은 CF 계열의 가스와 CHF3 가스의 혼합 가스를 이용하여 실시한다.
또, 본 발명의 실시예들에 있어서, 상기 제 1 하드 마스크 패턴 제거는 희석된 HF 용액을 이용하여 실시하고 상기 스페이서 및 제 2 하드마스크 패턴은 인산 용액을 이용하여 실시한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기하였다.
이제 본 발명의 일 실시예에 따른 시모스 이미지 센서의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 시모스 이미지 센서의 제조 방법의 일부 공정 순서도이다.
먼저, 반도체 기판(20)에 소자 분리막을 형성하여 소자 분리 영역과 액티브 영역을 정의한다. 이때, 상세하게 도시되지는 않았으나 상기 반도체 기판(20)은 저농도 p형 에피층을 포함하는 것이다.
그리고 나서, 상기 하부 구조를 갖는 반도체 기판(20) 상부에 게이트 산화막(22), 게이트 전극용 폴리실리콘막(24)과 제 1 하드마스크 물질(미도시함)을 순차로 형성한다.
그리고, 소정의 감광막 패턴(미도시함)을 이용한 식각 공정을 진행하여 도 4a에 도시된 바와 같이 상기 제 1 하드 마스크 패턴(26)을 형성한다. 이때, 제 1 하드마스크 패턴(26)은 산화막을 이용하여 형성할 수 있으며, 이때 식각 가스는 CF 계열의 가스와 CHF3 가스의 혼합 가스를 이용한다.
도 4b를 참조하면, 상기 제 1 하드마스크 패턴(26)이 형성된 결과물 상에 제 2 하드마스크(28)를 형성한다. 이때, 상기 제 2 하드마스크(28)는 상기 제 1 하드마스크 패턴(26) 물질과는 식각 선택비가 높은 물질을 이용함이 바람직하다. 그 일례로, 제 1 하드마스크 패턴(26)을 산화막으로, 제 2 하드마스크(28)를 질화막을 형성할 수 있다.
그리고, 패턴 밀도가 낮은 영역(이하, A 영역이라함)만을 노출시키도록 패턴 밀도가 높은 영역(이하, B 영역이라함)에 감광막 패턴(30)을 형성한 후 이를 식각 마스크로 이용한 선택적인 습식 식각 공정을 진행하여 A 영역 상부의 제 2 하드마스크(28)만 선택적인 제거한다.
이어서, 도 4c에 도시된 바와 같이 감광막 패턴(20 , 도 3b 참조)을 제거하고, 건식 식각 공정을 진행하여 B 영역의 제 1 하드마스크 패턴(26) 측벽에만 도 4d에 도시된 바와 같이 스페이서(28')를 형성한다.
그런 다음, 도 4e에 도시된 바와 같이 상기 제 1 하드마스크 패턴(26) 및 스페이서(28')를 식각 마스크로 이용하여 폴리실리콘막(24)을 식각한다.
이때, 상기 게이트 폴리실리콘막(24) 식각 공정은 Cl2/HBr 가스를 이용한 플라즈마 식각 공정으로 실시할 수 있다.
이후, 상기 제 1 하드마스크 패턴(26) 및 스페이서(28')를 제거하면, 도 4f에 도시된 바와 같이 A 영역과 B 영역에 동일한 CD(Critical Dimension)를 갖는 게이트 전극(24')이 형성된다.
이때, 상기 제 1 하드 마스크 패턴(26) 및 스페이서(28) 제거 공정은 습식 식각 방식을 통해 진행되며, 습식 식각 용액은 산화막을 제거하기 위해서는 희석된 HF 용액 및 BOE(Buffered oxide etchant)가 이용되며, 질화막을 제거하기 위해서는 인산 용액이 이용된다.
이와 같이 본 발명의 일실시예에 따르면, 패턴 밀도가 높은 영역과 패턴 밀도가 낮은 영역에서 식각 공정시 폴리머 발생율이 차이나는 특성을 이용하여 하드 마스크 형성 공정을 2회에 걸쳐 진행하되, 패턴 밀도가 낮은 영역에만 질화막 스페이서를 형성시킴으로써 소자 분리 영역과 액티브 영역의 CD 차이를 줄일 수 있는 것이다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 시모스 이미지 센서 제조 방법의 일부 공정 순서도이다.
먼저, 반도체 기판(40)에 소자 분리막을 형성하여 소자 분리 영역과 액티브 영역을 정의한다. 이때, 상세하게 도시되지는 않았으나 상기 반도체 기판(40)은 저농도 p형 에피층을 포함하는 것이다.
도 5a를 참조하면, 상기 하부 구조를 갖는 반도체 기판(40) 상부에 열산화 공정을 진행하여 게이트 산화막(42)을 형성하고 게이트 전극용 폴리실리콘막(44)을 형성한다.
이때, 열산화 공정시 패턴에 따른 구동 전압 차이에 따라 산화막이 상대적으로 두꺼운 영역과 상대적으로 얇은 영역이 분리되지만 본 발명의 실시예에서는 도면에 구체적으로 도시하지는 않았다.
한편, 상기 게이트 전극용 폴리실리콘막(44)의 상부에는 제 1 하드마스크 물질(46)을 형성하고 패턴 밀도가 높은 영역(이하, B 영역이라함) 상부의 제 1 하드마스크 물질(46) 상부에 제 1 감광막 패턴(48)을 형성한다.
그리고, 상기 제 1 감광막 패턴(48)을 이용한 식각 공정을 진행하여 B 영역에만 제 1 하드 마스크 패턴(46')을 형성하고, 도 5b에 도시된 바와 같이 상기 제 1 하드 마스크 패턴(46') 및 게이트 폴리실리콘막(44) 상에 제 2 하드마스크 물질(50)을 형성한다.
이때, 상기 제 2 하드마스크 물질(50)로는 질화막이 이용되며, 상기 제 1 하드 마스크 패턴(46')을 형성하기 위한 식각 공정은 CF 계열의 가스를 이용하되, 폴 리머 생성이 많이 되는 CHF3 가스를 더 추가하여 진행한다.
이어서, 도 5c에 도시된 바와 같이 패턴 밀도가 낮은 영역(이하, A 영역이라함) 상의 제 2 하드 마스크 물질(50) 상부에 제 2 감광막 패턴(52)을 형성한다. 이때, 제 2 감광막 패턴(52)은 식각 바이어스 차이로 인한 하드 마스크의 사이즈 불균일을 방지하기 위한 것으로, 패턴 간의 공간이 좁은 즉, 패턴 밀도가 낮은 영역에만 형성하는 것이다.
그런 다음, 상기 제 2 감광막 패턴(52)을 식각 마스크로 이용한 건식 식각 공정을 진행하여 도 5d에 도시된 바와 같이 제 1 하드 마스크 패턴(46')의 측벽에 스페이서(50')가 형성되도록 하고, A 영역에 제 2 하드 마스크 패턴(50a)이 형성되도록 한다.
그 다음, 도 5e에 도시된 바와 같이 상기 제 1 하드 마스크 패턴(46'), 스페이서(50') 및 제 2 하드 마스크 패턴(50a)을 식각 마스크로 이용하여 플라즈마 식각 공정을 진행하여 게이트 전극(44')을 형성하고, 이어서 게이트 산화막(42)을 식각하여 패터닝한다.
이때, 상기 플라즈마 식각 공정은 산화막 및 질화막에 대한 높은 식각 선택비를 갖는 Cl2/HBr 가스를 이용하여 실시한다.
여기서, 상기 플라즈마 식각 공정시에 상기 제 1 하드 마스크 패턴(46') 측벽의 스페이서(50)가 마스크 역할을 하기 때문에 A 영역과 B 영역에서 CD 차이 없이 게이트 전극이 형성이 된다.
이후, 도 5f에 도시된 바와 같이 상기 제 1 하드 마스크 패턴(46'), 스페이서(50') 및 제 2 하드 마스크 패턴(50a)을 제거한다.
이때, 제거 공정은 습식 식각 방식을 통해 진행되며, 습식 식각 용액은 산화막을 제거하기 위해서는 희석된 HF 용액 및 BOE(Buffered oxide etchant)가 이용되며, 질화막을 제거하기 위해서는 인산 용액이 이용된다.
상기 산화막 식각 용액은 질화막 및 폴리실리콘에 대한 높은 식각 선택비를 갖고, 질화막 식각 용액은 산화막과 높은 식각 선택비를 갖기 때문에 하부의 소자 분리막이나 액티브 영역에 대한 손실은 발생하지 않는다.
이와 같이 본 발명의 다른 실시예에 따르면, 패턴 밀도가 높은 영역 및 패턴 밀도가 낮은 영역의 하드 마스크를 형성함에 있어서, 식각 바이어스 차이를 이용하여 패턴 밀도가 높은 영역에는 하드 마스크의 측벽에 스페이서를 더 형성하여 최종 하드마스크의 사이즈를 동일하게 형성함으로써, 게이트 전극의 CD를 동일하게 할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상술한 바와 같이 본 발명은 포토다오이오들 형성하기 위한 딥 웰 공정시에 이용되는 하드 마스크가 패턴 밀도가 높은 영역 및 패턴 밀도가 낮은 영역에서 식각 바이어스 차이에 의해 다른 크기로 형성되어, 하드 마스크에 의해 패터닝되는 게이트의 CD 차가 발생하는 문제점을 해결하기 위하여, 패턴 밀도가 높은 영역에는 하드 마스크의 측벽에 스페이서를 더 형성한다.
이에 따라, 최종 하드마스크의 사이즈를 동일하게 형성됨으로써 게이트 전극의 CD를 동일하게 형성할 수 있게 되어, 트랜지스터의 전류 변화와 소자의 문턱 전압(Threshold Voltage) 차를 유발 원인을 해소하여 소자의 전기적인 특성을 향상시킬 수 있는 이점이 있다.
Claims (9)
- 소정의 하부 구조가 형성된 반도체 기판에 게이트 산화막과 게이트 폴리실리콘막 및 제 1 하드 마스크 물질을 형성하는 단계;상기 제 1 하드 마스크 물질을 사진 식각 공정으로 패터닝하여 제 1 하드 마스크 패턴을 형성하는 단계;상기 제 1 하드마스크 패턴이 형성된 결과물 상에 제 2 하드마스크 물질을 형성하는 단계;상기 제 2 하드 마스크 물질을 선택적으로 식각하여 패턴 밀도가 낮은 영역의 제 2 하드마스크 물질을 제거하는 단계;패턴 밀도가 높은 영역의 제 2 하드 마스크 물질을 선택적으로 식각하여 상기 패턴 밀도가 높은 영역의 제 1 하드 마스크 패턴 측벽에 스페이서를 형성하는 단계; 및제 1 하드마스크 패턴 및 스페이서를 식각 마스크로 이용하여 게이트 폴리실리콘막을 식각하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 시모스 이미지 센서의 제조 방법.
- 제 1항에 있어서,상기 제 1 하드 마스크 패턴은 산화막으로 형성하는 것을 특징으로 하는 시모스 이미지 센서의 제조 방법.
- 제 1항에 있어서,상기 제 2 하드 마스크 물질은 질화막으로 형성하는 것을 특징으로 하는 시모스 이미지 센서의 제조 방법.
- 소정의 하부 구조가 형성된 반도체 기판에 게이트 산화막과 게이트 폴리실리콘막 및 제 1 하드 마스크 물질을 형성하는 단계;상기 제 1 하드마스크 물질에 대한 선택적인 식각 공정을 진행하여 패턴 밀도가 높은 영역에만 제 1 하드 마스크 패턴을 형성하는 단계;상기 제 1 하드 마스크 패턴이 형성된 결과물 전면에 제 2 하드마스크 물질을 형성하는 단계;상기 제 2 하드 마스크 물질에 대한 선택적인 식각 공정을 진행하여 제 1 하드 마스크 패턴에 스페이서를 형성하고 패턴 밀도가 낮은 영역에 제 2 하드 마스크 패턴이 형성되도록 하는 단계;상기 제 1 하드 마스크 패턴, 스페이서 및 제 2 하드 마스크 패턴을 식각 마스크로 상기 게이트 폴리실리콘막을 식각하는 단계; 및상기 제 1 하드 마스크 패턴, 스페이서 및 제 2 하드 마스크 패턴을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 시모스 이미지 센서의 제조 방법.
- 제 4항에 있어서,상기 제 1 하드 마스크 패턴은 산화막으로 형성하는 것을 특징으로 하는 시모스 이미지 센서의 제조 방법.
- 제 4항에 있어서,상기 제 2 하드 마스크 물질은 질화막으로 형성하는 것을 특징으로 하는 시모스 이미지 센서의 제조 방법.
- 제 4항 내지 제 6항 중 어느 한 항에 있어서,상기 게이트 폴리실리콘막 식각 공정은 Cl2/HBr 가스를 이용한 플라즈마 식각 공정으로 실시하는 것을 특징으로 하는 시모스 이미지 센서의 제조 방법.
- 제 7항에 있어서,상기 제 1 하드 마스크 패턴을 형성하기 위한 선택적인 식각 공정은 CF 계열의 가스와 CHF3 가스의 혼합 가스를 이용하여 실시함을 특징으로 하는 시모스 이미지 센서의 제조 방법.
- 제 7항에 있어서,상기 제 1 하드 마스크 패턴 제거는 희석된 HF 용액을 이용하여 실시하고 상기 스페이서 및 제 2 하드마스크 패턴은 인산 용액을 이용하여 실시함을 특징으로 하는 시모스 이미지 센서의 제조 방법.
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Citations (4)
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|---|---|---|---|---|
| KR20010004378A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체메모리소자 제조방법 |
| KR20020053571A (ko) * | 2000-12-27 | 2002-07-05 | 한신혁 | 반도체장치의 도전체 패턴 제조 방법 |
| KR20050065745A (ko) * | 2003-12-23 | 2005-06-30 | 동부아남반도체 주식회사 | 반도체 소자의 패턴 형성 방법 |
| KR20050120876A (ko) * | 2004-06-21 | 2005-12-26 | 주식회사 하이닉스반도체 | 노광용 마스크 제조방법 |
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Patent Citations (4)
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|---|---|---|---|---|
| KR20010004378A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체메모리소자 제조방법 |
| KR20020053571A (ko) * | 2000-12-27 | 2002-07-05 | 한신혁 | 반도체장치의 도전체 패턴 제조 방법 |
| KR20050065745A (ko) * | 2003-12-23 | 2005-06-30 | 동부아남반도체 주식회사 | 반도체 소자의 패턴 형성 방법 |
| KR20050120876A (ko) * | 2004-06-21 | 2005-12-26 | 주식회사 하이닉스반도체 | 노광용 마스크 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10644058B2 (en) | 2017-11-17 | 2020-05-05 | Samsung Electronics Co., Ltd. | Image sensor including splitter |
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