KR101131892B1 - 매립 게이트를 갖는 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 매립 게이트와 접합영역 사이의 간격을 넓히기 위한 매립 게이트를 갖는 반도체 장치 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 장치는 기판 상에 적층된 보완층 및 실리콘층; 상기 보완층 및 실리콘층을 관통하면서 기판에 형성된 트렌치; 상기 트렌치의 표면을 따라 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성되고 상기 트렌치의 일부를 매립하는 매립 게이트를 포함하여, 기판 상에 보완층 및 실리콘층을 추가로 형성하여, 보완층의 두께만큼 증가된 깊이를 갖는 트렌치를 형성함으로써, 매립 게이트와 접합영역간의 간격을 증가시킬 수 있는 효과, 전기장(Electric filed)의 증가 방지, 누설전류(Leakage Current)의 증가를 방지하는 효과, 보완층에 의해 열공정시 인(Phosphorus)의 외확산(Out-Diffusion)을 방지하여 GIDL(Gate induced drain leakage) 특성 향상시키는 효과, 소자 특성 및 신뢰성(tREF, Refresh Time)의 열화를 방지하는 효과가 있다.

Description

매립 게이트를 갖는 반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED GATE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 장치 및 그의 제조 방법에 관한 것이다.
현재 반도체 공정에서 미세화가 진행됨에 따른 여러가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하로 갈수록 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있고, 가령 구조가 형성된다하더라도 소자특성에 만족할수 있는 저항특성이나 리프레시(refresh), 로우페일(low fail) 확보, 파괴전압(Breakdown Voltage) 특성 등의 어려움이 존재하고 있다. 이에 따라 최근에는 게이트를 활성영역에 매립하여 형성하는 매립 게이트(buried gate) 공정을 도입하여 기생캐패시턴스 저하, 공정마진 증가, 최소화된 셀트랜지스터(smallest cell transistor) 형성 등의 형태로 발전하고 있다.
그러나, 매립 게이트 구조에서 매립 게이트와 접합영역 사이의 간격이 짧은 경우, 전기장(Electric Filed)이 높아지고 누설전류(Leakage Current)가 증가하면서 결국은 소자 특성 및 신뢰성 측면(tREF, Refresh Time)에서 열화되는 문제점이 있다.
따라서, 매립 게이트와 접합영역 사이에는 일정 거리 이상의 간격을 유지하는 것이 중요하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 매립 게이트와 접합영역 사이의 간격을 넓히기 위한 매립 게이트를 갖는 반도체 장치 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치는 기판 상에 적층된 보완층 및 실리콘층; 상기 보완층 및 실리콘층을 관통하면서 기판에 형성된 트렌치; 상기 트렌치의 표면을 따라 형성된 게이트 절연막; 및 상기 게이트 절연막 상에 형성되고 상기 트렌치의 일부를 매립하는 매립 게이트를 포함하는 것을 특징으로 한다.
특히, 상기 보완층은 실리콘저마늄(SiGe), 탄화실리콘저마늄(SiGeC) 및 탄화실리콘(SiC)로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 한다.
또한, 상기 보완층은 실리콘저마늄(SiGe)이고, 막 내에 저마늄(Ge)의 함량이 5％～30％의 함량비를 갖는 것을 특징으로 하며, 상기 보완층의 두께는 50Å～500Å이고, 상기 실리콘층의 두께는 100Å～500Å인 것을 특징으로 한다.
또한, 상기 매립 게이트 상에 형성된 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 더 포함하고, 상기 트렌치의 양쪽 실리콘층에 형성된 접합영역을 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법은 기판 상에 보완층 및 실리콘층을 적층하는 단계; 상기 실리콘층과 보완층 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면을 따라 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 트렌치의 일부를 매립하는 매립 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 보완층은 실리콘저마늄(SiGe), 탄화실리콘저마늄(SiGeC) 및 탄화실리콘(SiC)로 이루어진 그룹 중에서 선택된 어느 하나인 것을 특징으로 한다.
또한, 상기 보완층은 실리콘저마늄(SiGe)이고, 막 내에 저마늄(Ge)의 함량이 5％～30％의 함량비를 갖는 것을 특징으로 하며, 상기 보완층 및 실리콘층은 인시튜(In-Situ)로 형성하는 것을 특징으로 한다.
또한, 상기 보완층 및 실리콘층을 적층하기 전에 상기 기판에 전처리 단계를 더 포함하는 것을 특징으로 하고, 상기 보완층의 두께는 50Å～500Å이고, 상기 실리콘층의 두께는 100Å～500Å인 것을 특징으로 한다.
또한, 상기 매립 게이트 상에 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계; 및 상기 트렌치의 양쪽 실리콘층에 이온주입을 진행하여 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상술한 본 발명의 매립 게이트를 갖는 반도체 장치 및 그의 제조 방법은 기판 상에 보완층 및 실리콘층을 추가로 형성하여, 보완층의 두께만큼 매립 게이트와 접합영역간의 간격을 증가시킬 수 있는 효과가 있다.
따라서, 전기장(Electric filed)의 증가 방지, 누설전류(Leakage Current)의 증가를 방지하는 효과가 있다. 또한, 보완층에 의해 열공정시 인(Phosphorus)의 외확산(Out-Diffusion)을 방지하여 GIDL(Gate induced drain leakage) 특성 향상시키는 효과가 있다.
결과적으로, 소자 특성 및 신뢰성(tREF, Refresh Time)의 열화를 방지하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치를 설명하기 위한 공정 단면도,
도 2a 내지 도 2i는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치를 설명하기 위한 공정 단면도이다.
도 1에 도시된 바와 같이, 기판(10) 상에 보완층(11) 및 실리콘층(12)이 적층된다. 보완층(11) 및 실리콘층(12) 역시 후속 공정에서 기판과 동일한 역할을 하며, 보완층(11)은 매립 게이트(18A)와 접합영역(n+)의 간격을 넓혀주는 역할을 하고, 실리콘층(12)은 접합영역(n+)을 제공하는 역할을 한다.
이하, 설명의 편의를 위해 기판(10), 보완층(11) 및 실리콘층(12)을 '기판(100)'이라고 한다.
그리고, 기판(100)에 소자분리막(15)이 형성되어 활성영역을 정의하며, 기판(100)의 활성영역에는 매립 게이트(18A)가 형성된다.
특히, 기판(10) 상에 보완층(11)을 형성하고, 보완층(11) 상의 실리콘층(12)에 접합영역(n+)을 형성함으로써, 매립 게이트(18A)는 보완층(11)의 두께(T)만큼 접합영역과 간격이 더욱 넓어지는 효과를 갖는다.
따라서, 전기장 증가 및 누설전류 증가를 방지하여 소자 특성 및 신뢰성을 확보할 수 있다. 또한, 보완층(11)은 후속 열공정시 인(Phosphorus)의 외확산(Out-Diffusion)을 방지하여 GIDL(Gate induced drain leakage) 특성 향상시켜 결과적으로, 소자 특성 및 신뢰성(tREF, Refresh Time)의 열화를 방지하는 장점이 있다.
설명되지 않은 도면부호 17은 게이트 절연막이고, 도면부호 19는 캡핑막이며, 도면부호 20은 플러그 물질이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 2a 내지 도 2i는 도 1의 반도체 장치 제조 방법을 나타내는 것으로, 설명의 편의를 위해 도 1과 동일한 도면부호를 사용하여 설명하기로 한다.
도 2a에 도시된 바와 같이, 기판(10) 상에 보완층(11)을 성장시킨다. 보완층(11)을 성장시키기 전에 기판(10)에 전처리 공정을 진행할 수 있다.
전처리 공정은 후속 에피택셜 공정을 진행하기 전에 기판(10) 표면의 유기오염물 및 자연 산화막 등의 불순물을 제거함으로써 후속 성장되는 실리콘층의 질(Quality)을 개선시키기 위한 것으로, 수소를 이용한 세정공정을 진행할 수 있다. 수소를 이용한 세정공정은 습식, 건식 또는 습식 및 건식세정의 차례로 진행할 수 있고, 인시튜(In-Situ) 또는 엑시튜(Ex-Situ)로 모두 진행가능하다. 특히, 세정공정은 600℃～1500℃의 온도에서 진행하는 것이 바람직하다.
보완층(11)은 후속 매립 게이트와 접합영역(Junction) 간의 간격을 넓히기 위한 것으로, 단결정(Single crystal)으로 성장되며 실리콘저마늄(SiGe), 탄화실리콘저마늄(SiGeC) 및 탄화실리콘(SiC)로 이루어진 그룹 중에서 선택된 어느 하나로 형성하고, 바람직하게는 실리콘저마늄으로 형성한다. 보완층(11)은 매립 게이트와 접합영역의 간격을 넓힐 수 있는 충분한 두께로 형성하되, 매립 게이트를 위한 트렌치 형성시 식각마진을 크게 감소시키지 않는 범위의 두께로 형성하는 것이 바람직하며, 예컨대 50Å～500Å의 두께로 형성한다.
특히, 보완층(11)을 실리콘저마늄으로 형성하는 경우, 막 내에 저마늄(Ge)의 함량은 5％～30％의 함량비를 갖는 것이 바람직하다.
이어서, 보완층(11) 상에 실리콘층(12)을 성장시킨다. 실리콘층(12)은 보완층(11)을 형성한 후, 인시튜(In-Situ)로 성장시키며, 보완층(11)의 두께를 50Å～500Å로 형성하는 경우, 실리콘층(12)은 100Å～500Å의 두께로 형성하는 것이 바람직하다.
보완층(11)과 실리콘층(12)은 언도프드(Undoped) 또는 도프드(Doped)로 형성할 수 있으며, 불순물이 도핑된 경우는 적어도 1×1018atoms/㎤ 이하의 도핑농도를 갖도록 하는 것이 바람직하다. 또한, 보완층(11)과 실리콘층(12)은 LPCVD(Low Pressure Chemical Vapor Deposition), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD) 및 MBE(Molecular Beam Epitaxy)로 이루어진 그룹 중에서 선택된 어느 하나의 장비에서 형성한다.
보완층(11) 및 실리콘층(12) 역시 후속 공정에서 기판과 동일한 역할을 하며, 이하, 설명의 편의를 위해 기판(10), 보완층(11) 및 실리콘층(12)을 '기판(100)'이라고 한다.
도 2b에 도시된 바와 같이, 실리콘층(12) 상에 소자분리막 영역이 오픈되도록 패터닝된 패드산화막(13) 및 패드질화막(14)을 형성한다. 패드질화막(14)은 후속 소자분리막 형성을 위한 트렌치 형성시 기판(100)을 식각하기 위한 하드마스크 역할을 하며, 기판(100)을 원하는 깊이로 식각할 수 있는 충분한 두께로 형성하여 식각마진을 확보하는 것이 바람직하다. 패드질화막(14) 대신 하드마스크 역할이 가능한 실리콘 또는 저마늄계열의 반도체 계열 물질을 형성할 수 있다.
이때, 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나의 반도체 물질을 포함한다. 반도체 계열 물질은 비정질(Amorphous) 또는 결정질(Polycrystalline)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 도핑하지 않은 물질과 도핑된 물질 모두 적용가능하다.
패드산화막(13) 및 패드질화막(14)은 도시되지는 않았으나, 기판(100) 상에 패드산화막(13) 및 패드질화막(14)을 형성한 후, 패드질화막(14) 상에 감광막을 코팅하고, 노광 및 현상으로 소자분리영역이 오픈되도록 패터닝 한 후, 패터닝 된 감광막을 식각장벽으로 패드질화막(14) 및 패드산화막(13)을 식각한다.
도 2c에 도시된 바와 같이, 기판(100)에 STI(Shallow Trench Isolation) 공정을 통해 소자분리막(15)을 형성한다. 먼저, 패드질화막(14)을 식각장벽으로 기판(100)을 식각한 후, 식각된 기판(100)에 절연물질을 매립하여 소자분리막(15)을 형성하며, 소자분리막(15)에 의해 기판(100)에 활성영역이 정의된다.
소자분리막(15)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(Spin On Dielectric) 등의 산화막을 포함할 수 있다.
이어서, 실리콘층(12)에 이온주입을 진행하여 접합영역(n+)을 형성한다.
도 2d에 도시된 바와 같이, 기판(100)을 식각하여 매립 게이트용 트렌치(16)를 형성한다. 먼저, 패드질화막(14, 도 2c 참조) 상에 감광막(도시생략)을 코팅하고, 노광 및 현상으로 매립 게이트 영역이 오픈되도록 패터닝한 후, 패터닝된 감광막을 식각장벽으로 패드질화막(14, 도 2c 참조)을 식각하여 패드질화막패턴(14A)을 형성한다. 이어서, 패드질화막패턴(14A)을 식각장벽으로 패드산화막(13, 도 3c 참조)을 식각하여 패드산화막패턴(13A)을 형성하고, 계속해서 기판(100)을 식각하여 매립 게이트용 트렌치(16)를 형성한다. 본 실시예에서는 트렌치(16)를 기판(100)만 식각하는 형태로 도시하고 있으나, 기판(100) 및 소자분리막(15)이 동시에 식각되는 핀(Fin) 구조 형성도 가능하다.
특히, 매립 게이트용 트렌치(16) 형성시 기판(10)은 통상 매립 게이트를 형성하기 위해 식각되는 트렌치의 깊이 그대로 식각하는 것이 바람직하다.
트렌치(16) 형성시 기판(10)을 더욱 깊게 식각하는 경우, 웨이퍼가 얇아서 소자 특성이 나빠지고, 식각시 충격이 증가됨에 따른 여러가지 무리가 나타날 수 있으나, 본 실시예는 기판(10)이 식각깊이는 그대로 유지하면서, 보완층(11) 및 실리콘층(12)을 추가로 형성함으로써 무리 없이 트렌치(16)의 깊이를 증가시키는 장점이 있다.
위와 같이, 도 2a에서 기판(10) 상에 보완층(11) 및 실리콘층(12)을 추가로 형성하고, 기판(10)의 식각깊이는 그대로 유지함으로써 보완층(11)의 두께(T)만큼 후속 매립 게이트와 접합영역(n+) 간의 간격을 넓힐 수 있다.
도 2e에 도시된 바와 같이, 트렌치(16)의 표면을 따라 게이트 절연막(17)을 형성한다. 게이트 절연막(17)은 산화막으로 형성하는 것이 바람직하며, 열산화막(Thermal Oxide), 플라즈마산화막(Plasma Oxide) 및 라디칼산화막(Radical Oxide)으로 이루어진 그룹 중에서 선택된 어느 하나의 산화막을 포함할 수 있다. 또한, 게이트 절연막(25)은 산화막 외에 질산화막(Oxynitride, SiON) 또는 고유전(High-k)물질을 포함할 수 있다.
도 2f에 도시된 바와 같이, 게이트 절연막(17) 상에 트렌치(16)를 갭필할 때까지 전면에 금속막(18)을 증착한다. 금속막(18)은 매립 게이트로 사용되는 물질로서, 탄탈륨질화막(TaN), 티타늄질화막(TiN) 및 텅스텐막(W)으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 금속막(18)은 TiN 또는 TaN을 단독으로 사용하거나, 티타늄질화막(TiN) 또는 탄탈륨질화막(TaN) 상에 텅스텐막(W)을 적층하는 TiN/W 또는 TaN/W과 같은 2층 구조로 형성할 수 있다. 또한, 텅스텐질화막(WN) 상에 텅스텐막(W)을 적층하는 WN/W의 2층 구조를 포함할 수 있으며, 이 외에 낮은 저항의 도전체 금속물질을 포함할 수 있다.
이어서, 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정을 진행한다. 이때, CMP 공정은 패드질화막패턴(14A)에서 연마가 정지하도록 한다. 이에 따라, 트렌치(16) 내부 및 패드질화막패턴(14A) 사이에만 금속막(18)이 잔류하고 패드질화막패턴(14A)의 표면에서는 금속막이 제거된다.
도 2g에 도시된 바와 같이, 리세스공정을 진행한다. 이때, 리세스공정은 에치백(Etch back) 공정을 이용하는데, 금속막(18, 도 2f 참조)을 일정 깊이 리세스시켜 트렌치(16)의 일부를 매립하는 매립 게이트(18A)를 형성한다.
상술한 매립 게이트(18A)는 게이트절연막(17) 상에서 트렌치(16)의 내부를 일부 매립하는 구조가 된다.
도 2h에 도시된 바와 같이, 매립 게이트(18A)의 상부를 캡핑막(19) 이용하여 갭필한다. 이때, 캡핑막(19)은 산화막을 사용한다. 산화막은 예컨대, SOD(Spin On Dielectric)산화막, LP-TEOS(Low Pressure TEOS), PE-TEOS(Plasma Enhanced TEOS) 및 HDP(High Density Plasma)산화막으로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다. 또한, 캡핑막(19)은 산화막 외에 질화막으로 형성할 수 있다. 캡핑막(19)을 질화막으로 사용하는 경우, 후속 패드질화막패턴(14A) 제거시 마스크패턴을 이용할 수 있다.
이어서, CMP(Chemical Mechanical Polishing) 공정 또는 에치백(Etch Back)을 통하여 선택적으로 캡핑막(19)을 분리한다. 즉, 패드질화막패턴(14A)에서 연마가 멈추도록 캡핑막(19)을 평탄화한다.
상술한 CMP 공정에 의해 매립 게이트(18A) 상부에만 캡핑막(19)이 잔류한다.
도 2i에 도시된 바와 같이, 패드질화막패턴(14A, 도 2h 참조) 및 패드산화막패턴(13A, 도 2h 참조)을 제거한다. 먼저, 패드질화막패턴(14A, 도 2h 참조)을 제거한 후, 후속 공정으로 패드산화막패턴(13A, 도 2h 참조)을 제거한다.
패드질화막패턴(14A, 도 2h 참조)의 제거는 습식 또는 건식으로 진행할 수 있다. 패드질화막패턴(14A, 도 2h 참조) 제거시 소자분리막(15)이 일정두께 손실될 수 있다.
패드질화막패턴(14A, 도 2h 참조)을 모두 제거한 후, 전세정(Pre-cleaning)으로 하부 패드산화막패턴(13A, 도 2h 참조)을 제거한다. 이때, 전세정은 습식 또는 건식으로 진행할 수 있다.
이어서, 패드질화막패턴(14A, 도 2h 참조)을 제거하여 형성된 홈에 플러그 물질(20)을 형성한다. 플러그 물질(20)은 홈을 매립하도록 도전물질을 형성한 후, 캡핑막(19)의 표면이 드러나는 타겟으로 평탄화하여 형성한다. 플러그 물질(20)은 반도체 계열물질로 형성할 수 있으며, 비정질(Amorphous) 또는 결정질(Polycrystalline) 또는 단결정(Epitaxy)의 형태로 형성할 수 있다. 또한, 반도체 계열 물질은 실리콘(Si), 실리콘저마늄(SiGe), 저마늄(Ge) 및 실리콘카바이드(SiC)로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
위와 같이 본 발명은, 도 2a에서 기판(10) 상에 보완층(11) 및 실리콘층(12)을 추가로 형성하고, 도 2c에서 트렌치(16) 형성시 기판(10)의 식각깊이는 그대로 유지함으로써 매립 게이트(18A)와 접합영역(n+)간의 간격이 보완층(11)의 두께(T)만큼 넓어지며, 이에 따라 전기장(Electric filed)이 높아지는 것을 방지하고, 누설전류(Leakage Current)의 증가를 방지하는 장점이 있다. 또한, 보완층(11)은 후속 열공정시 인(Phosphorus)의 외확산(Out-Diffusion)을 방지하여 GIDL(Gate induced drain leakage) 특성 향상시켜 결과적으로, 소자 특성 및 신뢰성(tREF, Refresh Time)의 열화를 방지하는 장점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 보완층
12 : 실리콘층 100 : 기판
13 : 패드산화막 14 : 패드질화막
15 : 소자분리막 16 : 트렌치
17 : 게이트 절연막 18A : 매립 게이트
19 : 캡핑막 20 : 플러그 물질

Claims (13)

  1. 기판상에 형성된 보완층;
    상기 보완층 상에 형성된 실리콘층;
    상기 보완층 및 실리콘층을 관통하면서 기판에 형성된 트렌치;
    상기 트렌치의 표면을 따라 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고 상기 기판에 형성된 트렌치를 일부 매립하는 매립 게이트; 및
    상기 실리콘층에 형성된 접합영역
    를 포함하는 매립 게이트를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 보완층은 실리콘저마늄(SiGe), 탄화실리콘저마늄(SiGeC) 및 탄화실리콘(SiC)로 이루어진 그룹 중에서 선택된 어느 하나인 매립 게이트를 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 보완층은 실리콘저마늄(SiGe)이고, 막 내에 저마늄(Ge)의 함량이 5％～30％의 함량비를 갖는 매립 게이트를 갖는 반도체 장치.
  4. 제1항에 있어서,
    상기 보완층의 두께는 50Å～500Å이고, 상기 실리콘층의 두께는 100Å～500Å인 매립 게이트를 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 매립 게이트 상에 형성된 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 더 포함하는 매립 게이트를 갖는 반도체 장치.
  6. 제1항에 있어서,
    상기 보완층 및 상기 실리콘층은 단결정인 반도체 장치.
  7. 기판상에 보완층을 형성하는 단계;
    상기 보완층 상에 실리콘층을 형성하는 단계;
    상기 실리콘층에 접합영역을 형성하는 단계;
    상기 실리콘층, 상기 보완층 및 상기 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 표면을 따라 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 기판에 형성된 트렌치를 일부 매립하는 매립 게이트를 형성하는 단계
    를 포함하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 보완층은 실리콘저마늄(SiGe), 탄화실리콘저마늄(SiGeC) 및 탄화실리콘(SiC)로 이루어진 그룹 중에서 선택된 어느 하나인 매립 게이트를 갖는 반도체 장치 제조 방법.
  9. 제7항에 있어서,
    상기 보완층은 실리콘저마늄(SiGe)이고, 막 내에 저마늄(Ge)의 함량이 5％～30％의 함량비를 갖는 매립 게이트를 갖는 반도체 장치 제조 방법.
  10. 제7항에 있어서,
    상기 보완층 및 실리콘층은 인시튜(In-Situ)로 형성하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  11. 제7항에 있어서,
    상기 보완층을 형성하기 이전에,
    상기 기판 표면을 세정하는 단계를 더 포함하는 매립 게이트를 갖는 반도체 장치 제조 방법.
  12. 제7항에 있어서,
    상기 보완층의 두께는 50Å～500Å이고, 상기 실리콘층의 두께는 100Å～500Å인 매립 게이트를 갖는 반도체 장치 제조 방법.
  13. 제7항에 있어서,
    상기 매립 게이트 상에 상기 트렌치의 나머지 부분을 매립하는 캡핑막을 형성하는 단계
    를 더 포함하는 반도체 장치 제조 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130055981A (ko) * 2011-11-21 2013-05-29 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR101920247B1 (ko) 2012-09-17 2018-11-20 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR101847630B1 (ko) 2013-04-01 2018-05-24 삼성전자주식회사 반도체 소자 및 반도체 모듈
KR20160012544A (ko) 2014-07-24 2016-02-03 에스케이하이닉스 주식회사 반도체 소자
US10020380B2 (en) * 2015-01-23 2018-07-10 Alpha And Omega Semiconductor Incorporated Power device with high aspect ratio trench contacts and submicron pitches between trenches
CN108257957A (zh) * 2016-12-29 2018-07-06 联华电子股份有限公司 半导体结构及其制作方法
JP7486453B2 (ja) * 2021-03-26 2024-05-17 三菱電機株式会社 半導体装置及び半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080064372A (ko) * 2007-01-04 2008-07-09 삼성전자주식회사 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법
KR20090029034A (ko) * 2007-09-17 2009-03-20 주식회사 동부하이텍 트렌치형 트랜지스터의 제조 방법
KR20090096996A (ko) * 2008-03-10 2009-09-15 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6316806B1 (en) * 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
US6238981B1 (en) * 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
US7238985B2 (en) * 2003-08-13 2007-07-03 International Rectifier Corporation Trench type mosgated device with strained layer on trench sidewall
US6906380B1 (en) * 2004-05-13 2005-06-14 Vishay-Siliconix Drain side gate trench metal-oxide-semiconductor field effect transistor
JP2006128506A (ja) * 2004-10-29 2006-05-18 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2006344759A (ja) * 2005-06-08 2006-12-21 Sharp Corp トレンチ型ｍｏｓｆｅｔ及びその製造方法
JP2007189192A (ja) * 2005-12-15 2007-07-26 Toshiba Corp 半導体装置
US7282406B2 (en) * 2006-03-06 2007-10-16 Semiconductor Companents Industries, L.L.C. Method of forming an MOS transistor and structure therefor
JP2007311557A (ja) * 2006-05-18 2007-11-29 Toshiba Corp 半導体装置及びその製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
US20090236658A1 (en) * 2008-03-18 2009-09-24 Qimonda Ag Array of vertical trigate transistors and method of production
US20110079844A1 (en) * 2009-10-01 2011-04-07 Force Mos Technology Co. Ltd. Trench mosfet with high cell density
KR101186011B1 (ko) * 2009-11-27 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그의 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080064372A (ko) * 2007-01-04 2008-07-09 삼성전자주식회사 매립형 워드라인 구조를 갖는 반도체 소자 및 그 제조방법
KR20090029034A (ko) * 2007-09-17 2009-03-20 주식회사 동부하이텍 트렌치형 트랜지스터의 제조 방법
KR20090096996A (ko) * 2008-03-10 2009-09-15 삼성전자주식회사 반도체 소자 및 그 제조 방법

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